CN109300907A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿栅叠层结构，并与半导体衬底电相连；以及第一电连接结构，位于沟道柱上，用于和位线相连；3D存储器件还包括多个导电柱以及位于导电柱上的第二电连接结构，其中，多个导电柱贯穿栅叠层结构，与半导体衬底电相连，并分布在多个沟道柱之间，每个导电柱用于通过半导体衬底向其周围的沟道柱供电，位于同行的第二电连接结构与同一源线相连，并且在第一方向上与位于同行的第一电连接结构错开。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
NAND结构的3D存储器件包括：栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。然而，在3D存储器件中，导电通道仅仅对位于其两侧的沟道柱供电，需要先形成多个栅线隔槽，在形成沟道柱之后，再填充栅线隔槽形成导电通道，不仅工艺复杂，而且导电通道需要占据大量3D存储器件中的空间，此外，由于导电通道导电通道需要填充整个栅线隔槽，不仅晶片翘曲度难以控制，而且耗材较多、成本较高。
期望进一步改进3D存储器件的结构及其制造方法，在实现对沟道柱进行供电实的同时，进一步提高器件的良率和可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过第二电连接结构将导电柱与源线连接，向导电柱周围的沟道柱供电，实现了提高器件的良率和可靠性的目的。
根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底电相连；以及第一电连接结构，位于所述沟道柱上，用于和位线相连；所述3D存储器件还包括多个导电柱以及位于所述导电柱上的第二电连接结构，其中，所述多个导电柱贯穿所述栅叠层结构，与所述半导体衬底电相连，并分布在所述多个沟道柱之间，每个所述导电柱用于通过所述半导体衬底向其周围的所述沟道柱供电，位于同行的所述第二电连接结构与同一源线相连，并且在第一方向上与位于同行的所述第一电连接结构错开。
优选地，同行的所述第二电连接结构位于同行的所述第一电连接结构的一侧。
优选地，所述第二电连接结构位于所述导电柱的边缘处。
优选地，所述第二电连接结构与所述第一电连接结构在第一方向上相距第一间距，所述源线与所述第一电连接结构在所述第一方向上相距第二间距，其中，所述第二间距大于所述第一间距。
优选地，所述导电柱包括导电芯部与围绕所述导电芯部的绝缘层，其中，所述导电芯部与所述半导体衬底接触，并通过所述绝缘层与所述多个栅极导体层隔开。
优选地，所述多个沟道柱呈阵列排布，每列沟道柱与相邻列的沟道柱交错排布。
优选地，每隔两行沟道柱设置一组导电柱，在每组所述导电柱中，每隔两列沟道柱设置一个导电柱。
优选地，每个所述导电柱周围具有一组沟道柱，所述一组沟道柱呈菱形分布。
优选地，所述一组沟道柱的数量包括8个。
优选地，每个所述导电柱周围具有一组沟道柱，所述一组沟道柱六边形分布。
优选地，所述一组沟道柱的数量包括6个。
根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在所述半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个沟道柱；在所述沟道柱上形成第一电连接结构，用于与位线相连；贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个导电柱，所述多个导电柱分布在所述多个沟道柱之间，每个所述导电柱用于通过所述半导体衬底向其周围的所述沟道柱供电；在所述导电柱上形成第二电连接结构；以及在所述第二电连接结构上形成源线，其中，位于同行的所述第二电连接结构与同一源线相连，并且在第一方向上与位于同行的所述第一电连接结构错开。
优选地，形成所述第二电连接结构的步骤包括：覆盖所述栅叠层结构与所述多个导电柱形成第一绝缘层；在所述第一绝缘层中形成多个接触孔，以暴露至少部分所述导电柱；以及在所述接触孔中填充导电材料形成所述第二电连接结构。
优选地，同行的所述接触孔位于同行的所述第一电连接结构的一侧。
优选地，所述接触孔暴露所述导电柱的边缘处。
优选地，形成所述源线的步骤包括：覆盖所述第一绝缘层与所述第二电连接结构形成第二绝缘层；在所述第二绝缘层中形成多条源线槽，分别暴露每行的所述第二电连接结构；以及在所述源线槽中填充导电材料形成所述源线。
优选地，所述第二电连接结构与所述第一电连接结构在所述第一方向上相距第一间距，所述源线槽与所述第一电连接结构在所述第一方向上相距第二间距，其中，所述第二间距大于所述第一间距。
优选地，形成所述栅叠层结构的步骤包括：在所述半导体衬底上形成绝缘叠层结构，包括交替堆叠的所述多个层间绝缘层与多个牺牲层；贯穿所述绝缘叠层结构形成多个导电孔；以及经由所述多个导电孔将所述多个牺牲层替换为所述栅极导体层。
优选地，形成所述多个导电柱的步骤包括：在所述导电孔的侧壁形成绝缘层，所述绝缘层与所述栅极导体层接触；以及在所述导电孔中填充绝缘芯部，所述绝缘芯部与所述半导体衬底接触。
优选地，形成多个沟道柱的步骤包括：贯穿所述绝缘叠层结构形成多个沟道孔；在所述沟道孔中形成沟道层、隧穿介质层、电荷存储层、以及栅介质层，其中，所述导电孔与所述沟道孔在同一刻蚀步骤中形成。
根据本发明实施例的3D存储器件及其制造方法，通过位于同行的第二电连接结构与同一源线相连，实现了向导电柱周围的沟道柱供电的目的，采用导电柱代替了现有技术中的导电通道，并通过多条源线实现对不同行的导电柱分别进行供电，与现有技术相比，不仅提高了导电柱对其周围沟道柱供电的效率，而且使得供电分布更加均匀。
根据本发明实施例的3D存储器件及其制造方法，采用导电柱代替了现有技术中的导电通道，减少了栅线隔槽以及形成在栅线隔槽中的导电通道的空间，提高了3D存储器件的空间利用率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2a示出根据本发明实施例的3D存储器件的立体图。
图2b示出沿图2a的A-A线的截面图。
图2c示出沿图2a的B-B线的截面图。
图3、图4b至图10、图11b示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
图4a、图11a、图12示出根据本发明实施例的3D存储器件制造方法的各个阶段的顶视图。
图13a和图13b示出了效果分析示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a示出根据本发明实施例的3D存储器件的立体图，图2a中的X方向为3D存储器件的长度方向、Y方向为3D存储器件的宽度方向、Z方向为3D存储器件的高度方向；图2b示出沿图2a的A-A线的截面图；图2c示出沿图2a的B-B线的截面图。为了清楚起见，在图2a中未示出3D存储器件中的各个绝缘层。
如图2a至图2c所示，本实施例中示出的3D存储器件包括：半导体衬底101、栅叠层结构120、多个沟道柱110、多个第一电连接结构150、多个导电柱130、多个第二电连接结构140、第一绝缘层105、第二绝缘层106、多条源线SL、以及位线(未示出)等。
在本实施例中，栅叠层结构120位于半导体衬底101上方，多个沟道柱110与多个导电柱130分别贯穿栅叠层结构120和半导体衬底101电相连，并且多个导电柱130均匀分布在多个沟道柱110之间，其中，导电柱130的形状呈圆柱和/或椭圆柱。
多个沟道柱110呈阵列排布，每列沟道柱110与相邻列的沟道柱110交错排布。沿Y方向每隔两行沟道柱110设置一组导电柱130，在每组导电柱130中，沿X方向每隔两列沟道柱110设置一个导电柱130。同一列的多个沟道柱110的第一端共同连接至同一条位线，第二端共同连接至衬底101，并经由衬底101形成共源极连接。
在一些具体实施例中，每个导电柱130周围具有一组沟道柱110，该组沟道柱110呈菱形分布，该组沟道柱110的数量包括8个，既导电柱130可以通过半导体衬底101向其周围的8个沟道柱110供电。
在一些其他实施例中，每个导电柱130周围具有一组沟道柱110，该组沟道柱110六边形分布，该组沟道柱110的数量包括6个，既导电柱130可以通过半导体衬底101向其周围的6个沟道柱110供电。
每个第一电连接结构150分别对应一个沟道柱110，位于沟道柱110的顶部并与该沟道柱110接触，每个第一电连接结构150用于将对应的沟道柱110与位线BL连接。其中，第一电连接结构150位于沟道柱110顶部的中心。
每个第二电连接结构140分别对应一个导电柱130，位于导电柱130的顶部并与该导电柱130接触，每条源线SL分别对应一行导电柱130，并位于其上方，每个第二电连接结构140用于将同行的导电柱130与同一条源线SL连接，并通过源线SL向该行导电柱130供电，进一步地，该行导电柱130通过半导体衬底101向其周围的沟道柱110供电。其中，每条源线SL可以并联或串联以接收相同的电压。
在本实施例中，位于同行的第二电连接结构140在第一方向上与位于同行的第一电连接结构150错开，位于同行的源线SL在第一方向上与位于同行的第二电连接结构140错开。在一些具体实施例中，第二电连接结构140位于导电柱130顶部的边缘处，同行的第二电连接结构140位于同行的第一电连接结构150的一侧。具体的，第二电连接结构140与第一电连接结构150在第一方向上相距第一间距，源线SL与第一电连接结构150在第一方向上相距第二间距，其中，第一方向为3D存储器件的宽度方向，第二间距大于第一间距。
在本实施例中，沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
栅叠层结构120包括交替堆叠的多个栅极导体层121、122、123和多个层间绝缘层161。存储单元串分别包括各自的沟道柱110所对应的部分以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层141隔开，从而形成栅叠层结构120。
导电柱130的内部结构如图2b、2c所示，导电柱130包括导电芯部131与围绕导电芯部131的绝缘层132，导电芯部131与半导体衬底101接触，并通过绝缘层132与多个栅极导体层隔开，其中，导电芯部131的材料包括钨和/或多晶硅。
在一些优选的实施例中，衬底半导体衬底101中例如包括CMOS电路。采用导电柱130提供CMOS电路与外部电路之间的电连接。
在一些另优选的实施例中，本实施例的3D存储器件还包括假沟道柱，用于提供机械支撑作用。
图3、图4b至图10、图11b示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，图4a、图11a、图12示出根据本发明实施例的3D存储器件制造方法的各个阶段的顶视图，其中，11b的截面图沿B-B截取，其他截面图沿A-A线截取，下面将结合图3至图12对发明存储器结构的制造方法进行详细的说明。
本发明实施例的方法开始于半导体衬底101，在半导体衬底101上形成交替堆叠的多个层间绝缘层161与多个牺牲层162，从而形成绝缘叠层结构160，如图3所示。
在该步骤中，例如采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)、物理气相沉积工艺(Physical Vapor Deposition,PVD)依次在半导体衬底101上形成多个层间绝缘层161与多个牺牲层162，其中，多个层间绝缘层161的材料包括氧化物，例如氧化硅，多个牺牲层162的材料包括氮化物，例如氮化硅。
进一步地，贯穿绝缘叠层结构160形成多个导电孔102与多个沟道孔103，如图4a、图4b所示，如图4a中的X方向为3D存储器件的长度方向、Y方向为3D存储器件的宽度方向。
在该步骤中，例如采用光刻、刻蚀工艺图案化绝缘叠层结构160与部分半导体衬底101形成呈阵列排布的多个圆孔，每列圆孔交错排布，其中一些圆孔在后续工艺中作为导电孔102形成导电柱，其余圆孔在后续工艺中作为沟道孔103形成沟道柱。在具体的实施例中，沿Y方向每隔两行沟道孔103设置一组导电孔102，在每组导电孔102中，沿X方向每隔两列沟道孔103设置一个导电孔102。
进一步地，在沟道孔103中形成包括沟道层、隧穿介质层、电荷存储层、以及栅介质层的沟道柱110，如图5所示。
进一步地，利用导电孔102作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构160中的牺牲层162从而形成空腔104，如图6所示。
在该步骤中，各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，并将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，并将半导体结构暴露于蚀刻气体中。在绝缘叠层结构160中的层间绝缘层161和牺牲层162分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种作为蚀刻气体。在蚀刻步骤中，蚀刻剂充满导电孔102。绝缘叠层结构160中的牺牲层162的端部暴露于导电孔102的开口中，因此，牺牲层162接触到蚀刻剂。蚀刻剂由导电孔102的开口逐渐向绝缘叠层结构160的内部蚀刻牺牲层162。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构160中的层间绝缘层161去除牺牲层162。
进一步地，利用导电孔102作为沉积物通道，采用原子层沉积(ALD)，在空腔104中填充金属层形成栅极导体层121、122、123，从而形成栅叠层结构120，如图7所示。
在该步骤中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程，由于导电孔102也会被金属层填充，因此，需要在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etch back)，重新形成导电孔102。
进一步地，再次利用导电孔102作为蚀刻剂通道，去除与导电孔102开口相邻的部分栅极导体层121、122、123，如图8所示。
进一步地，再次利用导电孔102作为离子注入通道，在导电孔102底部的半导体衬底101中注入源极离子。
在该步骤中，例如采用离子注入工艺，经由导电孔102对半导体衬底101进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区。掺杂区作为共源极连接的接触区，用于降低随后形成的电通柱与半导体衬底101之间的接触电阻。
进一步地，在导电孔102的侧壁形成与栅极导体层121、122、123接触的绝缘层132，如图9所示。
在该步骤中，例如利用旋转涂覆工艺(Spin On Dielectric，SOD)覆盖极导体121、122、123在导电孔102的侧壁形成绝缘层132。
进一步地，在导电孔102中填充与半导体衬底101接触绝缘层的导电芯部131，如图10所示。
在该步骤中，例如利用沉积工艺或旋转涂覆工艺在导电孔102中填充导电材料形成导电芯部131。
进一步地，覆盖栅叠层结构120与多个导电柱130形成第一绝缘层105，并在第一绝缘层105中形成与导电柱130接触的第二电连接结构140，其中，第二电连接结构140位于导电柱130的边缘处，如图11a、图11b所示，图11a中的X方向为3D存储器件的长度方向、Y方向为3D存储器件的宽度方向。
在该步骤中，例如利用沉积工艺覆盖栅叠层结构120与多个导电柱130形成第一绝缘层105，在利用光刻与刻蚀工艺在第一绝缘层105中形成多个接触孔，以暴露至少部分导电柱130，例如暴露导电柱130的边缘部分，最后利用沉积工艺在接触孔中填充导电材料形成第二电连接结构140，其中，同行的接触孔位于同行的第一电连接结构150的一侧，从而同行的第二电连接结构140位于同行的第一电连接结构150的一侧，具体的，第二电连接结构140与第一电连接结构150在第一方向(Y方向)上相距第一间距D1。其中，第一电连接结构150可以在本步骤之前或之后形成。
进一步地，在第二电连接结构140上形成源线SL，如图12所示，从而形成如图2a至2c所示的3D存储器件，图12中的X方向为3D存储器件的长度方向、Y方向为3D存储器件的宽度方向。
在该步骤中，例如利用沉积工艺覆盖第一绝缘层105与第二电连接结构140形成第二绝缘层106，再利用光刻、刻蚀工艺在第二绝缘层106中形成多条源线槽，分别暴露每行的第二电连接结构140，最后利用沉积工艺在源线槽中填充导电材料形成源线SL。其中，同行的源线SL位于同行的第二电连接结构140的一侧，具体地，源线SL与第一电连接结构150在第一方向(Y方向)上相距第二间距D2，其中，第二间距D2大于第一间距D1。
图13a和图13b示出了效果分析示意图。其中，图13a为理想工艺中的3D存储器件的立体图，图13b为图13a沿B-B线的截面图，图13a中的X方向为3D存储器件的长度方向、Y方向为3D存储器件的宽度方向、Z方向为3D存储器件的高度方向。
如图13a、图13b所示，在理想工艺中，形成栅叠层结构120’之后，需要在栅线隔槽中形成贯穿栅叠层结构120’的导电通道130’，该导电通道130’在X方向上将贯穿栅叠层结构120’分为多个部分，之后分别贯穿每个部分的栅叠层结构120’形成沟道柱110’，在Y方向上，导电通道130’通过衬底101向两侧的4个沟道柱110’供电。由于导电通道130’在X方向上将贯穿栅叠层结构120’，因此需要大量的导电材料形成导电通道130’，不仅耗材较多，而且器件的翘曲度与阻值不好控制，由于同一导电通道130’仅能通过衬底101在在Y方向上向两侧的4个导电通道130’供电，因此需要多个电通道130’实现对全部的沟道柱110’，进一步增加了3D存储器件的体积，由于在Y方向上，位于同一导电通道130’两侧的4个沟道柱110’与该导电通道130’间距不等，因此造成导电通道130’对每个沟道柱110’供电不均匀。
而根据本发明实施例的3D存储器件及其制造方法，通过形成分布在多个沟道柱之间的、贯穿栅叠层结构的多个导电柱，实现了每个导电柱向其周围的沟道柱供电的目的，采用导电柱代替了导电通道，不仅提高了导电柱对其周围沟道柱供电的效率，而且相对于现有技术中的导电通道减少了大量的耗材，进而降低了3D存储器件的制造成本。
根据本发明实施例的3D存储器件及其制造方法，通过在同一刻蚀步骤中形成沟道孔与导电孔，并分别在沟道孔与导电孔中形成沟道柱与导电柱，减少了多个沟道孔和/或多个导电孔之间的尺寸差异(减少了刻蚀工艺产生的沟道孔差异)，同时减少了多个沟道孔和/或多个导电孔位于半导体衬底中的深度的差异(少了源端到沟道孔的距离产生的差异)，进一步提高了3D存储器件的良率和可靠性。
根据本发明实施例的3D存储器件及其制造方法，通过多条源线实现对不同行的导电柱分别进行供电，与现有技术相比，不仅提高了导电柱对其周围沟道柱供电的效率，而且使得供电分布更加均匀。
根据本发明实施例的3D存储器件及其制造方法，采用导电柱代替了导电通道，减少了栅线隔槽以及形成在栅线隔槽中的导电通道的空间，提高了3D存储器件的空间利用率。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (20)
1.一种3D存储器件，包括:
半导体衬底；
栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
多个沟道柱，贯穿所述栅叠层结构，并与所述半导体衬底电相连；以及
第一电连接结构，位于所述沟道柱上，用于和位线相连；
所述3D存储器件还包括多个导电柱以及位于所述导电柱上的第二电连接结构，
其中，所述多个导电柱贯穿所述栅叠层结构，与所述半导体衬底电相连，并分布在所述多个沟道柱之间，每个所述导电柱用于通过所述半导体衬底向其周围的所述沟道柱供电，
位于同行的所述第二电连接结构与同一源线相连，并且在第一方向上与位于同行的所述第一电连接结构错开。
2.根据权利要求1所述的3D存储器件，其中，同行的所述第二电连接结构位于同行的所述第一电连接结构的一侧。
3.根据权利要求2所述的3D存储器件，其中，所述第二电连接结构位于所述导电柱的边缘处。
4.根据权利要求3所述的3D存储器件，其中，所述第二电连接结构与所述第一电连接结构在第一方向上相距第一间距，
所述源线与所述第一电连接结构在所述第一方向上相距第二间距，
其中，所述第二间距大于所述第一间距。
5.根据权利要求4所述的3D存储器件，其中，所述导电柱包括导电芯部与围绕所述导电芯部的绝缘层，
其中，所述导电芯部与所述半导体衬底接触，并通过所述绝缘层与所述多个栅极导体层隔开。
6.根据权利要求4所述的3D存储器件，其中，所述多个沟道柱呈阵列排布，每列沟道柱与相邻列的沟道柱交错排布。
7.根据权利要求6所述的3D存储器件，其中，每隔两行沟道柱设置一组导电柱，
在每组所述导电柱中，每隔两列沟道柱设置一个导电柱。
8.根据权利要求7所述的3D存储器件，其中，每个所述导电柱周围具有一组沟道柱，
所述一组沟道柱呈菱形分布。
9.根据权利要求8所述的3D存储器件，其中，所述一组沟道柱的数量包括8个。
10.根据权利要求7所述的3D存储器件，其中，每个所述导电柱周围具有一组沟道柱，
所述一组沟道柱六边形分布。
11.根据权利要求10所述的3D存储器件，其中，所述一组沟道柱的数量包括6个。
12.一种制造3D存储器件的方法，包括：
在所述半导体衬底上形成栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个沟道柱；
在所述沟道柱上形成第一电连接结构，用于与位线相连；
贯穿所述栅叠层结构形成与所述半导体衬底电相连的多个导电柱，所述多个导电柱分布在所述多个沟道柱之间，每个所述导电柱用于通过所述半导体衬底向其周围的所述沟道柱供电；
在所述导电柱上形成第二电连接结构；以及
在所述第二电连接结构上形成源线，
其中，位于同行的所述第二电连接结构与同一源线相连，并且在第一方向上与位于同行的所述第一电连接结构错开。
13.根据权利要求12所述的方法，其中，形成所述第二电连接结构的步骤包括：
覆盖所述栅叠层结构与所述多个导电柱形成第一绝缘层；
在所述第一绝缘层中形成多个接触孔，以暴露至少部分所述导电柱；以及
在所述接触孔中填充导电材料形成所述第二电连接结构。
14.根据权利要求13所述的方法，其中，同行的所述接触孔位于同行的所述第一电连接结构的一侧。
15.根据权利要求14所述的方法，其中，所述接触孔暴露所述导电柱的边缘处。
16.根据权利要求15所述的的方法，其中，形成所述源线的步骤包括：
覆盖所述第一绝缘层与所述第二电连接结构形成第二绝缘层；
在所述第二绝缘层中形成多条源线槽，分别暴露每行的所述第二电连接结构；以及
在所述源线槽中填充导电材料形成所述源线。
17.根据权利要求16所述的的方法，其中，
所述第二电连接结构与所述第一电连接结构在所述第一方向上相距第一间距，
所述源线槽与所述第一电连接结构在所述第一方向上相距第二间距，
其中，所述第二间距大于所述第一间距。
18.根据权利要求12所述的方法，其中，形成所述栅叠层结构的步骤包括：
在所述半导体衬底上形成绝缘叠层结构，包括交替堆叠的所述多个层间绝缘层与多个牺牲层；
贯穿所述绝缘叠层结构形成多个导电孔；以及
经由所述多个导电孔将所述多个牺牲层替换为所述栅极导体层。
19.根据权利要求18所述的方法，其中，形成所述多个导电柱的步骤包括：
在所述导电孔的侧壁形成绝缘层，所述绝缘层与所述栅极导体层接触；以及
在所述导电孔中填充绝缘芯部，所述绝缘芯部与所述半导体衬底接触。
20.根据权利要求18所述的方法，其中，形成多个沟道柱的步骤包括：
贯穿所述绝缘叠层结构形成多个沟道孔；
在所述沟道孔中形成沟道层、隧穿介质层、电荷存储层、以及栅介质层，
其中，所述导电孔与所述沟道孔在同一刻蚀步骤中形成。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109997226A (zh) * | 2019-02-26 | 2019-07-09 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| EP3726577A1 (en) * | 2019-04-15 | 2020-10-21 | Macronix International Co., Ltd. | Array of pillars located in a uniform pattern |
| CN112349313A (zh) * | 2020-11-30 | 2021-02-09 | 福建省晋华集成电路有限公司 | 半导体存储器件 |
| CN113540110A (zh) * | 2020-04-17 | 2021-10-22 | 爱思开海力士有限公司 | 半导体存储器装置 |
| CN113764429A (zh) * | 2020-06-05 | 2021-12-07 | 美光科技公司 | 包括存储器单元串的存储器阵列和用于形成所述存储器阵列的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100097859A1 (en) * | 2008-10-16 | 2010-04-22 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
| CN103915441A (zh) * | 2013-01-09 | 2014-07-09 | 旺宏电子股份有限公司 | 一种存储装置及其制造方法 |
| CN104157654A (zh) * | 2014-08-15 | 2014-11-19 | 中国科学院微电子研究所 | 三维存储器及其制造方法 |
| CN108511455A (zh) * | 2017-02-27 | 2018-09-07 | 爱思开海力士有限公司 | 半导体装置及其制造方法 |
| CN108630679A (zh) * | 2017-03-17 | 2018-10-09 | 旺宏电子股份有限公司 | 集成电路元件及其制造方法 |
-
2018
- 2018-10-17 CN CN201811207911.6A patent/CN109300907B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100097859A1 (en) * | 2008-10-16 | 2010-04-22 | Samsung Electronics Co., Ltd. | Nonvolatile memory device |
| CN103915441A (zh) * | 2013-01-09 | 2014-07-09 | 旺宏电子股份有限公司 | 一种存储装置及其制造方法 |
| CN104157654A (zh) * | 2014-08-15 | 2014-11-19 | 中国科学院微电子研究所 | 三维存储器及其制造方法 |
| CN108511455A (zh) * | 2017-02-27 | 2018-09-07 | 爱思开海力士有限公司 | 半导体装置及其制造方法 |
| CN108630679A (zh) * | 2017-03-17 | 2018-10-09 | 旺宏电子股份有限公司 | 集成电路元件及其制造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109997226A (zh) * | 2019-02-26 | 2019-07-09 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| US10854621B2 (en) | 2019-02-26 | 2020-12-01 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and method for forming the same |
| US11177270B2 (en) | 2019-02-26 | 2021-11-16 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and method for forming the same |
| EP3726577A1 (en) * | 2019-04-15 | 2020-10-21 | Macronix International Co., Ltd. | Array of pillars located in a uniform pattern |
| US11037947B2 (en) | 2019-04-15 | 2021-06-15 | Macronix International Co., Ltd. | Array of pillars located in a uniform pattern |
| US11424260B2 (en) | 2019-04-15 | 2022-08-23 | Macronix International Co., Ltd. | Array of pillars located in a uniform pattern |
| CN113540110A (zh) * | 2020-04-17 | 2021-10-22 | 爱思开海力士有限公司 | 半导体存储器装置 |
| CN113764429A (zh) * | 2020-06-05 | 2021-12-07 | 美光科技公司 | 包括存储器单元串的存储器阵列和用于形成所述存储器阵列的方法 |
| CN112349313A (zh) * | 2020-11-30 | 2021-02-09 | 福建省晋华集成电路有限公司 | 半导体存储器件 |
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|---|---|
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Legal Events
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| GR01 | Patent grant | ||
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