CN109003981A - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法，存储器件包括衬底上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的沟道柱；所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的隧穿介质层、电荷存储层和阻挡层。所述阻挡层为多层结构，更好的阻止所述多个栅极导体对所述电荷存储层的注入,从而提高3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的沟道柱实现存储单元串的互连。其沟道柱由多层组成，位于其最外层的紧邻叠层结构的氧化物作为阻挡层夹在电荷存储层和叠层结构之间。然而，在现有技术中，阻挡层通常采用原子层沉积(ALD，Atomic Layer Deposition)，直接沉积二氧化硅获得。但该方法获得的阻挡层致密性差，击穿电压小，背栅注入效果明显。

期望进一步改进3D存储器件的制造方法，以提高阻挡层的致密性和均匀性，进而提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，存储器件包括衬底上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层。所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的隧穿介质层、电荷存储层和阻挡层。所述阻挡层为多层结构，阻止所述多个栅极导体对所述电荷存储层的注入，从而提高3D存储器件的良率和可靠性。

一方面，本发明提供一种3D存储器件的制造方法，包括:

在衬底上形成叠层结构，所述叠层结构包括交替堆叠的多个栅极层和多个层间绝缘层，该栅极层既可以是最终形成的栅极导体，也可以是伪栅(即牺牲层)，后续被置换为最终的栅极导体；

形成贯穿所述叠层结构的沟道孔；

形成至少覆盖所述沟道孔侧壁的阻挡层，所述阻挡层为多层结构；

其中，形成阻挡层的步骤包括：

形成至少覆盖所述沟道孔侧壁的外阻挡子层；

形成至少覆盖所述外阻挡子层的内阻挡子层，所述外阻挡子层和内阻挡子层采用不同的工艺形成。

优选地，形成阻挡层的步骤包括：

在形成所述外阻挡子层之后，在所述外阻挡子层表面形成中间层；以及

对所述中间层进行氧化以形成所述内阻挡子层。

优选地，氧化采用原位水汽生成工艺进行，其中，所述水汽到达所述中间层且停止于所述外阻挡子层。

优选地，外阻挡子层采用氧化物沉积而成。

优选地，中间层采用氮化物沉积而成。

优选地，中间层采用多晶硅沉积而成。

优选地，沉积工艺采用原子层沉积法。

优选地，沉积工艺采用化学气相沉积。

优选地，氧化物为二氧化硅。

优选地，氮化物为氮化硅。

优选地，制作方法，还包括：

采用多个栅极导体置换所述多个牺牲层。

优选地，多个栅极导体由选自钨、铂、钛中的至少一种或其合金组成。

根据本发明的另一方面，还提供一种3D存储器件，包括:

位于衬底上的叠层结构，所述叠层结构包括间隔设置的若干层栅极导体；

贯穿所述叠层结构的沟道柱，所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的阻挡层；

其中，所述阻挡层为多层结构，包括利用不同工艺形成的外阻挡子层和内阻挡子层。

优选地，外阻挡子层和所述内阻挡子层均为二氧化硅。

优选地，内阻挡子层由位于外阻挡子层与电荷存储层之间的中间层氧化而成。

优选地，氧化采用原位水汽生成工艺进行，其中，所述水汽到达所述中间层且停止于所述外阻挡子层。

优选地，中间层为氮化物。

优选地，中间层为多晶硅。

优选地，中间层采用原子层沉积工艺形成。

优选地，中间层采用化学气相沉积而成。

本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，贯穿所述叠层结构的沟道柱。所述沟道柱不仅包括沟道层以及夹在多个栅极导体和所述沟道层之间的隧穿介质层、电荷存储层和阻挡层。所述阻挡层为多层结构。与现有技术相比，多层结构的阻挡层，相比于采用ISSG工艺制作的阻挡层，有效防止了ISSG过氧化损伤叠层结构，减少了阻挡层与牺牲层界面的氮氧化硅成分，提高了界面的均匀性，从而提高了存储器件的良率和可靠性。

进一步地，通过低压力化学气相沉积(LPCVD)工艺制成材质为多晶硅的中间层，比ALD氮化硅的成本更低，从而降低了该存储器件的生产成本，且多晶硅相比氮化硅更容易被氧化，多晶硅完全氧化的过程更短，可以有效防止ISSG过氧化损伤叠层结构，有益于工艺窗口的进一步提升。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2示出3D存储器件的透视图。

图3a和图3b示出根据本发明实施例的3D存储器件制造方法的各阶段的截面图。

图4a至图4e示出现有技术中3D存储器件阻挡层的截面图及各阶段的局部放大图。

图5a至图5d示出了本发明实施例的3D存储器件阻挡层及其制造方法的局部放大图。

图6示出了本发明实施例的3D存储器件沟道柱形成后的局部截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有阻挡层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供存储晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和阻挡层以及存储晶体管M1至M4的半导体层和阻挡层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的第二选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的第一选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121分属不同的层面，同一层面的栅极导体121经由各自的导电通道131到达互连层132，从而连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

图3a和图3b示出3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

如图3a所示，在衬底101上形成层间绝缘层151和牺牲层152交替的堆叠形成的叠层结构150。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成沟道孔1100，并在沟道孔1100的底部形成一定深度的外延层102，如图3b所示。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

图4a示出现有技术中3D存储器件制作栅介质层后的截面图。图中栅介质层114位于半导体器件的上表面和沟道孔的侧壁及外延层102的顶部。

图4b至图4e示出图4a中B区域的各阶段的截面局部放大图。阻挡层114的形成包括以下步骤：在沟道孔中沉积氮化物；氧化所述沉积的氮化物。

在该示例中，如图4b和图4c所示，阻挡层114可通过原子层沉积法沉积氮化硅层1140后，通过原位水汽生成(ISSG，In-Situ Steam Generation)工艺将氮化硅氧化为二氧化硅制成。

进一步地，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图4d所示。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，叠层结构150中的牺牲层152暴露于蚀刻剂中，牺牲层152接触到蚀刻剂。蚀刻剂由牺牲层152的端部逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。

进一步地，采用原子层沉积(ALD)，在空腔162中填充金属层154作为栅叠层，如图4e所示。

在该实施例中，金属层154例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

图4a至4e所示的栅介质层的制作方法，其形成的阻挡层相比于直接沉积二氧化硅的方式致密性有所提升，但ISSG过氧化作用会使叠层结构中的氮化硅被氧化；叠层结构中的氮化硅与栅介质层的界面处存在不完全氧化的氮氧化硅成分；通过ISSG工艺形成的氮化硅与氧化硅间界面均匀性不好，影响叠层结构的均匀性。

图5a示出了本发明实施例的阻挡层制作后的截面图。图中外阻挡子层1141位于半导体器件的上表面和沟道孔的侧壁及外延层102的顶部，内阻挡子层1142位于所述外阻挡子层1141上。

图5b至图5d示出图5a中C区域的各阶段的截面局部放大图。

在沟道孔1100中沉积氧化物，形成外阻挡子层1141；在所述外阻挡子层1141上形成中间层1143，氧化中间层1143形成内阻挡子层1142。外阻挡子层1141和内阻挡子层1142例如为二氧化硅。所述中间层1143例如为氮化硅，采用原子层沉积工艺沉积而成，氧化工艺例如为原位水汽生成工艺，外阻挡子层1141的存在，可以起到缓冲氧化的作用，有效增大了ISSG工艺窗口。

优选地，所述中间层1143例如为多晶硅，采用低压化学气相沉积工艺LPCVD沉积而成，LPCVD多晶硅比原子层沉积氮化硅成本更低，且多晶硅比氮化硅更易氧化，形成过氧化程度小，对牺牲层(通过置换法后将变为栅极导体)的损伤更小。

图6示出了本发明实施例的3D存储器件沟道柱形成后的截面图及局部放大图。图中包括位于衬底101上的叠层结构150，叠层结构包括交替堆叠的多个牺牲层152和多个层间绝缘层151；多个牺牲层152将通过置换法形成多个栅极导体。在衬底101上生长形成的位于沟道孔中的外延层102；贯穿所述叠层结构150的沟道柱；所述沟道柱包括沟道层111以及夹在多个牺牲层152和所述沟道层111之间的隧穿介质层112、电荷存储层113、内阻挡子层1142和外阻挡子层1141。

其中，该存储器件通过置换法置换牺牲层152以形成多个栅极导体。

本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，贯穿所述叠层结构的沟道柱。所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的隧穿介质层、电荷存储层和阻挡层。所述阻挡层为多层结构。与现有技术相比，多层结构的阻挡层相比于采用ISSG工艺制作的单层阻挡层，有效防止了ISSG过氧化损伤叠层结构，减少了阻挡层与牺牲层界面的氮氧化硅成分，提高了界面的均匀性，从而提高了存储器件的良率和可靠性。

进一步地，通过低压力化学气相沉积LPCVD工艺制成材质为多晶硅的中间层，比ALD氮化硅的成本更低，从而降低了该存储器件的生产成本，且多晶硅相比氮化硅更容易被氧化，其完全氧化的过程更短，可以有效防止ISSG过氧化损伤叠层结构，有益于工艺窗口的进一步提升。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (15)

1.一种3D存储器件的制造方法，包括:

在衬底上形成叠层结构，所述叠层结构包括交替堆叠的多个栅极层和多个层间绝缘层；

形成贯穿所述叠层结构的沟道孔；

形成至少覆盖所述沟道孔侧壁的阻挡层，所述阻挡层为多层结构；

其中，形成阻挡层的步骤包括：

形成至少覆盖所述沟道孔侧壁的外阻挡子层；

形成至少覆盖所述外阻挡子层的内阻挡子层，所述外阻挡子层和内阻挡子层采用不同的工艺形成。

2.根据权利要求1所述的3D存储器件的制作方法，其中，所述外阻挡子层和内阻挡子层的材料均为氧化硅。

3.根据权利要求1所述的3D存储器件的制作方法，其中，所述内阻挡子层的形成方法包括：

在所述外阻挡子层的表面形成中间层；以及

对所述中间层进行氧化以形成所述内阻挡子层。

4.根据权利要求3所述的3D存储器件的制作方法，其中，所述氧化采用原位水汽生成工艺进行。

5.根据权利要求3所述的3D存储器件的制作方法，其中，所述中间层采用氮化硅沉积而成。

6.根据权利要求3所述的3D存储器件的制作方法，其中，所述中间层采用多晶硅沉积而成。

7.根据权利要求1所述的3D存储器件的制作方法，其中，所述外阻挡子层采用氧化硅沉积而成。

8.根据权利要求5或7所述的3D存储器件的制作方法，其中，所述沉积工艺采用原子层沉积法。

9.根据权利要求6所述的3D存储器件的制作方法，其中，所述沉积工艺采用低压化学气相沉积。

10.根据权利要求1所述的3D存储器件的制作方法，其中，还包括：

形成至少位于所述沟道孔内的电荷存储层、隧穿介质层和沟道层。

11.一种3D存储器件，包括:

位于衬底上的叠层结构，所述叠层结构包括间隔设置的若干层栅极导体；

贯穿所述叠层结构的沟道柱，所述沟道柱包括沟道层以及夹在多个栅极导体和所述沟道层之间的阻挡层；

其中，所述阻挡层为多层结构，包括利用不同工艺形成的外阻挡子层和内阻挡子层。

12.根据权利要求11所述的3D存储器件，其中，所述外阻挡子层和内阻挡子层均为二氧化硅。

13.根据权利要求12所述的3D存储器件，其中，所述外阻挡子层为原子层沉积工艺形成的氧化硅层。

14.根据权利要求12所述的3D存储器件，其中，所述内阻挡子层为：采用原位水汽生成工艺对中间层进行氧化而形成的氧化硅层。

15.根据权利要求14所述的3D存储器件，其中，所述中间层为氮化硅或多晶硅。