CN110931491A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；贯穿所述叠层结构的多个沟道柱；以及位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，其中，所述叠层结构还包括阻挡层，所述阻挡层位于相邻的两栅极导体之间，所述阻挡层内注有电子，以抑制导电通道编程区域内电子的移动。该3D存储器件中的阻挡层内注有电子，可以避免存储区域所存储的电子因电位差向相邻的存储区域移动的问题，从而提高该3D存储器件的可靠性。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的可靠性。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，采用阻挡层设置在栅极导体的上下两侧，通过向阻挡层注入电子从而可以避免存储区域所存储的电子因电位差向相邻的存储区域移动的问题，提高了该3D存储器件的可靠性。
根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；贯穿所述叠层结构的多个沟道柱；以及位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，其中，所述叠层结构还包括阻挡层，所述阻挡层位于相邻的两栅极导体之间，所述阻挡层内注有电子，以抑制导电通道编程区域内电子的移动。
优选地，所述阻挡层与所述栅极导体之间设置有层间绝缘层。
优选地，所述阻挡层与一侧栅极导体相连，与另一侧栅极导体之间设置有层间绝缘层。
优选地，所述栅极导体由选自钨、铂、钛中的至少一种或其合金组成。
优选地，所述阻挡层由二氧化铪组成。
优选地，所述3D存储器件包括沟道柱，所述沟道柱贯穿所述叠层结构。
优选地，所述沟道柱包括隧穿介质层、电荷存储层、阻挡介质层和沟道层。
根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：
在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个阻挡层；形成贯穿所述第一叠层结构的多个沟道柱；形成贯穿所述第一叠层结构的多个栅线缝隙，所述多个沟道柱位于所述多个栅线缝隙之间；经由所述多个栅线缝隙将所述多个牺牲层置换为多个栅极导体，形成第二叠层结构，所述栅极导体被所述栅线缝隙分割为多个栅线；在所述多个栅线缝隙中形成导电通道和绝缘层，使得所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，其中，通过所述导电通道和所述多个栅线向所述阻挡层注入电子，抑制所述导电通道编程区域内所存储电子的移动。所述阻挡层位于所述栅线邻近所述导电通道的端部与绝缘层之间。
优选地，所述阻挡层与所述牺牲层之间设置有层间绝缘层。
优选地，所述阻挡层与一侧栅极导体相连，与另一侧栅极导体之间设置有层间绝缘层。
优选地，形成第二叠层结构的步骤包括：采用所述多个栅线缝隙作为蚀刻剂通道，去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；采用所述多个栅线缝隙作为沉积物通道，在所述栅线缝隙和所述空腔中填充金属层；以及对所述金属层进行回蚀刻，以去除所述金属层位于栅线缝隙内的部分，从而将所述金属层分割成不同层面的所述多个栅极导体。
优选地，所述多个栅极导体采用原子层沉积形成。
优选地，在所述原子层沉积中使用氟化物作为前驱气体。
优选地，所述栅极导体由选自钨、铂、钛中的至少一种或其合金组成。
优选地，所述阻挡层由二氧化铪组成。
优选地，所述栅极导体由钨组成。
优选地，该方法还包括在所述导电通道制作完成后，对该存储器件进行初始化操作，通过向相邻的栅线提供高低不同的电压，使相邻栅线之间形成电位差，将电子注入位于栅线之间的阻挡层，从而完成该器件的初始化。
本发明实施例提供的3D存储器件及其制造方法，通过在多个栅极导体之间设置注有电子的阻挡层，因电子之间的斥力，该阻挡层可以使得相邻栅极导体所对应的存储区域之间形成明显的间隔，可以有效避免存储区域内所存储电子的移动和扩散，防止存储数据因存储区域内的电子向相邻的存储区域移动而发生数据错误，显著提高了该3D存储器件的可靠性和稳定性，使得该3D存储器件在较长时间的断电放置后仍能够较好的保存其内存储的数据。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2a和图2b分别示出3D存储器件的存储单元串的局部示意图和存储区域的电荷示意图。
图3a和图3b分别示出放置一段时间后的存储单元串的局部示意图和存储区域的电荷示意图。
图4a和图4b分别示出本发明一实施例的3D存储器件的存储单元串的局部示意图和电荷移动示意图。
图4c示出本发明另一实施例的3D存储器件的存储单元串的局部示意图。
图5示出3D存储器件的透视图。
图6a至6g示出本发明一实施例的3D存储器件制造方法的各个阶段的截面图。
图6h示出本发明另一实施例的3D存储器件的截面图。
图7a和7b分别示出本发明一实施例的3D存储器件的进行初始化各步骤的局部放大示意图。
图7c示出本发明一实施例的3D存储器件的初始化后进行存储的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的导电通道实现存储单元串的互连。叠层结构中的栅极导体与导电通道彼此距离接近，二者之间由绝缘层隔开。然而，在栅极导体中残留的前驱气体可能破坏绝缘层，导致栅极导体之间、或者栅极导体与导电通道之间的短接，从而使得3D存储器件失效。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a、2b以及图3a、3b分别示出3D存储器件的存储单元串在的局部示意图和存储区域的电荷示意图，其中，图2a和图2b为写入时间较近的示意图，图3a和图3b为放置一段时间后的示意图。
如图2a所示，在电荷存储层113中的单个存储区域写入存储信息，写入信息的存储区域例如位于图中三个纵向排列的栅极导体121中间位置的栅极导体121所对的位置，即在电荷存储层113的该位置具有写入的电子200并产生相应的存储电压，如果该存储区域的周边区域均为未编程或编程电压大于该位置的存储电压，参见图2b，因该存储区域与周边区域具有电位差，故此处的电子200就会随着时间逐步向周边区域扩散。
如图3a所示，在放置一段时间后，电荷存储层113中的电子200逐步向上方存储区域和下方存储区域扩散，由图3b所示的电荷示意图可见，随着时间的迁移，电子的移动和扩散愈发明显，导致存储区域的存储电压发生变化且还会影响相邻的存储区域。
图4a示出了本发明一实施例的3D存储器件的存储单元串的局部示意图，通过在相邻的两个存储区域(栅极导体121)之间设置阻挡层300，可以有效避免存储区域中电子向周边存储区域扩散的问题，如图4b所示，向阻挡层300中预先注入电子210，注入电子210的阻挡层会在相邻的存储区域之间产生电场(形成如图中虚线箭头所示方向的斥力)，可以有效阻挡存储区域中电子200向周边区域的移动和扩散。
图4c示出了本发明另一实施例的3D存储器件的存储单元串的局部示意图，该实施例中阻挡层300的一侧与其相邻的栅极导体121相连，阻挡层300的另一侧与该侧的栅极导体之间相隔开，两者之间还设置有层间绝缘层。
图5示出3D存储器件的透视图。为了清楚起见，在图5中未示出3D存储器件中的各个绝缘层和阻挡层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图6a至6g示出本发明一实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图5中的AA线截取。
该方法开始于已经形成沟道柱110的半导体结构，如图6a所示。
在衬底101上形成阻挡层300和牺牲层152交替堆叠的叠层结构150，以及形成贯穿叠层结构150的沟道柱110，其中，阻挡层300与牺牲层152之间还堆叠有层间绝缘层151。进一步地，阻挡层300还可与其一侧的牺牲层152相连，与另一侧牺牲层152之间设置层间绝缘层151。
如下文所述，牺牲层152将替换成栅极导体，从而形成阻挡层300与相邻两侧的栅极导体之间均设置有层间绝缘层151的叠层结构。或者形成阻挡层300与其一侧的栅极导体相连，与另一侧栅极导体之间设置有层间绝缘层151的叠层结构。
在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成，阻挡层300例如由二氧化铪组成组成。
为了清楚起见，在图6a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和阻挡介质层114。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成栅线缝隙161，如图6b所示。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙161贯穿叠层结构150到达衬底101。
优选地，经由栅线缝隙161进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。
进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图6c所示。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。
优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。
优选地，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在层间绝缘层151的暴露表面上形成成核层153，如图6d所示。
在该实施例中，成核层153例如由钨的硅化物或氮化物组成。
进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充金属层154，如图6e所示。
在该实施例中，金属层154例如由钨组成。在原子层沉积中采用的前驱气体例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
金属层154形成在成核层153的表面上，可以改善原子层沉积期间前驱气体在表面上的化学吸附特性，并且可以提高金属层154在层间绝缘层151上的附着强度。
尽管未在图中示出，但在上述沉积步骤之后，在金属层154中残留有前驱气体(例如，氟化物)，即在填充空腔162的金属层154存在着容纳有前驱气体的缝隙。
进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层154中重新形成栅线缝隙161，如图6f所示。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将金属层154分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙161的侧壁上，栅极导体121、122和123邻接栅线缝隙161的端部暴露。
在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。
进一步地，在栅线缝隙161中形成位于其侧壁的绝缘层141以及填充其内部空间的导电通道142，如图6g所示。
导电通道142与栅极导体121、122和123之间由绝缘层141隔开。与沟道柱110类似，导电通道142贯穿叠层结构120。导电通道142的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道142的第一端接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。
如上所述，沟道柱110经由衬底100形成共源极连接，导电通道142提供共源极连接至源极线SL的导电路径。
图6h示出本发明另一实施例的3D存储器件的截面图，与图6g中阻挡层300与两侧的栅极导体121之间均设置有层间绝缘层151不同，在图6h所示的实施例中，阻挡层300与一侧栅极导体121相连，与另一侧栅极导体121之间设置有层间绝缘层151。
图7a和7b分别示出本发明实施例的3D存储器件进行初始化时各步骤的局部放大示意图，本发明实施例的3D存储器件在制备完成后，需要对其进行初始化(向阻挡层300内注入电子210)后才可提高其存储稳定性，供用户正常使用。
如图7a所示，制备完成后向沟道层111提供擦除电压V1，向栅极导体121接地，使栅极导体121的电压为0V，清除存储区域内可能残存的存储信息。
进一步地，如图7b所示，使沟道层111的接线悬空，向栅极导体121提供电压，例如向其中一个栅极导体121提供0V的电压，则为其相邻两侧的栅极导体121提供2V的电压，使相邻的栅极导体121之间形成电位差，从而向相邻栅极导体121之间的阻挡层300注入电子210。
如图7c所示，如对初始化后存储器件进行数据写入，其编程区域所对应的栅极导体121接入编程电压Vpgm，其余栅极导体121不接入电压，沟道层111接地或采用其他方式使沟道层111的电压为0V即可。存储区域内存储相应的电子200，因该存储区域的上下两侧均具有阻挡层300，且阻挡层300内注有电子210，因电子之间的斥力可以很好的将存储区域内的电子200束缚在该区域，使其无法向周边的存储区域进行移动或扩散，从而提升该存储器件的可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (16)
1.一种3D存储器件，包括:
衬底；
位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；
贯穿所述叠层结构的多个沟道柱；以及
位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，
其中，所述叠层结构还包括阻挡层，所述阻挡层位于相邻的两栅极导体之间，所述阻挡层内注有电子，以抑制导电通道编程区域内电子的移动。
2.根据权利要求2所述的3D存储器件，其中，所述阻挡层与所述栅极导体之间设置有层间绝缘层。
3.根据权利要求1所述的3D存储器件，其中，所述阻挡层与一侧栅极导体相连，与另一侧栅极导体之间设置有层间绝缘层。
4.根据权利要求1所述的3D存储器件，其中，所述栅极导体由选自钨、铂、钛中的至少一种或其合金组成。
5.根据权利要求2所述的3D存储器件，其中，所述阻挡层由二氧化铪组成。
6.根据权利要求1所述的3D存储器件，其中，所述3D存储器件包括沟道柱，所述沟道柱贯穿所述叠层结构。
7.根据权利要求6所述的3D存储器件，其中，所述沟道柱包括隧穿介质层、电荷存储层、阻挡介质层和沟道层。
8.一种制造3D存储器件的方法，包括：
在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个阻挡层；
形成贯穿所述第一叠层结构的多个沟道柱；
形成贯穿所述第一叠层结构的多个栅线缝隙，所述多个沟道柱位于所述多个栅线缝隙之间；
经由所述多个栅线缝隙将所述多个牺牲层置换为多个栅极导体，形成第二叠层结构，所述栅极导体被所述栅线缝隙分割为多个栅线；
在所述多个栅线缝隙中形成导电通道和绝缘层，使得所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，
其中，通过所述导电通道和所述多个栅线向所述阻挡层注入电子，抑制所述导电通道编程区域内所存储电子的移动。所述阻挡层位于所述栅线邻近所述导电通道的端部与绝缘层之间。
9.根据权利要求8所述的方法，其中，所述阻挡层与所述牺牲层之间设置有层间绝缘层。
10.根据权利要求8所述的方法，其中，所述阻挡层与一侧栅极导体相连，与另一侧栅极导体之间设置有层间绝缘层。
11.根据权利要求8所述的方法，其中，形成第二叠层结构的步骤包括：
采用所述多个栅线缝隙作为蚀刻剂通道，去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；
采用所述多个栅线缝隙作为沉积物通道，在所述栅线缝隙和所述空腔中填充金属层；以及
对所述金属层进行回蚀刻，以去除所述金属层位于栅线缝隙内的部分，从而将所述金属层分割成不同层面的所述多个栅极导体。
12.根据权利要求11所述的方法，其中，所述多个栅极导体采用原子层沉积形成。
13.根据权利要求12所述的方法，其中，所述栅极导体由选自钨、铂、钛中的至少一种或其合金组成。
14.根据权利要求13所述的方法，其中，所述阻挡层由二氧化铪组成。
15.根据权利要求14所述的方法，其中，所述栅极导体由钨组成。
16.根据权利要求8所述的方法，还包括：对该存储器件进行初始化操作，通过向相邻的栅线提供高低不同的电压，使相邻栅线之间形成电位差，将电子注入位于栅线之间的阻挡层，从而完成该器件的初始化。
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