CN111326525A - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在衬底上形成叠层结构；形成贯穿叠层结构的沟道孔与伪沟道孔；分别在沟道孔与伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，衬底与半导体牺牲层至少被栅介质层、电荷存储层以及隧穿介质层分隔；在伪沟道孔上方形成阻挡层，阻挡层封闭伪沟道孔；形成贯穿半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层形成的通孔，通孔位于沟道孔底部；形成通孔后，删除阻挡层，其中，在形成通孔时，阻挡层至少保护位于伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。

为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联，采用伪沟道柱提供机械支撑。

在现有技术中，沟道柱与伪沟道柱是采用相同工艺共同完成的，因此，伪沟道柱与沟道柱的结构相似，并与衬底形成电连接。然而伪沟道柱是用于提供机械支撑的，与衬底电连接后会形成无关的电路，增加器件功耗。此外，伪沟道柱在与衬底形成电连接的步骤中会用到刻蚀工艺，长时间的刻蚀会造成伪沟道孔侧壁损伤，使得栅极导体层穿过栅介质层与伪沟道柱中的其他结构接触，进一步影响器件的可靠性。

因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在伪沟道孔上方形成封闭伪沟道孔的阻挡层，在形成通孔的步骤中，阻挡层至少保护位于伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除，避免了在伪沟道孔中形成无关电路的问题。

根据本发明的一方面，提供了一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，包括交替堆叠的多个层间牺牲层与层间绝缘层；形成贯穿所述叠层结构的沟道孔与伪沟道孔；分别在所述沟道孔与所述伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，所述衬底与所述半导体牺牲层至少被所述栅介质层、所述电荷存储层以及所述隧穿介质层分隔；在所述伪沟道孔上方形成阻挡层，所述阻挡层封闭所述伪沟道孔；形成贯穿所述半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层的通孔，所述通孔位于所述沟道孔的底部；形成所述通孔后，删除所述阻挡层。

优选地，在形成所述通孔之前，还包括在所述沟道孔侧壁形成保护层，其中，在形成所述通孔时，所述保护层至少保护位于所述沟道孔的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除。

优选地，所述阻挡层具有露出所述沟道孔的开口，所述开口为圆台状，在形成所述保护层时，至少部分所述保护层的材料经所述开口落入所述沟道孔中。

优选地，所述保护层的材料包括碳。

优选地，形成所述阻挡层的步骤包括：在所述沟道孔与所述伪沟道孔上方形成介电层，以封闭所述沟道孔与所述伪沟道孔；在所述介电层上形成掩模层，所述掩模层的位置与所述伪沟道孔对应；采用第一刻蚀工艺去除位于所述沟道孔上方的介电层，以重新暴露所述沟道孔；以及采用第二刻蚀去工艺刻蚀所述介电层形成所述斜面，其中，剩余所述介电层作为所述阻挡层。

优选地，形成所述介电层的方法包括化学气相沉积。

优选地，形成所述介电层的材料包括硅酸乙酯。

优选地，在形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层之前，所述制造方法还包括在所述沟道孔和所述伪沟道孔底部形成与所述衬底接触的外延层，其中，在所述沟道孔中，所述沟道层与所述外延层接触。

优选地，形成所述通孔的步骤包括沿所述沟道孔的深度方向依次刻蚀所述沟道孔中的所述半导体牺牲层、所述隧穿介质层、所述电荷存储层、所述栅介质层以及所述外延层形成所述通孔，形成所述沟道层之前，所述制造方法还包括经所述通孔沿水平方向刻蚀所述外延层，所述水平方向与所述深度方向垂直。

优选地，在形成沟道层所述沟道层之前，还包括：去除所述阻挡层；去除所述沟道孔与所述伪沟道层中的半导体牺牲层，其中，所述沟道层还覆盖所述伪沟道孔的内表面。

优选地，至少位于所述沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成沟道柱，至少位于所述伪沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成伪沟道柱，其中，所述沟道柱与所述伪沟道柱一体成型。

优选地，所述叠层结构包括位于所述衬底上的第一叠层结构；以及位于所述第一叠层结构上的第二叠层结构，其中，所述沟道柱的下段和所述伪沟道柱的下段位于所述第一叠层结构中，所述沟道柱的上段和所述伪沟道柱的上段位于所述第二叠层结构中，所述沟道柱的下段的顶端至少有部分在径向上突出于所述沟道柱的上段的底端，所述伪沟道柱的下段的顶端至少有部分在径向上突出于所述伪沟道柱的上段的底端。

根据本发明的另一方面，提供了一种3D存储器件，包括：衬底；叠层结构，位于所述衬底上，包括交替堆叠的多个栅极导体层与层间绝缘层；贯穿所述叠层结构的沟道孔与伪沟道孔；在所述沟道孔内表面堆叠的栅介质层、电荷存储层、隧穿介质层以及沟道层，所述沟道层与所述衬底电连接；以及在所述伪沟道孔的内表面堆叠的栅介质层、电荷存储层、隧穿介质层以及沟道层；其中，在所述伪沟道孔中，所述衬底与所述沟道层至少被所述栅介质层、所述电荷存储层以及所述隧穿介质层分隔。

优选地，还包括多个外延层，位于所述沟道孔与所述伪沟道孔的底部，其中，在所述沟道孔中，所述沟道层经所述外延层与所述衬底电连接；在所述伪沟道孔中，所述外延层位于所述栅介质层与所述衬底之间。

优选地，至少位于所述沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成沟道柱，至少位于所述伪沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成伪沟道柱，其中，所述沟道柱与所述伪沟道柱一体成型。

优选地，所述叠层结构包括位于所述衬底上的第一叠层结构；以及位于所述第一叠层结构上的第二叠层结构，其中，所述沟道柱的下段和所述伪沟道柱的下段位于所述第一叠层结构中，所述沟道柱的上段和所述伪沟道柱的上段位于所述第二叠层结构中，所述沟道柱的下段的顶端至少有部分在径向上突出于所述沟道柱的上段的底端，所述伪沟道柱的下段的顶端至少有部分在径向上突出于所述伪沟道柱的上段的底端。

根据本发明实施例提供的3D存储器件及其制造方法，通过在伪沟道孔上方形成封闭伪沟道孔的阻挡层，在去除沟道孔底部的部分半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层形成通孔时，阻挡层保护了位于伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除，从而避免了在伪沟道孔中形成无关电路的问题。

因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。

图2示出3D存储器件的透视图。

图3a至图3k示出根据本发明实施例的3D存储器件制造方法的各个阶段的结构图。

图4a与图4b示出了本发明实施例的效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(SelectionGate for Drain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(Selection Gate for Source,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在一些其他实施例中，选择晶体管Q1也可以制作成如存储晶体管M1至M4那样的结构，具体为在沟道柱110的上部，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管Q1。由于选择晶体管Q1与存储晶体管M1至M4的结构相同，从而可以简化沟道柱的形成工艺。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源极选择栅线SGS偏置到大约零伏电压，使得对应于源极选择栅线SGS的选择晶体管Q2断开，漏极选择栅线SGD偏置到高电压VDD，使得对应于漏极选择栅线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

漏极侧选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)109分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线SGD1至SGD4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙109分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

源极侧选择晶体管Q2的栅极导体连接成一体。如果源极侧选择晶体Q2的底部栅极导体层123由栅线缝隙109分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线SGS。

图3a至图3k示出根据本发明实施例的3D存储器件制造方法的各个阶段的结构图，其中的截面图可参照图2中的AA线截取。

如图3a所示，该方法开始于已经形成多个阱区的半导体衬底101，其中，衬底101例如是单晶硅衬底。为了清楚起见，如图3a中并未示出衬底101中的阱区结构。

进一步的，在半导体衬底101上形成叠层结构150，包括交替堆叠的多个层间绝缘层151和层间牺牲层152，如图3a所示。如下文所述，层间牺牲层152将替换成栅极导体。在该实施例中，层间绝缘层151例如由氧化硅组成，层间牺牲层152例如由氮化硅组成。

在本实施例中，叠层结构150可以是由一组氮氧结构组成，也可以由堆叠的两组甚至更多组氮氧结构形成，每组氮氧结构的层数可以根据本领域技术人员的需要进行设置，例如48层、64层等等。

进一步的，贯穿叠层结构150形成多个伪沟道孔102与沟道孔103，如图3a所示。其中，伪沟道孔102位于3D存储器件的台阶区，沟道孔103位于3D存储器件的核心区。

进一步的，分别在伪沟道孔102与沟道孔103底部同步形成与衬底101接触的外延层145、115，并同步覆盖叠层结构150表面与伪沟道孔102以及沟道孔103的内表面形成堆叠的栅介质层104、电荷存储层105、隧穿介质层106以及半导体牺牲层107，如图3a所示。其中，位于伪沟道孔102底部的栅介质层104与外延层145接触，位于沟道孔103底部的栅介质层104与外延层115接触。

在本实施例中，半导体牺牲层107例如由无定形硅(amorphous silicon,A-Si)组成，隧穿介质层106和栅介质层104分别由氧化物组成，例如氧化硅，电荷存储层105由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅。然而本发明实施例并不限于此，本领域技术人员可以根据需要对栅介质层104、电荷存储层105、隧穿介质层106以及半导体牺牲层107的材料进行其他设置，例如将半导体牺牲层107的材料设置为多晶硅(poly)。

进一步的，在叠层结构150上形成介电层108，如图3b所示。

在该步骤中，例如采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺快速在叠层结构150上的半导体牺牲层107表面形成介电层108，并使得介电层108同时封闭伪沟道孔102与沟道孔103。由于在该步骤中，不需要将伪沟道孔102与沟道孔103填满，仅需要在顶部封闭伪沟道孔102与沟道孔103，因此可以采用沉积速率较快的大气压化学气相沉积(atmospheric pressure CVD,APCVD)工艺。在该步骤中，由于伪沟道孔102的横向尺寸略大于沟道孔103，因此在封闭伪沟道孔102处的介质层108会向伪沟道孔102中延伸。在本实施例中，介电层108的材料包括硅酸乙酯(Tetraethoxysilane,TEOS)。

进一步的，在介电层108上形成掩模层109，如图3c所示。

在该步骤中，例如先在介电层108表面涂布光刻胶，并利用光刻工艺图案化光刻胶形成掩模层109，暴露与沟道孔103对应部分的介电层108，同时覆盖与伪沟道孔102对应部分的介电层108。

进一步的，采用第一刻蚀工艺去除部分介电层108形成开口重新暴露沟道孔103，如图3d所示。

在该步骤中，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在重新打开沟道孔103时停止。

进一步的，采用第二蚀刻工艺刻蚀介电层108使得开口呈圆台状，开口侧壁为斜面1081，如图3e所示，为了简明表达，图中仅示出了圆台状开口的部分斜面。

在该步骤中，由于在第一刻蚀工艺中已经去除了部分介电层108，减小了暴露的介电层108的厚度，在本步骤中形成斜面1081时，可以更方便的通过控制工艺参数调整斜面的角度。在完成刻蚀后，通过在溶剂中溶解或灰化去除掩模层109，此时，剩余的介电层108作为阻挡层仅封闭伪沟道孔102。进一步的，在沟道孔103的侧壁形成保护层(未示出)，在形成保护层时，至少部分保护层的材料经斜面1081落入沟道孔103中，其中，保护层的材料包括碳。

然而本发明实施例并不限于此，本领域技术人员可以根据需要对形成阻挡层的步骤进行其他设置，例如直接采用各向同性蚀刻去除暴露的介电层108并形成斜面1081，从而省去各向异性蚀刻步骤。

进一步的，沿沟道孔103的深度方向依次刻蚀并去除沟道孔103底部的部分半导体牺牲层107、隧穿介质层106、电荷存储层105以及栅介质层104形成通孔1031，如图3f所示。

在该步骤中，例如采用硅-氧化物-氮化物-氧化物(Si,Oxide,Nitride,Oxide,SONO)刻蚀工艺在沟道孔103底部形成通孔1031，控制刻蚀时间使得刻蚀在到达外延层115表面附近停止，或者将通孔1031延伸至外延层115中。在该步骤中，由于通孔1031是沿沟道孔103的深度方向刻蚀形成，因此沟道孔1031的底部与侧壁之间的夹角接近垂直角度。

在本实施例中，由于伪沟道孔102被阻挡层108封闭，因此阻挡层108可以保护位于伪沟道孔102内表面上的半导体牺牲层107、隧穿介质层106、电荷存储层105以及栅介质层104不被刻蚀剂损伤，尤其是伪沟道孔102底部依次堆叠在外延层145表面的栅介质层104、电荷存储层105隧穿介质层106以及半导体牺牲层107不会被刻蚀剂损伤。

进一步的，经通孔1031沿水平方向刻蚀外延层115，水平方向与沟道孔103的深度方向垂直，如图3g所示。

在该步骤中，进一步扩大通孔1031底部水平方向的尺寸从而形成较为平滑的表面，消除了上个步骤中的近似垂直的夹角，提高后续沟道的电学性能。同时，位于通孔1031侧壁的半导体牺牲层107、隧穿介质层106、电荷存储层105以及栅介质层104也会被刻蚀剂去除一部分，从而扩大了通孔1031的横向尺寸。进一步的，去除阻挡层108，以暴露伪沟道孔102。

进一步的，去除半导体牺牲层107以暴露隧穿介质层106，如图3h所示。

在该步骤中，例如采用湿法刻蚀工艺去除半导体牺牲层107，由于封闭伪沟道孔102的阻挡层已经被去除，因此，在该步骤中位于伪沟道孔102与沟道孔103中以及位于叠层结构150顶部的半导体牺牲层107均被去除。

进一步的，在伪沟道孔102与沟道孔103以及通孔1031的内表面同步形成沟道层107’，如图3i所示。

在该步骤中，例如采用CVD、ALD工艺在半导体结构表面形成沟道层107’，在沟道孔103内部，沟道层107’与隧穿介质层106接触，并经由沟道孔103与通孔1031的内表面与外延层115接触，从而与衬底101形成电连接。在伪沟道孔102内部，沟道层107’与外延层115被隧穿介质层106、电荷存储层105以及栅介质层104接触分隔，从而不会与衬底101形成电连接。

在本实施例中，沟道层107’的材料例如为多晶硅，相比于无定形硅，多晶硅的导电性能更好。然而本发明实施例并不限于此，本领域技术人员可以根据需要对沟道层107’的材料进行其他设置。

进一步的，在伪沟道孔102与沟道孔103中填充绝缘芯部146、116，然后将牺牲层152替换成栅极导体层121、122以及123形成叠层结构120，之后去除位于叠层结构120顶部的沟道层107’、隧穿介质层106、电荷存储层105以及栅介质层104，从而形成分隔的沟道柱110与伪沟道柱140，如图3j所示。

在本实施例中，沟道柱110的沟道层111、隧穿介质层112、电荷存储层113以及栅介质层114分别对应上文中的沟道层107’、隧穿介质层106、电荷存储层105以及栅介质层104。伪沟道柱140的沟道层141、隧穿介质层142、电荷存储层143以及栅介质层144分别对应上文中的沟道层107’、隧穿介质层106、电荷存储层105以及栅介质层104。

通过上述工艺步骤形成了本发明实施例的3D存储器件，包括：衬底101；叠层结构120位于所述衬底101上包括交替堆叠的多个栅极导体层121、122、123与层间绝缘层151；贯穿所述叠层结构120的沟道孔与伪沟道孔；以及位于沟道孔中的沟道柱110，位于伪沟道孔中的伪沟道柱140。在本实施例中，沟道柱110与伪沟道柱140为一体成型。

沟道柱110包括：位于沟道孔底部与衬底101接触的外延层115；在沟道孔内表面堆叠的栅介质层114、电荷存储层113、隧穿介质层112以及沟道层111，沟道层111与外延层115接触并通过外延层115与衬底101电连接；以及位于沟道孔中央的绝缘芯部116。

伪沟道柱140包括：位于伪沟道孔底部与衬底101接触的外延层145；在伪沟道孔的内表面堆叠的栅介质层144、电荷存储层143、隧穿介质层142以及沟道层141，外延层145与沟道层141被栅介质层144、电荷存储层143以及隧穿介质层142分隔，因此沟道层141与衬底101不会形成电连接。

需要说明的是，在实际的制造工艺中，如果叠层结构是分两次形成的第一叠层结构120a与第二叠层结构120b，第一叠层结构120a位于衬底上101，第二叠层结构120b位于第一叠层结构120a上，则需要分两次形成沟道孔与伪沟道孔的上段与下段，所以实际产品中沟道孔与伪沟道孔的上段与下段可能存在对准偏差，如图3k所示。其中，沟道孔与伪沟道孔的下段位于第一叠层结构120a中，沟道孔与伪沟道孔的上段位于第二叠层结构120b中。沟道孔与伪沟道孔的上段与下段均为圆台状，且沟道孔与伪沟道孔的下段顶端至少有部分在径向上突出于沟道孔的上段。相应的，沟道柱的下段110a与伪沟道柱的下段140a位于第一叠层结构120a中，沟道柱的上段110b与伪沟道柱的上段140b位于第二叠层结构120b中，沟道柱的下段110a与上段110b、伪沟道柱的下段140a与上段140b均为圆台状，且沟道柱的下段110a顶端至少有部分在径向上突出于沟道柱的上段110b，伪沟道柱的下段140a顶端至少有部分在径向上突出于伪沟道柱的上段140b。

图4a与图4b示出了本发明实施例的效果分析示意图，其中，图4a为用常规工艺制造的单叠层结构中伪沟道孔的部分电镜图，图4b为用常规工艺制造的双叠层结构中伪沟道孔的部分电镜图。

如图4a与图4b所示，在常规的3D存储器件的制造工艺中，沟道柱与伪沟道柱是采用相同工艺共同完成的，也就是说，在刻蚀沟道孔底部的SONO层时，也会刻蚀伪沟道孔210中的SONO层，形成暴露衬底或外延层的通孔，在后续工艺步骤中，伪沟道孔内的沟道层也会与衬底形成电连接，从而形成无关的电路，增加器件功耗。此外，刻蚀SONO层的工艺时间较长，因此很容易损伤伪沟道孔的侧壁，如虚框出所示，使得栅极导体层221穿过栅介质层与伪沟道柱中的其他结构接触，进一步影响器件的可靠性。而且，叠层结构的数量越多，伪沟道孔的侧壁的损伤越严重。

然而根据本发明实施例提供的3D存储器件及其制造方法，通过在伪沟道孔上方形成封闭伪沟道孔的阻挡层，在去除沟道孔底部的部分半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层形成通孔时，阻挡层保护了位于伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除，进而在沟道孔中形成与衬底电连接的沟道层时，不会同时在伪沟道孔中也形成与衬底电连接的沟道层，从而避免了形成无关电路的问题。

由于伪沟道孔中并没有形成与衬底电连接的沟道层，即使伪沟的侧壁还会在SONO层刻蚀的步骤中被损伤，伪沟道孔中的结构层也不会与衬底导通形成无关电路，进一步为SONO刻蚀步骤提供了更多的灵活性。

进一步的，将阻挡层靠近沟道孔的一侧制作为斜面，在形成用于保护沟道孔侧壁的保护层时，可以使得相应材料经斜面更容易进入沟道孔中，并且形成保护层的材料不会在叠层结构表面堆积。

此外，由于本发明实施例提供的3D存储器件的制造方法，在沉积SONO层、刻蚀SONO层、移除半导体牺牲层以及形成沟道层的步骤依然是在沟道孔与伪沟道孔中同步进行的，并没在制造过程中进行过多的繁杂设计。

因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (16)

1.一种3D存储器件的制造方法，包括：

在衬底上形成叠层结构，包括交替堆叠的多个层间牺牲层与层间绝缘层；

形成贯穿所述叠层结构的沟道孔与伪沟道孔；

分别在所述沟道孔与所述伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，所述衬底与所述半导体牺牲层至少被所述栅介质层、所述电荷存储层以及所述隧穿介质层分隔；

在所述伪沟道孔上方形成阻挡层，所述阻挡层封闭所述伪沟道孔；

形成贯穿所述半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层的通孔，所述通孔位于所述沟道孔的底部；

形成所述通孔后，删除所述阻挡层。

2.根据权利要求1所述的制造方法，在形成所述通孔之前，还包括在所述沟道孔侧壁形成保护层，

其中，在形成所述通孔时，所述保护层至少保护位于所述沟道孔的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除。

3.根据权利要求2所述的制造方法，其中，所述阻挡层具有露出所述沟道孔的开口，所述开口为圆台状，

在形成所述保护层时，至少部分所述保护层的材料经所述开口落入所述沟道孔中。

4.根据权利要求3所述的制造方法，其中，所述保护层的材料包括碳。

5.根据权利要求3所述的制造方法，其中，形成所述阻挡层的步骤包括：

在所述沟道孔与所述伪沟道孔上方形成介电层，以封闭所述沟道孔与所述伪沟道孔；

在所述介电层上形成掩模层，所述掩模层的位置与所述伪沟道孔对应；

采用第一刻蚀工艺去除位于所述沟道孔上方的介电层，以重新暴露所述沟道孔；以及

采用第二刻蚀去工艺刻蚀所述介电层形成所述斜面，

其中，剩余所述介电层作为所述阻挡层。

6.根据权利要求5所述的制造方法，其中，形成所述介电层的方法包括化学气相沉积。

7.根据权利要求5所述的制造方法，其中，形成所述介电层的材料包括硅酸乙酯。

8.根据权利要求1所述的制造方法，在形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层之前，所述制造方法还包括在所述沟道孔和所述伪沟道孔底部形成与所述衬底接触的外延层，

其中，在所述沟道孔中，所述沟道层与所述外延层接触。

9.根据权利要求8所述的制造方法，其中，形成所述通孔的步骤包括沿所述沟道孔的深度方向依次刻蚀所述沟道孔中的所述半导体牺牲层、所述隧穿介质层、所述电荷存储层、所述栅介质层以及所述外延层形成所述通孔，

形成所述沟道层之前，所述制造方法还包括经所述通孔沿水平方向刻蚀所述外延层，所述水平方向与所述深度方向垂直。

10.根据权利要求1所述的制造方法，在形成沟道层所述沟道层之前，还包括：

去除所述阻挡层；

去除所述沟道孔与所述伪沟道层中的半导体牺牲层，

其中，所述沟道层还覆盖所述伪沟道孔的内表面。

11.根据权利要求1-10任一所述的制造方法，其中，至少位于所述沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成沟道柱，至少位于所述伪沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成伪沟道柱，

其中，所述沟道柱与所述伪沟道柱一体成型。

12.根据权利要求11所述的制造方法，其中，所述叠层结构包括位于所述衬底上的第一叠层结构；以及位于所述第一叠层结构上的第二叠层结构，

其中，所述沟道柱的下段和所述伪沟道柱的下段位于所述第一叠层结构中，所述沟道柱的上段和所述伪沟道柱的上段位于所述第二叠层结构中，所述沟道柱的下段的顶端至少有部分在径向上突出于所述沟道柱的上段的底端，所述伪沟道柱的下段的顶端至少有部分在径向上突出于所述伪沟道柱的上段的底端。

13.一种3D存储器件，包括：

衬底；

叠层结构，位于所述衬底上，包括交替堆叠的多个栅极导体层与层间绝缘层；

贯穿所述叠层结构的沟道孔与伪沟道孔；

在所述沟道孔内表面堆叠的栅介质层、电荷存储层、隧穿介质层以及沟道层，所述沟道层与所述衬底电连接；以及

在所述伪沟道孔的内表面堆叠的栅介质层、电荷存储层、隧穿介质层以及沟道层；

其中，在所述伪沟道孔中，所述衬底与所述沟道层至少被所述栅介质层、所述电荷存储层以及所述隧穿介质层分隔。

14.根据权利要求13所述的3D存储器件，还包括多个外延层，位于所述沟道孔与所述伪沟道孔的底部，

其中，在所述沟道孔中，所述沟道层经所述外延层与所述衬底电连接；在所述伪沟道孔中，所述外延层位于所述栅介质层与所述衬底之间。

15.根据权利要求13所述的3D存储器件，其中，至少位于所述沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成沟道柱，至少位于所述伪沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成伪沟道柱，

其中，所述沟道柱与所述伪沟道柱一体成型。

16.根据权利要求15所述的3D存储器件，所述叠层结构包括位于所述衬底上的第一叠层结构；以及位于所述第一叠层结构上的第二叠层结构，

其中，所述沟道柱的下段和所述伪沟道柱的下段位于所述第一叠层结构中，所述沟道柱的上段和所述伪沟道柱的上段位于所述第二叠层结构中，所述沟道柱的下段的顶端至少有部分在径向上突出于所述沟道柱的上段的底端，所述伪沟道柱的下段的顶端至少有部分在径向上突出于所述伪沟道柱的上段的底端。

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