CN108364954A - 三维存储器件及在其沟道孔中形成外延结构的方法 - Google Patents

三维存储器件及在其沟道孔中形成外延结构的方法 Download PDF

Info

Publication number
CN108364954A
CN108364954A CN201810209330.XA CN201810209330A CN108364954A CN 108364954 A CN108364954 A CN 108364954A CN 201810209330 A CN201810209330 A CN 201810209330A CN 108364954 A CN108364954 A CN 108364954A
Authority
CN
China
Prior art keywords
virtual aperture
groove
auxiliary region
raceway groove
core space
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810209330.XA
Other languages
English (en)
Other versions
CN108364954B (zh
Inventor
杨号号
吕震宇
陈俊
胡禺石
陶谦
董金文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201810209330.XA priority Critical patent/CN108364954B/zh
Priority to CN202010090642.0A priority patent/CN111276484B/zh
Publication of CN108364954A publication Critical patent/CN108364954A/zh
Application granted granted Critical
Publication of CN108364954B publication Critical patent/CN108364954B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区；使用针对所述核心区的第一光刻步骤在所述核心区形成沟道孔；在所述沟道孔的底部形成外延结构；以及使用针对所述辅助区的第二光刻步骤在所述辅助区中形成虚拟孔和/或沟槽。本发明仅在核心区的沟道孔内形成外延结构，而在辅助区的虚拟孔和/或沟槽中不形成外延结构，能够解决形成外延结构带来的漏电以及可靠性风险，同时简化了工艺难度。

Description

三维存储器件及在其沟道孔中形成外延结构的方法
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种在三维存储器件的沟道孔中形成外延结构的方法，以及三维存储器件。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
三维存储器件典型地分为形成存储单元的核心区和用于形成外围结构的辅助区。在三维存储器件，例如3D NAND闪存中，需要在核心区的沟道孔底部形成外延结构。在这一过程中，在一些辅助区，例如台阶区(Stair Step,SS)的虚拟孔(dummy hole)和穿过存储阵列的接触(TAC)区屏障(barrier)中的沟槽(Trench)底部也是开放的，因此会一并在例如虚拟孔(dummy hole)和沟槽底部形成外延结构。
这一工艺的缺点包括：
(1)需要兼顾不同区域的孔或沟槽中的外延结构，导致工艺难度加大。
(2)在虚拟孔和TAC屏障处形成的外延结构，如果质量不好，容易带来可靠性以及漏电等问题。
发明内容
本发明提供一种在三维存储器件的沟道孔中形成外延结构的方法，可以解决由于在辅助区域形成外延结构带来的漏电以及可靠性风险等问题。
本发明为解决上述技术问题而采用的技术方案是一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区；使用针对所述核心区的第一光刻步骤在所述核心区形成沟道孔；在所述沟道孔的底部形成外延结构；以及使用针对所述辅助区的第二光刻步骤在所述辅助区中形成虚拟孔和/或沟槽。
在本发明的一实施例中，在所述沟道孔的底部形成外延结构后还包括：在所述半导体结构上覆盖硬掩模层。
在本发明的一实施例中，所述辅助区包括台阶区和/或穿过存储阵列的接触区。
在本发明的一实施例中，在所述沟道孔的底部形成外延结构时，所述虚拟孔和/或沟槽尚未形成。
在本发明的一实施例中，使用针对所述辅助区的第二光刻步骤在所述辅助区中形成虚拟孔和/或沟槽后还包括：在所述虚拟孔和/或沟槽中沉积氧化物以封闭所述虚拟孔和/或沟槽。
在本发明的一实施例中，所述虚拟孔和/或沟槽中的所述氧化物直接接触所述半导体结构底层的衬底。
在本发明的一实施例中，形成所述外延结构的方法包括选择性外延生长。
在本发明的一实施例中，所述第一光刻步骤和所述第二光刻步骤使用不同的光掩模。
本发明还提出另一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区；使用针对所述辅助区的第一光刻步骤在所述辅助区中形成虚拟孔和/或沟槽；使用针对所述核心区的第二光刻步骤在所述核心区形成沟道孔；以及在所述沟道孔的底部形成外延结构。
在本发明的一实施例中，所述辅助区包括台阶区和/或穿过存储阵列的接触区。
在本发明的一实施例中，在所述沟道孔的底部形成外延结构时，所述虚拟孔和/或沟槽是封闭的。
在本发明的一实施例中，使用针对所述辅助区的第二光刻步骤在所述辅助区中形成虚拟孔和/或沟槽后还包括：在所述虚拟孔和/或沟槽中沉积氧化物以封闭所述虚拟孔和/或沟槽。
在本发明的一实施例中，所述虚拟孔和/或沟槽中的所述氧化物直接接触所述半导体结构底层的衬底。
在本发明的一实施例中，形成所述外延结构的方法包括选择性外延生长。
在本发明的一实施例中，所述第一光刻步骤和所述第二光刻步骤使用不同的光掩模。
本发明的另一方面提出一种三维存储器件，所述三维存储器件包括核心区和辅助区，所述核心区中具有沟道孔，所述辅助区中具有虚拟孔和/或沟槽，所述三维存储器件沿垂直于所述三维存储器件表面方向的底层为衬底，其中所述沟道孔底部具有外延结构，且其中所述虚拟孔中具有直接接触所述衬底的支撑柱，和/或所述沟槽中具有直接接触所述衬底的阻隔栅。
在本发明的一实施例中，所述辅助区包括台阶区和穿过存储阵列的接触区，所述台阶区中具有所述虚拟孔，所述接触区中具有所述沟槽。
在本发明的一实施例中，所述支撑柱和/或阻隔栅的材料为氧化物。
本发明由于采用以上技术方案，仅在核心区的沟道孔内形成外延结构，而在辅助区的虚拟孔和/或沟槽中不形成外延结构，能够解决形成外延结构带来的漏电以及可靠性风险，同时简化了工艺难度。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是本发明第一实施例的形成外延结构的方法流程图。
图2A-2J是本发明第一实施例的形成外延结构的方法的示例性过程中的剖面示意图。
图3是本发明第二实施例的形成外延结构的方法流程图。
图4A-4G是本发明第二实施例的形成外延结构的方法的示例性过程中的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1是本发明第一实施例的形成外延结构的方法的流程图。图2A-2J是本发明第一实施例的形成外延结构的方法的示例性过程示意图。下面参考图1-2J所示描述本实施例的形成外延结构的方法。
在步骤102，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括核心区和辅助区。核心区是包括存储单元的区域，辅助区是包括外围结构的区域。
在图2A所示例的半导体结构的剖面图中，半导体结构200a可包括核心区210、台阶(SS)区220和穿过存储阵列的接触(TAC)区230。核心区210用于形成存储阵列，台阶区220用于提供互连，TAC区230用于形成阻隔栅。需要指出的是，核心区210、台阶区220和TAC区230在图中的布局并不必然表示这些区在实际的三维存储器件中的位置。
核心区210、台阶区220和TAC区230可具有共同的衬底201。衬底201的材料例如为硅。在衬底201设有堆叠层240，堆叠层覆盖核心区210、台阶区220和TAC区230。堆叠层240为第一材料层241和第二材料层242交替层叠的叠层。举例来说，第一材料层241和第二材料层242是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积氮化硅和氧化硅。在堆叠层240上还设有氧化物层250和硬掩模层260。氧化物层250的材料例如是氧化硅。硬掩模层260的材料例如是氮化硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如衬底201的材料还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤104，使用针对核心区的第一光刻步骤在核心区形成沟道孔。
在此，可使用一道光刻制程在半导体结构的核心区形成沟道孔。例如，可使用针对核心区的光掩模对核心区进行曝光，配合相应的刻蚀，形成沟道孔。
在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，覆盖光阻层后进行曝光，然后进行刻蚀。
在图2B所示例的半导体结构的剖面图中，半导体结构200b的核心区210中具有多个沟道孔211。每个沟道孔211贯穿硬掩模层260、氧化物层250和堆叠层240，到达衬底201。在此，由于第一光刻步骤是针对核心区210的，因此台阶区220和TAC区230并未被刻蚀，也未形成虚拟孔和/或沟槽。
在步骤106，在沟道孔的底部形成外延结构。
在此，在核心区的沟道孔的底部形成外延结构。外延结构的材料例如是硅。形成外延结构的方式例如是选择性外延生长(Selective Epitaxial Growth,SEG)。
在图2C所示例的半导体结构的剖面图中，半导体结构200c的核心区210的各沟道孔211底部，分别形成了外延结构212。
在三维存储器器件的形成过程中，除了外延结构外，还会针对各沟道孔执行其他工艺。例如，沟道孔211内还可形成沿着其侧壁从外到内设置的阻挡绝缘层213、电荷俘获层214和隧穿绝缘层215。层213、214和215构成存储层。另外，沟道孔211内还可形成垂直的沟道层216。在图2C的示例中，阻挡绝缘层213和隧穿绝缘层215的示例性材料为氧化硅，电荷俘获层214的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层216示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层213的材料可以包括高K氧化层；电荷俘获层214可以是浮置栅极结构，例如包括多晶硅材料；沟道层216的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
针对各沟道孔执行的工艺中，沟道孔211内还可形成填充层，在图2D所示例的半导体结构的剖面图中，半导体结构200d的核心区210的各沟道孔211中，分别形成了填充层217。此步骤通常会一并在半导体结构表面形成氧化层218。填充层217和氧化层218的示例性材料为氧化硅。形成填充层217和氧化层218的方法例如为原子层沉积。填充层217填充了各沟道孔211。至此，针对沟道孔211所执行的工艺结束。
可以理解，有关存储层、沟道层和填充层的结构及其形成工艺并非本发明的重点，本文参考图2C和2D描述的结构可以有其他本领域技术人员所知晓的变化，因此在此描述的存储层和沟道层的结构及其形成工艺并不构成本发明的限制。
在步骤108，在半导体结构上覆盖硬掩模层。
在此，覆盖硬掩模层以便在后续针对虚拟孔和沟槽的工艺中保护核心区的沟道孔。
在图2E所示例的半导体结构的剖面图中，半导体结构200e的表面覆盖了硬掩模层270。在此硬掩模层270可包括非晶碳层(例如，APFM(A-C))和氮氧化硅(SiON)层。然而可以理解，硬掩模层270可以选择其他的材料。硬掩模层270的层数也可以变化，例如硬掩模层270可只有一层或者多于两层。
在步骤110，使用针对辅助区的第二光刻步骤在辅助区中形成虚拟孔和/或沟槽。
在此，可使用另一道光刻制程在半导体结构的辅助区形成虚拟孔、沟槽或者二者的组合。例如，可使用针对辅助区的光掩模对辅助区进行光刻，配合相应的刻蚀，形成虚拟孔、沟槽或者二者的组合。当辅助区包括台阶区时，可形成虚拟孔。当辅助区包括TAC区时，可形成沟槽。当辅助区包含此二者时，可同时形成虚拟孔和沟槽。
在图2F-2H所示例的半导体结构的剖面图示意了本步骤的过程，首先在半导体结构200e的表面覆盖了光阻层，通过针对辅助区的光掩模进行曝光，然后经过刻蚀，形成所需的光阻图案280，得到半导体结构200f；之后，在半导体结构200f上借助光阻图案280进行刻蚀，形成虚拟孔221和沟槽231，得到半导体结构200g；之后，从半导体结构200g中去除表面的氧化层218，得到半导体结构200h。
在步骤112，在虚拟孔和/或沟槽中沉积氧化物。
在此步骤中，在虚拟孔和/或沟槽中沉积氧化物以封闭虚拟孔和/或沟槽。在台阶区的虚拟孔中的氧化物会作为支撑柱。在TAC区的沟槽中的氧化物会作为阻隔栅。
在图2I和2J所示例的半导体结构的剖面图示意了本步骤的过程。首先在半导体结构200h中沉积氧化物，例如氧化硅。所沉积的氧化物会填充到台阶区220的虚拟孔221中作为支撑柱291，以及填充到TAC区230的沟槽231中作为阻隔栅292，并且会在半导体结构200h表面覆盖氧化层293，从而形成半导体结构200i。然后去除半导体结构200i表面的氧化层293，形成半导体结构200j。去除半导体结构200i表面的氧化层293的方法例如是平坦化，例如化学机械研磨(CMP)。
至此，本实施例所形成的半导体结构200j中，核心区210的沟道孔底部具有外延结构212，而台阶区220的虚拟孔221以及TAC区230的沟槽231底部均不具有外延结构，其内部的支撑柱291和阻隔栅292直接接触底层的衬底201。由于台阶区220的虚拟孔221以及TAC区230的沟槽231底部均不具有外延结构，因此本实施例可以能够解决形成外延结构带来的漏电以及可靠性风险。同时由于核心区210与台阶区220、TAC区230的孔和槽的工艺分开进行，简化了工艺难度。
图3是本发明第二实施例的形成外延结构的方法的流程图。图4A-4G是本发明第二实施例的形成外延结构的方法的示例性过程示意图。下面参考图3-4G所示描述本实施例的形成外延结构的方法。
在步骤302，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括核心区和辅助区。核心区是包括存储单元的区域，辅助区是包括外围结构的区域。
在图4A所示例的半导体结构的剖面图中，半导体结构400a可包括核心区410、台阶(SS)区420和穿过存储阵列的接触(TAC)区430。核心区410用于形成存储阵列，台阶区420用于提供互连，TAC区430用于形成阻隔栅。需要指出的是，核心区410、台阶区440和TAC区430在图中的布局并不必然表示这些区在实际的三维存储器件中的位置。
核心区410、台阶区420和TAC区430可具有共同的衬底401。衬底401的材料例如为硅。在衬底401设有堆叠层440，堆叠层覆盖核心区410、台阶区420和TAC区430。堆叠层440为第一材料层441和第二材料层442交替层叠的叠层。举例来说，第一材料层441和第二材料层442是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底401上交替沉积氮化硅和氧化硅。在堆叠层440上还设有氧化物层450和硬掩模层460。氧化物层450的材料例如是氧化硅。硬掩模层460的材料例如是氮化硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如衬底401的材料还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤304，使用针对辅助区的第一光刻步骤在辅助区中形成虚拟孔和/或沟槽。
在此，可使用一道光刻制程在半导体结构的辅助区形成虚拟孔、沟槽或者二者的组合。例如，可使用针对辅助区的光掩模对辅助区进行光刻，配合相应的刻蚀，形成虚拟孔、沟槽或者二者的组合。当辅助区包括台阶区时，可形成虚拟孔。当辅助区包括TAC区时，可形成沟槽。当辅助区包含此二者时，可同时形成虚拟孔和沟槽。
在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，覆盖光阻层后进行曝光，然后进行刻蚀。
在图4B所示例的半导体结构的剖面图中，半导体结构400b的台阶区420中具有多个虚拟孔421，TAC区430具有一个沟槽431。每个虚拟孔421贯穿硬掩模层460、氧化物层450和其下的氧化物层，到达衬底401。每个沟槽431贯穿硬掩模层460、氧化物层450和堆叠层440，到达衬底401。在此，由于第一光刻步骤是针对台阶区420和TAC区430的，核心区410并未被刻蚀，也未形成沟道孔。
在步骤306，在虚拟孔和/或沟槽中沉积氧化物。
在此步骤中，在虚拟孔和/或沟槽中沉积氧化物以封闭虚拟孔和/或沟槽。在台阶区的虚拟孔中的氧化物会作为支撑。在TAC区的沟槽中的氧化物会作为阻隔栅。
在图4C所示例的半导体结构的剖面图中，在半导体结构400c中沉积氧化物470，例如氧化硅。所沉积的氧化物会填充到台阶区420的虚拟孔421中作为支撑柱471，以及TAC区430的沟槽431中作为阻隔栅472，并且会在半导体结构400b一层氧化层473，从而形成半导体结构400c。在此步骤中，虚拟孔和/或沟槽中直接沉积了氧化物分别作为支撑柱471和/或阻隔栅472，而未形成外延结构，氧化物材料的支撑柱471和/或阻隔栅472直接接触半导体结构底层的衬底401。
在步骤308，使用针对核心区的第二光刻步骤在核心区形成沟道孔。
在此，可使用另一道光刻制程在半导体结构的核心区形成沟道孔。例如，可使用针对核心区的光掩模对核心区进行曝光，配合相应的刻蚀，形成沟道孔。
在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，覆盖光阻层后进行曝光，然后进行刻蚀。
在图4D所示例的半导体结构的剖面图中，半导体结构400d的核心区410中具有多个沟道孔411。每个沟道孔411贯穿硬掩模层460、氧化物层450和堆叠层440，到达衬底401。在此，由于第二光刻步骤是针对核心区410的，因此台阶区420和TAC区430并未被刻蚀。
在步骤310，在沟道孔的底部形成外延结构。
在此，在核心区的沟道孔的底部形成外延结构。外延结构的材料例如是硅。形成外延结构的方式例如是选择性外延生长(Selective Epitaxial Growth,SEG)。
在图4E所示例的半导体结构的剖面图中，半导体结构400e的核心区210的各沟道孔211底部，分别形成了外延结构212。由于此时台阶区420和TAC区430的虚拟孔421和沟槽431的工艺已经完成而被封闭的，因此虚拟孔421和沟槽431中不会形成外延结构。
在三维存储器器件的形成过程中，除了外延结构外，还会针对各沟道孔执行其他工艺。例如，参考图4F所示的半导体结构400f中，沟道孔411内还可形成沿着其侧壁从内到外设置的阻挡绝缘层413、电荷俘获层414和隧穿绝缘层415。层413、414和415构成存储层。另外，沟道孔411内还可形成垂直的沟道层416。在图4F的示例中，阻挡绝缘层413和隧穿绝缘层415的示例性材料为氧化硅，电荷俘获层414的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层416示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层413的材料可以包括高K氧化层；电荷俘获层414可以是浮置栅极结构，例如包括多晶硅材料；沟道层416的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。
针对各沟道孔执行的工艺中，沟道孔411内还可形成填充层，在图4F所示例的半导体结构的剖面图中，半导体结构400f的核心区410的各沟道孔411中，分别形成了填充层417。填充层417的示例性材料为氧化硅。形成填充层417的方法例如为原子层沉积。填充层417填充了各沟道孔411。然后如图4G，去除半导体结构400f表面的氧化层473，形成半导体结构400g。去除半导体结构400g表面的氧化层473的方法例如是平坦化，例如化学机械研磨(CMP)。至此，针对沟道孔411所执行的工艺结束。
至此，本实施例所形成的半导体结构400g中，核心区410的沟道孔底部具有外延结构412，而台阶区420的虚拟孔421以及TAC区430的沟槽431底部均不具有外延结构，其内部的支撑柱291和阻隔栅292直接接触底层的衬底401。由于台阶区420的虚拟孔421以及TAC区430的沟槽431底部均不具有外延结构，因此本实施例可以能够解决形成外延结构带来的漏电以及可靠性风险。同时由于核心区410与台阶区420、TAC区430的孔和槽的工艺分开进行，简化了工艺难度。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，对本申请而言，步骤108、112和步骤306并非必须，因而可以省略，或者替换为其他步骤。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。参考图2J和图4G所示，根据本发明一实施例的一种三维存储器件，可包括核心区、台阶区和穿过存储阵列的接触区。核心区中具有沟道孔，台阶区中具有虚拟孔，所述接触区中具有沟槽。三维存储器件沿垂直于三维存储器件表面方向的底层为衬底，其中沟道孔底部具有外延结构，虚拟孔中具有直接接触所述衬底的支撑柱，所述沟槽中具有直接接触所述衬底的阻隔栅。
三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (18)

1.一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：
提供半导体结构，所述半导体结构包括核心区和辅助区；
使用针对所述核心区的第一光刻步骤在所述核心区形成沟道孔；
在所述沟道孔的底部形成外延结构；以及
使用针对所述辅助区的第二光刻步骤在所述辅助区中形成虚拟孔和/或沟槽。
2.如权利要求1所述的方法，其特征在于，在所述沟道孔的底部形成外延结构后还包括：在所述半导体结构上覆盖硬掩模层。
3.如权利要求1所述的方法，其特征在于，所述辅助区包括台阶区和/或穿过存储阵列的接触区。
4.如权利要求1所述的方法，其特征在于，在所述沟道孔的底部形成外延结构时，所述虚拟孔和/或沟槽尚未形成。
5.如权利要求1或4所述的方法，其特征在于，使用针对所述辅助区的第二光刻步骤在所述辅助区中形成虚拟孔和/或沟槽后还包括：在所述虚拟孔和/或沟槽中沉积氧化物以封闭所述虚拟孔和/或沟槽。
6.如权利要求5所述的方法，其特征在于，所述虚拟孔和/或沟槽中的所述氧化物直接接触所述半导体结构底层的衬底。
7.如权利要求1所述的方法，其特征在于，形成所述外延结构的方法包括选择性外延生长。
8.如权利要求1所述的方法，其特征在于，所述第一光刻步骤和所述第二光刻步骤使用不同的光掩模。
9.一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：
提供半导体结构，所述半导体结构包括核心区和辅助区；
使用针对所述辅助区的第一光刻步骤在所述辅助区中形成虚拟孔和/或沟槽；
使用针对所述核心区的第二光刻步骤在所述核心区形成沟道孔；以及
在所述沟道孔的底部形成外延结构。
10.如权利要求9所述的方法，其特征在于，所述辅助区包括台阶区和/或穿过存储阵列的接触区。
11.如权利要求9所述的方法，其特征在于，在所述沟道孔的底部形成外延结构时，所述虚拟孔和/或沟槽是封闭的。
12.如权利要求9或11所述的方法，其特征在于，使用针对所述辅助区的第二光刻步骤在所述辅助区中形成虚拟孔和/或沟槽后还包括：在所述虚拟孔和/或沟槽中沉积氧化物以封闭所述虚拟孔和/或沟槽。
13.如权利要求12所述的方法，其特征在于，所述虚拟孔和/或沟槽中的所述氧化物直接接触所述半导体结构底层的衬底。
14.如权利要求9所述的方法，其特征在于，形成所述外延结构的方法包括选择性外延生长。
15.如权利要求9所述的方法，其特征在于，所述第一光刻步骤和所述第二光刻步骤使用不同的光掩模。
16.一种三维存储器件，所述三维存储器件包括核心区和辅助区，所述核心区中具有沟道孔，所述辅助区中具有虚拟孔和/或沟槽，所述三维存储器件沿垂直于所述三维存储器件表面方向的底层为衬底，其中所述沟道孔底部具有外延结构，且其中所述虚拟孔中具有直接接触所述衬底的支撑柱，和/或所述沟槽中具有直接接触所述衬底的阻隔栅。
17.如权利要求16所述的三维存储器件，其特征在于，所述辅助区包括台阶区和穿过存储阵列的接触区，所述台阶区中具有所述虚拟孔，所述接触区中具有所述沟槽。
18.权利要求16所述的三维存储器件，其特征在于，所述支撑柱和/或阻隔栅的材料为氧化物。
CN201810209330.XA 2018-03-14 2018-03-14 三维存储器件及在其沟道孔中形成外延结构的方法 Active CN108364954B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810209330.XA CN108364954B (zh) 2018-03-14 2018-03-14 三维存储器件及在其沟道孔中形成外延结构的方法
CN202010090642.0A CN111276484B (zh) 2018-03-14 2018-03-14 三维存储器件及在其沟道孔中形成外延结构的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810209330.XA CN108364954B (zh) 2018-03-14 2018-03-14 三维存储器件及在其沟道孔中形成外延结构的方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010090642.0A Division CN111276484B (zh) 2018-03-14 2018-03-14 三维存储器件及在其沟道孔中形成外延结构的方法

Publications (2)

Publication Number Publication Date
CN108364954A true CN108364954A (zh) 2018-08-03
CN108364954B CN108364954B (zh) 2020-10-27

Family

ID=63000502

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810209330.XA Active CN108364954B (zh) 2018-03-14 2018-03-14 三维存储器件及在其沟道孔中形成外延结构的方法
CN202010090642.0A Active CN111276484B (zh) 2018-03-14 2018-03-14 三维存储器件及在其沟道孔中形成外延结构的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202010090642.0A Active CN111276484B (zh) 2018-03-14 2018-03-14 三维存储器件及在其沟道孔中形成外延结构的方法

Country Status (1)

Country Link
CN (2) CN108364954B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109244075A (zh) * 2018-09-04 2019-01-18 长江存储科技有限责任公司 3d存储器件的制造方法
CN109244076A (zh) * 2018-09-04 2019-01-18 长江存储科技有限责任公司 3d存储器件
CN109545790A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 三维存储器的沟道孔的形成方法
CN111326525A (zh) * 2020-03-13 2020-06-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112802845A (zh) * 2020-01-03 2021-05-14 长江存储科技有限责任公司 三维存储器、三维存储器的制备方法及电子设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112670167A (zh) * 2020-12-29 2021-04-16 光华临港工程应用技术研发(上海)有限公司 制备氧化硅和氮化硅超晶格结构的方法
CN112768468B (zh) * 2021-01-22 2024-04-09 长江存储科技有限责任公司 三维存储器及其制作方法

Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569206A (zh) * 2010-12-30 2012-07-11 海力士半导体有限公司 非易失性存储器件及其制造方法
CN103681684A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 非易失性存储器件及其制造方法
US20140162420A1 (en) * 2012-12-07 2014-06-12 Jung-Ik Oh Method of fabricating semiconductor devices having vertical cells
CN105810638A (zh) * 2014-12-31 2016-07-27 上海格易电子有限公司 一种3d nand闪存结构和制作方法
CN106024798A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN106298679A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN106469734A (zh) * 2015-08-11 2017-03-01 旺宏电子股份有限公司 存储器元件及其制作方法
CN106505068A (zh) * 2015-09-06 2017-03-15 旺宏电子股份有限公司 存储器结构
WO2017065869A1 (en) * 2015-10-15 2017-04-20 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US20170117222A1 (en) * 2015-10-22 2017-04-27 Hyuk Kim Vertical memory devices and methods of manufacturing the same
US20170125438A1 (en) * 2015-10-30 2017-05-04 Sandisk Technologies Inc. Three-dimensional memory devices having a shaped epitaxial channel portion
US9659956B1 (en) * 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation
WO2017091274A1 (en) * 2015-11-25 2017-06-01 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
US20170170191A1 (en) * 2015-12-11 2017-06-15 Byoung Il Lee Vertical memory device
US9691778B2 (en) * 2014-08-26 2017-06-27 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US20170301688A1 (en) * 2015-10-08 2017-10-19 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
CN107431072A (zh) * 2015-06-08 2017-12-01 桑迪士克科技有限责任公司 具有异质结构量子阱沟道的三维存储器器件
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域
CN107431063A (zh) * 2015-06-15 2017-12-01 桑迪士克科技有限责任公司 与三维存储器器件集成的无源器件
CN107527921A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种三维存储器沟道的制备方法及三维存储器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818693B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569206A (zh) * 2010-12-30 2012-07-11 海力士半导体有限公司 非易失性存储器件及其制造方法
CN103681684A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 非易失性存储器件及其制造方法
US20140162420A1 (en) * 2012-12-07 2014-06-12 Jung-Ik Oh Method of fabricating semiconductor devices having vertical cells
US9691778B2 (en) * 2014-08-26 2017-06-27 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
CN105810638A (zh) * 2014-12-31 2016-07-27 上海格易电子有限公司 一种3d nand闪存结构和制作方法
CN106024798A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN107431071A (zh) * 2015-04-15 2017-12-01 桑迪士克科技有限责任公司 用于增强在三维存储器结构中的开态电流的金属‑半导体合金区域
CN107431072A (zh) * 2015-06-08 2017-12-01 桑迪士克科技有限责任公司 具有异质结构量子阱沟道的三维存储器器件
CN107431063A (zh) * 2015-06-15 2017-12-01 桑迪士克科技有限责任公司 与三维存储器器件集成的无源器件
CN106469734A (zh) * 2015-08-11 2017-03-01 旺宏电子股份有限公司 存储器元件及其制作方法
CN106505068A (zh) * 2015-09-06 2017-03-15 旺宏电子股份有限公司 存储器结构
US20170301688A1 (en) * 2015-10-08 2017-10-19 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
WO2017065869A1 (en) * 2015-10-15 2017-04-20 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US20170117222A1 (en) * 2015-10-22 2017-04-27 Hyuk Kim Vertical memory devices and methods of manufacturing the same
US20170125438A1 (en) * 2015-10-30 2017-05-04 Sandisk Technologies Inc. Three-dimensional memory devices having a shaped epitaxial channel portion
WO2017091274A1 (en) * 2015-11-25 2017-06-01 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
US20170170191A1 (en) * 2015-12-11 2017-06-15 Byoung Il Lee Vertical memory device
US9659956B1 (en) * 2016-01-06 2017-05-23 Sandisk Technologies Llc Three-dimensional memory device containing source select gate electrodes with enhanced electrical isolation
CN106298679A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN107527921A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种三维存储器沟道的制备方法及三维存储器

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109244075A (zh) * 2018-09-04 2019-01-18 长江存储科技有限责任公司 3d存储器件的制造方法
CN109244076A (zh) * 2018-09-04 2019-01-18 长江存储科技有限责任公司 3d存储器件
CN109244075B (zh) * 2018-09-04 2021-10-12 长江存储科技有限责任公司 3d存储器件的制造方法
CN109244076B (zh) * 2018-09-04 2024-04-12 长江存储科技有限责任公司 3d存储器件
CN109545790A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 三维存储器的沟道孔的形成方法
CN109545790B (zh) * 2018-11-02 2021-08-31 长江存储科技有限责任公司 三维存储器的沟道孔的形成方法
CN112802845A (zh) * 2020-01-03 2021-05-14 长江存储科技有限责任公司 三维存储器、三维存储器的制备方法及电子设备
CN112802845B (zh) * 2020-01-03 2023-12-12 长江存储科技有限责任公司 三维存储器、三维存储器的制备方法及电子设备
CN111326525A (zh) * 2020-03-13 2020-06-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111326525B (zh) * 2020-03-13 2023-09-26 长江存储科技有限责任公司 3d存储器件及其制造方法

Also Published As

Publication number Publication date
CN111276484A (zh) 2020-06-12
CN108364954B (zh) 2020-10-27
CN111276484B (zh) 2021-06-29

Similar Documents

Publication Publication Date Title
CN108417576B (zh) 三维存储器件及在其沟道孔中形成外延结构的方法
CN108364954A (zh) 三维存储器件及在其沟道孔中形成外延结构的方法
CN109244075B (zh) 3d存储器件的制造方法
CN103545193B (zh) 用双重间隔物图案化技术形成半导体器件精细图案的方法
CN108807405B (zh) 三维存储器及其制作方法
CN109564922A (zh) 三维存储设备及其制造方法
CN108565266A (zh) 形成三维存储器的方法以及三维存储器
CN109727995A (zh) 形成三维存储器的方法以及三维存储器
CN106571369A (zh) 半导体装置和非易失性存储装置
CN108183106A (zh) 半导体器件及制造其的方法
CN108511454A (zh) 一种3d nand存储器及其制备方法
CN109524417A (zh) 3d nand存储器及其形成方法
CN110364536A (zh) 三维存储器的制造方法以及三维存储器
CN110600422B (zh) 3d nand闪存及制备方法
CN109920792A (zh) 一种3d nand存储器件的制造方法
KR20120035468A (ko) 3차원 반도체 장치 및 그 제조 방법
US8643076B2 (en) Non-volatile memory device and method for fabricating the same
CN109786382A (zh) 三维存储器及其制造方法
CN109244076B (zh) 3d存储器件
CN109087916A (zh) 形成三维存储器的方法
CN108417577A (zh) 3d nand闪存结构的形成方法
CN107611135B (zh) 一种3d nand存储器件的制造方法
CN108461498A (zh) 一种3d nand存储器及其制备方法
CN104979357A (zh) 包括具有三维形状的源极线的非易失性存储器件
CN110233152A (zh) 一种形成三维存储器的方法及三维存储器

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant