CN108183106A - 半导体器件及制造其的方法 - Google Patents

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Abstract

一种半导体器件包括衬底、外围结构、下绝缘层和堆叠。衬底包括外围电路区域和单元阵列区域。外围结构在外围电路区域上。下绝缘层覆盖外围电路区域和单元阵列区域，并且具有从平坦部分凸出的凸出部分。堆叠在下绝缘层和单元阵列区域上，并且包括交替地且重复地堆叠的上导电图案和绝缘图案。

Description

半导体器件及制造其的方法
技术领域
这里描述的一个或更多个实施方式涉及半导体器件和制造半导体器件的方法。
背景技术
正在努力增加半导体器件的集成。二维(或平面)半导体器件的集成主要由其单位存储单元的面积和那些单元内的精细图案的尺寸决定。必须使用极其昂贵的工艺设备来形成这些精细图案。
发明内容
根据一个或更多个实施方式，一种半导体器件包括：衬底，其包括外围电路区域和单元阵列区域；外围结构，其在外围电路区域上；下绝缘层，其覆盖外围电路区域和单元阵列区域，在外围电路区域上的下绝缘层具有平坦部分和从平坦部分凸出的凸出部分；以及堆叠，其在下绝缘层上并且在单元阵列区域上，其中堆叠包括交替地且重复地堆叠的上导电图案和绝缘图案。
根据一个或更多个另外的实施方式，一种半导体器件包括：衬底，其包括外围电路区域和单元阵列区域；外围结构，其在外围电路区域上；下绝缘层，其覆盖外围电路区域和单元阵列区域并且具有在外围结构上的凸出部分；以及堆叠，其在下绝缘层上并且在单元阵列区域上，其中堆叠包括交替地且重复地堆叠的上导电图案和绝缘图案，以及其中凸出部分的顶表面的高度高于堆叠的绝缘图案中的最下面的绝缘图案的顶表面的高度。
根据一个或更多个另外的实施方式，一种制造半导体器件的方法包括：提供包括外围电路区域和单元阵列区域的衬底；在外围电路区域上形成外围结构；形成下绝缘层以覆盖外围结构和单元阵列区域，下绝缘层具有在外围结构上的下凸出部分；在单元阵列区域上形成模制结构，模制结构包括交替地且重复地堆叠在下绝缘层上的上牺牲图案和绝缘图案；在模制结构上形成蚀刻停止图案；形成上绝缘层以覆盖下凸出部分、模制结构和蚀刻停止图案；以及部分地去除上绝缘层以暴露蚀刻停止图案。
根据一个或更多个另外的实施方式，一种制造半导体器件的方法包括：在衬底上形成第一绝缘层；在第一绝缘层上形成堆叠，堆叠包括与衬底上的凸出栅极结构相邻的交替的导电图案和绝缘图案；在堆叠和凸出栅极结构上形成第二绝缘层，第二绝缘层的上表面包括对应于凸出栅极结构的凸起；以及去除第二绝缘层的包括凸起的部分。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
图1示出三维半导体器件的一实施方式；
图2示出存储单元阵列的一实施方式；
图3示出三维半导体器件的另一视图；
图4A-4C示出三维半导体器件的实施方式的剖视图；
图5示出图4A中的部分A的放大图；
图6A-6N沿着一条剖面线示出制造图3中的三维半导体器件的方法的一实施方式的各阶段；
图7A-7C示出沿图3中的另一剖面线截取的剖视图；
图8A-8G示出沿图3中的另一剖面线截取的剖视图；
图9A-9D示出制造三维半导体器件的方法的另一实施方式的各阶段；
图10A-10E示出制造三维半导体器件的方法的另一实施方式的各阶段。
具体实施方式
图1示出例如可以包括三维布置的存储单元的三维半导体器件的一实施方式。参照图1，三维半导体器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行解码器区域ROW DCR、页缓冲区域PBR、列解码器区域COL DCR和控制电路区域。在一些实施方式中，连接区域CNR可以被分别提供在单元阵列区域CAR与行解码器区域ROW DCR之间。
具有多个存储单元的存储单元阵列可以在单元阵列区域CAR上。存储单元阵列可以包括存储单元和电连接到存储单元的多个字线和位线。存储单元可以在半导体器件中布置成三维图案。
在行解码器区域ROW DCR的每个中，行解码器可以选择存储单元阵列内的字线中的至少一个。连接区域CNR中的互连结构可以将存储单元阵列电连接到行解码器。行解码器可以基于地址信息选择字线中的一个，并且可以基于来自控制电路的控制信号将不同的字线电压施加到字线中的被选择的字线和未被选择的字线。
在页缓冲区域PBR中，页缓冲器可以被提供为读出存储单元中存储的数据。取决于操作模式，页缓冲器可以被配置为将数据临时存储在存储单元中或者感测存储单元中存储的数据。例如，页缓冲器可以在程序操作模式中用作写入驱动器，或者在读取操作模式中用作感测放大器。
列解码器可以在列解码器区域COL DCR中并连接到存储单元阵列的位线。列解码器也可以用作页缓冲器与例如存储控制器的外部设备之间的数据传输路径。
图2示出例如可以被包括在图1的三维半导体器件中的存储单元阵列的一实施方式。参照图2，存储单元阵列可以包括公共源极线CSL、多个位线BL0、BL1和BL2以及在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。
位线BL0-BL2可以布置成二维图案。多个单元串CSTR可以并联连接到位线BL0-BL2的每个。单元串CSTR可以共同连接到公共源极线CSL。换言之，多个单元串CSTR可以在位线BL0-BL2与公共源极线CSL之间。
在某些实施方式中，多个公共源极线CSL可以布置成二维图案。因此，可以将相同的源极电压施加到公共源极线CSL或者将至少两个不同的源极电压施加到公共源极线CSL的每个。
单元串CSTR的每个可以包括彼此串联连接的串选择晶体管SST1和SST2、存储单元MCT以及至少一个地选择晶体管GST。每个存储单元MCT可以包括数据存储元件。
作为一示例，每个单元串CSTR可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2。每个第二串选择晶体管SST2可以联接到位线BL0-BL2中的相应位线。地选择晶体管GST可以联接到公共源极线CSL。存储单元MCT可以在第一串选择晶体管SST1与地选择晶体管GST之间并且可以彼此串联连接。
作为另一示例，在每个单元串CSTR中，类似于串选择晶体管SST1和SST2，地选择晶体管GST可以包括彼此串联连接的多个晶体管。在一个实施方式中，仅一个串选择晶体管可以在单元串CSTR的每个中。
第一串选择晶体管SST1可以由第一串选择线SSL1控制。第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元MCT可以由多个字线WL0、……、WLn-2、WLn-1和WLn控制。地选择晶体管GST可以由地选择线GSL控制。公共源极线CSL可以共同连接到地选择晶体管GST的源电极。
每个单元串CSTR可以具有多层结构，该多层结构包括在离公共源极线CSL不同的高度处的多个存储单元MCT、以及提供在公共源极线CSL与位线BL0-BL2之间的字线WL0-WLn。
在一些实施方式中，如图2中所示，存储单元MCT的栅电极可以在离公共源极线CSL基本相同的高度处，并且可以共同连接到字线WL0-WLn中的一个，因而可以处于等电位状态。在某些实施方式中，与图2中所示不同，存储单元MCT的栅电极可以在离公共源极线CSL基本相同的高度处，但是它们中(例如在不同的行或列中)的一些可以被独立地控制。
图3示出例如可以是图1和/或2中的半导体器件的三维半导体器件的俯视图。图4A至4C是示出三维半导体器件的剖视图。例如，图4A示出沿图3的线I-I'截取的剖视图。图4B示出沿图3的线II-II'截取的剖视图。图4C示出沿图3的线III-III'截取的剖视图。图5示出图4A的部分“A”的放大图。
参照图3、4A至4C和5，衬底100可以包括单元阵列区域CAR、外围电路区域PCR和连接区域CNR。单元阵列区域CAR可以在第一方向D1上彼此间隔开。外围电路区域PCR可以在单元阵列区域CAR中的相邻单元阵列区域之间。每个连接区域CNR可以在单元阵列区域CAR中的相应单元阵列区域与外围电路区域PCR之间。
衬底100可以是单晶硅层、单晶锗层、锗层上的硅层、绝缘层上的硅层或绝缘层上的多晶半导体层中的一种。衬底100可以是例如第一导电类型(例如p型)的硅晶片。
外围结构可以在外围电路区域PCR上。如参照图1所述，外围结构可以包括行解码器和列解码器、页缓冲器和/或将数据写入存储单元或从存储单元读取数据的控制电路。
外围结构可以包括在外围电路区域PCR上的外围栅极堆叠PGS。外围栅极堆叠PGS可以彼此间隔开。每个外围栅极堆叠PGS可以跨越在外围电路区域PCR中并且由器件隔离层101限定的有源区域ACT。
在一个实施方式中，每个外围栅极堆叠PGS可以包括顺序地堆叠在衬底100上的栅极绝缘图案11、多晶硅图案12、金属图案13和硬掩模图案14。间隔物15可以覆盖外围栅极堆叠PGS的每个的侧表面。源极/漏极区域SD可以在有源区域ACT的位于外围栅极堆叠PGS的每个的不同侧处的部分中。
缓冲绝缘层105可以覆盖配置有外围结构的衬底100。缓冲绝缘层105可以共形地覆盖外围电路区域PCR上的外围栅极堆叠PGS，并且可以延伸为覆盖连接区域CNR和单元阵列区域CAR。缓冲绝缘层105可以由例如硅氧化物形成，或者包括例如硅氧化物。
虚设牺牲图案DSP可以在外围电路区域PCR上以覆盖外围结构。虚设牺牲图案DSP可以在缓冲绝缘层105上，可以共形地覆盖外围栅极堆叠PGS，并且可以不延伸到单元阵列区域CAR。虚设牺牲图案DSP可以包括外围栅极堆叠PGS上的凸出部分DSPa、以及重叠外围电路区域PCR但不重叠外围栅极堆叠PGS的延伸部分DSPb。虚设牺牲图案DSP的凸出部分DSPa的顶表面可以在比延伸部分DSPb的顶表面更高的高度处。虚设牺牲图案DSP可以包括相对于缓冲绝缘层105具有蚀刻选择性的材料。例如，虚设牺牲图案DSP可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。
下导电图案110a可以被提供在缓冲绝缘层105上并且在单元阵列区域CAR上。下导电图案110a的每个可以位于与虚设牺牲图案DSP的延伸部分DSPb基本相同的高度处。在每个单元阵列区域CAR上，下导电图案110a可以在交叉第一方向D1的第二方向D2上彼此间隔开。单元阵列区域CAR上的每个下导电图案110a可以覆盖连接区域CNR，但是可以不覆盖外围电路区域PCR。每个下导电图案110a可以用作地选择线GSL，例如如参照图2所述。下导电图案110a可以由金属(例如W、Al、Ti、Ta、Co和Cu)和金属氮化物(例如TiN、TaN和WN)中的至少一种形成，或者包括金属(例如W、Al、Ti、Ta、Co和Cu)和金属氮化物(例如TiN、TaN和WN)中的至少一种。
下绝缘层ILD1可以覆盖配置有虚设牺牲图案DSP和下导电图案110a的衬底100。下绝缘层ILD1可以共形地覆盖虚设牺牲图案DSP和下导电图案110a。下绝缘层ILD1可以在单元阵列区域CAR上具有沟槽ILD1_T。如图4C中所示，下绝缘层ILD1的沟槽ILD1_T的侧表面可以与下导电图案110a的提供为在第二方向D2上彼此面对的侧表面对准。当在俯视图中被观察时，每个沟槽ILD1_T可以从单元阵列区域CAR延伸到连接区域CNR，但不延伸到外围电路区域PCR。
外围电路区域PCR上的下绝缘层ILD1可以包括平坦部分ILD1b和凸出超过平坦部分ILD1b的凸出部分ILD1a。凸出部分ILD1a可以垂直地对应于外围结构。例如，在俯视图中，下绝缘层ILD1的凸出部分ILD1a可以不仅重叠外围栅极堆叠PGS，而且重叠虚设牺牲图案DSP的凸出部分DSPa。下绝缘层ILD1的凸出部分ILD1a可以具有厚度T1，下绝缘层ILD1的平坦部分ILD1b可以具有厚度T2，单元阵列区域CAR上的下绝缘层ILD1可以具有厚度T3，连接区域CNR上的下绝缘层ILD1可以具有厚度T4。在一些实施方式中，因为下绝缘层ILD1共形地形成在虚设牺牲图案DSP和下导电图案110a上，所以厚度T1、T2、T3和T4可以基本相同。
下绝缘层ILD1可以包括相对于虚设牺牲图案DSP具有蚀刻选择性的材料。例如，下绝缘层ILD1可以包括可通过具有预定的或显著的台阶覆盖特性的沉积工艺形成的硅氧化物层。下绝缘层ILD1可以包括例如可使用高密度等离子体化学气相沉积(HDP CVD)工艺形成的硅氧化物层。
堆叠ST可以被提供在下绝缘层ILD1上并且在单元阵列区域CAR上。每个堆叠ST可以包括交替地且重复地堆叠在衬底100上的上导电图案110b和绝缘图案120。如图3中所示，在俯视图中，堆叠ST可以对应于下导电图案110a。因此，在每个单元阵列区域CAR上，堆叠ST可以在第二方向D2上彼此间隔开。在俯视图中，每个堆叠ST可以从单元阵列区域CAR延伸到与其相邻的连接区域CNR，但不延伸到外围电路区域PCR。在连接区域CNR上，每个堆叠ST可以具有拥有在向下方向上逐步增大的在第一方向D1上的宽度的阶梯结构。因此，当在俯视图中被观察时，除上导电图案110b中的最上面的上导电图案之外，上导电图案110b的每个可以包括由其上的上导电图案110b暴露的垫部分。在俯视图中，上导电图案110b的每个可以包括由其上的堆叠ST暴露的垫部分。
下绝缘层ILD1的厚度T1、T2、T3或T4可以高于上导电图案110b的每个的厚度。例如，下绝缘层ILD1的厚度T1、T2、T3或T4可以高于上导电图案110b的每个的厚度的三倍。此外，下绝缘层ILD1的厚度T1、T2、T3或T4可以高于绝缘图案120的每个的厚度。例如，下绝缘层ILD1的厚度T1、T2、T3或T4可以高于每个绝缘图案120的厚度的三倍。
凸出部分ILD1a中的至少一个具有在比上导电图案110b中的最下面的上导电图案的顶表面更高的高度处的顶表面。此外，凸出部分ILD1a中的至少一个具有在比绝缘图案120中的最下面的绝缘图案的顶表面更高的高度处的顶表面。
在每个堆叠ST中，上导电图案110b中的最上面的和其次最上面的上导电图案可以用作图2的第一串选择线SSL1和第二串选择线SSL2。上导电图案110b中的其它或其余上导电图案可以用作图2的字线WL0-WLn。
上导电图案110b可以由金属(例如W、Al、Ti、Ta、Co和Cu)和金属氮化物(例如TiN、TaN和WN)中的至少一种形成，或者包括金属(例如W、Al、Ti、Ta、Co和Cu)和金属氮化物(例如TiN、TaN和WN)中的至少一种。绝缘图案120可以包括相对于虚设牺牲图案DSP具有蚀刻选择性的材料。例如，绝缘图案120可以由硅氧化物形成，或者包括硅氧化物。
绝缘分隔层130可以在堆叠ST的每个的上部中。在每个堆叠ST中，绝缘分隔层130可以在第二方向D2上切割上导电图案110b中的最上面的和其次最上面的上导电图案。绝缘分隔层130可以由例如硅氧化物形成，或者包括例如硅氧化物。
公共源极区域CSR可以在单元阵列区域CAR中并且在沿着第二方向D2彼此间隔开的堆叠ST之间。因此，公共源极区域CSR的每个可以在第一方向D1上延伸，并且可以包括连接区域CNR中的一部分。公共源极区域CSR可以是衬底100的掺杂为具有不同于第一导电类型的第二导电类型(例如n型)的部分。
公共源极插塞CSP可以分别在公共源极区域CSR上并联连接到公共源极区域CSR。每个公共源极插塞CSP可以在第一方向D1上延伸。公共源极插塞CSP可以由例如金属(例如W、Cu、Al、Ti或Ta)中的至少一种形成，或者包括例如金属(例如W、Cu、Al、Ti或Ta)中的至少一种。
绝缘间隔物SP可以在公共源极插塞CSP与堆叠ST之间，并且可以用于将公共源极插塞CSP与上导电图案110b电分离。绝缘间隔物SP可以由例如硅氧化物、硅氮化物或硅氮氧化物形成，或者包括例如硅氧化物、硅氮化物或硅氮氧化物。
上绝缘层ILD2可以在外围电路区域PCR和连接区域CNR上，以覆盖下绝缘层ILD1和堆叠ST。在外围电路区域PCR上，上绝缘层ILD2可以直接在下绝缘层ILD1上。例如，在外围电路区域PCR上，上绝缘层ILD2可以与下绝缘层ILD1接触。在外围电路区域PCR上，上绝缘层ILD2可以覆盖下绝缘层ILD1的凸出部分ILD1a。上绝缘层ILD2可以在连接区域CNR上，以覆盖堆叠ST的阶梯部分。上绝缘层ILD2可以具有平坦的顶表面。
上绝缘层ILD2可以以比下绝缘层ILD1的沉积速率更高的沉积速率形成。例如，上绝缘层ILD2可以通过可实现比用于下绝缘层ILD1的沉积技术(例如HDP CVD)的沉积速率更高的沉积速率的沉积技术形成。例如，上绝缘层ILD2可以包括通过等离子体增强化学气相沉积(PE-CVD)工艺形成的原硅酸四乙酯(TEOS)层。在这种情况下，下绝缘层ILD1和上绝缘层ILD2可以包含硅氧化物，但是上绝缘层ILD2的密度可以低于下绝缘层ILD1的密度。
第一层间绝缘层140可以覆盖包括堆叠ST和上绝缘层ILD2的所得结构。第一层间绝缘层140可以在外围电路区域PCR、连接区域CNR和单元阵列区域CAR的全部上，以覆盖堆叠ST和上绝缘层ILD2。第一层间绝缘层140可以由例如硅氧化物、硅氮化物或硅氮氧化物形成，或者包括例如硅氧化物、硅氮化物或硅氮氧化物。在一些实施方式中，第一层间绝缘层140可以被省略。
垂直结构VS可以在单元阵列区域CAR上。垂直结构VS的每个可以被提供为顺序地穿透第一层间绝缘层140、堆叠ST、下绝缘层ILD1、下导电图案110a和缓冲绝缘层105。
在俯视图中，垂直结构VS可以布置成线，或者成例如Z字形图案的预定图案。例如，如图3中所示，每个堆叠ST中的垂直结构VS可以布置为形成每个平行于第一方向D1的九个列。在这样一示例中，第五列的垂直结构VS可以不连接到如下所述的位线BL，并且其它列的垂直结构VS可以连接到位线BL。
垂直结构VS的每个可以包括下半导体图案LSP、上半导体图案USP、绝缘填充物图案VI、垂直绝缘图案VP和导电垫CP。下半导体图案LSP可以用作垂直结构VS的下部并且可以与衬底100接触。下半导体图案LSP可以具有在垂直于衬底100的顶表面的第三方向D3上延伸的预定(例如柱形)结构。下半导体图案LSP可以穿透下导电图案110a。在某些实施方式中，下半导体图案LSP可以插入到衬底100的顶表面中或者插入凹陷区域100r。下半导体图案LSP可以具有高于下绝缘层ILD1的底表面且低于平坦部分ILD1b的顶表面的顶表面。下半导体图案LSP可以例如使用衬底100作为籽晶层通过选择性外延生长工艺被形成，并且可以包括硅。下半导体图案LSP可以具有与衬底100相同的导电类型。
栅极绝缘层GOX可以在下半导体图案LSP与下导电图案110a的侧表面之间。栅极绝缘层GOX可以由例如硅氧化物形成，或者包括例如硅氧化物。
上半导体图案USP可以在下半导体图案LSP上。上半导体图案USP可以在第三方向D3上延伸。上半导体图案USP可以包括电连接到下半导体图案LSP的下部以及电连接到位线BL的上部。
上半导体图案USP可以具有例如中空管或通心面的预定形状。上半导体图案USP可以具有处于闭合状态的底部。上半导体图案USP的内部空间可以用绝缘填充物图案VI填充。上半导体图案USP的底表面可以在低于下半导体图案LSP的最上表面的高度处。
在一些实施方式中(例如，如图5中所示)，上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以联接到下半导体图案LSP，并且可以具有例如底部闭合的管或通心面的预定形状。第一半导体图案SP1的内部空间可以用绝缘填充物图案VI填充。第一半导体图案SP1可以部分地插入到下半导体图案LSP中。第一半导体图案SP1可以与第二半导体图案SP2的内侧表面和下半导体图案LSP的顶表面接触。因此，第一半导体图案SP1可以用于将第二半导体图案SP2电连接到下半导体图案LSP。第二半导体图案SP2可以具有拥有敞开的顶部和底部的预定形状(例如中空管或通心面)。第二半导体图案SP2可以与下半导体图案LSP间隔开(例如，不与下半导体图案LSP接触)。
上半导体图案USP可以处于无掺杂状态，或者可以被掺杂为具有与衬底100相同的导电类型。上半导体图案USP可以由掺杂半导体材料和本征半导体材料中的至少一种(例如硅(Si)、锗(Ge)和其化合物中的至少一种)形成，或者包括掺杂半导体材料和本征半导体材料中的至少一种(例如硅(Si)、锗(Ge)和其化合物中的至少一种)。
导电垫CP可以在上半导体图案USP中的各个上半导体图案上。导电垫CP可以包括掺杂半导体材料和金属材料中的至少一种。垂直绝缘图案VP可以在上半导体图案USP与上导电图案110b之间。垂直绝缘图案VP可以包括与上导电图案110b相邻的阻挡绝缘层、与上半导体图案USP相邻的隧道绝缘层、以及其间的电荷存储层。隧道绝缘层可以由例如硅氧化物层形成，或者包括例如硅氧化物层。电荷存储层可以由例如硅氮化物层、硅氮氧化物层、富硅氮化物层、具有导电纳米点的绝缘层或层叠俘获层形成，或者包括例如硅氮化物层、硅氮氧化物层、富硅氮化物层、具有导电纳米点的绝缘层或层叠俘获层。阻挡绝缘层可以由硅氧化物层、硅氮化物层、硅氮氧化物层和金属氧化物层中的至少一种形成，或者包括硅氧化物层、硅氮化物层、硅氮氧化物层和金属氧化物层中的至少一种。
下水平绝缘图案112a可以在栅极绝缘层GOX与下导电图案110a的每个之间。下水平绝缘图案112a可以延伸为覆盖下导电图案110a的顶表面和底表面。下水平绝缘图案112a可以由例如硅氧化物、金属氧化物或金属氮化物形成，或者包括例如硅氧化物、金属氧化物或金属氮化物。
上水平绝缘图案112b可以在每对垂直结构VS与上导电图案110b之间。上水平绝缘图案112b可以覆盖上导电图案110b的每个的顶表面和底表面。上水平绝缘图案112b可以由例如硅氧化物、金属氧化物或金属氮化物形成，或者包括例如硅氧化物、金属氧化物或金属氮化物。
此外，虚设垂直结构DVS可以在连接区域CNR上。虚设垂直结构DVS的每个可以具有与垂直结构VS基本相同的结构特征。虚设垂直结构DVS可以穿透上导电图案110b和下导电图案110a的端部。
第二层间绝缘层142可以在第一层间绝缘层140上。第二层间绝缘层142可以覆盖垂直结构VS和公共源极插塞CSP。第二层间绝缘层142可以由例如硅氧化物、硅氮化物或硅氮氧化物形成，或者包括例如硅氧化物、硅氮化物或硅氮氧化物。
接触插塞PLG可以在单元阵列区域CAR上，可以穿透第二层间绝缘层142，并且可以分别联接到垂直结构VS。
单元接触插塞CPLG可以在连接区域CNR上。每个单元接触插塞CPLG可以穿透第一层间绝缘层140和第二层间绝缘层142以及上绝缘层ILD2，并且可以联接到下导电图案110a和上导电图案110b中的对应一个。单元接触插塞CPLG中的连接到下导电图案110a的一些可以进一步穿透下绝缘层ILD1。
外围接触插塞PPLG可以在外围电路区域PCR上，可以穿透第一层间绝缘层140和第二层间绝缘层142、下绝缘层ILD1和上绝缘层ILD2以及虚设牺牲图案DSP，并且可以联接到外围结构。外围接触插塞PPLG可以穿透下绝缘层ILD1的凸出部分ILD1a。外围接触插塞PPLG可以例如联接到源极/漏极区域SD和/或外围栅极堆叠PGS。
子位线SBL可以在单元阵列区域CAR上并且在第二层间绝缘层142上。在一些实施方式中，每个子位线SBL可以联接到一对接触插塞PLG。例如，每个子位线SBL可以电连接到其间插置绝缘分隔层130或公共源极插塞CSP的相邻的一对垂直结构VS。
连接线CL可以在连接区域CNR上并且在第二层间绝缘层142上。连接线CL可以联接到单元接触插塞CPLG。
外围电路线PCL可以在外围电路区域PCR上并且在第二层间绝缘层142上。外围电路线PCL可以联接到外围接触插塞PPLG。
第三层间绝缘层144可以在第二层间绝缘层142上。第三层间绝缘层144可以覆盖子位线SBL、连接线CL和外围电路线PCL。第三层间绝缘层144可以由例如硅氧化物、硅氮化物或硅氮氧化物形成，或者包括例如硅氧化物、硅氮化物或硅氮氧化物。
位线BL可以在第三层间绝缘层144上，可以跨越堆叠ST或者在第二方向D2上延伸，并且可以通过位线接触插塞BPLG联接到子位线SBL。
在根据一些实施方式的半导体器件中，堆叠ST和垂直结构VS可以形成在不对其执行平坦化工艺的下绝缘层ILD1上。因此，可以防止缺陷(例如划痕)通过平坦化工艺在下绝缘层ILD1的顶表面上形成。因此，可以提高半导体器件的可靠性。这里，因为省略了对下绝缘层ILD1的平坦化工艺，所以下绝缘层ILD1的凸出部分ILD1a可以存在。
图6A-6N是示出制造三维半导体器件的方法的一实施方式的各阶段的剖视图。例如，图6A-6N是对应于图3的线I-I'的剖视图。图7A-7C是对应于图3的线II-II'的剖视图。图8A至8G是对应于图3的线III-III'的剖视图。
参照图3和6A，衬底100配置有单元阵列区域CAR、外围电路区域PCR和连接区域CNR。单元阵列区域CAR可以在第一方向D1上彼此间隔开。外围电路区域PCR可以在单元阵列区域CAR之间。连接区域CNR的每个可以在单元阵列区域CAR中的相应一个与外围电路区域PCR之间。例如，衬底100可以是第一导电类型(例如p型)的硅晶片。
外围结构可以在外围电路区域PCR上，并且可以具有与参照图3和4A至4C描述的特征基本相同的特征。例如，外围结构可以包括在外围电路区域PCR上并且彼此间隔开的外围栅极堆叠PGS。
参照图3和6B，缓冲绝缘层105和下牺牲层LSL可以被顺序地形成以覆盖具有外围结构的所得结构。缓冲绝缘层105可以形成为共形地覆盖外围电路区域PCR上的外围栅极堆叠PGS并覆盖连接区域CNR和单元阵列区域CAR。
下牺牲层LSL可以在缓冲绝缘层105上共形地形成。因此，下牺牲层LSL可以包括形成在外围栅极堆叠PGS上的凸出部分LSLa、以及重叠衬底100但不重叠外围栅极堆叠PGS的延伸部分LSLb。下牺牲层LSL可以包括相对于缓冲绝缘层105具有蚀刻选择性的材料。例如，下牺牲层LSL可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。
参照图3和6C，下牺牲层LSL可以被图案化以形成彼此间隔开的下牺牲图案LP和虚设牺牲图案DSP。下牺牲图案LP和虚设牺牲图案DSP的形成可以包括在下牺牲层LSL上形成掩模图案以在外围电路区域PCR或连接区域CNR上限定开口、以及使用掩模图案作为蚀刻掩模各向异性地蚀刻下牺牲层LSL。掩模图案的开口可以与外围栅极堆叠PGS间隔开。
虚设牺牲图案DSP可以包括提供在外围栅极堆叠PGS上的凸出部分DSPa、以及重叠外围电路区域PCR但不重叠外围栅极堆叠PGS的延伸部分DSPb。下牺牲图案LP可以覆盖单元阵列区域CAR和连接区域CNR上的缓冲绝缘层105。
下绝缘层ILD1可以形成为覆盖具有下牺牲图案LP和虚设牺牲图案DSP的所得结构。下绝缘层ILD1可以由相对于虚设牺牲图案DSP具有蚀刻选择性的材料形成，或者包括相对于虚设牺牲图案DSP具有蚀刻选择性的材料。例如，下绝缘层ILD1可以由硅氧化物形成，或者包括硅氧化物。
下绝缘层ILD1可以形成为具有预定的或显著的台阶覆盖特性。下绝缘层ILD1可以通过例如高密度等离子体化学气相沉积(HDP CVD)工艺形成。
在外围电路区域PCR上，下绝缘层ILD1可以具有平坦部分(例如图4B的ILD1b)以及凸出超过平坦部分ILD1b的凸出部分ILD1a。凸出部分ILD1a可以垂直地对应于外围结构。例如，在俯视图中，下绝缘层ILD1的凸出部分ILD1a可以不仅与外围栅极堆叠PGS重叠而且与虚设牺牲图案DSP的凸出部分DSPa重叠。下绝缘层ILD1可以以均匀的或预定的厚度沉积在下牺牲图案LP和虚设牺牲图案DSP上。参照图4B和6C，下绝缘层ILD1的凸出部分ILD1a可以具有厚度T1，下绝缘层ILD1的平坦部分ILD1b可以具有厚度T2，单元阵列区域CAR上的下绝缘层ILD1可以具有厚度T3，连接区域CNR上的下绝缘层ILD1可以具有厚度T4。在一些实施方式中，厚度T1、T2、T3和T4可以基本相同。
参照图3和6D，模制结构MS可以在单元阵列区域CAR的每个上形成。模制结构MS可以在下绝缘层ILD1上形成，并且可以包括交替地且重复地堆叠在衬底100上的上牺牲图案UP和绝缘图案120。在俯视图中，模制结构MS的每个可以从单元阵列区域CAR延伸到与其相邻的连接区域CNR，而不延伸到外围电路区域PCR。当在俯视图中被观察时，模制结构MS可以与其下方的下牺牲图案LP重叠，但是可以部分地暴露连接区域CNR上的下牺牲图案LP。
在连接区域CNR上，模制结构MS可以具有拥有在向下方向上逐步增大的在第一方向D1上的宽度的阶梯结构。因此，在俯视图中，除了上牺牲图案UP中的最上面的上牺牲图案之外，上牺牲图案UP的每个可以包括由其上的上牺牲图案UP暴露的部分。上牺牲图案UP可以包括相对于绝缘图案120具有蚀刻选择性的材料。例如，绝缘图案120可以包括硅氧化物，上牺牲图案UP可以包括硅氮化物或硅氮氧化物。
模制结构MS可以在下绝缘层ILD1上直接或立即形成，而没有对下绝缘层ILD1的平坦化工艺。因此，模制结构MS可以在没有由平坦化工艺造成的缺陷(例如划痕)的下绝缘层ILD1上形成。
下绝缘层ILD1可以以这样的方式形成使得凸出部分ILD1a中的至少一个具有在比模制结构MS的上牺牲图案UP中的最下面的上牺牲图案的顶表面更高的高度处的顶表面。此外，下绝缘层ILD1可以以这样的方式形成使得凸出部分ILD1a中的至少一个具有在比模制结构MS的绝缘图案120中的最下面的绝缘图案的顶表面更高的高度处的顶表面。
蚀刻停止图案ES可以在模制结构MS的绝缘图案120中的最上面的绝缘图案上形成。蚀刻停止图案ES可以包括相对于绝缘间隙填充层20具有蚀刻选择性的材料。例如，蚀刻停止图案ES可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。蚀刻停止图案ES的厚度可以高于上牺牲图案UP和绝缘图案120中的任何一个的厚度。例如，蚀刻停止图案ES的厚度可以高于上牺牲图案UP和绝缘图案120中的任何一个的厚度的三倍。
额外绝缘图案AI可以在蚀刻停止图案ES上形成。额外绝缘图案AI可以由例如硅氧化物形成，或者包括例如硅氧化物。
模制结构MS、蚀刻停止图案ES和额外绝缘图案AI的形成可以包括在配置有下绝缘层ILD1的衬底100上交替地且重复地形成上牺牲层和绝缘层、在绝缘层中的最上层上顺序地形成蚀刻停止层和额外绝缘层、以及对下面的层(例如额外绝缘层、蚀刻停止层、绝缘层和上牺牲层)执行修剪(trimming)工艺。因为对下绝缘层ILD1不执行任何平坦化工艺，所以下面的层可以形成为覆盖下绝缘层ILD1的凸出部分ILD1a。
修剪工艺可以包括多个修剪步骤，所述多个修剪步骤的每个包括在单元阵列区域CAR和连接区域CNR上形成掩模图案以覆盖下面的层、蚀刻下面的层的暴露部分、以及减小掩模图案的水平面积。
参照图3、6E、7A和8A，绝缘间隙填充层20可以在配置有模制结构MS的衬底100上形成。绝缘间隙填充层20可以在下绝缘层ILD1上直接形成以覆盖下绝缘层ILD1的凸出部分ILD1a。在一个实施方式中，绝缘间隙填充层20可以形成为比模制结构MS更厚。
绝缘间隙填充层20可以具有对应于图6D的结构的顶表面轮廓。例如，绝缘间隙填充层20的顶表面可以在连接区域CNR上是倾斜的，并且可以在单元阵列区域CAR上是基本上平坦的。
绝缘间隙填充层20可以具有在外围电路区域PCR上的第一凸出部分20a和在连接区域CNR和单元阵列区域CAR上的第二凸出部分20b。绝缘间隙填充层20的第一凸出部分20a可以起因于下绝缘层ILD1的凸出部分ILD1a，因而可以在俯视图中分别重叠下绝缘层ILD1的凸出部分ILD1a。绝缘间隙填充层20的第二凸出部分20b可以起因于模制结构MS，因而可以在俯视图中分别重叠模制结构MS。
例如，取决于凸出部分ILD1a之间或外围栅极堆叠PGS之间的空间，第一凸出部分20a的形状在另外的实施方式中可以不同。
在一些实施方式中，如图6E中所示，绝缘间隙填充层20的与凸出部分ILD1a中的相邻凸出部分对应的至少两个部分可以联合为形成单个第一凸出部分20a。在这种情况下，单个第一凸出部分20a可以在俯视图中重叠下绝缘层ILD1的多个凸出部分ILD1a。
在某些实施方式中，如图7A中所示，第一凸出部分20a可以分开地形成为分别对应于下绝缘层ILD1的凸出部分ILD1a。在这种情况下，第一凸出部分20a可以在俯视图中以一对一的方式重叠下绝缘层ILD1的凸出部分ILD1a。
绝缘间隙填充层20可以包括相对于下牺牲图案LP和上牺牲图案UP具有蚀刻选择性的材料。例如，绝缘间隙填充层20可以由硅氧化物形成，或者包括硅氧化物。绝缘间隙填充层20可以以比下绝缘层ILD1的沉积速率更高的沉积速率形成。例如，绝缘间隙填充层20可以通过能实现比用于下绝缘层ILD1的沉积技术(例如HDP CVD)的沉积速率更高的沉积速率的沉积技术形成。例如，绝缘间隙填充层20可以包括通过PE CVD工艺形成的TEOS层。在这种情况下，绝缘间隙填充层20可以具有比下绝缘层ILD1的密度更低的密度。
参照图3、6F、7B和8B，绝缘间隙填充层20的第二凸出部分20b可以被部分地去除。绝缘间隙填充层20的第二凸出部分20b的部分去除可以包括在绝缘间隙填充层20上形成掩模图案以暴露单元阵列区域CAR、然后(例如以各向异性的方式)使用掩模图案作为蚀刻掩模蚀刻绝缘间隙填充层20的第二凸出部分20b。因此，可以减小单元阵列区域CAR上的绝缘间隙填充层20的厚度。绝缘间隙填充层20的第二凸出部分20b的部分20c可以在去除工艺之后留下。在某些实施方式中，去除工艺可以被省略。
参照图3、6G和7C，第一平坦化工艺可以被执行以去除绝缘间隙填充层20的第一凸出部分20a和剩余的第二凸出部分20c。第一平坦化工艺可以以这样的方式被执行使得蚀刻停止图案ES不被暴露。因此，在第一平坦化工艺之后，绝缘间隙填充层20可以具有在比蚀刻停止图案ES的顶表面的高度更高的高度处的顶表面。第一平坦化工艺可以使用例如化学机械抛光(CMP)工艺被执行。在某些实施方式中，第一平坦化工艺可以被省略。
参照图3和6H，第二平坦化工艺可以被执行以暴露蚀刻停止图案ES。第二平坦化工艺可以使用浅凹陷(low dishing)CMP工艺被执行。已对其执行第二平坦化工艺的绝缘间隙填充层20可以用作上绝缘层ILD2。
浅凹陷CMP工艺可以使用包括抛光颗粒(例如CeO2纳米颗粒)、抗凹陷剂和去离子水的抛光液被执行。抗凹陷剂可以由有机材料(例如有机聚合物)形成，或者包括有机材料(例如有机聚合物)。抗凹陷剂可以具有比抛光颗粒更小的尺寸。在浅凹陷CMP工艺期间，蚀刻停止图案ES可以被充电为具有第一极性(例如正极性)，绝缘间隙填充层20(例如上绝缘层ILD2)可以被充电为具有不同于第一极性的第二极性(例如负极性)。
此外，在浅凹陷CMP工艺期间，抛光颗粒和抗凹陷剂也可以被充电为具有第一极性(例如正极性)。因为带电的抛光颗粒的极性与带电的蚀刻停止图案ES的极性相同但是与带电的绝缘间隙填充层20的极性不同，所以如果蚀刻停止图案ES被暴露，则抛光颗粒会集中在绝缘间隙填充层20上。因此，绝缘间隙填充层20会被过度地去除。
然而，在根据一些实施方式的浅凹陷CMP工艺的情况下，当蚀刻停止图案ES被暴露时，因为抗凹陷剂具有与抛光颗粒相同的极性但是具有比抛光颗粒更小的尺寸，所以抗凹陷剂可以先于抛光颗粒集中在绝缘间隙填充层20上。集中在绝缘间隙填充层20上的抗凹陷剂可以保护绝缘间隙填充层20。此外，因为抗凹陷剂与抛光颗粒排斥地相互作用，所以抗凹陷剂可以防止或抑制抛光颗粒集中在绝缘间隙填充层20上。结果，可以防止绝缘间隙填充层20被过度地去除。
在第二平坦化工艺之后，上绝缘层ILD2可以具有凹形地凹入的顶表面。然而，因为第二平坦化工艺使用浅凹陷CMP工艺被执行，所以上绝缘层ILD2的顶表面可以具有小的凹陷深度。作为一示例，上绝缘层ILD2的顶表面的凹陷深度可以小于蚀刻停止图案ES的厚度。作为另一示例，上绝缘层ILD2的顶表面的最低高度可以高于蚀刻停止图案ES的底表面的高度。
参照图3和6I，蚀刻停止图案ES可以被去除。蚀刻停止图案ES可以通过其中使用相对于上绝缘层ILD2具有蚀刻选择性的蚀刻配方的湿蚀刻工艺被去除。例如，蚀刻停止图案ES可以通过其中使用包含磷酸的蚀刻溶液的湿蚀刻工艺被去除。作为蚀刻停止图案ES的去除的结果，上绝缘层ILD2可以具有其顶表面高于模制结构MS的顶表面的凸起部分ILD2a。
参照图3和6J，上绝缘层ILD2的凸起部分ILD2a可以被至少部分地去除。为此，可以对上绝缘层ILD2的凸起部分ILD2a执行第三平坦化工艺。在一些实施方式中，第三平坦化工艺可以被执行以允许上绝缘层ILD2具有基本上平坦的顶表面。
参照图3、6K和8C，在第一方向D1上延伸的绝缘分隔层130可以在模制结构MS的每个的上部中形成。绝缘分隔层130的形成可以包括形成第一分隔沟槽MS_T1以在第二方向D2上分隔上牺牲图案UP中的最上面的和其次最上面的上牺牲图案、然后形成绝缘分隔层130以填充第一分隔沟槽MS_T1。
第一层间绝缘层140可以形成为覆盖模制结构MS、绝缘分隔层130和上绝缘层ILD2。在一些实施方式中，第一层间绝缘层140的形成可以被省略。
垂直结构VS可以在单元阵列区域CAR上形成。每个垂直结构VS可以形成为顺序地穿透第一层间绝缘层140、模制结构MS、下绝缘层ILD1、下牺牲图案LP和缓冲绝缘层105。每个垂直结构VS可以包括下半导体图案LSP、上半导体图案USP、绝缘填充物图案VI、垂直绝缘图案VP和导电垫CP。垂直结构VS可以例如形成为具有与参照图3、4A至4C和5描述的特征基本相同的特征。
虚设垂直结构DVS可以在连接区域CNR上形成为具有与垂直结构VS基本相同的结构特征。虚设垂直结构DVS可以穿透上牺牲图案UP和下牺牲图案LP的端部。
参照图3和8D，第一层间绝缘层140、模制结构MS、上绝缘层ILD2、下绝缘层ILD1、下牺牲图案LP和缓冲绝缘层105可以被图案化以形成在第一方向D1上延伸的线形的第二分隔沟槽MS_T2。第二分隔沟槽MS_T2的每个可以形成为暴露衬底100的顶表面。第二分隔沟槽MS_T2可以将模制结构MS的每个分成在第二方向D2上彼此间隔开的模制结构段MSs，并且将下牺牲图案LP的每个分成在第二方向D2上彼此间隔开的下牺牲图案段LPs。
参照图3、6L和8E，由第二分隔沟槽MS_T2暴露的下牺牲图案LP和上牺牲图案UP可以被去除。从其去除下牺牲图案LP的区域可以被称为下间隙区域GRa。从其去除上牺牲图案UP的区域可以被称为上间隙区域GRb。下牺牲图案LP和上牺牲图案UP的去除可以使用相对于衬底100、缓冲绝缘层105、下绝缘层ILD1、上绝缘层ILD2、绝缘图案120和垂直结构VS具有蚀刻选择性的蚀刻配方被执行。在缓冲绝缘层105、下绝缘层ILD1、上绝缘层ILD2和绝缘图案120包括硅氧化物并且下牺牲图案LP和上牺牲图案UP包括硅氮化物的情况下，蚀刻工艺可以使用包含磷酸的蚀刻溶液被执行。
上间隙区域GRb可以从第二分隔沟槽MS_T2水平地延伸并且可以在绝缘图案120之间形成。上间隙区域GRb可以形成为部分地暴露垂直结构VS的侧表面。
下间隙区域GRa可以从第二分隔沟槽MS_T2延伸，并且可以在缓冲绝缘层105与下绝缘层ILD1之间形成。下间隙区域GRa的每个可以形成为部分地暴露下半导体图案LSP的侧表面。
栅极绝缘层GOX可以在下半导体图案LSP的由下间隙区域GRa暴露的侧表面上形成。例如，栅极绝缘层GOX可以通过热氧化下半导体图案LSP的由下间隙区域GRa暴露的部分而形成。
参照图3、6M和8F，下水平绝缘图案112a可以形成为共形地覆盖下间隙区域GRa的每个的内表面。上水平绝缘图案112b可以形成为共形地覆盖上间隙区域GRb的每个的内表面。下导电图案110a可以在下间隙区域GRa的每个中形成。上导电图案110b可以在上间隙区域GRb的每个中形成。因此，在每个堆叠ST中，上导电图案110b和绝缘图案120可以交替地且重复地堆叠，并且堆叠ST可以在下绝缘层ILD1上形成。
下水平绝缘图案112a和上水平绝缘图案112b以及下导电图案110a和上导电图案110b的形成可以包括形成绝缘层以共形地覆盖间隙区域GRa和GRb的内表面、形成导电层以填充间隙区域GRa和GRb、以及从间隙区域GRa和GRb外部的区域去除绝缘层和导电层的部分。
公共源极区域CSR可以在由第二分隔沟槽MS_T2暴露的衬底100中形成。公共源极区域CSR的形成可以包括用杂质掺杂由第二分隔沟槽MS_T2暴露的衬底100。公共源极区域CSR可以被掺杂为具有不同于第一导电类型的第二导电类型(例如n型)。
参照图3、6N和8G，公共源极插塞CSP可以在第二分隔沟槽MS_T2中形成，并且可以联接到公共源极区域CSR。此外，绝缘间隔物SP可以在公共源极插塞CSP与堆叠ST之间形成。
第二层间绝缘层142可以形成为覆盖第一层间绝缘层140。第二层间绝缘层142还可以覆盖垂直结构VS和公共源极插塞CSP。
接触插塞PLG、单元接触插塞CPLG和外围接触插塞PPLG可以在衬底100上形成。接触插塞PLG、单元接触插塞CPLG和外围接触插塞PPLG可以形成为具有与参照图3和4A至4C描述的特征基本相同的特征。
子位线SBL、连接线CL和外围电路线PCL可以在第二层间绝缘层142上形成。子位线SBL、连接线CL和外围电路线PCL可以例如形成为具有与图3和4A至4C中所描述的特征基本相同的特征。
参照回图3、4A至4C和5，第三层间绝缘层144可以在第二层间绝缘层142上形成。第三层间绝缘层144可以覆盖子位线SBL、连接线CL和外围电路线PCL。
位线BL可以在第三层间绝缘层144上形成。位线BL可以跨越堆叠ST或者在第二方向D2上延伸，并且可以通过位线接触插塞BPLG联接到子位线SBL。
在根据一些实施方式的制造半导体器件的方法中，堆叠ST和垂直结构VS可以在不对其执行平坦化工艺的下绝缘层ILD1上形成。因此，可以防止缺陷(例如划痕)通过平坦化工艺在下绝缘层ILD1的顶表面上形成。因此，可以提高半导体器件的可靠性。
在根据一些实施方式的制造半导体器件的方法中，对下绝缘层ILD1的平坦化工艺可以被省略。因此，可以简化制造半导体器件的工艺。这可以减少半导体器件的制造成本。
图9A至9D是示出制造三维半导体器件的方法的另一实施方式的各阶段的剖视图。例如，图9A至9D是对应于图3的线I-I'的剖视图，并且可以对应于将在参照图6A至6E描述的工艺步骤之后被执行的工艺步骤。
参照图3和9A，蚀刻停止层30可以形成为覆盖绝缘间隙填充层20。蚀刻停止层30可以包括相对于绝缘间隙填充层20具有蚀刻选择性的材料。例如，蚀刻停止层30可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。
参照图3和9B，第一平坦化工艺可以被执行以部分地去除绝缘间隙填充层20的第二凸出部分20b的上部。第一平坦化工艺可以使用其中蚀刻停止层30的蚀刻速率高于绝缘间隙填充层20的蚀刻速率的CMP工艺被执行。第一平坦化工艺可以被执行以暴露单元阵列区域CAR上的绝缘间隙填充层20。
参照图3和9C，第二平坦化工艺可以被执行以部分地去除绝缘间隙填充层20的第二凸出部分20b。第二平坦化工艺可以使用其中绝缘间隙填充层20的蚀刻速率高于蚀刻停止层30的蚀刻速率的CMP工艺被执行。第二平坦化工艺可以被执行以使绝缘间隙填充层20的第二凸出部分20b的部分20c留在例如连接区域CNR上。
参照图3和9D，蚀刻停止层30可以被去除。蚀刻停止层30可以通过其中使用相对于绝缘间隙填充层20具有蚀刻选择性的蚀刻配方的湿蚀刻工艺被去除。例如，蚀刻停止层30可以通过其中使用包含磷酸的蚀刻溶液的湿蚀刻工艺被去除。作为蚀刻停止层30的去除的结果，绝缘间隙填充层20的第一凸出部分20a可以被暴露。
此后，参照图6H至6N和4A描述的工艺步骤可以以基本相同的方式被执行。在这样的实施方式中，第一凸出部分20a可以通过浅凹陷CMP工艺被去除。
图10A至10E是示出制造三维半导体器件的方法的另一实施方式的各阶段的剖视图。例如，图10A至10E是对应于图3的线I-I'的剖视图，并且可以对应于将在参照图6A至6D描述的工艺步骤之后执行的工艺步骤。
参照图3和10A，图6D的蚀刻停止图案ES可以被称为第一蚀刻停止图案ES1，图6D的额外绝缘图案AI可以被称为第一额外绝缘图案AI1。
第二蚀刻停止图案ES2和第二额外绝缘图案AI2可以在第一额外绝缘图案AI1上顺序地形成。第二蚀刻停止图案ES2可以包括相对于如下所述的绝缘间隙填充层20具有蚀刻选择性的材料。例如，第二蚀刻停止图案ES2可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。第二额外绝缘图案AI2可以由硅氧化物形成，或者包括硅氧化物。
参照图3和10B，绝缘间隙填充层20可以在具有模制结构MS的所得结构上形成。绝缘间隙填充层20可以形成为具有与如参照图6E描述的绝缘间隙填充层20相同的特征。
蚀刻停止层30可以形成为覆盖绝缘间隙填充层20。蚀刻停止层30可以包括相对于绝缘间隙填充层20具有蚀刻选择性的材料。例如，蚀刻停止层30可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。
参照图3和10C，绝缘间隙填充层20的第二凸出部分20b可以被部分地去除。绝缘间隙填充层20的第二凸出部分20b的部分去除可以包括在蚀刻停止层30上形成掩模图案以暴露单元阵列区域CAR、然后使用掩模图案作为蚀刻掩模顺序地且各向异性地蚀刻蚀刻停止层30和绝缘间隙填充层20的第二凸出部分20b。因此，可以减小单元阵列区域CAR上的绝缘间隙填充层20的厚度。绝缘间隙填充层20的第二凸出部分20b的部分20c可以在去除工艺之后留下。
参照图3和10D，第一平坦化工艺可以被执行以至少部分地去除绝缘间隙填充层20的剩余部分20c。第一平坦化工艺可以被执行以暴露第二蚀刻停止图案ES2。第一平坦化工艺可以通过选择为允许绝缘间隙填充层20具有比蚀刻停止层30的蚀刻速率更高的蚀刻速率的CMP工艺被执行。因此，第一凸出部分20a和蚀刻停止层30的覆盖第一凸出部分20a的部分可以不被第一平坦化工艺去除。
参照图3和10E，蚀刻停止层30和第二蚀刻停止图案ES2可以被去除。蚀刻停止层30和第二蚀刻停止图案ES2可以通过其中使用相对于第一额外绝缘图案AI1和绝缘间隙填充层20具有蚀刻选择性的蚀刻配方的湿蚀刻工艺被去除。例如，蚀刻停止层30和第二蚀刻停止图案ES2可以通过其中使用包含磷酸的蚀刻溶液的湿蚀刻工艺被去除。作为蚀刻停止层30的去除的结果，绝缘间隙填充层20的第一凸出部分20a可以被暴露。
此后，参照图6H至6N和4A描述的工艺步骤可以以基本相同的方式被执行。在这样的实施方式中，第一凸出部分20a可以通过浅凹陷CMP工艺被去除。
在根据一些实施方式的半导体器件中，堆叠和垂直结构可以形成在不对其执行平坦化工艺的下绝缘层上。因此，可以防止缺陷(例如划痕)通过平坦化工艺在下绝缘层的顶表面上形成。因此，可以提高半导体器件的可靠性。
在根据一些实施方式的制造半导体器件的方法中，对下绝缘层的平坦化工艺可以被省略。因此，可以简化制造半导体器件的工艺。这可以减少半导体器件的制造成本。
已经在此公开了示例实施方式，并且虽然采用了特定的术语，但是它们仅在一般和描述性的意义上被使用和解释，并且不是为了限制的目的。在一些情形下，如在本申请的提交时对本领域普通技术人员将明显的是，结合具体实施方式描述的特征、特性和/或元件可以单独使用或者与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非另有说明。因此，可以作出形式和细节上的各种改变而不背离权利要求中所阐述的实施方式的精神和范围。
2016年12月8日提交的题为“半导体器件及制造其的方法”的韩国专利申请第10-2016-0166910号通用引用全文合并于此。

Claims (25)

1.一种半导体器件，包括：
衬底，其包括外围电路区域和单元阵列区域；
外围结构，其在所述外围电路区域上；
下绝缘层，其覆盖所述外围电路区域和所述单元阵列区域，所述外围电路区域上的所述下绝缘层具有平坦部分和从所述平坦部分凸出的凸出部分；以及
堆叠，其在所述下绝缘层上并且在所述单元阵列区域上，其中所述堆叠包括交替地且重复地堆叠的上导电图案和绝缘图案。
2.如权利要求1所述的半导体器件，其中所述下绝缘层的所述凸出部分垂直地重叠所述外围结构。
3.如权利要求1所述的半导体器件，其中所述下绝缘层的厚度大于所述绝缘图案的每个的厚度。
4.如权利要求1所述的半导体器件，其中所述下绝缘层的厚度大于所述上导电图案的每个的厚度。
5.如权利要求1所述的半导体器件，其中所述单元阵列区域上的所述下绝缘层和所述凸出部分具有基本相同的厚度。
6.如权利要求1所述的半导体器件，其中所述平坦部分和所述凸出部分具有基本相同的厚度。
7.如权利要求1所述的半导体器件，其中所述凸出部分的顶表面的高度高于所述堆叠的所述绝缘图案中的最下面的绝缘图案的顶表面的高度。
8.如权利要求1所述的半导体器件，还包括：
虚设牺牲图案，其在所述外围电路区域上并且在所述下绝缘层与所述外围结构之间。
9.如权利要求8所述的半导体器件，还包括：
下导电图案，其在所述单元阵列区域上并且在所述下绝缘层与所述衬底之间。
10.如权利要求9所述的半导体器件，其中：
所述虚设牺牲图案包括在所述平坦部分与所述衬底之间的延伸部分，以及
所述延伸部分和所述下导电图案在相同的高度处。
11.如权利要求1所述的半导体器件，还包括：
上绝缘层，其直接在所述下绝缘层上并且具有平坦的顶表面。
12.如权利要求1所述的半导体器件，还包括：
接触插塞，其穿透所述凸出部分，
其中所述外围结构是外围晶体管，以及其中所述接触插塞联接到所述外围晶体管的源极/漏极区域。
13.一种半导体器件，包括：
衬底，其包括外围电路区域和单元阵列区域；
外围结构，其在所述外围电路区域上；
下绝缘层，其覆盖所述外围电路区域和所述单元阵列区域并且在所述外围结构上具有凸出部分；以及
堆叠，其在所述下绝缘层上并且在所述单元阵列区域上，其中所述堆叠包括交替地且重复地堆叠的上导电图案和绝缘图案，以及其中所述凸出部分的顶表面的高度高于所述堆叠的所述绝缘图案中的最下面的绝缘图案的顶表面的高度。
14.如权利要求13所述的半导体器件，其中所述下绝缘层的厚度大于所述绝缘图案的每个的厚度的三倍。
15.如权利要求13所述的半导体器件，其中所述下绝缘层的厚度大于所述上导电图案的每个的厚度的三倍。
16.如权利要求13所述的半导体器件，还包括：
虚设牺牲图案，其在所述凸出部分与所述外围结构之间。
17.如权利要求16所述的半导体器件，还包括：
下导电图案，其在所述单元阵列区域上并且在所述下绝缘层与所述衬底之间。
18.一种制造半导体器件的方法，包括：
提供包括外围电路区域和单元阵列区域的衬底；
在所述外围电路区域上形成外围结构；
形成下绝缘层以覆盖所述外围结构和所述单元阵列区域，所述下绝缘层具有在所述外围结构上的下凸出部分；
在所述单元阵列区域上形成模制结构，所述模制结构包括交替地且重复地堆叠在所述下绝缘层上的上牺牲图案和绝缘图案；
在所述模制结构上形成蚀刻停止图案；
形成上绝缘层以覆盖所述下凸出部分、所述模制结构和所述蚀刻停止图案；以及
部分地去除所述上绝缘层以暴露所述蚀刻停止图案。
19.如权利要求18所述的制造半导体器件的方法，其中所述上绝缘层形成为接触所述外围电路区域上的所述下绝缘层。
20.如权利要求18所述的制造半导体器件的方法，其中所述下凸出部分的顶表面的高度高于所述模制结构的所述绝缘图案中的最下面的绝缘图案的顶表面的高度。
21.如权利要求18所述的制造半导体器件的方法，在形成所述下绝缘层之前还包括：
形成下牺牲层以覆盖所述外围结构和所述单元阵列区域；以及
图案化所述下牺牲层以形成覆盖所述外围结构的虚设牺牲图案和在所述单元阵列区域上的下牺牲图案，其中所述下绝缘层覆盖所述虚设牺牲图案和所述下牺牲图案。
22.如权利要求21所述的制造半导体器件的方法，还包括：
用导电图案替换所述下牺牲图案和所述上牺牲图案。
23.如权利要求18所述的制造半导体器件的方法，其中所述上绝缘层的部分去除包括执行浅凹陷化学机械抛光工艺以暴露所述蚀刻停止图案。
24.如权利要求23所述的制造半导体器件的方法，其中：
所述浅凹陷化学机械抛光工艺使用包括抛光颗粒和具有比所述抛光颗粒的尺寸更小的尺寸的抗凹陷剂的抛光液被执行，以及
所述抛光颗粒和所述抗凹陷剂在所述浅凹陷化学机械抛光工艺期间被充电为具有相同的极性。
25.如权利要求23所述的制造半导体器件的方法，其中所述上绝缘层包括分别垂直地重叠所述下凸出部分和所述模制结构的第一上凸出部分和第二上凸出部分。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599497A (zh) * 2019-10-01 2021-04-02 爱思开海力士有限公司 半导体存储器装置及其制造方法
US12100651B2 (en) 2019-10-01 2024-09-24 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102629347B1 (ko) * 2016-12-08 2024-01-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102368932B1 (ko) 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
JP2019009382A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
KR102419168B1 (ko) * 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102452562B1 (ko) 2017-09-01 2022-10-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102699603B1 (ko) * 2018-04-20 2024-08-29 삼성전자주식회사 반도체 메모리 소자
KR102614849B1 (ko) * 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
KR102649349B1 (ko) * 2018-09-11 2024-03-20 삼성전자주식회사 3차원 반도체 소자
KR102614427B1 (ko) * 2018-09-19 2023-12-18 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR102630024B1 (ko) * 2018-10-04 2024-01-30 삼성전자주식회사 반도체 메모리 소자
EP3853904B1 (en) * 2019-02-11 2024-04-03 Yangtze Memory Technologies Co., Ltd. Novel etching process with in-situ formation of protective layer
CN112635479B (zh) 2019-09-29 2023-09-19 长江存储科技有限责任公司 具有外延生长的半导体沟道的三维存储器件及其形成方法
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
CN112673472B (zh) * 2020-12-04 2022-07-15 长江存储科技有限责任公司 半导体器件及其制作方法
WO2023028921A1 (en) * 2021-09-01 2023-03-09 Yangtze Memory Technologies Co., Ltd. Methods for forming dielectric layer in forming semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100032762A1 (en) * 2008-08-06 2010-02-11 Jun-Beom Park Stack-Type Semiconductor Device
US20110121403A1 (en) * 2008-10-09 2011-05-26 Seung-Jun Lee Semiconductor device and method of fabricating the same
US20130065386A1 (en) * 2011-09-08 2013-03-14 Hyo-Jung Kim Multiple mold structure methods of manufacturing vertical memory devices
CN105206613A (zh) * 2014-06-23 2015-12-30 三星电子株式会社 垂直存储器件和制造其的方法
US20160118399A1 (en) * 2014-10-27 2016-04-28 Yunghwan Son Three-dimensional semiconductor memory device
US20160163686A1 (en) * 2014-12-08 2016-06-09 Jaehan Lee Semiconductor devices having dummy patterns and methods of fabricating the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239018B1 (en) * 1999-02-01 2001-05-29 United Microelectronics Corp. Method for forming dielectric layers
US6291367B1 (en) * 2000-06-01 2001-09-18 Atmel Corporation Method for depositing a selected thickness of an interlevel dielectric material to achieve optimum global planarity on a semiconductor wafer
JP2004095889A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及びその製造方法
KR100538882B1 (ko) * 2003-06-30 2005-12-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
CN101322241A (zh) * 2005-11-29 2008-12-10 富士通株式会社 半导体器件及其制造方法
US8159009B2 (en) * 2009-11-19 2012-04-17 Qualcomm Incorporated Semiconductor device having strain material
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8822287B2 (en) 2010-12-10 2014-09-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR101986245B1 (ko) 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
US8927359B2 (en) * 2013-02-21 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-composition dielectric for semiconductor device
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
US9425208B2 (en) 2014-04-17 2016-08-23 Samsung Electronics Co., Ltd. Vertical memory devices
KR102192848B1 (ko) 2014-05-26 2020-12-21 삼성전자주식회사 메모리 장치
KR20150139223A (ko) 2014-06-03 2015-12-11 삼성전자주식회사 반도체 소자
KR102234266B1 (ko) 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102239602B1 (ko) 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR20160118114A (ko) * 2015-03-31 2016-10-11 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US20160293625A1 (en) 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
JP6560933B2 (ja) * 2015-08-25 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102619876B1 (ko) * 2016-07-19 2024-01-03 삼성전자주식회사 메모리 장치
KR102667878B1 (ko) * 2016-09-06 2024-05-23 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR102629347B1 (ko) * 2016-12-08 2024-01-26 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100032762A1 (en) * 2008-08-06 2010-02-11 Jun-Beom Park Stack-Type Semiconductor Device
US20110121403A1 (en) * 2008-10-09 2011-05-26 Seung-Jun Lee Semiconductor device and method of fabricating the same
US20130065386A1 (en) * 2011-09-08 2013-03-14 Hyo-Jung Kim Multiple mold structure methods of manufacturing vertical memory devices
CN105206613A (zh) * 2014-06-23 2015-12-30 三星电子株式会社 垂直存储器件和制造其的方法
US20160118399A1 (en) * 2014-10-27 2016-04-28 Yunghwan Son Three-dimensional semiconductor memory device
US20160163686A1 (en) * 2014-12-08 2016-06-09 Jaehan Lee Semiconductor devices having dummy patterns and methods of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599497A (zh) * 2019-10-01 2021-04-02 爱思开海力士有限公司 半导体存储器装置及其制造方法
US12100651B2 (en) 2019-10-01 2024-09-24 SK Hynix Inc. Semiconductor memory device and manufacturing method thereof

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