KR20180066383A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판, 상기 주변 회로 영역 상의 주변 구조체, 상기 주변 회로 영역 및 상기 셀 어레이 영역을 덮는 하부 절연막, 상기 주변 회로 영역 상의 상기 하부 절연막은 평탄부 및 상기 평탄부로부터 돌출된 돌출부를 갖는 것, 및 상기 셀 어레이 영역 상의 상기 하부 절연막 상에 배치되는 적층 구조체를 포함한다. 상기 적층 구조체는 교대로 그리고 반복적으로 적층된 도전 패턴들 및 절연 패턴들을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상되고 제조 공정이 단순화된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 실시예들에 따른 반도체 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판; 상기 주변 회로 영역 상의 주변 구조체; 상기 주변 회로 영역 및 상기 셀 어레이 영역을 덮는 하부 절연막, 상기 주변 회로 영역 상의 상기 하부 절연막은 평탄부 및 상기 평탄부로부터 돌출된 돌출부를 갖는 것; 및 상기 셀 어레이 영역 상의 상기 하부 절연막 상에 배치되는 적층 구조체를 포함할 수 있다. 상기 적층 구조체는 교대로 그리고 반복적으로 적층된 도전 패턴들 및 절연 패턴들을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판; 상기 주변 회로 영역 상의 주변 구조체; 상기 주변 회로 영역 및 상기 셀 어레이 영역을 덮는 하부 절연막, 상기 하부 절연막은 상기 주변 구조체 상에서 돌출부를 갖는 것; 및 상기 셀 어레이 영역 상의 상기 하부 절연막 상에 배치되는 적층 구조체를 포함할 수 있다. 상기 적층 구조체는 교대로 그리고 반복적으로 적층된 도전 패턴들 및 절연 패턴들을 포함할 수 있다. 상기 돌출부의 상면의 레벨은 상기 적층 구조체의 최하층의 상기 절연 패턴의 상면의 레벨보다 높을 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것; 상기 주변 회로 영역 상에 주변 구조체를 형성하는 것; 상기 주변 구조체 및 상기 셀 어레이 영역을 덮는 하부 절연막을 형성하되, 상기 하부 절연막은 상기 주변 구조체 상에서 하부 돌출부를 갖는 것; 상기 셀 어레이 영역 상의 상기 하부 절연막 상에, 교대로 그리고 반복적으로 적층된 희생 패턴들 및 절연 패턴들을 포함하는 몰드 구조체를 형성하는 것; 상기 몰드 구조체 상에 식각 정지 패턴을 형성하는 것; 상기 하부 돌출부, 상기 몰드 구조체, 상기 식각 정지 패턴을 덮는 상부 절연막을 형성하는 것; 및 상부 절연막의 일부를 제거하여 상기 식각 정지 패턴을 노출시키는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치에 의하면, 별도의 평탄화 공정이 수행되지 않은 하부 절연막 상에 적층 구조체들 및 수직 구조체들이 형성될 수 있다. 이에 따라, 하부 절연막의 상부는 평탄화 공정에 의해 발생할 수 있는 스크래치와 같은 결함을 갖지 않을 수 있다. 이에 따라, 반도체 장치의 신뢰성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의하면, 하부 절연막에 대한 평탄화 공정이 생략됨에 따라 공정이 단순화될 수 있다. 이에 따라, 반도체 장치의 제조 비용이 절감될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다.
도 4a 내지 4c는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다.
도 5는 도 4a의 'A' 부분을 확대한 도면이다.
도 6a 내지 도 6n은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 8a 내지 도 8g는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 9a 내지 도 9d는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 10a 내지 도 10e는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 개략적인 배치 구조를 설명하기 위한 도면이다. 예를 들어, 도 1의 3차원 반도체 장치는 3차원 반도체 메모리 장치일 수 있다.
도 1을 참조하면, 3차원 반도체 장치는 셀 어레이 영역들(CAR), 및 주변 회로 영역을 포함할 수 있다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역들(CAR)의 각각과 로우 디코더 영역들(ROW DCR)의 각각 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치될 수 있다. 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치될 수 있으며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라 메모리 셀 어레이의 워드 라인들 중 하나를 선택할 수 있으며, 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 칼럼 디코더가 배치될 수 있다. 칼럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 장치의 메모리 셀 어레이의 회로도이다.
도 2를 참조하면, 실시예들에 따른 3차원 반도체 장치의 메모리 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0-BL2), 및 공통 소스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열될 수 있다. 비트 라인들(BL0-BL2)의 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다.
몇몇 실시예들에 따르면, 공통 소스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 이러한 경우, 공통 소스 라인들(CSL)에 전기적으로 동일한 전압이 인가될 수 있거나, 혹은 공통 소스 라인들(CSL)의 각각이 개별적으로 제어될 수도 있다.
셀 스트링들(CSTR)의 각각은 직렬로 연결된 스트링 선택 트랜지스터들(SST1, SST2), 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)를 포함할 수 있다. 메모리 셀들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
일 예로, 셀 스트링들(CSTR)의 각각은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있다. 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 트랜지스터들로 구성될 수도 있다. 또한, 셀 스트링들(CSTR)의 각각에 하나의 스트링 선택 트랜지스터만이 포함될 수도 있다.
제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인(CSL)으로부터의 거리가 서로 다른 복수 개의 메모리 셀들(MCT)을 포함하기 때문에, 공통 소스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WLn)이 배치될 수 있다.
일 예로, 도 2에 도시된 바와 같이, 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 다른 예로, 도 2에 도시된 바와 달리, 상기 메모리 셀들(MCT)의 게이트 전극들이 상기 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다. 도 4a 내지 4c는 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다. 예를 들어, 도 4a는 도 3의 I-I' 선에 따른 단면도이고, 도 4b는 도 3의 II-II' 선에 따른 단면도이고, 그리고 도 4c는 도 3의 III-III' 선에 따른 단면도이다. 도 5는 도 4a의 'A' 부분을 확대한 도면이다.
도 3, 도 4a 내지 도 4c, 및 도 5를 참조하면, 기판(100)은 셀 어레이 영역들(CAR), 주변 회로 영역(PCR), 및 연결 영역들(CNR)을 포함할 수 있다. 셀 어레이 영역들(CAR)은 제1 방향(D1)으로 서로 이격할 수 있으며, 주변 회로 영역(PCR)은 셀 어레이 영역들(CAR) 사이에 배치될 수 있다. 연결 영역들(CNR)은 셀 어레이 영역들(CAR)과 주변 회로 영역(PCR) 사이에 배치될 수 있다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 물질 또는 도전성 물질 중에서 어느 하나일 수 있다. 예를 들어, 기판(100)은 제1 도전형(예를 들어, p형)을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(PCR) 상에 주변 구조체가 제공될 수 있다. 도 1을 참조하여 설명한 것처럼, 주변 구조체는 메모리 셀들에 데이터를 기입 및 판독하기 위한 로우 및 칼럼 디코더들, 페이지 버퍼, 및/또는 제어 회로들을 포함할 수 있다.
주변 구조체는 주변 회로 영역(PCR) 상에서 서로 이격되어 배치되는 주변 게이트 스택들(PGS)을 포함할 수 있다. 주변 게이트 스택들(PGS)의 각각은 소자 분리막(101)에 의해 주변 회로 영역(PCR) 내에 정의된 활성 영역(ACT)을 가로지를 수 있다. 예를 들어, 주변 게이트 스택들(PGS)의 각각은 기판(100) 상에 차례로 적층된 게이트 절연 패턴(11), 폴리 실리콘 패턴(12), 금속 패턴(13), 및 하드 마스크 패턴(14)을 포함할 수 있다. 주변 게이트 스택들(PGS)의 양 측벽들을 덮는 스페이서들(15)이 제공될 수 있으며, 주변 게이트 스택들(PGS)의 양 측의 활성 영역(ACT) 내에 소스/드레인 영역들(SD)이 제공될 수 있다.
주변 구조체가 제공된 기판(100)의 전면을 덮는 버퍼 절연막(105)이 제공될 수 있다. 버퍼 절연막(105)은 주변 회로 영역(PCR) 상에서 게이트 스택들(PGS)을 컨포말하게 덮을 수 있으며, 연결 영역들(CNR) 및 셀 어레이 영역들(CAR) 상으로 연장될 수 있다. 예를 들어, 버퍼 절연막(105)은 실리콘 산화물을 포함할 수 있다.
주변 회로 영역(PCR) 상에 주변 구조체를 덮는 더미 희생 패턴(DSP)이 제공될 수 있다. 더미 희생 패턴(DSP)은 버퍼 절연막(105) 상에서 게이트 스택들(PGS)을 컨포말하게 덮을 수 있으며, 셀 어레이 영역들(CAR) 상으로 연장되지 않을 수 있다. 더미 희생 패턴(DSP)은 게이트 스택들(PSG)을 덮는 돌출부들(DSPa) 및 게이트 스택들(PSG)이 형성되지 않은 주변 회로 영역(PCR) 상으로 연장되는 연장부(DSPb)를 포함할 수 있다. 더미 희생 패턴(DSP)의 돌출부들(DSPa)의 상면은 연장부(DSPb)의 상면보다 높을 레벨에 위치할 수 있다. 더미 희생 패턴(DSP)은 버퍼 절연막(105)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 더미 희생 패턴(DSP)은 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
셀 어레이 영역들(CAR) 상의 버퍼 절연막(105) 상에, 하부 도전 패턴들(110a)이 제공될 수 있다. 하부 도전 패턴들(110a)의 각각은 더미 희생 패턴(DSP)의 연장부(DSPb)와 동일한 레벨에 위치할 수 있다. 셀 어레이 영역들(CAR)의 각각 상에서, 하부 도전 패턴들(110a)은 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 하부 도전 패턴들(110a)의 각각은 셀 어레이 영역(CAR) 상에서 인접하는 연결 영역(CNR) 상으로 연장될 수 있으나, 주변 회로 영역(PCR) 상으로는 연장되지 않을 수 있다. 하부 도전 패턴들(110a)의 각각은 도 2를 참조하여 설명한 접지 선택 라인(GSL)에 해당할 수 있다. 하부 도전 패턴들(110a)은 금속(예를 들어, W, Al, Ti, Ta, Co, 또는 Cu) 및/또는 금속 질화물(TiN, TaN, 또는 WN)을 포함할 수 있다.
더미 희생 패턴(DSP) 및 하부 도전 패턴들(110a)이 제공된 기판(100)의 전면을 덮는 하부 절연막(ILD1)이 제공될 수 있다. 하부 절연막(ILD1)은 더미 희생 패턴(DSP) 및 하부 도전 패턴들(110a)을 컨포말하게 덮을 수 있다. 하부 절연막(ILD1)은 셀 어레이 영역들(CAR) 상에서 트렌치들(ILD1_T)을 가질 수 있다. 도 4c에 도시된 바와 같이, 하부 절연막(ILD1)의 트렌치들(ILD1_T)의 측벽들은 제2 방향(D2)으로 서로 마주보는 하부 도전 패턴들(110a)의 측벽들에 정렬될 수 있다. 트렌치들(ILD1_T)의 각각은 셀 어레이 영역(CAR) 상에서 인접하는 연결 영역(CNR) 상으로 연장될 수 있으나, 주변 회로 영역(PCR) 상으로는 연장되지 않을 수 있다.
주변 회로 영역(PCR) 상의 하부 절연막(ILD1)은 평탄부(ILD1b) 및 평탄부(ILD1b) 상으로 돌출된 돌출부들(ILD1a)을 가질 수 있다. 돌출부들(ILD1a)은 주변 구조체에 수직적으로 대응될 수 있다. 예를 들어, 하부 절연막(ILD1)의 돌출부들(ILD1a)은 주변 게이트 스택들(PGS)과 수직적으로 중첩될 수 있으며, 이에 따라 더미 희생 패턴(DSP)의 돌출부들(DSPa)과 수직적으로 중첩될 수 있다. 하부 절연막(ILD1)의 돌출부들(ILD1a)의 두께(T1), 하부 절연막(ILD1)의 평탄부(ILD1b)의 두께(T2), 셀 어레이 영역들(CAR) 상의 하부 절연막(ILD1)의 두께(T3), 및 연결 영역들(CNR) 상의 하부 절연막(ILD1)의 두께(T4)는 실질적으로 동일할 수 있다. 이는 하부 절연막(ILD1)이 더미 희생 패턴(DSP) 및 하부 도전 패턴들(110a) 상에 컨포말하게 형성되기 때문일 수 있다.
하부 절연막(ILD1)은 더미 희생 패턴(DSP)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 하부 절연막(ILD1)은 스텝 커버리지가 높은 증착 공정을 이용하여 형성된 실리콘 산화물을 포함할 수 있다. 예를 들어, 하부 절연막(ILD1)은 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP CVD) 공정을 이용하여 형성된 실리콘 산화물을 포함할 수 있다.
셀 어레이 영역들(CAR) 상의 하부 절연막(ILD1) 상에, 적층 구조체들(ST)이 제공될 수 있다. 적층 구조체들(ST)의 각각은 교대로 그리고 반복적으로 적층된 상부 도전 패턴들(110b) 및 절연 패턴들(120)을 포함할 수 있다. 도 3에 도시된 바와 같이, 평면적 관점에서 적층 구조체들(ST)은 하부 도전 패턴들(110a)에 대응되도록 배치될 수 있다. 이에 따라, 셀 어레이 영역들(CAR)의 각각 상에서, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다. 적층 구조체들(ST)의 각각은 셀 어레이 영역(CAR) 상에서 인접하는 연결 영역(CNR) 상으로 연장될 수 있으나, 주변 회로 영역(PCR) 상으로는 연장되지 않을 수 있다. 연결 영역들(CNR) 상에서 적층 구조체들(ST)의 각각은 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다. 이에 따라, 평면적 관점에서, 최상층의 상부 도전 패턴(110b)를 제외한 나머지 상부 도전 패턴들(110b)의 각각은 그 위의 상부 도전 패턴(110b)에 의해 노출되는 패드부를 포함할 수 있다. 평면적 관점에서, 하부 도전 패턴들(110b)의 각각은 그 위의 적층 구조체(ST)에 의하여 노출되는 패드부를 포함할 수 있다.
하부 절연막(ILD1)의 두께(T1, T2, T3, 또는 T4)는 상부 도전 패턴들(110b)의 각각의 두께보다 클 수 있다. 예를 들어, 하부 절연막(ILD1)의 두께(T1, T2, T3, 또는 T4)는 상부 도전 패턴들(110b)의 각각의 두께보다 3배 이상 클 수 있다. 또한, 하부 절연막(ILD1)의 두께(T1, T2, T3, 또는 T4)는 절연 패턴들(120)의 각각의 두께보다 클 수 있다. 예를 들어, 하부 절연막(ILD1)의 두께(T1, T2, T3, 또는 T4)는 절연 패턴들(120)의 각각의 두께보다 3배 이상 클 수 있다.
하부 절연막(ILD1)의 돌출부들(ILD1a) 중 적어도 하나의 상면의 레벨은 적층 구조체(ST)의 최하층의 상부 도전 패턴(110b)의 상면의 레벨보다 높을 수 있다. 또한, 하부 절연막(ILD1)의 돌출부들(ILD1a) 중 적어도 하나의 상면의 레벨은 적층 구조체(ST)의 최하층의 절연 패턴(120)의 상면의 레벨보다 높을 수 있다.
적층 구조체들(ST)의 각각에 포함된 상부 도전 패턴들(110b) 중에서 최상층의 상부 도전 패턴(110b) 및 그 바로 아래의 상부 도전 패턴(110b)은 도 2를 참조하여 설명한 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 해당할 수 있고, 나머지 상부 도전 패턴들(110b)은 도 2를 참조하여 설명한 워드 라인들(WL0-WLn)에 해당할 수 있다.
상부 도전 패턴들(110b)은 금속(예를 들어, W, Al, Ti, Ta, Co, 또는 Cu) 및/또는 금속 질화물(TiN, TaN, 또는 WN)을 포함할 수 있다. 절연 패턴들(120)은 더미 희생 패턴(DSP)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연 패턴들(120)은 실리콘 산화물을 포함할 수 있다.
적층 구조체들(ST)의 각각의 상부 내에 분리 절연막(130)이 제공될 수 있다. 분리 절연막(130)은 적층 구조체들(ST)의 각각에 포함된 최상층의 상부 도전 패턴(110b) 및 그 바로 아래의 상부 도전 패턴(110b)을 제2 방향(D2)으로 분리시킬 수 있다. 분리 절연막(130)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
제2 방향(D2)으로 이격하는 적층 구조체들(ST) 사이의 셀 어레이 영역들(CAR) 내에 공통 소스 영역들(CSR)이 제공될 수 있다. 이에 따라, 공통 소스 영역들(CSR)의 각각은 제1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR) 내로 연장될 수 있다. 공통 소스 영역들(CSR)은 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역들일 수 있다.
공통 소스 영역들(CSR) 상에, 공통 소스 플러그들(CSP)이 제공될 수 있다. 공통 소스 플러그들(CSP)은 공통 소스 영역들(CSR)에 각각 접속될 수 있다. 공통 소스 플러그들(CSP)의 각각은 제1 방향(D1)을 따라 연장될 수 있다. 공통 소스 플러그들(CSP)은, 예를 들어, 금속(예를 들어, W, Cu, Al, Ti, 또는 Ta)을 포함할 수 있다.
공통 소스 플러그들(CSP)의 각각과 그에 인접하는 적층 구조체(ST)들 사이에 절연 스페이서들(SP)이 제공될 수 있다. 절연 스페이서들(SP)을, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
주변 회로 영역(PCR) 및 연결 영역들(CNR) 상에서, 하부 절연막(ILD1) 및 적층 구조체들(ST)을 덮는 상부 절연막(ILD2)이 제공될 수 있다. 주변 회로 영역(PCR) 상에서, 상부 절연막(ILD2)은 하부 절연막(ILD1) 바로 위에 제공될 수 있다. 다시 말해, 주변 회로 영역(PCR) 상에서, 상부 절연막(ILD2)은 하부 절연막(ILD1)과 접할 수 있다. 주변 회로 영역(PCR) 상에서, 상부 절연막(ILD2)은 하부 절연막(ILD1)의 돌출부들(ILD1a)을 덮을 수 있다. 연결 영역들(CNR) 상에서, 상부 절연막(ILD2)은 적층 구조체들(ST)의 계단식 구조들을 덮을 수 있다. 상부 절연막(ILD2)은 평탄한 상면을 가질 수 있다.
상부 절연막(ILD2)은 하부 절연막(ILD1)을 형성하는데 이용된 증착 공정(예를 들어, HDP CVD)보다 빠른 증착 속도를 갖는 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 상부 절연막(ILD2)은 플라즈마 인핸스드 화학 기상 증착(Plasma-enhanced chemical vapor deposition; 이하 PE CVD) 공정을 이용하여 형성된 Tetraethyl orthosilicate(이하 TEOS)를 포함할 수 있다. 이에 따라, 하부 및 상부 절연막들(ILD1, ILD2)은 모두 실리콘 산화물을 포함하되, 상부 절연막(ILD2)의 밀도는 하부 절연막(ILD1)보다 낮은 밀도를 가질 수 있다.
적층 구조체들(ST) 및 상부 절연막(ILD2)이 제공된 기판(100)의 전면을 덮는 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 주변 회로 영역(PCR), 연결 영역들(CNR), 및 셀 어레이 영역들(CAR) 상으로 연장되어 적층 구조체들(ST) 및 상부 절연막(ILD2)을 덮을 수 있다. 제1 층간 절연막(140)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 몇몇 실시예들에서, 제1 층간 절연막(140)은 생략될 수 있다.
셀 어레이 영역들(CAR) 상에 수직 구조체들(VS)이 제공될 수 있다. 수직 구조체들(VS)의 각각은 제1 층간 절연막(140), 적층 구조체(ST), 하부 절연막(ILD1), 하부 도전 패턴(110a), 및 버퍼 절연막(105)을 차례로 관통할 수 있다.
평면적 관점에서, 수직 구조체들(VS)은 일 방향으로 배열되거나, 혹은 지그재그 형태로 배열될 수 있다. 몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 수직 구조체들(VS)은 하나의 적층 구조체(ST) 내에 제1 방향(D1)으로 연장되는 9개의 열들을 따라 배치될 수 있다. 이러한 실시예에서, 5번째 열에 포함된 수직 구조체들(VS)은 후술할 비트 라인(BL)에 연결되지 않을 수 있으며, 그 외의 열들에 포함된 수직 구조체들(VS)은 비트 라인(BL)에 연결될 수 있다.
수직 구조체들(VS)의 각각은 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 매립 절연 패턴(VI), 수직 절연 패턴(VP), 및 도전 패드(CP)를 포함할 수 있다.
하부 반도체 패턴(LSP)은 수직 구조체(VS)의 하부에 제공되어, 기판(100)에 접할 수 있다. 하부 반도체 패턴(LSP)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 연장되는 필라 형태를 가질 수 있다. 하부 반도체 패턴(LSP)은 기판(100)의 상면에 형성된 리세스 영역(100r)을 채울 수 있으며, 하부 도전 패턴(110a)을 관통할 수 있다. 하부 반도체 패턴(LSP)의 상면의 레벨은 하부 절연막(ILD1)의 하면의 레벨보다 높을 수 있고, 하부 절연막(ILD1)의 평탄부(ILD1b)의 상면의 레벨보다는 낮을 수 있다. 하부 반도체 패턴(LSP)은 기판(100)을 시드(seed)로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth)된 실리콘을 포함할 수 있다. 하부 반도체 패턴(LSP)은 기판(100)과 동일한 도전형을 가질 수 있다.
하부 반도체 패턴(LSP)과 하부 도전 패턴(110a) 사이에 게이트 절연막(GOX)이 제공될 수 있다. 게이트 절연막(GOX)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP) 상에 배치될 수 있다. 상부 반도체 패턴(USP) 제3 방향(D3)으로 연장될 수 있다. 상부 반도체 패턴(USP)의 하부는 하부 반도체 패턴(LSP)에 전기적으로 연결될 수 있고, 상부 반도체 패턴(USP)의 상부는 후술할 비트 라인(BL)에 전기적으로 연결될 수 있다.
상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 최상면보다 낮은 레벨에 위치할 수 있다.
몇몇 실시예들에 따르면, 도 5에 도시된 바와 같이, 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 제1 반도체 패턴(SP1)의 일부는 하부 반도체 패턴(LSP)의 내부로 삽입될 수 있다. 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)의 내벽 및 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 이에 따라, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다.
상부 반도체 패턴(USP)은 혹은 기판(100)과 동일한 도전형을 갖거나, 혹은 언도프트 상태일 수 있다. 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다.
도전 패드(CP)는 상부 반도체 패턴들(USP)의 상에 배치될 수 있다. 도전 패드(CP)는 불순물이 도핑된 반도체 물질 또는 금속을 포함할 수 있다. 수직 절연 패턴(VP)은 상부 반도체 패턴(USP)과 상부 도전 패턴들(110b) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 상부 도전 패턴들(110b)에 인접한 블로킹 절연막(미도시), 상부 반도체 패턴(USP)에 인접한 터널 절연막(미도시), 및 이들 사이의 전하 저장막(미도시)을 포함할 수 있다. 터널 절연막은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장막은, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘-풍부 질화물(Si-rich nitride), 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막, 또는 박층화된 트랩막(laminated trap layer)을 포함할 수 있다. 블록킹 절연막은, 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
게이트 절연막(GOX)과 하부 도전 패턴들(110a)의 각각 사이에 하부 수평 절연 패턴(112a)이 제공될 수 있다. 하부 수평 절연 패턴(112a)은 하부 도전 패턴(110a)의 상면 및 하면 상으로 연장될 수 있다. 하부 수평 절연 패턴(112a)은, 예를 들어, 실리콘 산화물, 금속 산화물, 또는 금속 질화물을 포함할 수 있다.
수직 구조체들(VS)의 각각과 상부 도전 패턴들(110b)의 각각 사이에 상부 수평 절연 패턴(112b)이 제공될 수 있다. 상부 수평 절연 패턴(112b)은 상부 도전 패턴들(110b)의 각각의 상면 및 하면 상으로 연장될 수 있다. 상부 수평 절연 패턴(112b)은, 예를 들어, 실리콘 산화물, 금속 산화물, 또는 금속 질화물을 포함할 수 있다.
나아가, 연결 영역(CNR) 상에, 수직 구조체들(VS)과 실질적으로 동일한 구조를 갖는 더미 수직 구조체들(DVS)이 배치될 수 있다. 더미 수직 구조체들(DVS)은 상부 도전 패턴들(110b) 및 하부 도전 패턴(110a)의 단부들을 관통할 수 있다.
제1 층간 절연막(140) 상에 제2 층간 절연막(142)이 제공될 수 있다. 제2 층간 절연막(142)은 수직 구조체들(VS) 및 공통 소스 플러그들(CSP)을 덮을 수 있다. 제2 층간 절연막(142)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
셀 어레이 영역들(CAR) 상에 콘택 플러그들(PLG)이 제공될 수 있다. 콘택 플러그들(PLG)은 제2 층간 절연막(142)을 관통하여 수직 구조체들(VS)에 각각 접속될 수 있다.
연결 영역들(CNR) 상에 셀 콘택 플러그들(CPLG)이 제공될 수 있다. 셀 콘택 플러그들(CPLG)은 제1 및 제2 층간 절연막들(140, 142), 및 상부 절연막(ILD2)을 관통하여 하부 도전 패턴들(110a) 및 상부 도전 패턴들(110b)에 접속될 수 있다. 셀 콘택 플러그들(CPLG) 중에서 하부 도전 패턴들(110a)에 연결되는 셀 콘택 플러그들(CPLG)은 하부 절연막(ILD1)을 더 관통할 수 있다.
주변 회로 영역(PCR)의 주변 콘택 플러그들(PPLG)이 제공될 수 있다. 주변 콘택 플러그들(PPLG)은 제1 및 제2 층간 절연막들(140, 142), 하부 및 상부 절연막들(ILD1, ILD2), 및 더미 희생 패턴(DSP)을 관통하여 주변 구조체에 접속될 수 있다. 주변 콘택 플러그들(PPLG)은 하부 절연막(ILD1)의 돌출부(ILD1a)를 관통할 수 있다. 주변 콘택 플러그들(PPLG)은, 예를 들어, 소스/드레인 영역들(SD) 및/또는 주변 게이트 스택들(PGS)에 접속될 수 있다.
셀 어레이 영역들(CAR) 상의 제2 층간 절연막(142) 상에 서브 비트 라인들(SBL)이 제공될 수 있다. 서브 비트 라인들(SBL)의 각각은 한 쌍의 콘택 플러그들(PLG)에 접속될 수 있다. 이를 통해, 서브 비트 라인들(SBL)의 각각은 분리 절연막(130)을 사이에 두고 인접하는 한 쌍의 수직 구조체들(VS) 혹은 공통 소스 플러그(CSP)를 사이에 두고 인접하는 한 쌍의 수직 구조체들(VS)에 전기적으로 연결될 수 있다.
연결 영역들(CNR) 상의 제2 층간 절연막(142) 상에 연결 배선들(CL)이 제공될 수 있다. 연결 배선들(CL)은 셀 콘택 플러그들(CPLG)에 접속될 수 있다.
주변 회로 영역(PCR) 상의 제2 층간 절연막(142) 상에 주변 회로 배선들(PCL)이 제공될 수 있다. 주변 회로 배선들(PCL)은 주변 콘택 플러그들(PPLG)에 접속될 수 있다.
제3 층간 절연막(144)이 제2 층간 절연막(142) 상에 제공될 수 있다. 제3 층간 절연막(144)은 서브 비트 라인들(SBL), 연결 배선들(CL), 및 주변 회로 배선들(PCL)을 덮을 수 있다. 제3 층간 절연막(144)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제3 층간 절연막(144) 상에 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 적층 구조체들(ST)을 가로질러 제2 방향(D2)으로 연장될 수 있으며, 비트라인 콘택 플러그(BPLG)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
본 발명의 실시예들에 따른 반도체 장치에 의하면, 별도의 평탄화 공정이 수행되지 않은 하부 절연막(ILD1) 상에 적층 구조체들(ST) 및 수직 구조체들(CS)이 형성될 수 있다. 이에 따라, 하부 절연막(ILD1)의 상부는 평탄화 공정에 의해 발생할 수 있는 스크래치와 같은 결함을 갖지 않을 수 있다. 이에 따라, 반도체 장치의 신뢰성이 향상될 수 있다. 하부 절연막(ILD1)의 돌출부들(ILD1a)이 존재하는 것은 하부 절연막(ILD1)에 별도의 평탄화 공정을 수행하지 않았기 때문일 수 있다.
도 6a 내지 도 6n은 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 6a 내지 도 6n은 도 3의 I-I'선에 해당하는 단면도들이다. 도 7a 내지 도 7c는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 7a 내지 도 7c는 도 3의 II-II'선에 해당하는 단면도들이다. 도 8a 내지 도 8g는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 8a 내지 도 8g는 도 3의 III-III' 선에 해당하는 단면도들이다.
도 3, 도 4a 내지 도 4c, 및 도 5를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있으며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 3 및 도 6a를 참조하면, 셀 어레이 영역들(CAR), 주변 회로 영역(PCR), 및 연결 영역들(CNR)을 포함하는 기판(100)이 제공될 수 있다. 셀 어레이 영역들(CAR)은 제1 방향(D1)으로 서로 이격할 수 있으며, 주변 회로 영역(PCR)은 셀 어레이 영역들(CAR) 사이에 배치될 수 있다. 연결 영역들(CNR)은 셀 어레이 영역들(CAR)과 주변 회로 영역(PCR) 사이에 배치될 수 있다. 예를 들어, 기판(100)은 제1 도전형(예를 들어, p형)을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(PCR) 상에 주변 구조체가 형성될 수 있다. 주변 구조체는 도 3 및 도 4a 내지 도 4c를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 주변 구조체는 주변 회로 영역(PCR) 상에서 서로 이격되어 배치되는 주변 게이트 스택들(PGS)을 포함할 수 있다.
도 3 및 도 6b를 참조하면, 주변 구조체가 형성된 기판(100)의 전면을 덮는 버퍼 절연막(105) 및 하부 희생막(LSL)이 차례로 형성될 수 있다.
버퍼 절연막(105)은 주변 회로 영역(PCR) 상에서 게이트 스택들(PGS)을 컨포말하게 덮을 수 있으며, 연결 영역들(CNR) 및 셀 어레이 영역들(CAR) 상으로 연장될 수 있다.
하부 희생막(LSL)은 버퍼 절연막(105) 상에 컨포말하게 형성될 수 있다. 이에 따라, 하부 희생막(LSL)은 게이트 스택들(PSG)을 덮는 돌출부들(LSLa) 및 게이트 스택들(PSG)이 형성되지 않은 기판(100) 상으로 연장되는 연장부(LSLb)를 포함할 수 있다. 하부 희생막(LSL)은 버퍼 절연막(105)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 하부 희생막(LSL)은 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
도 3 및 도 6c를 참조하면, 하부 희생막(LSL)을 패터닝하여, 서로 분리된 하부 희생 패턴들(LP) 및 더미 희생 패턴(DSP)이 형성될 수 있다.
하부 희생 패턴들(LP) 및 더미 희생 패턴(DSP)을 형성하는 것은, 주변 회로 영역(PCR)에서 오프닝을 갖는 마스크 패턴(미도시)을 하부 희생막(LSL) 상에 형성하는 것, 및 마스크 패턴을 식각 마스크로 이용하여 하부 희생막(LSL)을 이방성 식각하는 것을 포함할 수 있다. 마스크 패턴의 오프닝은 주변 게이트 스택들(PGS)과 이격되어 형성될 수 있다.
더미 희생 패턴(DSP)은 게이트 스택들(PSG)을 덮는 돌출부들(DSPa) 및 게이트 스택들(PSG)이 형성되지 않은 주변 회로 영역(PCR) 상으로 연장되는 연장부(DSPb)를 포함할 수 있다. 하부 희생 패턴들(LP)은 셀 어레이 영역들(CAR) 및 연결 영역들(CNR) 상에서 버퍼 절연막(105)을 덮을 수 있다.
하부 희생 패턴들(LP) 및 더미 희생 패턴(DSP)이 형성된 기판(100)의 전면을 덮는 하부 절연막(ILD1)이 형성될 수 있다. 하부 절연막(ILD1)은 더미 희생 패턴(DSP)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 하부 절연막(ILD1)은 실리콘 산화물을 포함할 수 있다.
하부 절연막(ILD1)은 스텝 커버리지가 높은 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 하부 절연막(ILD1)은 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP CVD) 공정을 이용하여 형성될 수 있다.
주변 회로 영역(PCR) 상의 하부 절연막(ILD1)은 평탄부(도 4b의 ILD1b 참조) 및 평탄부(도 4b의 ILD1b) 상으로 돌출된 돌출부들(ILD1a)을 가질 수 있다. 돌출부들(ILD1a)은 주변 구조체에 수직적으로 대응될 수 있다. 예를 들어, 하부 절연막(ILD1)의 돌출부들(ILD1a)은 주변 게이트 스택들(PGS)과 수직적으로 중첩될 수 있으며, 더미 희생 패턴들(DSP)의 돌출부들(DSPa)과 수직적으로 중첩될 수 있다. 하부 절연막(ILD1)은 균일한 두께를 가지며, 하부 희생 패턴들(LP) 및 더미 희생 패턴(DSP) 상에 증착될 수 있다. 하부 절연막(ILD1)의 돌출부들(ILD1a)의 두께(T1), 하부 절연막(ILD1)의 평탄부(도 4b의 ILD1b)의 두께(도 4b의 T2), 셀 어레이 영역들(CAR) 상의 하부 절연막(ILD1)의 두께(T3), 및 연결 영역들(CNR) 상의 하부 절연막(ILD1)의 두께(T4)는 실질적으로 동일할 수 있다.
도 3 및 도 6d를 참조하면, 셀 어레이 영역들(CAR)의 각각 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)는 하부 절연막(ILD1) 상에 형성될 수 있으며, 교대로 그리고 반복적으로 적층된 상부 희생 패턴들(UP) 및 절연 패턴들(120)을 포함할 수 있다. 몰드 구조체(MS)의 각각은 셀 어레이 영역(CAR) 상에서 인접하는 연결 영역(CNR) 상으로 연장될 수 있으나, 주변 회로 영역(PCR) 상으로는 연장되지 않을 수 있다. 평면적 관점에서, 몰드 구조체(MS)는 그 아래의 하부 희생 패턴(LP)과 중첩되되, 연결 영역(CNR) 상에서 그 아래의 하부 희생 패턴(LP)의 일부를 노출하도록 형성될 수 있다. 연결 영역들(CNR) 상에서 몰드 구조체(MS)는 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다. 이에 따라, 평면적 관점에서, 최상층의 상부 희생 패턴(UP)를 제외한 나머지 상부 희생 패턴들(UP)의 각각은 그 바로 위의 상부 희생 패턴(UP)에 의해 노출되는 부분을 포함할 수 있다. 상부 희생 패턴들(UP)은 절연 패턴들(120)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연 패턴들(120)은 실리콘 산화물을 포함할 수 있고, 상부 희생 패턴들(UP)은 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
몰드 구조체(MS)를 형성하는 공정은 하부 절연막(ILD1)에 대한 별도의 평탄화 공정 없이 바로 수행될 수 있다. 이에 따라, 몰드 구조체(MS)는 평탄화 공정에 의하여 발생할 수 있는 스크래치와 같은 결함을 갖지 않는 하부 절연막(ILD1) 상에 형성될 수 있다.
하부 절연막(ILD1)의 돌출부들(ILD1a) 중 적어도 하나의 상면의 레벨은 몰드 구조체(MS)의 최하층의 상부 희생 패턴(UP)의 상면의 레벨보다 높을 수 있다. 또한, 하부 절연막(ILD1)의 돌출부들(ILD1a) 중 적어도 하나의 상면의 레벨은 몰드 구조체(MS)의 최하층의 절연 패턴(120)의 상면의 레벨보다 높을 수 있다.
몰드 구조체(MS)의 최상층의 절연 패턴(120) 상에 식각 정지 패턴(ES)이 형성될 수 있다. 식각 정지 패턴(ES)은 후술할 매립 절연막(20)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 정지 패턴(ES)은 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 식각 정지 패턴(ES)의 두께는 상부 희생 패턴(UP) 하나의 두께 및 절연 패턴(120) 하나의 두께보다 클 수 있다. 예를 들어, 식각 정지 패턴(ES)의 두께는 상부 희생 패턴(UP) 하나의 두께의 3배 및 절연 패턴(120) 하나의 두께의 3배보다 클 수 있다.
식각 정지 패턴(ES) 상에 추가 절연 패턴(AI)이 형성될 수 있다. 추가 절연 패턴(AI)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
몰드 구조체(MS), 식각 정지 패턴(ES), 및 추가 절연 패턴(AI)을 형성하는 것은, 하부 절연막(ILD1)이 형성된 기판(100)의 전면 상에 교대로 그리고 반복적으로 상부 희생막들(미도시) 및 절연막들(미도시)을 형성하는 것, 최상층의 절연막 상에 식각 정지막(미도시) 및 추가 절연막(미도시)을 차례로 형성하는 것, 하부 막들(즉, 추가 절연막, 식각 정지막, 절연막들, 및 상부 희생막들)에 대하여 트리밍 공정을 수행하는 것을 포함할 수 있다. 하부 절연막(ILD1)에 대한 별도의 평탄화 공정이 수행되지 않았기 때문에, 상기 하부 막들은 하부 절연막(ILD1)의 돌출부들(ILD1a)을 덮도록 형성될 수 있다.
상기 트리밍 공정은 셀 어레이 영역들(CAR) 및 연결 영역들(CNR)에서 상기 하부 막들을 덮는 마스크 패턴들(미도시)을 형성하는 것, 및 상기 하부 막들의 일 부분을 식각하는 것과 상기 마스크 패턴들의 수평적 면적을 축소시키는 것을 교대로 그리고 반복적으로 수행하는 것을 포함할 수 있다.
도 3, 도 6e, 도 7a, 및 도 8a를 참조하면, 몰드 구조체(MS)가 형성된 기판(100)의 전면에 매립 절연막(20)이 형성될 수 있다. 매립 절연막(20)은 하부 절연막(ILD1) 바로 위에 형성될 수 있으며, 하부 절연막(ILD1)의 돌출부들(ILD1a)을 덮도록 형성될 수 있다. 매립 절연막(20)은 몰드 구조체(MS)보다 두껍게 형성될 수 있다.
매립 절연막(20)은 도 6d를 참조하여 설명한 구조체에 대응하는 프로파일을 갖는 상면을 가질 수 있다. 매립 절연막(20)의 상면은 연결 영역들(CNR) 상에서 경사질 수 있으며, 셀 어레이 영역들(CAR) 상에서 실질적으로 평탄할 수 있다.
매립 절연막(20)은 주변 회로 영역(PCR) 상에서 제1 돌출부들(20a)을 가질 수 있고, 연결 영역들(CNR) 및 셀 어레이 영역들(CAR) 상에서 제2 돌출부들(20b)을 가질 수 있다. 매립 절연막(20)의 제1 돌출부들(20a)은 하부 절연막(ILD1)의 돌출부들(ILD1a)에 의한 것일 수 있으며, 따라서 하부 절연막(ILD1)의 돌출부들(ILD1a)에 수직적으로 중첩될 수 있다. 매립 절연막(20)의 제2 돌출부들(20b)은 몰드 구조체들(MS)에 의한 것일 수 있으며, 따라서 몰드 구조체들(MS)에 각각 수직적으로 중첩될 수 있다.
제1 돌출부들(20a)의 형상은 하부 절연막(ILD1)의 돌출부들(ILD1a) 사이의 간격(혹은, 주변 게이트 스택들(PGS) 사이의 간격)에 따라, 다양한 형태로 형성될 수 있다.
몇몇 실시예들에 따르면, 도 6e에 도시된 바와 같이, 하부 절연막(ILD1)의 서로 인접하는 돌출부들(ILD1a)에 대응하는 제1 돌출부들(20a)이 합쳐져 하나의 제1 돌출부(20a)를 형성할 수 있다. 이러한 경우, 하나의 제1 돌출부(20a)가 하부 절연막(ILD1)의 복수의 돌출부들(ILD1a)에 수직적으로 중첩될 수 있다.
다른 실시예들에 따르면, 도 7a에 도시된 바와 같이, 하부 절연막(ILD1)의 돌출부들(ILD1a)에 대응하는 제1 돌출부들(20a)이 개별적으로(separately) 형성될 수 있다. 이러한 경우, 제1 돌출부들(20a)과 하부 절연막(ILD1)의 돌출부들(ILD1a)은 일대일로 수직적으로 중첩될 수 있다.
매립 절연막(20)은 하부 희생 패턴들(LP) 및 상부 희생 패턴들(UP)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 매립 절연막(20)은 실리콘 산화물을 포함할 수 있다. 매립 절연막(20)은 하부 절연막(ILD1)을 형성하는데 이용된 증착 공정(예를 들어, HDP CVD)보다 빠른 증착 속도를 갖는 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 매립 절연막(20)은 PE CVD 공정을 이용하여 형성된 TEOS를 포함할 수 있다. 이에 따라, 매립 절연막(20)은 하부 절연막(ILD1)보다 낮은 밀도를 가질 수 있다.
도 3, 도 6f, 도 7b, 및 도 8b를 참조하면, 매립 절연막(20)의 제2 돌출부들(20b)이 부분적으로 제거될 수 있다. 매립 절연막(20)의 제2 돌출부들(20b)을 부분적으로 제거하는 것은 매립 절연막(20) 상에 셀 어레이 영역들(CAR)을 노출시키는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 매립 절연막(20)의 제2 돌출부들(20b)을 식각(예를 들어, 이방성 식각)하는 것을 포함할 수 있다. 이에 따라, 셀 어레이 영역들(CAR) 상에서 매립 절연막(20)의 두께가 감소될 수 있다. 상기 제거 공정이 수행된 후 매립 절연막(20)의 제2 돌출부들(20b)의 일부(20c)가 잔류할 수 있다. 몇몇 실시예들에 따르면, 상기 제거 공정은 생략될 수 있다.
도 3, 도 6g, 및 도 7c를 참조하면, 제1 평탄화 공정이 수행되어 매립 절연막(20)의 제1 돌출부들(20a) 및 잔류 제2 돌출부들(20c)이 제거될 수 있다. 상기 제1 평탄화 공정은 식각 정지 패턴들(ES)이 노출되지 않도록 수행될 수 있다. 이에 따라, 상기 제1 평탄화 공정이 수행된 후 매립 절연막(20)의 상면의 레벨은 식각 정지 패턴들(ES)의 상면들의 레벨보다 높을 수 있다. 상기 제1 평탄화 공정은, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing; 이하 CMP) 공정을 이용하여 수행될 수 있다. 몇몇 실시예들에 따르면, 상기 제1 평탄화 공정은 생략될 수 있다.
도 3 및 도 6h를 참조하면, 식각 정지 패턴들(ES)이 노출되도록 제2 평탄화 공정이 수행될 수 있다. 상기 제2 평탄화 공정은 로우 디싱(low dishinig) CMP 공정을 이용하여 수행될 수 있다. 상기 제2 평탄화 공정이 수행된 후의 매립 절연막(20)은 상부 절연막(ILD2)으로 정의될 수 있다.
상기 로우 디싱 CMP 공정에 사용되는 연마 슬러리는 연마 입자들(예를 들어, CeO2 나도 입자들), 상기 연마 입자들보다 작은 크기를 갖는 디싱 방지제, 및 탈이온수(deionized water)를 포함할 수 있다. 상기 디싱 방지제는 유기 물질(예를 들어, 유기 고분자)일 수 있다. 상기 로우 디싱 CMP 공정 중에, 식각 정지 패턴들(ES)은 제1 극성(예를 들어, 양성)으로 대전될 수 있으며, 매립 절연막(20)(혹은, 상부 절연막(ILD2))은 제1 극성과 다른 제2 극성(예를 들어, 음성)으로 대전될 수 있다. 또한, 상기 로우 디싱 CMP 공정 중에, 상기 연마 입자들 및 디싱 방지제는 제1 극성(예를 들어, 양성)으로 대전될 수 있다. 식각 정지 패턴들(ES)과 상기 연마 입자들은 동일한 극성으로 대전되고 매립 절연막(20)와 상기 연마 입자들은 서로 다른 극성으로 대전되기 때문에, 식각 정지 패턴들(ES)이 노출되면 상기 연마 입자들이 매립 절연막(20) 상으로 집중되어 매립 절연막(20)이 과도하게 제거되는 문제점이 발생할 수 있다. 하지만, 본 발명의 실시예들에 따른 로우 디싱 CMP 공정에 의하면, 식각 정지 패턴들(ES)이 노출되면, 상기 연마 입자들과 동일한 극성으로 대전되고 상기 연마 입자들보다 작은 크기를 갖는 디싱 방지제가 상기 연마 입자들보다 우선하여 매립 절연막(20) 상으로 집중될 수 있다. 매립 절연막(20) 상으로 집중된 디싱 방지제는 매립 절연막(20)을 보호하고 척력을 통해 상기 연마 입자들이 매립 절연막(20) 상에 집중되는 것을 억제함으로써, 매립 절연막(20)이 과도하게 제거되는 것을 방지할 수 있다.
상기 제2 평탄화 공정이 수행된 후, 상부 절연막(ILD2)의 오목하게 리세스된 상면을 가질 수 있다. 하지만, 상기 제2 평탄화 공정은 상술한 바와 같은 로우 디싱 CMP 공정을 이용하여 수행될 수 있기 때문에, 상부 절연막(ILD2)의 상면의 리세스된 깊이는 얕을 수 있다. 일 예로, 상부 절연막(ILD2)의 상면의 리세스된 깊이는 식각 정지 패턴들(ES)의 두께보다 작을 수 있다. 다른 예로, 상부 절연막(ILD2)의 상면의 최하부의 레벨은 식각 정지 패턴들(ES)의 상면들의 레벨보다 높을 수 있다.
도 3 및 도 6i를 참조하면, 식각 정지 패턴들(ES)이 제거될 수 있다. 식각 정지 패턴들(ES)은 식각 정지 패턴들(ES)에 대하여 식각 선택성을 갖는 습식 식각 공정을 통해 제거될 수 있다. 예를 들어, 식각 정지 패턴들(ES)은 인산(phosphoric acid)을 포함하는 식각액을 이용한 습식 식각 공정을 통해 제거될 수 있다. 식각 정지 패턴들(ES)이 제거됨에 따라, 상부 절연막(ILD2)은 몰드 구조체(MS) 상으로 돌출된 부분(ILD2a)을 가질 수 있다.
도 3 및 도 6j를 참조하면, 상부 절연막(ILD2)의 돌출된 부분(ILD2a)가 적어도 부분적으로 제거될 수 있다. 상부 절연막(ILD2)의 돌출된 부분(ILD2a)을 적어도 부분적으로 제거하는 것은 제3 평탄화 공정을 이용하여 수행될 수 있다. 이에 따라, 상부 절연막(ILD2)은 실질적으로 평탄한 상면을 가질 수 있다.
도 3, 도 6k, 및 도 8c를 참조하면, 몰드 구조체들(MS)의 각각의 상부 내에 제1 방향(D1)으로 연장되는 분리 절연막(130)이 형성될 수 있다. 분리 절연막(130)을 형성하는 것은 몰드 구조체들(MS)의 각각에 포함된 최상층의 상부 희생 패턴(UP) 및 그 바로 아래의 상부 희생 패턴(UP)을 제2 방향(D2)으로 분리시키는 제1 분리 트렌치(MS_T1)을 형성하는 것, 및 제1 분리 트렌치(MS_T1)을 채우는 분리 절연막(130)을 형성하는 것을 포함할 수 있다.
몰드 구조체들(MS), 분리 절연막(130), 및 상부 절연막(ILD2)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 몇몇 실시예들에서, 제1 층간 절연막(140)을 형성하는 공정은 생략될 수 있다.
셀 어레이 영역들(CAR) 상에 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)의 각각은 제1 층간 절연막(140), 몰드 구조체(MS), 하부 절연막(ILD1), 하부 희생 패턴(LP), 및 버퍼 절연막(105)을 차례로 관통할 수 있다. 수직 구조체들(VS)의 각각은 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 매립 절연 패턴(VI), 수직 절연 패턴(VP), 및 도전 패드(CP)를 포함할 수 있다. 수직 구조체들(VS)은 도 3, 도 4a 내지 도 4c, 및 도 5를 참조하여 상술한 바와 실질적으로 동일할 수 있으며, 이에 대한 구체적인 설명의 생략한다.
나아가, 연결 영역들(CNR) 상에, 수직 구조체들(VS)과 실질적으로 동일한 구조를 갖는 더미 수직 구조체들(DVS)이 형성될 수 있다. 더미 수직 구조체들(DVS)은 상부 희생 패턴들(UP) 및 하부 희생 패턴(LP)의 단부들을 관통할 수 있다.
도 3 및 도 8d을 참조하면, 제1 층간 절연막(140), 몰드 구조체들(MS), 상부 절연막(ILD2), 하부 절연막(ILD1), 하부 희생 패턴들(LP), 및 버퍼 절연막(105)을 패터닝하여 제1 방향(D1)으로 연장되는 라인 형태의 제2 분리 트렌치들(MS_T2)이 형성될 수 있다. 제2 분리 트렌치들(MS_T2)의 각각에 의해 기판(100)의 상면이 노출될 수 있다. 제2 분리 트렌치들(MS_T2)은 몰드 구조체들(MS)의 각각을 제2 방향으로 이격하는 몰드 구조체 세그먼트들(MSs)로 나눌 수 있고, 하부 희생 패턴들(LP)의 각각을 제2 방향으로 이격하는 하부 희생 패턴 세그먼트들(LPs)로 나눌 수 있다.
도 3, 도 6l, 및 도 8e를 참조하면, 제2 분리 트렌치들(MS_T2)에 의해 노출된 하부 희생 패턴들(LP) 및 상부 희생 패턴들(UP)이 제거될 수 있다. 하부 희생 패턴들(LP)이 제거된 영역들은 하부 갭 영역들(GRa)로 정의될 수 있고, 상부 희생 패턴들(UP)이 제거된 영역들은 상부 갭 영역들(GRb)로 정의될 수 있다. 하부 희생 패턴들(LP) 및 상부 희생 패턴들(UP)을 제거하는 것은 기판(100), 버퍼 절연막(105), 하부 절연막(ILD1), 상부 절연막(ILD2), 절연 패턴들(120), 및 수직 구조체들(VS)에 대하여 식각 선택성을 갖는 습식 식각 공정을 이용하여 수행될 수 있다. 버퍼 절연막(105), 하부 절연막(ILD1), 상부 절연막(ILD2), 및 절연 패턴들(120)이 실리콘 산화물을 포함하고 하부 희생 패턴들(LP) 및 상부 희생 패턴들(UP)이 실리콘 질화물을 포함하는 경우, 상기 습식 식각 공정은 인산을 포함하는 식각액을 이용하여 수행될 수 있다.
상부 갭 영역들(GRb)은 제2 분리 트렌치들(MS_T2)로부터 절연 패턴들(120) 사이로 수평적으로 연장될 수 있으며, 수직 구조체(VS)의 측벽을 부분적으로 노출시킬 수 있다.
하부 갭 영역들(GRa)은 제2 분리 트렌치들(MS_T2)로부터 버퍼 절연막(105)과 하부 절연막(ILD1) 사이로 연장될 수 있으며, 하부 반도체 패턴(LSP)의 측벽을 부분적으로 노출시킬 수 있다.
하부 갭 영역들(GRa)에 의해 노출된 하부 반도체 패턴(LSP)의 측벽 상에 게이트 절연막(GOX)이 형성될 수 있다. 게이트 절연막(GOX)은, 예를 들어, 하부 갭 영역들(GRa)에 의해 노출된 하부 반도체 패턴(LSP)을 부분적으로 열산화시킴으로써 형성될 수 있다.
도 3, 도 6m, 및 도 8f를 참조하면, 하부 갭 영역들(GRa)의 각각의 내벽을 컨포말하게 덮는 하부 수평 절연 패턴(112a)이 형성될 수 있고, 상부 갭 영역들(GRb)의 각각의 내벽을 컨포말하게 덮는 상부 수평 절연 패턴(112b)이 형성될 수 있다. 또한, 하부 갭 영역들(GRa)의 각각 내에 하부 도전 패턴(110a)이 형성될 수 있고, 상부 갭 영역들(GRb)의 각각 내에 상부 도전 패턴(110b)이 형성될 수 있다. 이에 따라, 하부 절연막(ILD1) 상에, 교대로 그리고 반복적으로 적층된 상부 도전 패턴들(110b) 및 절연 패턴들(120)을 포함하는 적층 구조체들(ST)이 형성될 수 있다.
하부 및 상부 수평 절연 패턴들(112a, 112b) 및 하부 및 상부 도전 패턴들(110a, 110b)를 형성하는 것은 갭 영역들(GRa, GRb)의 내벽을 컨포말하게 덮는 절연막(미도시)을 형성하는 것, 갭 영역들(GRa, GRb)을 채우는 도전막(미도시)을 형성하는 것, 및 갭 영역들(GRa, GRb) 외부에 형성된 상기 절연막 부분 및 상기 도전막 부분을 제거하는 것을 포함할 수 있다.
제2 분리 트렌치들(MS_T2)에 의해 노출된 기판(100) 내에 공통 소스 영역들(CSR)이 형성될 수 있다. 공통 소스 영역들(CSR)을 형성하는 것은 제2 분리 트렌치들(MS_T2)에 의해 노출된 기판(100)에 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물을 도핑하는 것을 포함할 수 있다.
도 3, 도 6n, 및 도 8g를 참조하면, 제2 분리 트렌치들(MS_T2) 내에 공통 소스 영역들(CSR)에 접속되는 공통 소스 플러그들(CSP)이 형성될 수 있다. 또한, 공통 소스 플러그들(CSP)과 적층 구조체들(ST) 사이에 절연 스페이서들(SP)이 형성될 수 있다.
제1 층간 절연막(140)을 덮는 제2 층간 절연막(142)이 형성될 수 있다. 2 층간 절연막(142)은 수직 구조체들(VS) 및 공통 소스 플러그들(CSP)을 덮을 수 있다.
기판(100) 상에 콘택 플러그들(PLG), 셀 콘택 플러그들(CPLG), 및 주변 콘택 플러그들(PPLG)이 형성될 수 있다. 콘택 플러그들(PLG), 셀 콘택 플러그들(CPLG), 및 주변 콘택 플러그들(PPLG)은 도 3, 도 4a 내지 도 4c를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
제2 층간 절연막(142) 상에 서브 비트 라인들(SBL), 연결 배선들(CL), 및 주변 회로 배선들(PCL)이 형성될 수 있다. 서브 비트 라인들(SBL), 연결 배선들(CL), 및 주변 회로 배선들(PCL)은 도 3, 도 4a 내지 도 4c를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
도 3, 도 4a 내지 도 4c, 및 도 5를 다시 참조하면, 제2 층간 절연막(142) 상에 제3 층간 절연막(144)이 형성될 수 있다. 제3 층간 절연막(144)은 서브 비트 라인들(SBL), 연결 배선들(CL), 및 주변 회로 배선들(PCL)을 덮을 수 있다.
제3 층간 절연막(144) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 적층 구조체들(ST)을 가로질러 제2 방향(D2)으로 연장될 수 있으며, 비트라인 콘택 플러그(BPLG)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의하면, 별도의 평탄화 공정이 수행되지 않은 하부 절연막(ILD1) 상에 적층 구조체들(ST) 및 수직 구조체들(CS)이 형성될 수 있다. 이에 따라, 하부 절연막(ILD1)의 상부는 평탄화 공정에 의해 발생할 수 있는 스크래치와 같은 결함을 갖지 않을 수 있다. 이에 따라, 반도체 장치의 신뢰성이 향상될 수 있다.
나아가, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 의하면, 하부 절연막(ILD1)에 대한 평탄화 공정이 생략됨에 따라 공정이 단순화될 수 있다. 이에 따라, 반도체 장치의 제조 비용이 절감될 수 있다.
도 9a 내지 도 9d는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 9a 내지 도 9d는 도 3의 I-I'선에 해당하는 단면도들이다. 도 9a 내지 도 9d는, 6a 내지 도 6e를 참조하여 설명한 제조 공정 이후의 공정에 해당한다.
도 3 및 도 9a를 참조하면, 매립 절연막(20)을 덮는 식각 정지막(30)이 형성될 수 있다. 식각 정지막(30)은 매립 절연막(20)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 정지막(30)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 3 및 도 9b를 참조하면, 제1 평탄화 공정이 수행되어 매립 절연막(20)의 제2 돌출부들(20b)의 상부들이 부분적으로 제거될 수 있다. 상기 제1 평탄화 공정은 매립 절연막(20)보다 식각 정지막(30)에 대하여 높은 식각 속도를 갖는 CMP 공정을 이용하여 수행될 수 있다. 상기 제1 평탄화 공정이 수행된 후, 셀 어레이 영역들(CAR) 상에서 매립 절연막(20)이 노출될 수 있다.
도 3 및 도 9c를 참조하면, 제2 평탄화 공정이 수행되어 매립 절연막(20)의 제2 돌출부들(20b)이 적어도 부분적으로 제거될 수 있다. 상기 제2 평탄화 공정은 식각 정지막(30)보다 매립 절연막(20)에 대하여 높은 식각 속도를 갖는 CMP 공정을 이용하여 수행될 수 있다. 상기 제2 평탄화 공정이 수행된 후, 매립 절연막(20)의 제2 돌출부들(20b)의 일부(20c)가 잔류할 수 있다.
도 3 및 도 9d를 참조하면, 식각 정지막(30)이 제거될 수 있다. 식각 정지막(30)은 식각 정지막(30)에 대하여 식각 선택성을 갖는 습식 식각 공정을 통해 제거될 수 있다. 예를 들어, 식각 정지막(30)은 인산을 포함하는 식각액을 이용한 습식 식각 공정을 통해 제거될 수 있다. 식각 정지막(30)이 제거됨에 따라, 매립 절연막(20)의 제1 돌출부들(20a)이 노출될 수 있다.
이어서, 도 6h 내지 6n, 및 도 4a을 참조하여 설명한 공정들과 실질적으로 동일한 공정들이 수행될 수 있다. 이러한 실시예들에서, 상기 로우 디싱 CMP 공정에 의해 제1 돌출부들(20a)이 제거될 수 있다.
도 10a 내지 도 10e는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 10a 내지 도 10e는 도 3의 I-I'선에 해당하는 단면도들이다. 도 10a 내지 도 10e는 6a 내지 도 6d를 참조하여 설명한 제조 공정 이후의 공정에 해당한다.
도 3 및 도 10a를 참조하면, 도 6d의 식각 정지 패턴들(ES)은 제1 식각 정지 패턴들(ES1)로, 도 6d의 추가 절연 패턴들(AI)은 제1 추가 절연 패턴들(AI1)로 명명될 수 있다.
제1 추가 절연 패턴들(AI1) 상에, 제2 식각 정지 패턴들(ES2) 및 제2 추가 절연 패턴들(AI2)이 차례로 형성될 수 있다. 제2 식각 정지 패턴들(ES2)은 후술할 매립 절연막(20)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 정지 패턴들(ES)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 제2 추가 절연 패턴들(AI2)은 실리콘 산화물을 포함할 수 있다.
도 3 및 도 10b를 참조하면, 몰드 구조체(MS)가 형성된 기판(100)의 전면에 매립 절연막(20)이 형성될 수 있다. 매립 절연막(20)은 도 6e를 참조하여 설명한 매립 절연막(20)과 실질적으로 동일할 수 있으며, 이에 대한 구체적인 설명은 생략한다.
매립 절연막(20)을 덮는 식각 정지막(30)이 형성될 수 있다. 식각 정지막(30)은 매립 절연막(20)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 정지막(30)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 3 및 도 10c를 참조하면, 매립 절연막(20)의 제2 돌출부들(20b)이 부분적으로 제거될 수 있다. 매립 절연막(20)의 제2 돌출부들(20b)을 부분적으로 제거하는 것은 식각 정지막(30) 상에 셀 어레이 영역들(CAR)을 노출시키는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 식각 정지막(30) 및 매립 절연막(20)의 제1 돌출부들(20a)을 차례로 식각(예를 들어, 이방성 식각)하는 것을 포함할 수 있다. 이에 따라, 셀 어레이 영역들(CAR) 상에서 매립 절연막(20)의 두께가 감소될 수 있다. 상기 제거 공정이 수행된 후 매립 절연막(20)의 제2 돌출부들(20b)의 일부(20c)가 잔류할 수 있다.
도 3 및 도 10d를 참조하면, 제1 평탄화 공정이 수행되어 매립 절연막(20)의 잔류 제2 돌출부들(20c)이 적어도 부분적으로 제거될 수 있다. 상기 제1 평탄화 공정은 제2 식각 정지 패턴들(ES2)이 노출될 때까지 수행될 수 있다. 상기 제1 평탄화 공정은 식각 정지막(30)보다 매립 절연막(20)에 대하여 높은 식각 속도를 갖는 CMP 공정을 이용하여 수행될 수 있다. 이에 따라, 매립 절연막(20)의 제1 돌출부들(20a)를 덮는 식각 정지막(30) 부분 및 매립 절연막(20)의 제1 돌출부들(20a)은 상기 제1 평탄화 공정에 의하여 제거되지 않을 수 있다.
도 3 및 도 10e를 참조하면, 식각 정지막(30) 및 제2 식각 정지 패턴들(ES2)이 제거될 수 있다. 식각 정지막(30) 및 제2 식각 정지 패턴들(ES2)은 식각 정지막(30) 및 제2 식각 정지 패턴들(ES2)에 대하여 식각 선택성을 갖는 습식 식각 공정을 통해 제거될 수 있다. 예를 들어, 식각 정지막(30) 및 제2 식각 정지 패턴들(ES2)은 인산을 포함하는 식각액을 이용한 습식 식각 공정을 통해 제거될 수 있다. 식각 정지막(30)이 제거됨에 따라, 매립 절연막(20)의 제1 돌출부들(20a)이 노출될 수 있다.
이어서, 도 6h 내지 6n, 및 도 4a을 참조하여 설명한 공정들과 실질적으로 동일한 공정들이 수행될 수 있다. 이러한 실시예들에서, 상기 로우 디싱 CMP 공정에 의해 제1 돌출부들(20a)이 제거될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판;
    상기 주변 회로 영역 상의 주변 구조체;
    상기 주변 회로 영역 및 상기 셀 어레이 영역을 덮는 하부 절연막, 상기 주변 회로 영역 상의 상기 하부 절연막은 평탄부 및 상기 평탄부로부터 돌출된 돌출부를 갖는 것; 및
    상기 셀 어레이 영역 상의 상기 하부 절연막 상에 배치되는 적층 구조체를 포함하되,
    상기 적층 구조체는 교대로 그리고 반복적으로 적층된 상부 도전 패턴들 및 절연 패턴들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 하부 절연막의 돌출부는 상기 주변 구조체와 수직적으로 중첩되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 하부 절연막의 두께는 상기 절연 패턴들의 각각의 두께보다 3배 이상 큰 반도체 장치.
  4. 제1 항에 있어서,
    상기 하부 절연막의 두께는 상기 상부 도전 패턴들의 각각의 두께보다 큰 반도체 장치.
  5. 제1 항에 있어서,
    상기 셀 어레이 영역 상의 상기 하부 절연막의 두께와 상기 돌출부의 두께는 실질적으로 동일한 반도체 장치.
  6. 제1 항에 있어서,
    상기 평탄부의 두께와 상기 돌출부의 두께는 실질적으로 동일한 반도체 장치.
  7. 제1 항에 있어서,
    상기 돌출부의 상면의 레벨은 상기 적층 구조체의 최하층의 상기 절연 패턴의 상면의 레벨보다 높은 반도체 장치.
  8. 제1 항에 있어서,
    상기 주변 회로 영역 상의 상기 하부 절연막과 상기 주변 구조체 사이의 더미 희생 패턴을 더 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 셀 어레이 영역 상의 상기 하부 절연막과 상기 기판 사이의 하부 도전 패턴을 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 더미 희생 패턴은 상기 평탄부와 상기 기판 사이로 연장되는 연장부를 포함하되,
    상기 연장부와 상기 하부 도전 패턴은 동일한 레벨에 위치하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 하부 절연막 바로 위의 상부 절연막을 더 포함하되,
    상기 상부 절연막은 평탄한 상면을 갖는 반도체 장치.
  12. 제11 항에 있어서,
    상기 하부 절연막 및 상기 상부 절연막은 실리콘 산화물을 포함하되,
    상기 상부 절연막의 밀도는 상기 하부 절연막의 밀도보다 작은 반도체 장치.
  13. 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것;
    상기 주변 회로 영역 상에 주변 구조체를 형성하는 것;
    상기 주변 구조체 및 상기 셀 어레이 영역을 덮는 하부 절연막을 형성하되, 상기 하부 절연막은 상기 주변 구조체 상에서 하부 돌출부를 갖는 것;
    상기 셀 어레이 영역 상의 상기 하부 절연막 상에, 교대로 그리고 반복적으로 적층된 상부 희생 패턴들 및 절연 패턴들을 포함하는 몰드 구조체를 형성하는 것;
    상기 몰드 구조체 상에 식각 정지 패턴을 형성하는 것;
    상기 하부 돌출부, 상기 몰드 구조체, 및 상기 식각 정지 패턴을 덮는 상부 절연막을 형성하는 것; 및
    상부 절연막을 부분적으로 제거하여 상기 식각 정지 패턴을 노출시키는 것을 포함하는 반도체 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 상부 절연막은 상기 하부 절연막 바로 위에 형성되는 반도체 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 하부 돌출부의 상면의 레벨은 상기 몰드 구조체의 최하층의 상기 절연 패턴의 상면의 레벨보다 높은 반도체 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 하부 절연막을 형성하기 전에, 상기 주변 구조체 및 상기 셀 어레이 영역을 덮는 하부 희생막을 형성하는 것; 및
    상기 하부 희생막을 패터닝하여, 상기 주변 구조체를 덮는 더미 희생 패턴 및 상기 셀 어레이 영역 상의 하부 희생 패턴을 형성하는 것을 더 포함하되,
    상기 하부 절연막은 상기 더미 희생 패턴 및 상기 하부 희생 패턴을 덮도록 형성되는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 하부 희생 패턴 및 상기 상부 희생 패턴들을 도전 패턴들로 대체하는 것을 더 포함하는 반도체 장치의 제조 방법.
  18. 제13 항에 있어서,
    상기 상부 절연막을 부분적으로 제거하는 것은 상기 식각 정지 패턴이 노출될 때까지 로우 디싱 화학적 기계적 연마 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 로우 디싱 화학적 기계적 연마 공정에 사용되는 연마 슬러리는 연마 입자, 및 상기 연마 입자보다 작은 크기를 갖는 디싱 방지제를 포함하되,
    상기 로우 디싱 화학적 기계적 연마 공정 중에, 상기 연마 입자 및 상기 디싱 방지제는 동일한 극성으로 대전되는 반도체 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 상부 절연막은 상기 하부 돌출부에 수직적으로 중첩되는 제1 상부 돌출부 및 상기 몰드 구조체에 수직적으로 중첩되는 제2 상부 돌출부를 갖도록 형성되는 반도체 장치의 제조 방법.
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