KR20190005574A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 메모리 셀들을 포함하는 제1 영역 및 제1 영역의 메모리 셀들의 구동을 위한 트랜지스터들을 포함하는 제2 영역을 갖는 기판, 및 기판 내에 배치되어 기판의 활성 영역을 정의하는 소자 분리 영역들을 포함하고, 활성 영역은, 제1 영역을 둘러싸도록 배치되는 제1 가드 활성 영역, 제2 영역의 일부를 둘러싸도록 배치되는 제2 가드 활성 영역, 및 제1 가드 활성 영역과 제2 가드 활성 영역의 사이에 배치되는 적어도 하나의 더미 활성 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
전자 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 전자 장치 내의 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 반도체 장치를 이루는 패턴들이 소형화되고 있으며, 이에 따라 제조 공정에서의 불량 발생 방지가 중요해지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 메모리 셀들을 포함하는 제1 영역 및 상기 제1 영역의 상기 메모리 셀들의 구동을 위한 트랜지스터들을 포함하는 제2 영역을 갖는 기판, 및 상기 기판 내에 배치되어 상기 기판의 활성 영역을 정의하는 소자 분리 영역들을 포함하고, 상기 활성 영역은, 상기 제1 영역을 둘러싸도록 배치되는 제1 가드 활성 영역, 상기 제2 영역의 일부를 둘러싸도록 배치되는 제2 가드 활성 영역, 및 상기 제1 가드 활성 영역과 상기 제2 가드 활성 영역의 사이에 배치되는 적어도 하나의 더미 활성 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 메모리 셀들이 배치되는 셀 활성 영역을 포함하는 제1 영역 및 상기 제1 영역의 적어도 일 측에 배치되는 제2 영역을 갖는 기판을 포함하고, 상기 제2 영역은, 상기 제1 영역과 상기 제2 영역의 경계선을 따라 일 방향으로 연장되는 적어도 하나의 더미 활성 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직한 제1 방향에서 서로 이격되어 적층되며, 상기 제1 방향에 수직한 제2 방향을 향하여 서로 다른 길이로 연장되는 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판 내에서 상기 게이트 전극 구조물을 둘러싸도록 배치되는 가드 활성 영역, 및 상기 가드 활성 영역의 상기 제2 방향을 따른 적어도 일 측에서, 상기 가드 활성 영역과 평행하게 연장되도록 상기 기판 내에 배치되는 적어도 하나의 더미 활성 영역을 포함할 수 있다.
메모리 셀 영역의 에지 주변에 더미 활성 영역을 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 배치도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 9a 내지 도 9i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 제어 로직(30)을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
제어 로직(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 회로(36)의 제어에 응답하여 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WLs)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BLs)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
제어 회로(36)는 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 배치도이다.
도 2를 참조하면, 반도체 장치(10)는 메모리 셀 영역(CELL) 및 주변 회로 영역을 이루는 로우 디코더 영역(DEC), 페이지 버퍼 영역(PB) 및 기타 회로 영역(PERI)을 포함할 수 있다.
메모리 셀 영역(CELL)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)가 배치되는 영역이고, 로우 디코더 영역(DEC)은 도 1의 로우 디코더(32), 페이지 버퍼 영역(PB)은 도 1의 페이지 버퍼(34), 기타 회로 영역(PERI)은 도 1의 제어 회로(36)를 포함하는 그 밖의 회로들이 배치되는 영역일 수 있다. 다만, 도 2에 도시된 각 영역들의 배치 관계는 예시적인 것으로, 각 영역들의 배치는 이에 한정되지는 않는다.
메모리 셀 영역(CELL)의 일 방향, 예를 들어 x 방향에서의 적어도 일 측에는 로우 디코더 영역(DEC)이 배치될 수 있으며, 일 방향, 예를 들어 y 방향에서의 적어도 일 측에는 페이지 버퍼 영역(PB)이 배치될 수 있다. 이에 따라, 워드 라인들(WLs)(도 1 참조)은 메모리 셀 영역(CELL)에서 로우 디코더 영역(DEC)을 향하여 x 방향으로 연장되고, 비트 라인들(BLs)(도 1 참조)은 메모리 셀 영역(CELL)에서 페이지 버퍼 영역(PB)을 향하여 y 방향으로 연장될 수 있다.
기타 회로 영역(PERI)은 메모리 셀 영역(CELL), 로우 디코더 영역(DEC) 및 페이지 버퍼 영역(PB)의 주위에 배치될 수 있으며, 입출력 회로(I/O), 고전압 발생 회로, 테스트용 회로 등이 배치될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 3은 도 2의 "A" 영역에 대응되는 영역을 도시한다. 도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 4에서는 도 3의 절단선 Ⅳ-Ⅳ'를 따른 단면을 도시한다.
도 3 및 도 4를 참조하면, 반도체 장치(100)는, 제1 영역인 메모리 셀 영역(CELL) 및 제2 영역인 주변 회로 영역(CKT)을 갖는 기판(101), 및 주변 회로 영역(CKT)에서 기판(101) 내에 배치되어 기판(101)의 활성 영역을 정의하는 소자 분리 영역들(120)을 포함할 수 있다. 메모리 셀 영역(CELL)은 도 2에 도시된 메모리 셀 영역(CELL)과 동일한 영역을 의미할 수 있고, 주변 회로 영역(CKT)은 도 2에 도시된 로우 디코더 영역(DEC), 페이지 버퍼 영역(PB) 및 기타 회로 영역(PERI)을 포함하는 영역을 의미할 수 있다. 도 3 및 도 4에서는 메모리 셀 영역(CELL)의 에지 영역인, 메모리 셀 영역(CELL)의 일 코너에서 메모리 셀 영역(CELL)과 주변 회로 영역(CKT)의 경계를 포함하는 영역이 도시된다. 설명의 편의를 위하여, 메모리 셀 영역(CELL)과 주변 회로 영역(CKT)의 경계를 셀 활성 영역(CACT)의 경계를 따라 구분한다.
반도체 장치(100)의 활성 영역은, 메모리 셀 영역(CELL)에 배치되는 셀 활성 영역(CACT), 주변 회로 영역(CKT)에 배치되는 제1 및 제2 가드 활성 영역(GB1, GB2), 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3), 회로 활성 영역(PACT) 및 그 외의 제1 내지 제3 활성 영역들(110a, 110b, 110c)을 포함할 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 반도체 장치 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 도 3 및 도 4에서는, 반도체 장치(100)의 기판(101)의 구성만을 도시하였다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
소자 분리 영역(120)은 절연 물질로 이루어질 수 있다. 소자 분리 영역(120)은 예를 들어, 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 소자 분리 영역(120)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다.
셀 활성 영역(CACT)은 도 2와 같은 메모리 셀 영역(CELL) 전체로 연장될 수 있으며, 메모리 셀 영역(CELL)이 하나의 셀 활성 영역(CACT)으로 이루어질 수 있다. 회로 활성 영역(PACT)은 주변 회로 영역(CKT)의 트랜지스터를 구성하는 활성 영역일 수 있다.
제1 및 제2 가드 활성 영역(GB1, GB2)은 일 방향, 예를 들어 x 방향에서 메모리 셀 영역(CELL)의 외측에 배치될 수 있다. 제1 가드 활성 영역(GB1)은 메모리 셀 영역(CELL)을 둘러싸도록 배치되고, 제2 가드 활성 영역(GB2)은 주변 회로 영역(CKT)의 일부를 둘러싸도록 배치될 수 있다. 예를 들어, 제1 가드 활성 영역(GB1)은 사각형 형상의 메모리 셀 영역(CELL) 전체에서 대하여, 메모리 셀 영역(CELL)로부터 소정 거리만큼 주변 회로 영역(CKT)으로 이격되어 메모리 셀 영역(CELL)을 둘러싸도록 배치될 수 있다. 제2 가드 활성 영역(GB2)은, 예를 들어, 도 2의 로우 디코더 영역(DEC)의 전부 또는 일부를 둘러싸도록 배치될 수 있다. 이에 따라, 제1 및 제2 가드 활성 영역(GB1, GB2) 각각은 사각 링 형상을 가질 수 있다. 즉, 메모리 셀 영역(CELL) 또는 로우 디코더 영역(DEC)의 적어도 일부를 둘러싸는 사각형의 띠 형상을 가질 수 있다.
제1 가드 활성 영역(GB1)은 제1 더미 활성 영역(DM1)을 제외하고, 메모리 셀 영역(CELL)에 가장 인접하게 배치되는 활성 영역일 수 있다. 제2 가드 활성 영역(GB2)은 제2 및 제3 더미 활성 영역(DM2, DM3)을 제외하고 제1 가드 활성 영역(GB1)에 가장 인접하게 배치되는 활성 영역일 수 있다. 제2 가드 활성 영역(GB2)은 적어도, x 방향에서 메모리 셀 영역(CELL)에 가장 인접하게 배치되는 트랜지스터를 둘러싸도록 배치될 수 있다.
도 4에 도시된 것과 같이, 메모리 셀 영역(CELL)은 제1 도전형의 불순물을 포함하는 제1 웰(PW), 및 제1 웰(PW)을 둘러싸도록 배치되며 제2 도전형의 불순물을 포함하는 제2 웰(DNW)의 일부를 포함할 수 있다. 상기 제1 도전형은 예를 들어, p 형일 수 있으며, 상기 제2 도전형은 n형일 수 있다. 이 경우, 기판(101)도 제1 도전형 불순물을 포함할 수 있으나, 불순물의 농도는 제1 웰(PW)의 불순물의 농도보다 낮을 수 있다. 제2 웰(DNW)은 제1 가드 활성 영역(GB1)을 포함할 수 있다. 예시적인 실시예에서, 제1 가드 활성 영역(GB1)에서 적어도 기판(101)의 상면에 인접한 영역은, 제2 웰(DNW)의 하부 영역보다 높은 농도로 불순물을 포함할 수도 있다. 주변 회로 영역(CKT)은 제2 도전형의 불순물을 포함하는 제3 웰(NW)을 포함할 수 있으며, 도시되지 않은 영역에 배치되며 제1 도전형의 불순물을 포함하는 웰들도 포함할 수 있다. 제2 가드 활성 영역(GB2)은 기판(101)과 동일한 도전형의 불순물을 포함할 수 있으며, 실시예에 따라 제2 가드 활성 영역(GB2)에서 적어도 기판(101)의 상면에 인접한 영역은, 기판(101)의 하부 영역보다 높은 농도로 불순물을 포함할 수도 있다. 본 실시예에서, 제1 및 제2 가드 활성 영역(GB1, GB2)은 서로 다른 도전형의 불순물을 포함할 수 있으나, 이에 한정되지는 않는다.
제1 웰(PW)도 가드 활성 영역을 포함할 수 있으며, 예시적인 실시예에서, 상기 가드 활성 영역은 메모리 셀 영역(CELL) 내에 배치되거나 제1 가드 활성 영역(GB1)과 메모리 셀 영역(CELL)의 경계 사이에 배치될 수도 있다. 예시적인 실시예에서, 상기 가드 활성 영역은 메모리 셀 영역(CELL)의 도시되지 않은 타 측 에지에 인접하게 배치될 수도 있다.
제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)은 일 방향, 예를 들어, y 방향으로 연장되는 라인 형상을 가질 수 있다. 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)은 메모리 셀 영역(CELL)과 주변 회로 영역(CKT)의 경계, 즉 셀 활성 영역(CACT)의 외측면으로부터 소정 거리 이격되어 상기 외측면을 따라 적어도 일 방향으로 연장될 수 있다. 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)은 x 방향에서 서로 이격되어 배치되며, y 방향으로 평행하게 연장될 수 있다.
제1 더미 활성 영역(DM1)은 x 방향에서 메모리 셀 영역(CELL)과 제1 가드 활성 영역(GB1)의 사이에 배치될 수 있으며, 제2 및 제3 더미 활성 영역(DM2, DM3)은 x 방향에서 제1 가드 활성 영역(GB1)과 제2 가드 활성 영역(GB2)의 사이에 배치될 수 있다. 제1 더미 활성 영역(DM1)은 도 3에 도시된 것과 같이, 제1 가드 활성 영역(GB1)으로 둘러싸인 영역 내에 일 단이 위치할 수 있으나 이에 한정되지는 않는다. 예시적인 실시예에서, 제1 더미 활성 영역(DM1)은 제1 가드 활성 영역(GB1)을 따라 절곡되어 메모리 셀 영역(CELL)의 하부에서 x 방향으로 연장될 수도 있다. 제2 및 제3 더미 활성 영역(DM2, DM3)은 제1 더미 활성 영역(DM1)보다 길게 연장될 수 있으나, 이에 한정되지는 않는다.
제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)의 폭(W1)은 예를 들어, 500 nm 내지 3 ㎛의 범위를 가질 수 있으며, 서로 동일할 수 있으나 이에 한정되지는 않는다. 셀 활성 영역(CACT)과 제1 가드 활성 영역(GB1) 사이의 거리(L1) 및 제1 가드 활성 영역(GB1)과 제2 가드 활성 영역(GB2) 사이의 거리(L2)는 예를 들어, 1 ㎛ 내지 7 ㎛의 범위를 가질 수 있다. 제1 더미 활성 영역(DM1)과 제1 가드 활성 영역(GB1) 사이의 거리(L3)는 3 ㎛보다 작을 수 있으며, 제3 더미 활성 영역(DM3)과 제2 가드 활성 영역(GB2) 사이의 거리(L4)도 3 ㎛보다 작을 수 있다. 본 발명에서는, 셀 활성 영역(CACT)과 제1 가드 활성 영역(GB1) 사이 및 제1 가드 활성 영역(GB1)과 제2 가드 활성 영역(GB2) 사이에 제1 내지 제3 더미 활성 영역들(DM1, DM2, DM3)을 배치함으로써, 사이에 배치되는 소자 분리 영역(120)의 x 방향에서의 길이(L3, L4)가 3 ㎛보다 작게 형성될 수 있다. 이를 위해, 예시적인 실시예들에서, 상기 거리들(L1, L2) 및 상기 폭(W1)에 따라, 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)의 개수는 다양하게 변경될 수 있다. 이와 같은 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)의 배치에 의해, 반도체 장치(100)의 제조 공정 중에, 소자 분리 영역(120)에 디싱(dishing)이 발생하는 것을 방지할 수 있으며, 제1 가드 활성 영역(GB1)과 제2 가드 활성 영역(GB2)의 에지가 손상되는 것을 방지할 수 있다. 이에 대해서는 하기에 도 9d를 참조하여 더욱 상세히 설명한다.
제1 내지 제3 활성 영역들(110a, 110b, 110c)은 주변 회로 영역(CKT)에서 제1 및 제2 가드 활성 영역(GB1, GB2)의 주위에 배치될 수 있다. 제1 내지 제3 활성 영역들(110a, 110b, 110c)도 더미 활성 영역에 해당할 수 있다. 제1 내지 제3 활성 영역들(110a, 110b, 110c)의 크기, 형상 및 배치는 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다. 도 5에서는 반도체 장치의 주요 구성만을 도시한다. 도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 6에서는 도 5의 절단선 Ⅵ-Ⅵ'를 따른 단면을 도시한다.
도 5 및 도 6을 참조하면, 반도체 장치(100a)는, 제1 영역인 메모리 셀 영역(CELL) 및 제2 영역인 주변 회로 영역(CKT)을 가지며 활성 영역들이 정의된 기판(101) 및 기판(101)의 활성 영역을 정의하는 소자 분리 영역들(120을 포함할 수 있다. 소자 분리 영역들(120) 및 상기 활성 영역은 도 3 및 도 4를 참조하여 상술한 반도체 장치(100)에서의 설명이 동일하게 적용될 수 있다.
메모리 셀 영역(CELL)에서, 반도체 장치(100a)는 기판(101) 상에 적층되어 게이트 전극 구조물을 이루는 게이트 전극들(131-138: 130), 게이트 전극들(130)을 관통하도록 배치되는 채널들(CH), 게이트 전극들(130)과 연결되는 게이트 콘택들(CT) 및 게이트 전극들(130)을 관통하며 x 방향으로 연장되는 분리 영역(194)을 더 포함할 수 있다.
게이트 전극들(130)은 채널들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 게이트 전극들(130)은 메모리 셀 영역(CELL)의 경계를 향해서 서로 다른 길이로 연장되어 계단 형상의 단차들을 이루는 콘택 영역들(CP)을 제공할 수 있다. 콘택 영역들(CP)에서 게이트 전극들(130)은 게이트 콘택들(CT)과 연결될 수 있으며, 이에 의해 게이트 전극들(130)이 상부의 배선 구조와 연결될 수 있다. 도 6에 도시된 것과 같이, 콘택 영역들(CP)에서 게이트 전극들(130)은 게이트 콘택들(CT)과 안정적으로 연결될 수 있도록 두께가 두꺼워지는 형태를 가질 수 있으나, 이에 한정되지는 않는다.
게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극들(130)은 도 1의 워드 라인들(WL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 이루며 연장될 수 있고, 워드 라인들(WL)은 x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 실시예에 따라, 최상부에 배치되는 스트링 선택 트랜지스터(SST) 및 최하부에 배치되는 접지 선택 트랜지스터(GST)의 게이트 전극(130)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(130)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 도핑되거나 도핑되지 않은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막을 더 포함할 수 있다.
복수의 층간 절연층들(140)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(140)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 x 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 형태로 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 채널들(CH) 내에는 채널 영역(152)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(152)은 내부의 채널 절연층(192)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(192)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(152)은 하부에서 에피택셜층(107)과 연결될 수 있다. 채널 영역(152)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. x 방향에서 일직선 상에 배치되는 채널들(CH)은 채널 패드(158)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인(BL)에 각각 연결될 수 있다. 또한, 채널들(CH) 중 일부는 비트 라인(BL)과 연결되지 않는 더미 채널일 수 있다.
제1 및 제2 게이트 유전층(154, 156)은 게이트 전극들(130)과 채널 영역(152)의 사이에 배치될 수 있다. 제1 및 제2 게이트 유전층(154, 156)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있으며, 제1 게이트 유전층(154)은 채널 영역(152)과 같이 기판(101)에 수직하게 연장되고, 제2 게이트 유전층(156)은 게이트 전극(130)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 게이트 유전층(154)은 상기 터널링층 및 전하 저장층을 포함할 수 있으며, 제2 게이트 유전층(156)은 블록킹층의 적어도 일부를 포함할 수 있으나, 실시예들에서 다양하게 변경될 수 있다. 또한, 예시적인 실시예들에서, 제1 게이트 유전층(154)이 상기 터널링층, 전하 저장층 및 블록킹층을 모두 포함할 수 있으며, 이 경우 제2 게이트 유전층(156)은 생략될 수 있다.
에피택셜층(107)은 채널들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상부면의 높이는 최하부의 게이트 전극(131)의 상면보다 높고 상부의 게이트 전극(132)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)에 의해 채널(CH)의 종횡비가 증가하여도 채널 영역(152)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다. 다만, 예시적인 실시예들에서, 에피택셜층(107)은 생략될 수도 있으며, 이 경우, 채널 영역(152)은 기판(101)과 직접 연결될 수 있다.
채널 패드들(158)은 채널들(CH)에서 채널 영역(152)의 상부에 배치될 수 있다. 채널 패드들(158)은 채널 절연층(192)의 상면을 덮고 채널 영역(152)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(158)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
분리 영역(194)은, 도 5에 도시된 것과 같이, 채널들(CH)의 사이에 소정 간격으로 배치되어 게이트 전극들(130) 및 층간 절연층들(140)을 관통하여 기판(101)과 연결될 수 있다. 분리 영역(194)은 x 방향으로 연장되는 라인 형상으로 배치될 수 있으며, 공통 소스 라인(CSL)을 포함할 수 있다.
주변 회로 영역(CKT)에서, 반도체 장치(100a)는 회로 활성 영역(PACT) 상에 배치되는 회로 게이트 전극(PG), 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3) 상에 배치되는 더미 게이트 전극(DG), 제1 내지 제3 활성 영역들(110a, 110b, 110c) 상에 배치되는 제1 내지 제3 게이트 영역들(160a, 160b, 160c), 및 제1 및 제2 가드 활성 영역(GB1, GB2) 및 회로 활성 영역(PACT)과 연결되는 제1 내지 제3 콘택 플러그들(MC1, MC2, MC3)을 더 포함할 수 있다.
회로 게이트 전극(PG)은 기판(101)의 제2 가드 활성 영역(GB2)으로 둘러싸인 영역 내에서 회로 활성 영역(PACT)과 교차되도록 배치될 수 있다. 회로 활성 영역(PACT) 및 회로 게이트 전극(PG)은 트랜지스터를 구성할 수 있다. 상기 트랜지스터는 메모리 셀 영역(CELL)의 경계와 가장 인접하게 배치되는 트랜지스터일 수 있다. 도 6에 도시된 것과 같이, 회로 게이트 전극(PG)은 기판(101) 상에 순차적으로 적층된 회로 게이트 절연층(162), 제1 내지 제3 회로 전극층(164, 166, 168)을 포함하는 게이트 적층 구조물(160)을 포함할 수 있다.
회로 게이트 절연층(162)은 실리콘 산화물(SiO2)과 같은 절연성 물질을 포함할 수 있다. 제1 내지 제3 회로 전극층(164, 166, 168)은 도전성 물질로 이루어질 수 있으며, 서로 다른 재료로 이루어지거나 서로 다른 공정 단계에서 형성될 수 있다. 예를 들어, 제1 및 제2 회로 전극층(164, 166)은 다결정 실리콘으로 이루어지고, 제3 회로 전극층(168)은 금속 또는 금속 실리사이드로 이루어질 수 있다. 다만, 제1 내지 제3 회로 전극층(164, 166, 168)의 구성은 이에 한정되지 않으며, 실시예들에서 층의 개수 및 재료 등이 다양하게 변경될 수 있다. 게이트 적층 구조물(160)의 양 측에는 스페이서층(170)이 배치될 수 있으며, 스페이서층(170)은 예를 들어, 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 게이트 적층 구조물(160)의 양 측에서 기판(101) 내에는 불순물 영역(108)이 형성될 수 있다. 불순물 영역(108)은 예를 들어, 제3 웰(NW)과 다른 제1 도전형 불순물을 포함하는 영역일 수 있으며, 상기 트랜지스터의 소스/드레인 영역으로 기능할 수 있다. 회로 활성 영역(PACT) 및 회로 게이트 전극(PG)에는 제3 콘택 플러그들(MC3)이 연결될 수 있다.
더미 게이트 전극들(DG)은 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3) 상에 배치될 수 있다. 더미 게이트 전극들(DG)은 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)의 패턴을 따른 형상으로 배치될 수 있으며, y 방향으로 연장되도록 배치될 수 있다. 따라서, 일부 더미 게이트 전극(DG)은 상기 게이트 전극 구조물이 배치된 메모리 셀 영역(CELL)의 경계와 제1 가드 활성 영역(GB1)의 사이에 배치될 수 있으며, 일부 더미 게이트 전극들(DG)은 제1 가드 활성 영역(GB1)과 제2 가드 활성 영역(GB2)의 사이에 배치될 수 있다. 더미 게이트 전극들(DG)의 폭(W2)은 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)의 폭(W1)보다 클 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 더미 게이트 전극들(DG)의 폭(W2)은 제1 내지 제3 더미 활성 영역(DM1, DM2, DM3)의 폭(W1)과 동일할 수도 있다. 더미 게이트 전극들(DG)도 게이트 적층 구조물(160)의 구조를 가질 수 있으며, 게이트 적층 구조물(160)의 양 측에 배치된 스페이서층(170)을 더 포함할 수 있다. 다만, 더미 게이트 전극들(DG)은 회로 게이트 전극(PG)과 달리, 콘택 플러그들과 연결되지 않을 수 있으며, 인접하여 불순물 영역(108)이 배치되지 않을 수 있다.
도 5에 도시된 것과 같이, 제1 내지 제3 게이트 영역들(160a, 160b, 160c)은 제1 내지 제3 활성 영역들(110a, 110b, 110c) 상에 배치될 수 있으며, 제1 내지 제3 활성 영역들(110a, 110b, 110c)보다 큰 폭을 가질 수 있다. 제1 내지 제3 게이트 영역들(160a, 160b, 160c)도 더미 게이트 전극(DG)과 같은 더미 게이트 전극일 수 있다. 제1 내지 제3 게이트 영역들(160a, 160b, 160c)은 게이트 적층 구조물(160)과 동일한 구조를 가질 수 있으며, 양 측벽에는 스페이서층(180)이 형성될 수 있다. 다만, 제1 내지 제3 게이트 영역들(160a, 160b, 160c)의 크기, 형상 및 배치는 실시예들에서 다양하게 변경될 수 있으며, 예시적인 실시예들에서, 제1 내지 제3 활성 영역들(110a, 110b, 110c)과 다른 형상을 가질 수도 있다.
제1 및 제2 콘택 플러그들(MC1, MC2)은 각각 제1 및 제2 가드 활성 영역(GB1, GB2)과 연결되도록 배치될 수 있다. 제1 및 제2 콘택 플러그들(MC1, MC2)이 연결되는 기판(101) 내에는 불순물을 포함하는 플러그 도핑 영역(105a, 105b)이 배치될 수 있다. 제1 콘택 플러그(MC1) 하부의 플러그 도핑 영역(105a)은 제2 웰(DNW)과 동일한 도전형의 불순물을 상대적으로 고농도로 포함할 수 있으며, 제2 콘택 플러그(MC2) 하부의 플러그 도핑 영역(105b)은 기판(101)과 동일한 도전형의 불순물을 상대적으로 고농도로 포함할 수 있다. 다만, 예시적인 실시예들에서, 플러그 도핑 영역(105a, 105b)은 생략될 수도 있다.
도 7 및 도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 7을 참조하면, 반도체 장치(100b)는, 도 3 및 도 5의 실시예에서와 달리, 복수개의 사각형 패턴을 포함하는 제1 및 제2 더미 활성 영역(DM1a, DM2a)을 포함할 수 있다. 본 실시예의 제1 및 제2 더미 활성 영역(DM1a, DM2a)은 y 방향을 따라 일 열로 배치되는 복수개의 사각형 패턴을 포함할 수 있다. 각각의 사각형 패턴은 정사각형 또는 직사각형일 수 있다. 제1 및 제2 더미 활성 영역(DM1a, DM2a)을 이루는 사각형 패턴의 y 방향으로의 길이(L5)는 실시예들에서 다양하게 변경될 수 있다. 예시적인 실시예들에서, 제1 및 제2 더미 활성 영역(DM1a, DM2a)은 서로 다른 길이를 갖는 사각형 패턴들을 포함할 수도 있다.
도 8을 참조하면, 반도체 장치(100c)는, 도 3, 도 5 및 도 7의 실시예들에서와 달리, 제1 더미 활성 영역(DM1, DM1a)을 포함하지 않을 수 있다. 즉, x 방향에서 셀 활성 영역(CACT)과 제1 가드 활성 영역(GB1) 사이에 더미 활성 영역이 배치되지 않을 수 있다. 이 경우, 셀 활성 영역(CACT)과 제1 가드 활성 영역(GB1) 사이의 거리(L1a)는, 예를 들어, 3 ㎛보다 작을 수 있으나, 이에 한정되지는 않는다. 본 실시예에서는, 제1 가드 활성 영역(GB1) 과 제2 가드 활성 영역(GB2)의 사이에 배치된 더미 활성 영역들(DM2, DM3)에 의해, 셀 활성 영역(CACT)과 회로 활성 영역(PACT)의 사이에서 활성 영역의 밀도가 증가되어, 셀 활성 영역(CACT)과 제1 가드 활성 영역(GB1) 사이에 더미 활성 영역이 배치되지 않더라도 상술한 디싱 현상이 발생하지 않을 수 있다. 예시적인 실시예에서, 제3 활성 영역(110c)도 생략될 수 있다.
도 9a 내지 도 9i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 9a 내지 도 9i에서는, 도 6에 도시된 영역에 대응되는 영역들이 도시된다.
도 9a를 참조하면, 기판(101)에 제1 내지 제3 웰(PW, DNW, NW)을 형성하고, 회로 게이트 절연층(162) 및 제1 회로 전극층(164)을 형성할 수 있다.
제1 내지 제3 웰(PW, DNW, NW)은 이온 주입 공정에 의해 불순물을 주입함으로써 형성될 수 있다. 제1 웰(PW)은 제1 도전형 불순물을 주입하여 형성하고, 제2 및 제3 웰(DNW, NW)은 제2 도전형 불순물을 주입하여 형성할 수 있다. 제2 웰(DNW)과 제3 웰(NW)에서 불순물의 농도는 서로 다를 수 있다. 주변 회로 영역(CKT)은 다양한 도전형의 웰들을 포함할 수 있으며, 도시되지 않은 영역에 배치되며 제1 도전형의 불순물을 포함하는 웰들이 본 단계에서 형성될 수 있다.
회로 게이트 절연층(162) 및 제1 회로 전극층(164)이 기판(101) 상에 순차적으로 형성될 수 있다. 회로 게이트 절연층(162) 및 제1 회로 전극층(164)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다.
주변 회로 영역(CKT)은 고전압 트랜지스터가 배치되는 영역과 저전압 트랜지스터가 배치되는 영역을 포함할 수 있으며, 회로 게이트 절연층(162)의 형성 전에, 고전압 트랜지스터가 배치되는 영역에서 기판(101)의 상부를 일부 제거하는 공정이 수행될 수도 있다. 이 경우, 회로 게이트 절연층(162)은 고전압 트랜지스터가 배치되는 영역과 저전압 트랜지스터가 배치되는 영역에서 서로 다른 두께로 형성될 수 있다. 회로 게이트 절연층(162)은 실리콘 산화물로 형성되고, 제1 회로 전극층(164)은 다결정 실리콘으로 형성될 수 있으나, 이에 한정되지는 않는다.
도 9b를 참조하면, 회로 게이트 절연층(162), 제1 회로 전극층(164) 및 기판(101)의 일부를 제거하여 트렌치들(TE)을 형성할 수 있다.
별도의 마스크층을 이용하여, 트렌치들(TE)이 형성될 영역을 노출시킨 후, 식각 공정을 이용하여 트렌치들(TE)을 형성할 수 있다. 트렌치들(TE)은 이방성 식각 공정에 의해 형성될 수 있으며, 예를 들어 플라즈마 식각 공정을 이용하여 형성될 수 있다. 트렌치들(TE)의 깊이는 반도체 장치의 특성에 따라 달라질 수 있으며, 예를 들어, 2000 Å 내지 7000 Å의 범위일 수 있다. 트렌치들(TE)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들면, 기판(101)의 하면에 가까울수록, 트렌치들(TE)의 폭은 감소될 수 있으나, 이에 한정되지는 않는다. 트렌치들(TE) 형성 후, 절연 특성의 강화를 위한 이온 주입 공정이 추가적으로 수행될 수도 있다.
도 9c를 참조하면, 트렌치들(TE)을 매립하는 소자 분리층(120P)을 형성할 수 있다.
소자 분리층(120P)은 산화물을 포함할 수 있으며, 예를 들어, 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP) 산화물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro-Phospho-Silicate Glass) 및 USG(Undoped Silicate Glass) 중 적어도 하나를 포함할 수 있다. 예를 들어, 소자 분리층(120P)은 하부의 USG층과 상부의 TEOS층을 포함할 수 있다. 소자 분리층(120P)은 트렌치들(TE)을 완전히 매립하도록 충분히 두꺼운 두께로 형성될 수 있다. 소자 분리층(120P)의 형성 후, 막질의 고밀도화를 위한 어닐링 공정이 추가될 수도 있다.
예시적인 실시예에서, 소자 분리층(120P)의 형성 전에, 트렌치들(TE) 내부에 트렌치 라이너층을 형성할 수도 있다. 상기 트렌치 라이너층은 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 9d를 참조하면, 소자 분리층(120P)이 트렌치들(TE) 내에만 매립되도록 평탄화 공정을 수행하여 소자 분리 영역들(120)을 형성할 수 있다.
상기 평탄화 공정은 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다. 상기 평탄화 공정은 제1 회로 전극층(164)을 CMP 정지층으로 하여 수행될 수 있으며, 제1 회로 전극층(164)의 일부가 본 단계의 공정 중에 소모되어 제거될 수도 있다.
상기 평탄화 공정이 수행된 후 트렌치들(TE) 내에 매립된 소자 분리 영역들(120)이 형성될 수 있다. 소자 분리 영역들(120)에 의해 기판(101)의 활성 영역들(CACT, PACT, GB1, GB2, DM1, DM2, DM3)이 정의될 수 있다. 제1 내지 제3 더미 활성 영역들(DM1, DM2, DM3)에 의해, 셀 활성 영역(CACT)과 제1 가드 활성 영역(GB1)의 사이 및 제1 가드 활성 영역(GB1)과 제2 가드 활성 영역(GB2)의 사이에서도 디싱이 발생하지 않고, 상기 평탄화 공정이 수행될 수 있다.
도 9e를 참조하면, 제1 회로 전극층(164) 및 소자 분리 영역들(120) 상에 제2 및 제3 회로 전극층(166, 168)을 순차적으로 형성할 수 있다.
제2 회로 전극층(166)은 다결정 실리콘으로 형성되고, 제3 회로 전극층(168)은 금속 또는 금속 실리사이드 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제3 회로 전극층(168)은 텅스텐 실리사이드층으로 이루어질 수 있다.
도 9f를 참조하면, 회로 게이트 절연층(162) 및 제1 내지 제3 회로 전극층(162, 166, 168)을 패터닝하여 게이트 적층 구조물(160)을 형성하고, 게이트 적층 구조물(160)의 양 측벽에 스페이서층(180) 및 불순물 영역들(108)을 형성할 수 있다.
별도의 마스크층을 이용하여, 기판(101) 상에서 회로 게이트 절연층(162) 및 제1 내지 제3 회로 전극층(162, 166, 168)의 일부를 식각 공정에 의해 제거함으로써, 게이트 적층 구조물(160)을 형성할 수 있다. 다음으로, 게이트 적층 구조물(160)의 측벽에 스페이서층(180)을 형성할 수 있다. 실시예들에 따라, 스페이서층(180)은 복수의 층들로 이루어질 수도 있다.
다음으로, 이온 주입 고정을 수행하여 불순물 영역들(108)을 형성할 수 있다. 실시예들에 따라, 불순물 영역들(108)은 다른 공정 단계에서 형성할 수도 있으며, 메모리 셀 영역(CELL)을 포함하는 일부 영역들이 노출되지 않도록 마스크를 형성한 후 이온 주입 공정을 수행하여 형성할 수도 있다. 예시적인 실시예들에서, 제1 및 제2 가드 활성 영역(GB1, GB2)에도 본 단계에서 불순물 영역이 형성될 수도 있다.
본 단계에 의해, 게이트 적층 구조물(160)을 포함하는 회로 게이트 전극(PG) 및 더미 게이트 전극들(DG)이 형성될 수 있다. 더미 게이트 전극들(DG)은 도 9f에 도시된 것과 같이 x 방향에서의 폭(W2)이 더미 활성 영역들(DM1, DM2, DM3)의 폭(W1)보다 클 수 있으나, 이에 한정되지는 않는다.
도 9g를 참조하면, 기판(101) 상에 희생층들(181-188: 180) 및 층간 절연층들(140)을 교대로 적층하고, 메모리 셀 영역(CELL)에서 희생층들(180)이 x 방향에서 서로 다른 길이로 연장되도록 희생층들(180) 및 층간 절연층들(140)의 일부를 제거할 수 있다.
희생층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(180)은 층간 절연층들(140)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(140)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택된 층간 절연층(140)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(140)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(140) 및 희생층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 희생층들(180) 및 층간 절연층들(140)의 형성 전, 또는 형성 중에, 주변 회로 영역(CKT)에서 회로 게이트 전극(PG) 및 더미 게이트 전극(DG)을 덮는 별도의 절연층을 더 형성할 수도 있다.
메모리 셀 영역(CELL)에서 상부의 희생층들(180)이 하부의 희생층들(180)보다 짧게 연장되도록, 희생층들(180)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(180)은 계단 형상을 이룰 수 있다. 다음으로, 희생층들(180)은 단부에서 상대적으로 두꺼운 두께를 갖도록 하기 위한 공정이 수행될 수 있다.
다음으로, 희생층들(180)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 상부 절연층(190)을 형성할 수 있다. 주변 회로 영역(CKT)에서 상부 절연층(190)은 복수개의 층으로 이루어질 수도 있다.
도 9h를 참조하면, 메모리 셀 영역(CELL)에서 희생층들(180) 및 층간 절연층들(140)의 적층 구조물을 관통하는 채널들(CH)을 형성할 수 있다. 다음으로, 채널들(CH) 내에, 에피택셜층(107), 제1 게이트 유전층(154), 채널 영역(152), 채널 절연층(192) 및 채널 패드들(158)을 형성할 수 있다
채널들(CH)은 희생층들(180) 및 층간 절연층들(140)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 채널들(CH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 채널들(CH) 중 일부는 더미 채널일 수 있으며, 희생층들(180)이 서로 다른 길이로 연장되는 영역에도 더미 채널들이 형성될 수 있다.
에피택셜층(107)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(107)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(107)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 제1 게이트 유전층(154)은 ALD 또는 CVD를 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널 영역(152)은 채널들(CH) 내에서 제1 게이트 유전층(154) 상에 형성될 수 있다. 채널 절연층(192)은 채널들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(192)이 아닌 도전성 물질로 채널 영역(152) 사이를 매립할 수도 있다. 채널 패드(158)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 9i를 참조하면, 희생층들(180)을 제거하고, 희생층들(180)이 제거된 영역에 제2 게이트 유전층(156) 및 게이트 전극들(130)을 형성할 수 있다.
먼저, 희생층들(180) 및 층간 절연층들(140)의 적층 구조물의 일부를 이방성 식각하여, 도 5에 도시된 것과 같은 분리 영역(194)을 형성할 수 있다. 분리 영역(194)은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 분리 영역(194)을 통해 노출된 희생층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(140)에 대하여 선택적으로 제거될 수 있다. 이에 따라 층간 절연층들(140) 사이에서 채널들(CH) 내의 제1 게이트 유전층(152)의 측벽들이 일부 노출될 수 있다.
희생층들(180)이 제거된 영역에 제2 게이트 유전층(156)을 형성하고, 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다. 게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
다음으로, 도 5의 분리 영역(194)에 스페이서 형태의 절연층 및 상기 절연층 내를 매립하는 도전층을 형성할 수 있다. 예시적인 실시예에서, 분리 영역(194)은 절연 물질로만 매립될 수도 있으며, 분리 영역(194)의 하부에서 기판(101) 내에 불순물 영역이 형성될 수도 있다.
다음으로, 도 5 및 도 6을 함께 참조하면, 게이트 전극들(130)과 연결되는 게이트 콘택들(CT) 및 제1 내지 제3 콘택 플러그들(MC1, MC2, MC3)를 형성할 수 있다.
게이트 콘택들(CT) 및 제1 내지 제3 콘택 플러그들(MC1, MC2, MC3)은 동시에 형성되거나 순차적으로 형성될 수 있다. 먼저, 상부 절연층(190)을 관통하는 콘택 홀들을 형성한 후, 도전성 물질을 증착하여 게이트 콘택들(CT) 및 제1 내지 제3 콘택 플러그들(MC1, MC2, MC3)을 형성할 수 있다. 상기 도전성 물질의 증착 전에, 상기 콘택 홀들을 통해 불순물을 기판(101)에 주입하는 공정이 수행될 수 있다. 이에 의해, 제1 및 제2 콘택 플러그들(MC1, MC2)과 연결되는 제1 및 제2 가드 활성 영역들(GB1, GB2)의 상부 영역에 플러그 도핑 영역(105a, 105b)이 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
105a, 105b: 플러그 도핑 영역
107: 에피택셜층
108: 불순물 영역
110a, 110b, 110c: 제1 내지 제3 활성 영역
120: 소자 분리 영역
130: 게이트 전극
140: 층간 절연층
152: 채널 영역
154, 156: 제1 및 제2 게이트 유전층
158: 채널 패드
160: 게이트 적층 구조물
160a, 160b, 160c: 제1 내지 제3 게이트 영역
162: 회로 게이트 절연층
164, 166, 168: 제1 내지 제3 회로 전극층
170: 스페이서층
180: 희생층
190: 상부 절연층
192: 채널 절연층
194: 분리 영역

Claims (20)

  1. 메모리 셀들을 포함하는 제1 영역 및 상기 제1 영역의 상기 메모리 셀들의 구동을 위한 트랜지스터들을 포함하는 제2 영역을 갖는 기판; 및
    상기 기판 내에 배치되어 상기 기판의 활성 영역을 정의하는 소자 분리 영역들을 포함하고,
    상기 활성 영역은,
    상기 제1 영역을 둘러싸도록 배치되는 제1 가드 활성 영역;
    상기 제2 영역의 일부를 둘러싸도록 배치되는 제2 가드 활성 영역; 및
    상기 제1 가드 활성 영역과 상기 제2 가드 활성 영역의 사이에 배치되는 적어도 하나의 더미 활성 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 기판은,
    상기 제1 영역에 배치되며 제1 도전형의 불순물을 포함하는 제1 웰; 및
    상기 기판 내에서 상기 제1 웰을 둘러싸도록 배치되며 상기 제1 가드 활성 영역을 포함하는 제2 도전형의 제2 웰을 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 가드 활성 영역은, 상기 트랜지스터들 중 적어도 상기 제1 영역에 가장 인접하게 배치되는 상기 트랜지스터를 둘러싸도록 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 가드 활성 영역은, 상기 제2 영역에 배치되는 상기 활성 영역 중에서, 상기 더미 활성 영역 이외에 상기 제1 가드 활성 영역에 가장 인접하게 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 기판은, 상기 제2 영역에 배치되며 상기 제2 가드 활성 영역에 인접하게 배치되는 제3 웰을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 가드 활성 영역 및 상기 제2 가드 활성 영역은 서로 다른 도전형의 불순물을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 활성 영역은, 상기 제1 영역에 배치되는 셀 활성 영역을 더 포함하고,
    상기 더미 활성 영역은 상기 셀 활성 영역과 상기 제1 가드 활성 영역의 사이에 더 배치되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 더미 활성 영역은 상기 제1 영역과 상기 제2 영역의 경계로부터 소정 거리 이격되어 상기 경계를 따라 연장되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 더미 활성 영역은 평면 상에서 라인 형상을 갖는 반도체 장치.
  10. 제1 항에 있어서,
    상기 더미 활성 영역은 평면 상에서 복수개의 사각형 패턴이 일 열로 배치되는 형상을 갖는 반도체 장치.
  11. 제1 항에 있어서,
    상기 더미 활성 영역 상에 배치되는 더미 게이트 전극을 더 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 더미 게이트 전극은 상기 더미 활성 영역을 따라 일 방향으로 연장되도록 배치되는 반도체 장치.
  13. 제11 항에 있어서,
    상기 더미 게이트 전극은 상기 더미 활성 영역보다 큰 폭을 갖는 반도체 장치.
  14. 제1 항에 있어서,
    상기 제1 영역 상에 수직하게 연장되는 채널 영역; 및
    상기 채널 영역을 따라 서로 이격되어 적층되고, 상기 제1 영역과 상기 제2 영역의 경계를 향하여 서로 다른 길이로 연장되는 게이트 전극들을 포함하는 반도체 장치.
  15. 제1 항에 있어서,
    상기 제1 가드 활성 영역과 상기 제2 가드 활성 영역의 사이에서, 상기 제1 가드 활성 영역 또는 상기 제2 가드 활성 영역과, 이에 인접하는 상기 더미 활성 영역 사이의 거리는 3 ㎛보다 작은 반도체 장치.
  16. 메모리 셀들이 배치되는 셀 활성 영역을 포함하는 제1 영역 및 상기 제1 영역의 적어도 일 측에 배치되는 제2 영역을 갖는 기판을 포함하고,
    상기 제2 영역은, 상기 제1 영역과 상기 제2 영역의 경계선을 따라 일 방향으로 연장되는 적어도 하나의 더미 활성 영역을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제2 영역은,
    상기 제1 영역을 둘러싸도록 배치되는 제1 가드 활성 영역; 및
    상기 제1 가드 활성 영역의 주위에 배치되며, 상기 제2 영역의 일부를 둘러싸도록 배치되는 제2 가드 활성 영역을 더 포함하고,
    상기 더미 활성 영역은 상기 제1 가드 활성 영역과 상기 제2 가드 활성 영역의 사이에 배치되는 반도체 장치.
  18. 제16 항에 있어서,
    상기 더미 활성 영역 상에 배치되는 더미 게이트 전극을 더 포함하는 반도체 장치.
  19. 기판 상에 수직한 제1 방향에서 서로 이격되어 적층되며, 상기 제1 방향에 수직한 제2 방향을 향하여 서로 다른 길이로 연장되는 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판 내에서 상기 게이트 전극 구조물을 둘러싸도록 배치되는 가드 활성 영역; 및
    상기 가드 활성 영역의 상기 제2 방향을 따른 적어도 일 측에서, 상기 가드 활성 영역과 평행하게 연장되도록 상기 기판 내에 배치되는 적어도 하나의 더미 활성 영역을 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 더미 활성 영역은 상기 제1 및 상기 제2 방향에 수직한 제3 방향으로 연장되는 반도체 장치.
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