KR20180033365A - 3차원 반도체 장치의 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치의 제조 방법이 제공된다. 3차원 반도체 장치의 제조 방법은 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것, 상기 주변 회로 영역의 상기 기판 상에 주변 구조체를 형성하는 것, 상기 셀 어레이 영역의 상기 기판 상에 전극 구조체를 형성하되, 상기 전극 구조체는 하부 전극, 상기 하부 전극 상의 하부 절연막, 및 상기 하부 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하며, 상기 하부 절연막은 상기 주변 회로 영역으로 연장되어 상기 주변 구조체를 덮는 것, 및상기 전극 구조체 및 상기 주변 회로 영역의 상기 하부 절연막을 덮는 상부 절연막을 형성하는 것을 포함한다.

Description

3차원 반도체 장치의 제조 방법{METHOD FOR FABRICATING THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명은 3차원 반도체 장치에 관한 것으로서, 보다 상세하게는 제조 공정들이 보다 단순화된 3차원 반도체 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법은 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것, 상기 주변 회로 영역의 상기 기판 상에 주변 구조체를 형성하는 것, 상기 주변 구조체 및 상기 셀 어레이 영역의 상기 기판을 덮는 하부 희생막 및 하부 절연막을 차례로 형성하되, 상기 하부 절연막은 상기 주변 구조체 상에서 돌출 부분을 갖는 것, 상기 셀 어레이 영역에서 상기 하부 절연막의 상면에 식각 정지 패턴을 형성하되, 상기 식각 정지 패턴은 상기 하부 절연막의 상기 돌출 부분을 노출하는 것, 상기 식각 정지 패턴을 식각 정지막으로 이용하여 상기 하부 절연막의 상기 돌출 부분에 대한 평탄화 공정을 수행함으로써, 하부 평탄 절연막을 형성하는 것, 및 상기 식각 정지 패턴을 제거한 후, 상기 셀 어레이 영역의 상기 하부 평탄 절연막 상에 수직적으로 번갈아 적층된 상부 희생막들 및 상부 절연막들을 포함하는 몰드 구조체를 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법은 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것; 상기 주변 회로 영역의 상기 기판 상에 주변 구조체를 형성하는 것; 상기 셀 어레이 영역의 상기 기판 상에 전극 구조체를 형성하되, 상기 전극 구조체는 하부 전극, 상기 하부 전극 상의 하부 절연막, 및 상기 하부 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하며, 상기 하부 절연막은 상기 주변 회로 영역으로 연장되어 상기 주변 구조체를 덮는 것; 및 상기 전극 구조체 및 상기 주변 회로 영역의 상기 하부 절연막을 덮는 상부 절연막을 형성하는 것을 포함한다.
본 발명의 실시예들에 따르면, 주변 회로 영역의 주변 구조체를 덮는 하부 절연막이 셀 어레이 영역의 기판 상에서 수직적으로 인접하는 전극들 사이로 연장될 수 있다.
실시예들에 따르면, 주변 구조체를 덮는 하부 절연막을 셀 어레이 영역에서 제거하는 공정이 생략될 수 있으며, 평탄화된 하부 절연막 상에 전극들 및 상부 절연막들이 번갈아 적층될 수 있다. 따라서, 3차원 반도체 장치의 제조 방법이 보다 단순화될 수 있으며, 제조 공정 비용을 절감할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4 내지 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3의 II-II' 선을 따라 자른 단면이다.
도 22는 도 21의 A 부분을 확대한 도면이다.
도 23 및 도 24는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들이다.
도 25 내지 도 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32 내지 도 37은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역(PCR)을 포함한다. 주변 회로 영역(PCR)은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또한, 각각의 셀 스트링들(CSTR)에서 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성되기 때문에, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 4 내지 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다. 도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 3의 II-II' 선을 따라 자른 단면이다. 도 22는 도 21의 A 부분을 확대한 도면이다.
도 3 및 도 4를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(PCR)의 기판(10) 상에 주변 구조체가 형성될 수 있다. 주변 구조체는, 도 1을 참조하여 설명한 것처럼, 메모리 셀들에 데이터를 기입 및 판독하기 위한 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 즉, 주변 구조체는 메모리 셀들과 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다.
보다 상세하게, 주변 구조체는 주변 회로 영역(PCR)의 기판(10) 상에서 서로 이격되어 배치되는 주변 게이트 스택들(PGS)을 포함할 수 있다. 주변 게이트 스택들(PGS)은 주변 회로 영역(PCR)의 기판(10)에 정의된 활성 영역(ACT)을 가로지를 수 있다. 여기서, 주변 게이트 스택들(PGS)은 기판(10) 상에 차례로 적층된 게이트 절연막, 폴리실리콘막, 금속막, 및 하드 마스크막을 포함할 수 있다. 나아가, 주변 게이트 스택들(PGS)의 양측벽들을 덮는 스페이서들이 형성될 수 있으며, 주변 게이트 스택들(PGS) 양측의 활성 영역(ACT) 내에 형성되는 소오스/드레인 영역들이 형성될 수 있다.
주변 구조체를 형성한 후, 주변 게이트 스택들(PGS)이 형성된 기판(10)의 전면을 덮는 버퍼 절연막(11) 및 하부 희생막(LSL)이 차례로 형성될 수 있다.
하부 희생막(LSL)은 기판(10)의 상면 및 주변 게이트 스택들(PGS)을 컨포말하게 덮을 수 있다. 일 예에서, 주변 게이트 스택(PGS)은 제 1 두께(T1)를 가질 수 있으며, 하부 희생막(LSL)은 제 1 두께(T1)보다 작은 제 2 두께(T2)를 가질 수 있다. 주변 게이트 스택들(PGS)이 인접하게 배치되는 경우, 하부 희생막(LSL)은 주변 회로 영역에서 주변 게이트 스택들(PGS) 사이를 채울 수 있다.
하부 희생막(LSL)은 버퍼 절연막(11)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 하부 희생막(LSL)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다.
버퍼 절연막(11)은 하부 희생막(LSL)과 기판(10) 사이에서 하부 희생막(LSL)과 주변 게이트 스택들(PGS) 사이로 연장될 수 있다. 버퍼 절연막(11)은 실리콘 산화막일 수 있으며, 열산화 공정 또는 증착 공정을 이용하여 형성될 수 있다.
도 3 및 도 5를 참조하면, 하부 희생막(LSL)을 패터닝하여, 서로 분리된 하부 희생 패턴(LP) 및 더미 희생 패턴(DP)이 형성될 수 있다.
하부 희생 패턴(LP) 및 더미 희생 패턴(DP)을 형성하는 것은, 주변 회로 영역(PCR)에서 오프닝을 갖는 마스크 패턴(미도시)을 하부 희생막(LSL) 상에 형성하는 것, 마스크 패턴을 식각 마스크로 이용하여 하부 희생막(LSL)을 이방성 식각하는 것을 포함할 수 있다. 여기서, 마스크 패턴의 오프닝은 주변 게이트 스택들(PGS)과 이격되어 형성될 수 있다.
더미 희생 패턴(DP)은 주변 회로 영역(PCR)의 기판(10) 상면 및 주변 게이트 스택들(PGS)을 덮을 수 있으며, 하부 희생 패턴(LP)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상면을 덮을 수 있다.
실시예들에 따르면, 하부 희생 패턴(LP)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 전면을 덮는 플레이트 형태를 갖거나, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되는 라인 형태를 갖거나, 연결 영역(CNR)에서 오프닝을 가질 수도 있다.
도 3 및 도 6을 참조하면, 기판(10) 전면을 덮는 하부 절연막(20)이 형성될 수 있다. 하부 절연막(20)은 균일한 두께를 가지며, 하부 희생 패턴(LP) 및 더미 희생 패턴(DP) 상에 증착될 수 있다. 하부 절연막(20)은 실리콘 산화막일 수 있으며, 예를 들어, HDP(High Density Plasma) 산화막으로 형성될 수 있다.
실시예들에 따르면, 하부 절연막(20)은 주변 게이트 스택(PGS)의 제 1 두께(T1)와 하부 희생막(LSL)의 제 2 두께(T2)의 합보다 큰 제 3 두께(T3)를 가질 수 있다. 하부 절연막(20)의 제 3 두께(T3)는 기판(10)의 상면과 더미 희생 패턴(DP)의 최상면 간의 거리보다 클 수 있다. 일 예에 따르면, 셀 어레이 영역(CAR)에서 하부 절연막(20)의 상면은 주변 회로 영역(PCR)에서 더미 희생 패턴(DP)의 최상면보다 위에 위치할 수 있다. 이와 달리, 셀 어레이 영역(CAR)에서 하부 절연막(20)의 상면이 주변 회로 영역(PCR)에서 더미 희생 패턴(DP)의 최상면보다 아래에 위치할 수도 있다.
하부 절연막(20)은 주변 게이트 스택(PGS)의 제 1 두께(T1)와 하부 희생막(LSL)의 제 2 두께(T2) 차이에 의해 단차를 가질 수 있다. 하부 절연막(20)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 실질적으로 평탄한 상면을 가질 수 있으며, 주변 회로 영역(PCR)에서 돌출 부분(20P)을 가질 수 있다. 이에 따라, 하부 절연막(20)의 상면은 셀 어레이 영역(CAR)에서보다 주변 회로 영역(PCR)에서 높을 수 있다.
계속해서, 하부 절연막(20)의 전면에 식각 정지막(30)이 형성될 수 있다. 식각 정지막(30)은 하부 절연막(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
도 3 및 도 7을 참조하면, 식각 정지막(30)을 패터닝하여 식각 정지 패턴(35)이 형성될 수 있다. 식각 정지 패턴(35)은 식각 정지막(30) 상에 주변 회로 영역(PCR)을 노출시키는 마스크 패턴(MPa)을 형성하고, 마스크 패턴(MPa)을 식각 마스크로 이용하여 식각 정지막(30)을 이방성 식각하여 형성될 수 있다. 식각 정지 패턴(35)은 주변 회로 영역(PCR)에서 하부 절연막(20)의 돌출 부분(20P)을 노출시킬 수 있다.
도 3 및 도 8을 참조하면, 하부 절연막(20)에 대한 평탄화 공정을 수행하여 하부 절연막(20)의 돌출 부분(20P)을 제거할 수 있다. 이에 따라, 하부 절연막(20)에서 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 간의 단차가 감소될 수 있다.
평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 이용될 수 있다. 하부 절연막(20)에 대한 CMP 공정시 식각 정지 패턴(35)에 대해 식각 선택성을 갖는 슬러리(예를 들어, 실리카 계열 및/또는 세리아 계열 슬러리)가 공급될 수 있다. 평탄화 공정 동안 식각 정지 패턴(35)이 평탄화 종료점(또는 식각 정지막(30))으로 이용될 수 있다. 이에 따라, CMP 공정 동안, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 하부 절연막(20)을 노출시키지 않으면서 하부 절연막(20)을 연마할 수 있다. 그러므로, 하부 절연막(20)에 대한 평탄화 공정에서, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 하부 절연막(20)의 두께가 달라지는 것을 방지할 수 있다.
평탄화 공정을 수행한 후, 하부 절연막(20)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 식각 정지 패턴(35)이 제거될 수 있다. 이에 따라, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 실질적으로 균일한 두께를 갖는 하부 절연막(20)이 노출될 수 있다.
일 예에 따르면, 평탄화 공정 후, 하부 절연막(20)은 평탄화된 상면을 갖되, 하부 절연막(20)의 두께는 셀 어레이 영역(CAR)에서보다 주변 회로 영역(PCR)에서 작을 수 있다. 다른 예에 따르면, 평탄화 공정 후, 하부 절연막(20)은 주변 회로 영역(PCR)에서 더미 희생 패턴(DP)의 상면을 노출시킬 수도 있다.
계속해서, 도 3 및 도 9를 참조하면, 평탄화된 하부 절연막(21)의 상면을 리세스하여, 주변 회로 영역(PCR)에서 더미 희생 패턴(DP)의 최상면을 노출시키는 하부 평탄 절연막(25)이 형성될 수 있다. 즉, 주변 게이트 스택들(PGS) 상에 형성된 더미 희생 패턴(DP)의 상면이 노출될 수 있으며, 셀 어레이 영역(CAR)에서 하부 절연막(21)의 두께가 감소될 수 있다. 일 예에서, 하부 평탄 절연막(25)의 상면은 주변 게이트 스택(PGS)의 상면과 실질적으로 동일한 레벨에 위치하거나, 아래에 위치할 수 있다. 다른 예에 따르면, 하부 절연막(21)의 상면을 리세스하는 것은 생략될 수도 있다.
일 예로, 하부 절연막(21)의 상면을 리세스 하는 것은, 하부 절연막(21)에 대한 등방성 식각(예를 들어, 습식 식각) 공정이 이용될 수 있다. 예를 들어, 등방성 식각 공정시, APC(Ammonium Ploycarboxylate) 첨가제를 포함하는 에천트가 사용될 수 있다.
도 3 및 도 10을 참조하면, 하부 평탄 절연막(25) 상에 더미 절연막(27)이 형성될 수 있다. 더미 절연막(27)은 더미 희생 패턴(DP)의 상면을 덮을 수 있다. 더미 절연막(27)은 하부 평탄 절연막(25)과 동일한 실리콘 산화막일 수 있으며, 예를 들어, HDP(High Density Plasma) 산화막으로 형성될 수 있다.
실시예들에 따르면, 하부 평탄 절연막(25)을 형성한 후, 또는 더미 절연막(27)을 형성한 후, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)에서 구조물들의 높이가 실질적으로 균일할 수 있다. 다시 말해, 더미 절연막(27)은 실질적으로 평탄한 상면을 가질 수 있다.
하부 평탄 절연막(25)의 두께 및 더미 절연막(27)의 두께는, 도 2를 참조하여 설명된 접지 선택 라인(도 2의 GSL 참조)과 이에 인접한 워드 라인(도 2의 WL0 참조) 간의 간격에 따라 최적화될 수 있다. 다시 말해, 하부 평탄 절연막(25)과 더미 절연막(27)의 두께에 따라 접지 선택 라인(도 2의 GSL 참조)과 이에 인접한 워드 라인(도 2의 WL0 참조) 간의 거리를 조절할 수 있다. 실시예들에서, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 하부 평탄 절연막(25)의 두께가 최적화된 경우, 더미 절연막(27)을 형성하는 것은 생략될 수도 있다.
도 3 및 도 11을 참조하면, 더미 절연막(27) 상에 상부 희생막들(SL) 및 상부 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체(100)가 형성될 수 있다.
박막 구조체(100)는 셀 어레이 영역(CAR) 상에서 주변 회로 영역(PCR) 상으로 연장될 수 있다. 박막 구조체(100)는 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에서 상면들 간의 높이 차이를 가질 수 있으나, 상면들 간의 높이 차이는 하부 희생 패턴(LP)의 상면과 더미 희생 패턴(DP)의 상면 간의 높이 차이보다 작을 수 있다. 다시 말해, 더미 절연막(27)이 실질적으로 평탄한 상면을 가지므로, 박막 구조체(100)를 형성시 주변 회로 영역(PCR)과 셀 어레이 영역(CAR) 사이에 큰 단차가 발생하는 것이 방지될 수 있다.
박막 구조체(100)에서, 상부 희생막들(SL)은 상부 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 상부 희생막들(SL) 및 상부 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 즉, 상부 희생막들(SL)은 상부 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 나아가, 상부 희생막들(SL)은 하부 희생 패턴(LP)과 동일한 물질로 형성될 수 있다. 예를 들어, 상부 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 상부 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
일 예에 따르면, 최하층의 상부 희생막(SL)은 더미 절연막(27)과 접촉하도록 박막 구조체(100)가 형성될 수 있다. 다른 예로, 하부 평탄 절연막(25)이 하부 희생 패턴(LP) 상에서 더미 희생 패턴(DP) 상으로 연장되고, 더미 절연막(27)이 생략된 경우, 최하층의 상부 희생막(SL)은 기판(10) 전면에서 하부 평탄 절연막(25)과 접촉할 수 있다. 또 다른 예로, 도 19를 참조하면, 최하층의 상부 희생막(SL)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 하부 평탄 절연막(25)과 접촉하고, 주변 회로 영역(CNR)에서 더미 희생 패턴(DP)과 접촉할 수도 있다.
도 3 및 도 12를 참조하면, 박막 구조체(100)에 대한 트리밍(trimming) 공정을 수행하여 몰드 구조체(110)가 형성될 수 있다. 몰드 구조체(110)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되며, 연결 영역(CNR)에서 계단식으로 구조를 가질 수 있다. 몰드 구조체(110)는 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다. 다시 말해, 연결 영역(CNR)에서 주변 회로 영역(PCR)으로 갈수록 몰드 구조체(110)의 높이가 감소할 수 있다.
상세하게, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체(100)를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체(100)의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체(100)의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다.
일 예에 따르면, 몰드 구조체(110)를 형성함에 따라, 주변 회로 영역(PCR)의 더미 절연막(27)이 노출될 수 있다. 다른 예에 따르면, 더미 절연막(27)이 생략된 경우, 도 20에 도시된 바와 같이, 주변 회로 영역(PCR)의 더미 희생 패턴(DP)의 상면이 노출될 수도 있다.
도 3 및 도 13을 참조하면, 기판(10) 전면에 매립 절연막(40)이 증착될 수 있다. 매립 절연막(40)은 몰드 구조체(110)보다 두껍게 증착될 수 있다. 실시예들에 따르면, 매립 절연막(40)을 형성시, 주변 회로 영역(PCR)에서 매립 절연막(40)은 실질적으로 평탄한 상면을 가질 수 있으며, 연결 영역(CNR)에서 경사진 상면을 가질 수 있다.
매립 절연막(40)의 상면은 몰드 구조체(110)에 의해 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)에서 높이 차이를 가질 수 있다. 매립 절연막(40)의 두께는 몰드 구조체(110)의 두께(또는 높이)보다 클 수 있다. 매립 절연막(40)의 상면은 셀 어레이 영역(CAR)에서보다 주변 회로 영역(PCR)에서 아래에 위치할 수 있으며, 매립 절연막(40)은 셀 어레이 영역(CAR)에서 돌출 부분(40P)을 가질 수 있다. 또한, 주변 회로 영역(PCR)에서 매립 절연막(40)의 상면은 몰드 구조체(110)의 최상면보다 위에 위치할 수 있다.
매립 절연막(40)은 하부 희생 패턴(LP) 및 상부 희생막들(SL)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 매립 절연막(40)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
도 3 및 도 14를 참조하면, 매립 절연막(40)을 패터닝하여 매립 절연막(40)의 돌출 부분(40P)을 제거할 수 있다.
매립 절연막(40)을 패터닝하는 것은, 매립 절연막(40) 상에 셀 어레이 영역(CAR)을 노출시키는 마스크 패턴(MPb)을 형성하고, 마스크 패턴(MPb)을 식각 마스크로 이용하여 매립 절연막(40)의 돌출 부분(40P)을 식각하는 것을 포함할 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서 매립 절연막(40)의 두께가 감소될 수 있다.
이후, 마스크 패턴(MPb)을 제거하고, 패터닝된 매립 절연막(40)에 대한 평탄화 공정이 수행될 수 있다. 이에 따라, 도 15에 도시된 바와 같이, 실질적으로 평탄한 상면을 갖는 상부 평탄 절연막(45)이 형성될 수 있다.
도 3 및 도 15를 참조하면, 상부 평탄 절연막(45)을 형성한 후, 셀 어레이 영역(CAR)에서 몰드 구조체(110), 더미 절연막(27), 하부 절연막(20), 하부 희생 패턴(LP), 및 버퍼 절연막(11)을 관통하는 수직 구조체들(VS)이 형성될 수 있다.
수직 구조체들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 나아가, 연결 영역(CNR)에서 수직 구조체들(VS)과 실질적으로 동일한 구조를 갖는 더미 수직 구조체들(DVS)이 형성될 수 있다. 더미 수직 구조체들(DVS)은 상부 희생막들(SL) 및 하부 희생 패턴(LP)의 단부들을 관통할 수 있다.
수직 구조체들(VS)을 형성하는 것은, 몰드 구조체(110), 더미 절연막(27), 하부 절연막(20), 하부 희생 패턴(LP), 및 버퍼 절연막(11)을 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다.
하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 하부 반도체 패턴(LSP)의 상면은 하부 희생 패턴(LP)의 상면보다 위에 위치할 수 있다. 일 예에서, 하부 반도체 패턴(LSP)의 상면은 하부 희생 패턴(LP)의 상면과 하부 평탄 절연막(25)의 상면 사이에 위치할 수 있다.
하부 반도체 패턴(LSP)은 단결정 또는 다결정 실리콘으로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 하부 반도체 패턴(LSP)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다. 하부 반도체 패턴(LSP)은 기판(10)과 동일한 도전형을 가질 수 있다. 하부 반도체 패턴(LSP)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 하부 반도체 패턴(LSP)을 형성한 후에, 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 접촉할 수 있다. 보다 상세하게, 도 22를 참조하면, 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다.
상부 반도체 패턴(USP)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 반도체 패턴들(USP) 각각의 상단에 도전 패드가 형성될 수 있다. 도전 패드)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에 따르면, 상부 반도체 패턴(USP)을 형성하기 전에, 수직 홀들 내에 도 22에 도시된 바와 같이, 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은, NAND 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
도 3, 도 16, 및 도 21을 참조하면, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(51)이 상부 평탄 절연막(45) 상에 형성될 수 있다. 이어서, 제 1 층간 절연막(51), 상부 평탄 절연막(45), 몰드 구조체(110), 하부 평탄 절연막(25) 및 하부 희생 패턴(LP)을 패터닝하여 라인 형태의 트렌치들이 형성될 수 있다. 트렌치들은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 일 예에서, 트렌치들은 서로 다른 길이를 가질 수 있으며, 이와 같이 트렌치들을 형성함에 따라, 몰드 구조체(110)는 평면적 관점에서 H 형태를 가질 수 있다. 트렌치들은 수직 구조체들(VS)과 이격되며, 상부 희생막들(SL) 및 하부 희생 패턴(LP)의 측벽들을 노출시킬 수 있다.
트렌치들을 형성한 후, 트렌치들에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
트렌치들을 형성한 후, 트렌치들에 노출된 하부 희생 패턴(LP)을 하부 전극(ELa)으로 대체하고, 트렌치들에 노출된 상부 희생막들(SL)을 상부 전극들(ELb)로 대체하는 공정들이 수행될 수 있다. 여기서, 하부 전극(ELa) 및 상부 전극들(ELb)은 동시에 형성될 수 있다.
보다 상세하게, 도 16에 도시된 바와 같이, 트렌치들에 노출된 상부 희생막들(SL)을 제거하여 상부 게이트 영역들(GRb)을 형성하고, 하부 희생 패턴(LP)을 제거하여 하부 게이트 영역(GRa)을 형성할 수 있다. 하부 및 상부 게이트 영역들(GRa, GRb)은 버퍼 절연막(11), 하부 평탄 절연막(25), 상부 절연막들(ILD), 수직 구조체들(VS), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상부 희생막들(SL) 및 하부 희생 패턴(LP)을 등방적으로 식각하여 형성될 수 있다. 여기서, 상부 희생막들(SL) 및 하부 희생 패턴(LP)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 상부 희생막들(SL) 및 하부 희생 패턴(LP)이 실리콘 질화막이고, 버퍼 절연막(11), 하부 평탄 절연막(25), 상부 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
상부 게이트 영역들(GRb)은 트렌치로부터 상부 절연막들(ILD) 사이로 수평적으로 연장될 수 있으며, 수직 구조체(VS)의 측벽 일부분들을 노출시킬 수 있다. 즉, 상부 게이트 영역들(GRb)은 수직적으로 인접한 상부 절연막들(ILD)과 수직 절연 패턴(VP)의 일측벽에 의해 정의될 수 있다. 하부 게이트 영역(GRa)은, 트렌치로부터 버퍼 절연막(11)과 하부 평탄 절연막(25) 사이로 연장되어 하부 반도체 패턴(LSP)의 측벽 일부를 노출시킬 수 있다.
도 3, 도 17, 및 도 21을 참조하면, 하부 게이트 영역(GRa) 내의 하부 전극(ELa) 및 상부 게이트 영역들(GRb) 내에 상부 전극들(ELb)이 형성될 수 있다. 하부 및 상부 전극들(ELa, ELb)은 하부 및 상부 게이트 영역들(GRa, GRb)을 부분적으로 채우거나, 하부 및 상부 게이트 영역들(GRa, GRb) 완전히 채울 수 있다. 하부 및 상부 전극들(ELa, ELb) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
하부 전극(ELa) 및 상부 전극들(ELb)을 형성하기 전에, 도 22에 도시된 바와 같이, 하부 및 상부 게이트 영역들(GRa, GRb)의 내벽들을 컨포말하게 덮는 수평 절연 패턴(HP)이 형성될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 이에 더하여, 수평 절연 패턴(HP)을 형성하기 전에, 하부 게이트 영역(GRa)에 노출된 하부 반도체 패턴(LSP)의 측벽 상에 열 산화막(13)이 형성될 수 있다. 이와 같이, 하부 및 상부 전극들(ELa, ELb)을 형성함에 따라, 셀 어레이 영역(CAR)의 기판(10) 상에 전극 구조체(ST)가 형성될 수 있으며, 전극 구조체(ST)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
전극 구조체(ST)를 형성한 후, 도 21에 도시된 바와 같이, 공통 소오스 영역들(CSR)에 접속되는 공통 소오스 플러그들(CSP)이 형성될 수 있다. 또한, 공통 소오스 플러그들(CSP)과 전극 구조체(ST) 사이(즉, 트렌치들의 측벽들)에 절연 스페이서(SP)가 형성될 수 있다.
도 3, 도 18, 및 도 21을 참조하면, 제 1 층간 절연막(51) 상에 공통 소오스 플러그들(CSP)의 상면들을 덮는 제 2 층간 절연막(53)이 형성될 수 있다. 이어서, 셀 어레이 영역(CAR)의 콘택 플러그들(PLG), 연결 영역(CNR)의 셀 콘택 플러그들(CPLG), 및 주변 회로 영역(PCR)의 주변 콘택 플러그들(PPLG)이 형성될 수 있다.
콘택 플러그들(PLG)은 제 1 및 제 2 층간 절연막들(51, 53)을 관통하여, 수직 구조체들(VS) 각각에 접속될 수 있다. 셀 콘택 플러그들(CPLG)은 제 1 및 제 2 층간 절연막들(51, 53) 및 상부 평탄 절연막(45)을 관통하여 상부 전극들(ELb)의 단부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG) 중 하나는 제 1 및 제 2 층간 절연막들(51, 53), 상부 평탄 절연막(45), 및 하부 평탄 절연막(25)을 관통하여, 하부 전극(ELa)의 단부에 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
주변 콘택 플러그들(PPLG)은 제 1 및 제 2 층간 절연막들(51, 53), 상부 평탄 절연막(45), 및 더미 희생 패턴(DP)을 관통하여 주변 구조체에 접속될 수 있다. 즉, 주변 콘택 플러그들(PPLG)은 소오스/드레인 영역들 및 주변 게이트 스택들(PGS)에 접속될 수 있다.
이어서, 셀 어레이 영역(CAR)의 서브 비트 라인들(SBL), 연결 영역(CNR)의 연결 배선들(CL), 주변 회로 영역(PCR)의 주변 회로 배선들(PCL)이 형성될 수 있다. 서브 비트 라인들(SBL)은 인접하는 두 개의 콘택 플러그들(PLG)에 접속될 수 있다. 연결 배선들(CL)은 셀 콘택 플러그들(CPLG)에 접속될 수 있으며, 주변 회로 배선들(PCL)은 주변 콘택 플러그들(PPLG)에 접속될 수 있다.
제 3 층간 절연막(60)이 제 2 층간 절연막(53) 상에 형성될 수 있으며, 비트 라인들(BL) 제 3 층간 절연막(60) 상에 형성될 수 있다. 비트 라인들(BL)은 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 비트라인 콘택 플러그(BPLG)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
도 23 및 도 24는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들이다. 설명의 간략함을 위해, 도 4 내지 도 22를 참조하여 설명된 제조 방법에 의해 형성된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 23을 참조하면, 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 전극 구조체들(ST)을 관통하여 기판(10)과 전기적으로 연결될 수 있다. 일 예에서, 수직 구조체들(VS) 각각은, 전극 구조체들(ST)을 관통하여 기판(10)과 접촉하는 반도체 패턴을 포함할 수 있다. 여기서, 반도체 패턴은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 반도체 패턴의 하단은 닫힌 상태(closed state)일 수 있으며, 내부가 절연 물질로 채워질 수 있다. 이와 달리, 반도체 패턴은 원 기둥(pillar) 형태를 가질 수도 있다. 반도체 패턴의 바닥면은 기판(10)의 상부면보다 낮은 레벨에 위치할 수 있다. 다시 말해, 도 22에 도시된 수직 구조체들(VS)에서 하부 반도체 패턴(LSP)이 생략될 수 있으며, 상부 반도체 패턴(USP)이 기판(10)과 직접 접촉할 수 있다.
도 24를 참조하면, 채널 구조체들(CHS)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)을 관통할 수 있다. 실시예들에서, 채널 구조체들(CHS) 각각은 전극 구조체(ST)을 관통하는 제 1 및 제 2 수직 채널들(VS1, VS2) 및 전극 구조체(ST) 아래에서 제 1 및 제 2 수직 채널들(VS1, VS2)을 연결하는 수평 채널(HS)을 포함할 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)은 전극 구조체(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 채널(HS)은 기판(10) 상부에 형성된 리세스부 내에 제공될 수 있다. 수평 채널(HS)은 기판(10)과 전극 구조체(ST) 사이에 제공되어 제 1 및 제 2 수직 채널들(VS1, VS2)을 연결할 수 있다.
일 예에서, 수평 채널(HS)은 제 1 및 제 2 수직 채널들(VS1, VS2)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 제 1 및 제 2 수직 채널들(VS1, VS2)과 수평 채널(HS)은 일체형 파이프 형태를 가질 수 있다. 다시 말해, 제 1 및 제 2 수직 채널들(VS1, VS2)과 수평 채널(HS)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다. 여기서, 반도체막은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 갖는 반도체 물질로 이루어질 수 있다. 나아가, 앞에서 설명한 것처럼, 채널 구조체들(CHS)과 하부 및 상부 전극들(ELa, ELb) 사이에 데이터 저장막이 개재될 수 있다.
일 예에 따르면, 각 채널 구조체(CHS)의 제 1 수직 채널(VS1)은 비트 라인(BL)에 연결될 수 있으며, 제 2 수직 채널(VS2)은 공통 소오스 라인(CSL)에 연결될 수 있다. 그리고, 채널 구조체들(CHS)은 전기적으로 서로 분리될 수 있으며, 전극 구조체(ST)에 의해 반도체 물질을 포함하는 각 채널 구조체(CHS)의 전위를 제어될 수 있다. 이에 따라, 각 채널 구조체(CHS)를 통해 비트 라인(BL)과 공통 소오스 라인(CSL) 사이에 전류 경로가 형성될 수 있다.
도 25 내지 도 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간략함을 위해 도 4 내지 도 22를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 25를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있으며, 주변 회로 영역(PCR)의 기판(10) 상에 주변 구조체가 형성될 수 있다.
주변 구조체는 주변 회로 영역(PCR)의 기판(10) 상에서 서로 이격되어 배치되는 주변 게이트 스택들(PGS)을 포함할 수 있다. 일 예에서, 주변 게이트 스택들(PGS) 간의 간격은 도 4 내지 도 22를 참조하여 설명된 주변 게이트 스택들(PGS) 간의 간격보다 클 수 있다. 즉, 인접하는 주변 게이트 스택들(PGS) 사이에서 기판(10)의 상면이 노출될 수 있다.
주변 구조체가 형성된 기판(10) 상에 버퍼 절연막(11) 및 하부 희생막(LSL)이 차례로 형성될 수 있다. 버퍼 절연막(11) 및 하부 희생막(LSL)은 실질적으로 균일한 두께를 가지며 주변 게이트 스택들(PGS) 및 기판(10)을 컨포말하게 덮을 수 있다. 여기서, 하부 희생막(LSL)의 두께는 주변 게이트 스택(PGS)의 두께보다 작을 수 있다.
도 26을 참조하면, 하부 희생막(LSL)을 패터닝하여 하부 희생 패턴(LP) 및 더미 희생 패턴(DP)이 형성될 수 있다. 이이서, 기판(10) 전면에 하부 절연막(20) 및 식각 정지막(30)이 차례로 증착될 수 있다. 하부 절연막(20)은 균일한 두께를 가지며, 하부 희생 패턴(LP) 및 더미 희생 패턴(DP)을 컨포말하게 덮을 수 있다.
실시예들에 따르면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 하부 절연막(20)은 실질적으로 평탄한 상면을 가질 수 있다. 주변 게이트 스택(PGS)의 상면과 기판(10)의 상면 간의 높이 차이로 인해, 하부 절연막(20)의 상면은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)에서 높이 차이를 가질 수 있다. 주변 회로 영역(PCR)에서 하부 절연막(20)은 주변 게이트 스택들(PGS) 사이와 주변 게이트 스택들(PGS)의 상면들 간에 높이 차이를 가질 수 있다. 즉, 하부 절연막(20)은 주변 회로 영역(PCR)에서 서로 이격된 복수 개의의 돌출 부분들(20P)을 가질 수 있다.
도 27을 참조하면, 식각 정지막(30) 상에 마스크 패턴(MPa)이 형성될 수 있으며, 마스크 패턴(MPa)은 하부 절연막(20)의 돌출 부분들(20P; 즉, 주변 게이트 스택들(PGS))에 각각 대응하여 오프닝들을 가질 수 있다. 즉, 주변 회로 영역(PCR)에서 하부 절연막(20)의 돌출 부분들(20P) 사이에 마스크 패턴(MPa)의 일부가 형성될 수 있다.
이어서, 마스크 패턴(MPa)을 식각 마스크로 이용하여 식각 정지막(30)을 이방성 식각함으로써 식각 정지 패턴(35)이 형성될 수 있다. 일 예에서, 식각 정지 패턴(35)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 하부 절연막(20)의 상면을 덮을 수 있으며, 주변 회로 영역(PCR)에서 주변 게이트 스택들(PGS) 사이에서 하부 절연막(20)의 상면을 덮을 수 있다. 마스크 패턴(MPa)은 식각 정지 패턴(35)을 형성한 후 제거될 수 있다.
도 28을 참조하면, 하부 절연막(20)에 대한 평탄화 공정을 수행하여 하부 절연막(20)의 돌출 부분들(20P)을 제거할 수 있다. 즉, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)에서 하부 절연막(20)의 상면들 간의 높이 차이가 감소될 수 있다. 평탄화 공정으로 CMP 공정이 수행될 수 있으며, 식각 정지 패턴(35)이 연마 종료점으로 사용될 수 있다. 이에 따라, 하부 절연막(20)의 돌출 부분들(20P)을 제외한 다른 부분에서 하부 절연막(20)의 두께는 유지될 수 있다.
평탄화 공정 후, 하부 절연막(20) 상에 잔류하는 식각 정지 패턴(35)을 제거하는 공정이 수행될 수 있다. 평탄화 공정 후, 하부 절연막(20)은 실질적으로 평탄한 상면을 가질 수 있으며, 하부 절연막(20)의 두께는 셀 어레이 영역(CAR)에서보다 주변 회로 영역(PCR)에서 작을 수 있다.
도 29를 참조하면, 평탄화된 하부 절연막(21)의 상면에 대한 리세스 공정을 수행하여 하부 절연막(21)의 두께를 감소시킬 수 있다. 이에 따라, 셀 어레이 영역(CAR)에서 실질적으로 평탄한 상면을 가지며, 더미 희생 패턴(DP)을 노출시키는 하부 평탄 절연막(25)이 형성될 수 있다.
일 예에서, 하부 평탄 절연막(25)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 실질적으로 균일한 두께를 가질 수 있으며, 실질적으로 평탄한 상면을 가질 수 있다. 또한, 하부 평탄 절연막(25)의 일 부분이 주변 회로 영역(PCR)에서 주변 게이트 스택들(PGS) 사이의 더미 희생 패턴(DP) 상에 잔류할 수 있다.
한편, 다른 예에 따르면, 평탄화된 하부 절연막(21)의 상면에 대한 리세스 공정은 생략될 수도 있으며, 더미 희생 패턴(DP)은 도 31에 도시된 바와 같이, 평탄화된 하부 절연막(21)에 의해 커버될 수도 있다.
계속해서, 도 30을 참조하면, 도 10을 참조하여 설명한 것처럼, 하부 평탄 절연막(25) 상에 더미 절연막(27)이 형성될 수 있다. 더미 절연막(27)은 하부 평탄 절연막(25)의 상면 및 더미 희생 패턴(DP)의 상면을 덮을 수 있다. 더미 절연막(27)은 앞서 설명한 바와 같이, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 실질적으로 평탄한 상면을 가질 수 있다.
이어서, 더미 절연막(27) 상에 수직적으로 번갈아 적층된 상부 희생막들(SL) 및 상부 절연막들(ILD)을 포함하는 몰드 구조체(110)가 형성될 수 있다. 실시예들에서, 몰드 구조체(110)는 앞서 도 11 및 도 12를 참조하여 설명한 것처럼, 더미 절연막(27) 상에 박막 구조체(100)를 형성하는 것, 및 박막 구조체(100)를 트리밍하는 것을 포함할 수 있다.
일 예에 따르면, 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 형성된 몰드 구조체(110)는 주변 회로 영역(PCR)의 더미 절연막(27)을 노출시킬 수 있다.
한편, 도 31에 도시된 바와 같이, 더미 절연막(27)이 생략된 경우, 몰드 구조체(110)는 주변 회로 영역(PCR)의 하부 평탄 절연막(25) 및 더미 희생 패턴(DP)을 노출할 수도 있다.
이후, 도 13 내지 도 20을 참조하여 설명한 것처럼, 몰드 구조체(110)의 상부 희생막들(SL) 및 하부 희생 패턴(LP)을 상부 전극들(ELb) 및 하부 전극(ELa)들로 대체하는 공정들이 수행될 수 있으며, 하부 전극(ELa) 및 상부 전극들(ELb)을 관통하는 수직 구조체들(VS)이 형성될 수 있다.
도 32 내지 도 37은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간략함을 위해 도 4 내지 22를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 32를 참조하면, 주변 회로 영역(PCR)의 기판(10) 상에 주변 구조체를 형성한 후, 기판(10) 전면에 절연막(ILD)을 개재하여 복수 개의 하부 희생막들(LSL)이 적층될 수 있으며, 복수 개의 하부 희생막들(LSL) 및 절연막(ILD)이 패터닝될 수 있다. 이에 따라, 셀 어레이 영역(CAR)의 기판(10) 상에 적층된 하부 희생 패턴들(LP)이 형성될 수 있으며, 주변 회로 영역(PCR)의 주변 구조체 상에 적층된 더미 희생 패턴들(DP)이 형성될 수 있다. 주변 게이트 스택들(PGS)에 의해 하부 희생 패턴(LP)의 상면과 더미 희생 패턴(DP)의 상면은 서로 다른 레벨에 위치할 수 있다.
도 33을 참조하면, 하부 희생 패턴들(LP) 및 더미 희생 패턴들(DP) 상에 하부 절연막(20) 및 식각 정지막(30)이 차례로 형성될 수 있다. 하부 절연막(20)은 균일한 두께를 가지며 증착될 수 있으며, 이에 따라, 하부 절연막(20)은 주변 회로 영역(PCR)에서 돌출 부분들(20P)을 가질 수 있다.
도 34를 참조하면, 식각 정지막(30)을 패터닝하여, 하부 절연막(20)의 돌출 부분들(20P)을 노출시키는 식각 정지 패턴(35)이 형성될 수 있다. 이어서, 식각 정지 패턴(35)을 연마 정지막으로 이용하여 하부 절연막(20)에 대한 평탄화 공정이 수행될 수 있다. 평탄화된 하부 절연막(21)은 셀 어레이 영역(CAR)에서 보다 주변 회로 영역(PCR)에서 두께가 작을 수 있다.
도 35를 참조하면, 최상층의 더미 희생 패턴(DP)의 상면이 노출되도록 평탄화된 하부 절연막(21)의 상면을 리세스하여 하부 평탄 절연막(25)이 형성될 수 있다. 기판(10) 전면에 더미 절연막(27)이 형성될 수 있으며, 더미 절연막(27)은 하부 평탄 절연막(25) 및 최상층의 더미 희생 패턴(DP)을 덮을 수 있다.
도 36을 참조하면, 더미 절연막(27) 상에 수직적으로 번갈아 적층된 상부 희생막들(SL) 및 상부 절연막들(ILD)을 포함하는 몰드 구조체(110)가 형성될 수 있다. 실시예들에서, 몰드 구조체(110)는 앞서 도 11 및 도 12를 참조하여 설명한 것처럼, 더미 절연막(27) 상에 박막 구조체(100)를 형성하는 것, 및 박막 구조체(100)를 트리밍하는 것을 포함할 수 있다. 일 예에 따르면, 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 형성된 몰드 구조체(110)는 주변 회로 영역(PCR)의 더미 절연막(27)을 노출시킬 수 있다.
이후, 도 37을 참조하면, 도 13 내지 도 20을 참조하여 설명한 것처럼, 몰드 구조체(110)의 상부 희생막들(SL) 및 하부 희생 패턴들(LP)을 상부 전극들(ELb) 및 하부 전극들(ELa)로 대체하여, 셀 어레이 영역(CAR)에서 전극 구조체(ST)가 형성될 수 있다. 또한, 하부 전극들(ELa) 및 상부 전극들(ELb)을 관통하는 수직 구조체들(VS)이 형성될 수 있다.
계속해서, 도 19를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)의 콘택 플러그들(PLG), 연결 영역(CNR)의 셀 콘택 플러그들(CPLG), 및 주변 회로 영역(PCR)의 주변 콘택 플러그들(PPLG)이 형성될 수 있다. 이 실시예에 따르면, 주변 콘택 플러그들(PPLG)은 복수 개의 더미 희생 패턴들(DP)을 관통할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것;
    상기 주변 회로 영역의 상기 기판 상에 주변 구조체를 형성하는 것;
    상기 주변 구조체 및 상기 셀 어레이 영역의 상기 기판을 덮는 하부 희생막 및 하부 절연막을 차례로 형성하되, 상기 하부 절연막은 상기 주변 구조체 상에서 돌출 부분을 갖는 것;
    상기 셀 어레이 영역에서 상기 하부 절연막의 상면에 식각 정지 패턴을 형성하되, 상기 식각 정지 패턴은 상기 하부 절연막의 상기 돌출 부분을 노출하는 것;
    상기 식각 정지 패턴을 식각 정지막으로 이용하여 상기 하부 절연막의 상기 돌출 부분에 대한 평탄화 공정을 수행함으로써, 하부 평탄 절연막을 형성하는 것; 및
    상기 식각 정지 패턴을 제거한 후, 상기 셀 어레이 영역의 상기 하부 평탄 절연막 상에 수직적으로 번갈아 적층된 상부 희생막들 및 상부 절연막들을 포함하는 몰드 구조체를 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 주변 구조체의 상면은 상기 셀 어레이 영역의 상기 하부 희생막의 상면과 최하층의 상기 상부 희생막의 하면 사이의 레벨에 위치하는 3차원 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 주변 구조체는 제 1 두께를 가지며, 상기 하부 희생막은 상기 제 1 두께보다 작은 제 2 두께를 갖는 3차원 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 하부 절연막은 상기 제 1 두께와 상기 제 2 두께의 합보다 큰 제 3 두께를 갖는 3차원 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부 희생막의 상면은 상기 주변 회로 영역보다 상기 셀 어레이 영역에서 아래에 위치하는 3차원 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 하부 평탄 절연막의 상면은 상기 주변 회로 영역에서 상기 하부 희생막의 상기 상면과 실질적으로 동일한 레벨 또는 아래에 위치하는 3차원 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 셀 어레이 영역에서, 상기 하부 희생막의 일부를 하부 전극으로 대체하고, 상기 상부 희생막들을 상부 전극들로 대체하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 몰드 구조체를 형성하기 전에,
    상기 하부 평탄 절연막의 상면을 리세스하여, 상기 주변 회로 영역에서 상기 하부 희생막의 일부를 노출시키는 것; 및
    리세스된 상기 하부 평탄 절연막 상에 더미 절연막을 형성하는 것을 더 포함하되,
    상기 더미 절연막은 노출된 상기 하부 희생막의 상기 일부를 덮는 3차원 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 하부 절연막을 형성하기 전에,
    상기 하부 희생막을 패터닝하여, 상기 주변 회로 영역에서 상기 주변 구조체를 덮는 더미 희생 패턴과 상기 셀 어레이 영역에서 상기 기판 상에 하부 희생 패턴을 형성하는 것을 더 포함하되,
    상기 하부 절연막은 상기 더미 희생 패턴 및 상기 하부 희생 패턴을 컨포말하게 덮는 3차원 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 주변 구조체를 형성하는 것은, 상기 주변 회로 영역의 상기 기판 상에서 서로 이격된 주변 게이트 스택들을 형성하는 것을 포함하되,
    상기 하부 희생막 및 상기 하부 절연막은 상기 주변 게이트 스택들을 컨포말하게 덮는 3차원 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 하부 평탄 절연막은 상기 주변 게이트 스택들 사이에서 상기 하부 희생막 상에 잔류하는 3차원 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 하부 평탄 절연막 상에서 상기 몰드 구조체를 덮는 매립 절연막을 형성하되, 상기 매립 절연막은 상기 셀 어레이 영역에서 돌출 부분을 갖는 것;
    상기 매립 절연막을 패터닝하여 상기 매립 절연막의 돌출 부분을 식각하는 것; 및
    상기 패터닝된 상기 매립 절연막에 대한 평탄화 공정을 수행하여 평탄 매립 절연막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 주변 회로 영역에서 상기 매립 절연막의 상면은 상기 전극 구조체의 상면보다 위에 위치하는 3차원 반도체 장치의 제조 방법.
  14. 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판을 제공하는 것;
    상기 주변 회로 영역의 상기 기판 상에 주변 구조체를 형성하는 것;
    상기 셀 어레이 영역의 상기 기판 상에 전극 구조체를 형성하되, 상기 전극 구조체는 하부 전극, 상기 하부 전극 상의 하부 평탄 절연막, 및 상기 하부 평탄 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하며, 상기 하부 평탄 절연막은 상기 주변 회로 영역으로 연장되어 상기 주변 구조체를 덮는 것; 및
    상기 전극 구조체 및 상기 주변 회로 영역의 상기 하부 평탄 절연막을 덮는 상부 평탄 절연막을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 주변 구조체의 상면은 상기 하부 전극의 상면과 최하층의 상기 상부 전극의 하면 사이에 위치하는 3차원 반도체 장치의 제조 방법.
  16. 제 14 항에 있어서,
    상기 전극 구조체를 형성하는 것은, 상기 주변 회로 영역에서 상기 주변 구조체를 컨포말하게 덮는 더미 희생 패턴을 형성하는 것을 더 포함하되,
    상기 더미 희생 패턴은 상기 하부 평탄 절연막과 다른 절연 물질로 형성되는 3차원 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 셀 어레이 영역에서 상기 하부 평탄 절연막의 상면은 상기 더미 희생 패턴의 상면과 실질적으로 동일한 레벨 또는 아래에 위치하는 3차원 반도체 장치의 제조 방법.
  18. 제 14 항에 있어서,
    상기 전극 구조체를 형성하는 것은,
    상기 주변 구조체 및 상기 셀 어레이 영역의 상기 기판을 덮는 하부 희생막을 형성하는 것;
    상기 하부 희생막 상에 하부 절연막을 형성하되, 상기 하부 절연막은 상기 주변 구조체 상에서 돌출 부분을 갖는 것;
    상기 셀 어레이 영역에서 상기 하부 절연막의 상면에 식각 정지 패턴을 형성하되, 상기 식각 정지 패턴은 상기 하부 절연막의 상기 돌출 부분을 노출하는 것;
    상기 식각 정지 패턴을 식각 정지막으로 이용하는 상기 하부 절연막의 상기 돌출 부분에 대한 평탄화 공정을 수행하여, 상기 하부 평탄 절연막을 형성하는 것;
    상기 식각 정지 패턴을 제거한 후, 상기 셀 어레이 영역의 상기 하부 평탄 절연막 상에 수직적으로 번갈아 적층된 상부 희생막들 및 상부 절연막들을 포함하는 몰드 구조체를 형성하는 것; 및
    상기 셀 어레이 영역에서, 상기 하부 희생막의 일부를 상기 하부 전극으로 대체하고, 상기 상부 희생막들을 상기 상부 전극들로 대체하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
  19. 제 14 항에 있어서,
    상기 주변 구조체를 형성하는 것은, 상기 주변 회로 영역의 상기 기판 상에서 서로 이격된 주변 게이트 스택들을 형성하는 것을 포함하되,
    상기 하부 희생막은 상기 주변 게이트 스택들을 컨포말하게 덮는 3차원 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 하부 평탄 절연막의 일 부분은 상기 주변 게이트 스택들 사이에서 상기 하부 희생막 상에 형성되는 3차원 반도체 장치의 제조 방법.
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