CN109817628B - 三维半导体存储器件和制造其的方法 - Google Patents

三维半导体存储器件和制造其的方法 Download PDF

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Abstract

提供了三维半导体存储器件和制造其的方法。一种存储器件可以包括：半导体层，包括第一区和第二区；第一垂直结构，在第一区上并在与半导体层的顶表面垂直的第一方向上延伸；以及第二垂直结构，在第二区上并在第一方向上延伸。第一垂直结构可以包括在第一方向上延伸并与半导体层接触的垂直半导体图案、以及围绕垂直半导体图案的第一数据存储图案。第二垂直结构可以包括在第一方向上延伸并与半导体层接触的绝缘结构、以及围绕绝缘结构的第二数据存储图案。

Description

三维半导体存储器件和制造其的方法
技术领域
本公开涉及三维半导体存储器件和制造其的方法，更具体地，涉及具有提高的可靠性和集成度的三维半导体存储器件和制造该三维半导体存储器件的方法。
背景技术
半导体器件已经日益集成以满足客户所期望的高性能特性和低制造成本。因为半导体器件的集成是决定产品价格的重要因素，所以尤其越来越需要高集成。典型的二维或平面半导体存储器件的集成部分地由单位存储单元所占据的面积决定，使得它极大地受到用于形成精细图案的技术水平影响。然而，增加图案精细度所需的越来越昂贵的处理设备会对增加二维或平面半导体存储器件的集成度设定实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本公开的一些方面提供了具有提高的可靠性和集成度的三维半导体存储器件。
本公开的一些方面提供了制造三维半导体存储器件的方法，通过该方法可以提高三维半导体存储器件的生产率。
本公开的目的不限于上述那些，并且本领域技术人员将由以下描述清楚地理解以上未提及的其它目的。
根据本公开的方面，可以提供一种三维半导体存储器件。该三维半导体存储器件可以包括：半导体层，包括第一区和第二区；多个第一垂直结构，在第一区上并在与半导体层的顶表面垂直的第一方向上延伸；以及多个第二垂直结构，在第二区上并在第一方向上延伸。第一垂直结构的每个可以包括：垂直半导体图案，在第一方向上延伸并接触半导体层；以及第一数据存储图案，围绕垂直半导体图案。第二垂直结构的每个可以包括：绝缘柱，在第一方向上延伸并接触半导体层；以及第二数据存储图案，围绕绝缘柱。
根据本公开的方面，一种三维半导体存储器件可以包括：衬底，具有第一区和第二区；电极结构，包括垂直地堆叠在衬底上的电极；多个第一垂直结构，在第一区上延伸到电极结构中；以及多个第二垂直结构，在第二区上延伸到电极结构中。第一垂直结构的每个可以包括：垂直半导体图案，延伸到电极结构中；以及第一数据存储图案，在垂直半导体图案与电极结构之间。第二垂直结构的每个可以包括：绝缘柱，穿透电极结构；以及第二数据存储图案，在绝缘柱与电极结构之间。绝缘柱的底表面可以低于垂直半导体图案的底表面和第二数据存储图案的底表面。
根据本公开的方面，一种制造三维半导体存储器件的方法可以包括：在包括第一区和第二区的衬底上形成模制结构；图案化模制结构以形成第一垂直孔和第二垂直孔，第一垂直孔在第一区上延伸到模制结构中，第二垂直孔在第二区上延伸到模制结构中；在第一垂直孔中形成第一垂直结构并且在第二垂直孔中形成第二垂直结构，第一垂直结构和第二垂直结构的每个包括数据存储图案和垂直半导体图案；去除第二垂直结构的垂直半导体图案，以暴露第二垂直孔中的数据存储图案；以及在其中暴露数据存储图案的第二垂直孔中形成绝缘柱。
附图说明
图1示出显示了根据本公开的方面的三维半导体存储器件的单元阵列的电路图。
图2示出显示了根据本公开的方面的三维半导体存储器件的俯视图。
图3示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。
图4示出沿图2的线IV-IV'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。
图5A和5B示出分别显示了图3的部分A和B的放大图。
图5C示出显示了图3的部分C的放大图。
图5D和5E示出显示了图2的部分D的放大图。
图6示出显示了根据本公开的方面的三维半导体存储器件的俯视图。
图7示出沿图6的线V-V'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。
图8示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。
图9A和9B示出分别显示了图8的部分A和B的放大图。
图10和11示出显示了根据本公开的方面的三维半导体存储器件的剖视图。
图12至16示出显示了根据本公开的方面的三维半导体存储器件的俯视图。
图17至21、23和25至28示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的制造三维半导体存储器件的方法。
图22A和22B示出分别显示了图21的部分P1和P2的放大图。
图24示出图23的部分P2的放大图。
具体实施方式
在下文中，将结合附图详细描述本申请所提供的本发明构思的示例实施方式。
图1示出显示了根据本公开的方面的三维半导体存储器件的单元阵列的电路图。
参照图1，根据一些实施方式的三维半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL0至BL2、以及在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
位线BL0至BL2可以二维地布置，并且多个单元串CSTR可以并联连接到位线BL0至BL2的每个。多个单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多个位线BL0至BL2与一个公共源极线CSL之间。公共源极线CSL可以被提供为多个，并且多个公共源极线CSL可以二维地布置。公共源极线CSL可以被供给相同的电压或者彼此独立地被电控制。
在一些实施方式中，每个单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、串联连接的存储单元晶体管MCT、以及地选择晶体管GST。每个存储单元晶体管MCT可以包括数据存储元件。
例如，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2。第二串选择晶体管SST2可以联接到位线BL0至BL2中的一个，并且地选择晶体管GST可以联接到公共源极线CSL。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。或者，每个单元串CSTR可以包括一个串选择晶体管。
每个单元串CSTR还可以包括连接在第一串选择晶体管SST1与存储单元晶体管MCT之间的虚设单元晶体管DMC。虽然未在图中示出，但是其它虚设单元晶体管DMC也可以连接在地选择晶体管GST与存储单元MCT之间。
第一串选择晶体管SST1可以由第一串选择线SSL1控制，第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以由多个字线WL0至WLn控制，虚设单元晶体管DMC可以由虚设字线DWL控制。地选择晶体管GST可以由地选择线GSL控制。公共源极线CSL可以共同连接到地选择晶体管GST的源极。
因为一个单元串CSTR可以包括在离公共源极线CSL不同距离处的多个存储单元晶体管MCT，所以字线WL0至WLn和DWL可以设置在公共源极线CSL与位线BL0至BL2之间。
存储单元晶体管MCT可以包括在离公共源极线CSL基本相同距离处的栅电极，并且栅电极可以共同连接到字线WL0至WLn和DWL中的一个，从而处于等电位状态。或者，虽然存储单元晶体管MCT的栅电极设置在离公共源极线CSL基本相同的距离处，但是设置在不同行或列处的栅电极可以彼此独立地被控制。
图2示出显示了根据本公开的方面的三维半导体存储器件的俯视图。图3示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图4示出沿图2的线IV-IV'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图5A和5B示出分别显示了图3的部分A和B的放大图。图5C示出显示了图3的部分C的放大图。图5D和5E示出显示了图3的部分D的放大图。
参照图2、3和4，衬底10可以包括单元阵列区CAR和连接区CNR。衬底10可以是或者可以包括以下中的一种：具有半导体特性的材料(例如硅晶片)、绝缘材料(例如玻璃)和用绝缘材料覆盖的半导体或导体。例如，衬底10可以是具有第一导电性的硅晶片。
衬底10可以在其上提供有沿第一方向D1从单元阵列区CAR朝向连接区CNR延伸的电极结构ST。电极结构ST可以在衬底10上提供为多个，并且多个电极结构ST可以沿第二方向D2彼此间隔开。缓冲绝缘层11可以插置在电极结构ST与衬底10之间，并且可以包括硅氧化物层。
电极结构ST可以包括沿着与衬底10的顶表面垂直的第三方向D3交替地且重复地堆叠的电极EL1和EL2以及绝缘层ILD。电极EL1和EL2可以具有基本相同的厚度，并且绝缘层ILD可以取决于三维半导体存储器件的特性而具有不同的厚度。每个绝缘层ILD的厚度可以小于电极EL1和EL2的每个的厚度。电极EL1和EL2可以包括例如从掺杂半导体(例如掺杂硅等)、金属(例如钨、铜、铝等)、导电金属氮化物(例如钛氮化物、钽氮化物等)和过渡金属(例如钛、钽等)中选择的至少一种材料。绝缘层ILD可以包括例如硅氧化物层或低k电介质层。
电极结构ST可以在连接区CNR上具有阶梯结构。例如，电极EL1和EL2可以具有随着离衬底10的距离增大而减小的沿第一方向D1的长度，并且电极结构ST可以具有随着离单元阵列区CAR的距离增大而减小的高度。电极EL1和EL2可以具有沿第一方向D1彼此等距间隔开的侧壁。
电极EL1和EL2可以具有位于不同的水平和垂直位置处的垫EL1p和EL2p。
电极结构ST可以包括沿第三方向D3交替堆叠的第一电极EL1和第二电极EL2。第一电极EL1的垫EL1p可以沿第一方向D1构成第一阶梯结构，第二电极EL2的垫EL2p可以沿第一方向D1构成第二阶梯结构。第一阶梯结构和第二阶梯结构可以在交叉第一方向D1的第二方向D2上彼此相邻。例如，一个第一电极EL1在第一方向D1上的长度可以大于直接在所述一个第一电极EL1上方的下一个第一电极EL1在第一方向D1上的长度。同样地，一个第二电极EL2在第一方向D1上的长度可以大于直接在所述一个第二电极EL2上方的下一个第二电极EL2在第一方向D1上的长度。
最上面的第一电极EL1可以具有在第一方向D1上延伸的线形形状，并且可以相隔分隔绝缘图案40而彼此间隔开。同样，最上面的第二电极EL2可以具有在第一方向D1上延伸的线形形状，并且可以相隔分隔绝缘图案40而彼此间隔开。
在一些实施方式中，三维半导体存储器件可以是垂直NAND闪速存储器件，在这样的情况下，电极结构ST的电极EL1和EL2可以用作存储单元晶体管(例如图1的MCT)的控制栅电极。例如，电极EL1和EL2可以用作以上参照图1讨论的地选择线GSL、字线WL0至WLn和DWL、以及串选择线SSL1和SSL2。
平坦化绝缘层50可以覆盖其上设置电极结构ST的衬底10。平坦化绝缘层50可以具有基本上平坦化的顶表面，并且可以覆盖连接区CNR上的电极结构ST的阶梯结构。平坦化绝缘层50可以包括一个绝缘层或多个堆叠绝缘层，诸如硅氧化物层和/或低k电介质层。
单元阵列区CAR可以提供有穿透电极结构ST的多个第一垂直结构VS1，连接区CNR可以提供有穿透平坦化绝缘层50和电极结构ST的多个第二垂直结构VS2。
当俯视观察时，第一垂直结构VS1可以沿第一方向D1布置成Z字形样式。第一垂直结构VS1可以包括诸如硅(Si)、锗(Ge)或其混合物的半导体材料。额外地或备选地，第一垂直结构VS1可以包括杂质掺杂的半导体或无掺杂的本征半导体。包括半导体材料的第一垂直结构VS1可以用作以上参照图1讨论的选择晶体管SST和GST以及存储单元晶体管MCT的沟道。
第二垂直结构VS2可以穿透电极结构ST的阶梯结构，并且随着第二垂直结构VS2变得远离单元阵列区CAR，第二垂直结构VS2所穿透的电极EL1和EL2的数量可以减少。当俯视观察时，第二垂直结构VS2可以沿第一方向D1和第二方向D2布置，并且可以在连接区CNR上穿透电极EL1和EL2的垫EL1p和EL2p。多个第二垂直结构VS2可以穿透电极EL1和EL2的垫EL1p和EL2p的每个。例如，四个第二垂直结构VS2可以穿透电极EL1和EL2的垫EL1p和EL2p的每个，但本公开不限于此。再例如，电极EL1和EL2的垫EL1p和EL2p的每个可以被一个、两个、三个或多于三个(例如五个)第二垂直结构VS2穿透。此外，当俯视观察时，第二垂直结构VS2中的一个或更多个可以放置在电极EL1和EL2的垫EL1p和EL2p之间的边界上。
第一垂直结构VS1的每个可以具有第一宽度，第二垂直结构VS2的每个可以具有大于第一宽度的第二宽度。第一垂直结构VS1和第二垂直结构VS2可以具有在基本相同的水平处的底表面。第一垂直结构VS1和第二垂直结构VS2可以在第三方向D3上具有基本相同的长度。
在一些实施方式中，第一垂直结构VS1的每个可以包括第一下半导体图案LSP1、第一上半导体图案USP1和第一数据存储图案VP1。第二垂直结构VS2的每个可以包括第二下半导体图案LSP2、第二数据存储图案VP2和绝缘柱IP。
参照图5A，第一下半导体图案LSP1可以与衬底10直接接触，并且可以包括从衬底10生长的柱形外延层。第一下半导体图案LSP1可以包括硅(Si)、锗(Ge)、硅-锗(SiGe)、III-V族半导体化合物或II-VI族半导体化合物。第一下半导体图案LSP1可以是未掺杂杂质的图案、或具有与衬底10的导电性相同的导电性的掺杂杂质的图案。
第一下半导体图案LSP1可以具有第一下部宽度WA和在第三方向D3上的第一高度T1。第一下半导体图案LSP1的第一高度T1可以大于最下面的第一电极EL1的厚度。第一下半导体图案LSP1可以具有比最下面的第一电极EL1的顶表面高并且比最上面的绝缘层ILD的顶表面低的顶表面。栅极电介质层15可以设置在第一下半导体图案LSP1的侧壁的一部分上。栅极电介质层15可以设置在最下面的第一电极EL1与第一下半导体图案LSP1之间。栅极电介质层15可以包括硅氧化物层(例如热氧化物层)。栅极电介质层15可以具有圆化的侧壁。
第一上半导体图案USP1可以与第一下半导体图案LSP1直接接触，并且可以具有U形或拥有闭合底端的管形。第一上半导体图案USP1可以具有用包括绝缘材料的第一掩埋绝缘图案VI填充的内部。第一上半导体图案USP1可以由第一数据存储图案VP1围绕，并且可以具有比提供在连接区CNR上的绝缘柱IP的宽度的一半小的厚度d2。第一上半导体图案USP1可以具有比第一下半导体图案LSP1的顶表面低的底表面。第一上半导体图案USP1可以包括无掺杂的半导体材料或掺杂有具有与衬底10的导电性相同导电性的杂质的半导体材料。第一上半导体图案USP1可以具有与第一下半导体图案LSP1的晶体结构不同的晶体结构。例如，第一上半导体图案USP1可以具有从单晶结构、非晶结构和多晶结构中选择的至少一种。
第一上半导体图案USP1可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以具有拥有敞开的顶端和底端的通心粉形或管形。第一半导体图案SP1可以与第一数据存储图案VP1的内侧壁直接接触。第一半导体图案SP1可以不与第一下半导体图案LSP1接触而是与第一下半导体图案LSP1间隔开。
第二半导体图案SP2可以联接到第一下半导体图案LSP1，并且可以具有拥有闭合底端的通心粉形或管形。第二半导体图案SP2可以具有用第一掩埋绝缘图案VI填充的内部。第二半导体图案SP2可以与第一半导体图案SP1的内壁和第一下半导体图案LSP1的顶表面接触。在该构造中，第二半导体图案SP2可以电连接第一半导体图案SP1和第一下半导体图案LSP1。
第一数据存储图案VP1可以设置在电极结构ST与第一上半导体图案USP1之间。第一数据存储图案VP1可以在第三方向D3上延伸并围绕第一上半导体图案USP1的侧壁。例如，第一数据存储图案VP1可以具有拥有敞开的顶端和底端的通心粉形或管形。
第一数据存储图案VP1可以在第一上半导体图案USP1的侧壁上具有第一厚度d1。第一数据存储图案VP1可以与第一下半导体图案LSP1的顶表面部分接触。第一数据存储图案VP1可以具有比第一上半导体图案USP1的底表面高的底表面。
第一数据存储图案VP1可以包括单个薄层或多个薄层。在一些实施方式中，第一数据存储图案VP1可以包括构成NAND闪速存储器件的数据存储层的隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。电荷存储层CIL可以是或者可以包括陷阱绝缘层、浮置栅电极、或包含导电纳米点的绝缘层。例如，电荷存储层CIL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和层叠陷阱层中的一个或更多个。隧道绝缘层TIL可以是或者可以包括具有比电荷存储层CIL的带隙大的带隙的材料之一，阻挡绝缘层BLK可以是或者可以包括诸如铝氧化物层或铪氧化物层的高k电介质层。或者，第一数据存储图案VP1可以包括用于相变存储器件或可变电阻存储器件的薄层。
参照图5B，第二下半导体图案LSP2可以与衬底10直接接触，并且可以包括从衬底10生长的柱状或柱形外延层。第二下半导体图案LSP2可以包括与提供在单元阵列区CAR上的第一下半导体图案LSP1的半导体材料相同的半导体材料。
第二下半导体图案LSP2可以具有比第一下半导体图案LSP1的第一高度T1小的在第三方向D3上的第二高度T2。第二下半导体图案LSP2可以具有比最下面的第一电极EL1的顶表面高的顶表面。在一些实施方式中，第二下半导体图案LSP2的第二高度T2可以与第一下半导体图案LSP1的第一高度T1基本相同。第二下半导体图案LSP2可以具有比第一下半导体图案LSP1的第一下部宽度WA大的第二下部宽度WB。
绝缘柱IP可以穿透电极结构ST的一部分和平坦化绝缘层50以与第二下半导体图案LSP2直接接触。绝缘柱IP可以具有比第二下半导体图案LSP2的第二下部宽度WB小的宽度d4。绝缘柱IP可以具有比第一下半导体图案LSP1的顶表面低的底表面。绝缘柱IP的底表面可以低于第二数据存储图案VP2的底表面和填充第一上半导体图案USP1的内部的第一掩埋绝缘图案VI的底表面。绝缘柱IP的底表面也可以低于第一上半导体图案USP1的底表面。
绝缘柱IP可以包括绝缘材料，例如PE-TEOS(等离子体增强原硅酸四乙酯)、O3-TEOS(O3-原硅酸四乙酯)、USG(无掺杂硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BSG(硼硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、FSG(氟硅酸盐玻璃)、SOG(旋涂玻璃)、TOSZ(东燃硅氮烷)或其组合。
第二数据存储图案VP2可以围绕绝缘柱IP的侧壁。与第一数据存储图案VP1类似，第二数据存储图案VP2可以具有拥有敞开的顶端和底端的通心粉形或管形。第二数据存储图案VP2可以与第二下半导体图案LSP2的顶表面部分接触。第二数据存储图案VP2可以具有与第一数据存储图案VP1的薄膜结构相同的薄膜结构。在一些实施方式中，第二数据存储图案VP2可以包括构成NAND闪速存储器件的数据存储层的隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。
第二数据存储图案VP2可以在绝缘柱IP的侧壁上具有第二厚度d3，并且第二厚度d3可以与第一数据存储图案VP1的第一厚度d1基本相同或者小于第一数据存储图案VP1的第一厚度d1。
参照图5A和5B，水平绝缘图案HP可以从电极EL1和EL2与第一垂直结构VS1和第二垂直结构VS2之间延伸到电极EL1和EL2的顶表面和底表面上。水平绝缘图案HP可以包括电荷存储层和隧道绝缘层，作为NAND闪速存储器件的数据存储层的部件。或者，水平绝缘图案HP可以包括阻挡绝缘层。
返回参照图2、3和4，第一上半导体图案USP1可以在其顶端上提供有联接到位线接触插塞BPLG的位线垫BLPAD。位线垫BLPAD可以包括杂质掺杂的半导体材料。
参照图5C，位线垫BLPAD可以具有比最上面的第二电极EL2的顶表面高并且比第一数据存储图案VP1的顶表面低的底表面。例如，位线垫BLPAD可以由第一数据存储图案VP1围绕。或者，位线垫BLPAD可以放置在第一上半导体图案USP1的顶表面和第一数据存储图案VP1的顶表面上。位线垫BLPAD可以具有与第二垂直结构VS2中包括的绝缘柱IP的顶表面基本上共面的顶表面。
参照图5D，第一层间电介质层60可以覆盖第二垂直结构VS2中包括的绝缘柱IP的顶表面。
在一些实施方式中，如图5E所示，当第二垂直结构VS2在其顶端上提供有虚设位线垫DPAD时，位线垫BLPAD的顶表面可以与虚设位线垫DPAD的顶表面基本上共面。虚设位线垫DPAD可以包括与位线垫BLPAD的材料相同的材料。
再次参照图2、3和4，公共源极区CSR可以沿第一方向D1平行于电极结构ST延伸。公共源极区CSR可以通过用具有第二导电性的杂质注入衬底10而形成。公共源极区CSR可以包括例如n型杂质(例如砷(As)或磷(P))。
电极结构ST可以在其间提供有联接到公共源极区CSR的公共源极插塞CSP。例如，公共源极插塞CSP可以具有基本均匀的上部宽度，并平行于第一方向D1延伸。绝缘间隔物SP可以插置在公共源极插塞CSP与电极结构ST的相反侧壁的每个之间。或者，公共源极插塞CSP可以穿透绝缘间隔物SP以与公共源极区CSR部分接触。
第一层间电介质层60可以设置在平坦化绝缘层50上，并且可以覆盖第一垂直结构VS1的顶表面和第二垂直结构VS2的顶表面。例如，第一层间电介质层60可以覆盖位线垫BLPAD的顶表面和绝缘柱IP的顶表面。第一层间电介质层60可以在其上提供有覆盖公共源极插塞CSP的顶表面的第二层间电介质层70。
单元接触插塞CPLG可以穿透平坦化绝缘层50以及第一层间电介质层60和第二层间电介质层70，以连接到电极EL1和EL2的垫EL1p和EL2p。单元接触插塞CPLG可以具有随着离单元阵列区CAR的距离减小而减小的垂直长度。单元接触插塞CPLG可以具有基本上彼此共面的顶表面。
当俯视观察时，每个单元接触插塞CPLG可以由第二垂直结构VS2围绕。例如，每个单元接触插塞CPLG可以位于彼此相邻的第二垂直结构VS2之间。
辅助位线SBL可以设置在单元阵列区CAR的第二层间电介质层70上，并通过位线接触插塞BPLG电连接到彼此相邻的第一垂直结构VS1。连接线CL可以设置在连接区CNR的第二层间电介质层70上，并联接到单元接触插塞CPLG。第二层间电介质层70可以在其上提供有覆盖辅助位线SBL和连接线CL的第三层间电介质层80。
位线BL可以设置在第三层间电介质层80上，并且可以在第二方向D2上延伸以跨越电极结构ST。位线BL可以通过接触插塞CP联接到辅助位线SBL。
在一些实施方式中，因为第二垂直结构VS2的上部由绝缘材料制成而没有半导体材料，所以当三维半导体存储器件工作时，即使在单元接触插塞CPLG与第二垂直结构VS2相邻或接触时也没有电流可以流过第二垂直结构VS2。此外，即使在单元接触插塞CPLG和与其相邻的第二垂直结构VS2之间的距离减小，也可以可靠地获得单元接触插塞CPLG的工艺余量，而不管第二垂直结构VS2的位置如何。
在下文中，将参照图6至16描述本公开的各种方面。为了说明的简洁，对与参照图2、3、4和5A至5E讨论的三维半导体存储器件的技术特征相同的技术特征的描述被省略。
图6示出显示了根据本公开的方面的三维半导体存储器件的俯视图。图7示出沿图6的线V-V'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。
参照图6和7，穿透电极EL1和EL2的垫EL1p和EL2p的每个的第二垂直结构VS2可以位于离单元接触插塞CPLG不同的距离处。例如，单元接触插塞CPLG可以远离电极EL1和EL2的垫EL1p和EL2p的每个的中心定位。
例如，单元接触插塞CPLG可以与第二垂直结构VS2中的一个接触。因为第二垂直结构VS2的上部由绝缘材料制成，所以即使当单元接触插塞CPLG与第二垂直结构VS2接触时，也可以获得三维半导体存储器件的良好的工作特性。
图8示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的三维半导体存储器件。图9A和9B示出分别显示了图8的部分A和B的放大图。
在图8所示的实施方式中，第一垂直结构VS1和第二垂直结构VS2可以不包括以上参照图3和4讨论的第一下半导体图案LSP1和第二下半导体图案LSP2。
参照图2、8和9A，在单元阵列区CAR上，每个第一垂直结构VS1可以包括垂直半导体图案USP1和围绕垂直半导体图案USP1的第一数据存储图案VP1。垂直半导体图案USP1和第一数据存储图案VP1可以与衬底10直接接触。与以上讨论的第一上半导体图案USP1类似，第一垂直结构VS1中包括的每个垂直半导体图案USP1可以包括第一半导体图案SP1和第二半导体图案SP2。第二半导体图案SP2可以与衬底10直接接触，并且可以具有用掩埋绝缘图案VI填充的内部。
参照图2、8和9B，每个第二垂直结构VS2可以包括第二数据存储图案VP2和绝缘柱IP。在连接区CNR中，数据存储图案VP2和绝缘柱IP可以穿透平坦化绝缘层50和电极结构ST以与衬底10直接接触。
图10和11示出显示了根据本公开的方面的三维半导体存储器件的剖视图。
在图10所示的实施方式中，沟道结构CHS可以提供在单元阵列区CAR的衬底10上。每个沟道结构CHS可以包括穿透电极结构ST的第一垂直沟道VCH1、穿透电极结构ST的第二垂直沟道VCH2、以及在电极结构ST下面将第一垂直沟道VCH1和第二垂直沟道VCH2彼此连接的水平沟道HCH。第一垂直沟道VCH1和第二垂直沟道VCH2可以提供在穿透电极结构ST的垂直孔中。水平沟道HCH可以提供在形成于衬底10中的凹入区中。水平沟道HCH可以提供在衬底10与电极结构ST之间，将第一垂直沟道VCH1和第二垂直沟道VCH2彼此连接。在一些实施方式中，水平沟道HCH可以具有连续地连接到第一垂直沟道VCH1和第二垂直沟道VCH2的通心粉形或中空管形。例如，水平沟道HCH以及第一垂直沟道VCH1和第二垂直沟道VCH2可以连接为具有一体的管形。在这样的构造中，水平沟道HCH以及第一垂直沟道VCH1和第二垂直沟道VCH2可以由连续延伸而没有中断的单个半导体层制成。如上所讨论地，第一数据存储图案VP1可以插置在电极EL1和EL2与第一垂直沟道VCH1和第二垂直沟道VCH2之间以及在水平沟道HCH与衬底10之间。
在一些实施方式中，每个沟道结构CHS可以以这样的方式构造：第一垂直沟道VCH1连接到位线BL并且第二垂直沟道VCH2连接到公共源极线CSL。
在图11所示的实施方式中，三维半导体存储器件可以包括外围逻辑结构PS和堆叠在外围逻辑结构PS上的单元阵列结构CS。例如，当俯视观察时，外围逻辑结构PS和单元阵列结构CS可以彼此重叠。
外围逻辑结构PS和单元阵列结构CS可以顺序地堆叠在衬底10上。例如，当垂直观察时，外围逻辑结构PS可以设置在衬底10与单元阵列结构CS之间。在该构造中，当俯视观察时，外围逻辑结构PS和单元阵列结构CS可以彼此重叠。
衬底10可以是或者可以包括硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅-锗衬底、或通过执行选择性外延生长(SEG)而获得的外延层衬底。衬底10可以包括掺杂有n型杂质的n阱区NW和掺杂有p型杂质的p阱区PW。器件隔离层12可以限定n阱区NW和p阱区PW中的有源区。
外围逻辑结构PS可以包括高压和低压晶体管、电阻器和电容器。例如，外围逻辑结构PS可以包括外围栅电极PG、在每个外围栅电极PG的相反侧的源极和漏极杂质区、外围电路插塞PCP、外围电路线ICL、以及覆盖外围电路的下部掩埋绝缘层90。PMOS晶体管可以形成在n阱区NW上，NMOS晶体管可以形成在p阱区PW上。外围电路线ICL可以通过外围电路插塞PCP电连接到外围电路。例如，外围电路插塞PCP和外围电路线ICL可以联接到NMOS和PMOS晶体管。
下部掩埋绝缘层90可以覆盖外围电路、外围电路插塞PCP和外围电路线ICL。下部掩埋绝缘层90可以包括多个堆叠的绝缘层。
单元阵列结构CS可以设置在下部掩埋绝缘层90上，并且可以包括水平半导体层100、电极结构ST、以及第一垂直结构VS1和第二垂直结构VS2。
水平半导体层100可以形成在覆盖外围电路的下部掩埋绝缘层90的顶表面上。例如，水平半导体层100可以与下部掩埋绝缘层90接触。如参照图2、3和4所讨论地，水平半导体层100可以包括单元阵列区CAR和与单元阵列区CAR相邻的连接区CNR。
水平半导体层100可以包括包含例如硅(Si)、锗(Ge)、硅-锗(SiGe)、镓-砷(GaAs)、铟-镓-砷(InGaAs)、铝-镓-砷(AlGaAs)或其混合物的半导体材料。额外地或备选地，水平半导体层100可以包括掺杂有第一导电性杂质的半导体或没有掺杂杂质的本征半导体。额外地或备选地，水平半导体层100可以具有包括从单晶结构、非晶结构和多晶结构中选择的至少一种的晶体结构。
缓冲绝缘层11可以形成在水平半导体层100的顶表面上。电极结构ST可以设置在缓冲绝缘层11上。在水平半导体层100上，如参照图2、3和4所讨论地，电极结构ST可以在第一方向D1上彼此平行延伸，并且可以在第二方向D2上彼此间隔开布置。每个电极结构ST可以包括垂直地堆叠在水平半导体层100上的电极EL1和EL2、以及插置在电极EL1和EL2之间的绝缘层ILD。
如上所讨论地，每个电极结构ST可以在连接区CNR上具有阶梯结构，以便将电极EL1和EL2电连接到外围逻辑结构PS。水平半导体层100可以在其上提供有平坦化绝缘层50，平坦化绝缘层50覆盖具有阶梯结构的电极EL1和EL2的端部。
第一垂直结构VS1可以穿透电极结构ST以与水平半导体层100电连接。第二垂直结构VS2可以穿透平坦化绝缘层50和电极结构ST以与水平半导体层100接触。如上所讨论地，每个第一垂直结构VS1可以包括第一数据存储图案VP1、第一下半导体图案LSP1和第一上半导体图案USP1。如上所讨论地，每个第二垂直结构VS2可以包括第二数据存储图案VP2、第二下半导体图案LSP2和绝缘柱IP。
电极结构ST的阶梯端部可以在其上提供有连接线结构，该连接线结构将单元阵列结构CS电连接到外围逻辑结构PS。连接线结构可以包括穿透平坦化绝缘层50并与电极EL1和EL2的端部连接的单元接触插塞CPLG、在平坦化绝缘层50上联接到单元接触插塞CPLG的连接线CL、以及穿透平坦化绝缘层50和水平半导体层100以与外围逻辑结构PS的外围电路线ICL连接的连接接触插塞PLG。
图12至16示出显示了根据本公开的方面的三维半导体存储器件的俯视图。
在图12所示的实施方式中，单元接触插塞CPLGa和CPLGb可以联接到电极EL1和EL2的垫EL1p和EL2p。单元接触插塞CPLGa和CPLGb可以包括联接到最下面的第一电极EL1的最外单元接触插塞CPLGa，并且每个最外单元接触插塞CPLGa可以具有比其它单元接触插塞CPLGb的宽度大的宽度La。例如，当俯视观察时，每个最外单元接触插塞CPLGa可以具有椭圆形状。每个最外单元接触插塞CPLGa的宽度La可以大于第二垂直结构VS2之间的最小间距Lb。
在图13所示的实施方式中，第一单元接触插塞CPLGa可以联接到堆叠在电极结构ST的下部处的电极EL1和EL2，第二单元接触插塞CPLGb可以联接到堆叠在电极结构ST的上部处的电极EL1和EL2。每个第一单元接触插塞CPLGa可以具有比第二单元接触插塞CPLGb的宽度小的宽度。
如上所讨论地，当俯视观察时，第二垂直结构VS2中的一些可以围绕每个第一单元接触插塞CPLGa设置，其它第二垂直结构VS2可以围绕每个第二单元接触插塞CPLGb设置。
在图14、15和16所示的一些实施方式中，包括垂直堆叠的电极EL的电极结构ST可以沿第一方向D1延伸为具有线形形状。电极结构ST可以在第二方向D2上彼此间隔开。
在图14所示的实施方式中，第二垂直结构VS2可以穿透连接区CNR上的电极结构ST，并且第二垂直结构VS2中的一些可以穿透电极EL的垫ELp，其它第二垂直结构VS2可以穿透垫ELp之间的边界。第二垂直结构VS2可以以各种方式布置。
在图15所示的实施方式中，当俯视观察时，每个第二垂直结构VS2可以包括在第一方向D1和第二方向D2上延伸的突出部分。第二垂直结构VS2可以布置为围绕每个单元接触插塞CPLG。在第一方向D1或第二方向D2上相邻的第二垂直结构VS2可以以比每个单元接触插塞CPLG的宽度小的最小距离布置。
在图16所示的实施方式中，当俯视观察时，每个第二垂直结构VS2可以具有其长轴相对于第一方向D1和第二方向D2倾斜延伸的椭圆形状。椭圆形的第二垂直结构VS2可以布置为围绕每个单元接触插塞CPLG。
图17至21、23和25至28示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，显示了根据本公开的方面的制造三维半导体存储器件的方法。图22A和22B示出分别显示了图21的部分P1和P2的放大图。图24示出显示了图23的部分P2的放大图。
参照图2和17，模制结构110可以在包括单元阵列区CAR和连接区CNR的衬底10上形成。模制结构110可以包括垂直地且交替地堆叠的牺牲层SL和绝缘层ILD。
当形成模制结构110时，牺牲层SL可以由相对于绝缘层ILD具有蚀刻选择性的材料制成。牺牲层SL可以包括与绝缘层ILD的绝缘材料不同的绝缘材料。例如，牺牲层SL可以由硅氮化物层形成，并且绝缘层ILD可以由硅氧化物层形成。牺牲层SL可以具有基本相同的厚度，绝缘层ILD可以取决于它们的位置而具有不同的厚度。
在一些实施方式中，模制结构110的形成可以包括在衬底10的整个顶表面上形成其中垂直地且交替地堆叠牺牲层SL和绝缘层ILD的薄层结构、然后对薄层结构执行修剪工艺。这里，修剪工艺可以包括形成掩模图案(未示出)以覆盖单元阵列区CAR和连接区CNR上的薄层结构、蚀刻薄层结构的一部分、以及减小掩模图案的水平面积。当进行修剪工艺时，可以交替地且重复地执行蚀刻和减小步骤。修剪工艺可以导致允许模制结构110在连接区CNR上具有阶梯结构。该阶梯结构可以包括由奇数号牺牲层SL的端部构成的第一阶梯结构和由偶数号牺牲层SL的端部构成的第二阶梯结构。
参照图2和18，在形成模制结构110之后，平坦化绝缘层50可以在衬底10的整个顶表面上形成。平坦化绝缘层50可以由相对于牺牲层SL具有蚀刻选择性的绝缘材料形成。平坦化绝缘层50可以通过在衬底10的整个顶表面上形成比模制结构110厚的掩埋绝缘层、然后执行例如化学机械抛光(CMP)的平坦化工艺而形成。
在形成平坦化绝缘层50之后，蚀刻停止层51和缓冲绝缘层53可以在平坦化绝缘层50上顺序地形成。蚀刻停止层51可以由相对于平坦化绝缘层50和缓冲绝缘层53具有蚀刻选择性的材料形成。
参照图2和19，第一垂直孔VH1可以在单元阵列区CAR上形成，第二垂直孔VH2可以在连接区CNR上形成。第一垂直孔VH1可以穿透模制结构110，第二垂直孔VH2可以穿透缓冲绝缘层53、蚀刻停止层51、平坦化绝缘层50和模制结构110。
第一垂直孔VH1和第二垂直孔VH2的形成可以包括在缓冲绝缘层53上形成掩模图案(未示出)、使用该掩模图案(未示出)作为蚀刻掩模以各向异性地蚀刻缓冲绝缘层53、蚀刻停止层51、平坦化绝缘层50和模制结构110。
当俯视观察时，第一垂直孔VH1可以布置成直线或Z字形样式。当俯视观察时，第二垂直孔VH2可以布置成直线样式，并且可以穿透连接区CNR上的牺牲层SL的端部。因为第二垂直孔VH2形成在连接区CNR上，所以第二垂直孔VH2所穿透的牺牲层SL的数量可以随着第二垂直孔VH2变得远离单元阵列区CAR而减少。
每个第一垂直孔VH1可以具有第一上部宽度W1，每个第二垂直孔VH2可以具有大于第一上部宽度W1的第二上部宽度W2。每个第一垂直孔VH1可以具有小于第一上部宽度W1的下部宽度，每个第二垂直孔VH2可以具有小于第二上部宽度W2的下部宽度。
当执行各向异性蚀刻工艺以形成第一垂直孔VH1和第二垂直孔VH2时，衬底10可以在其顶表面上被过蚀刻，因而暴露于第一垂直孔VH1和第二垂直孔VH2的衬底10的顶表面可以凹入至预定深度。
参照图2和20，第一下半导体图案LSP1和第二下半导体图案LSP2可以被形成以分别填充第一垂直孔VH1和第二垂直孔VH2的下部。
第一下半导体图案LSP1和第二下半导体图案LSP2可以通过执行其中暴露于第一垂直孔VH1和第二垂直孔VH2的衬底10用作籽晶的选择性外延生长(SEG)工艺而形成。因此，第一下半导体图案LSP1和第二下半导体图案LSP2可以形成为具有填充第一垂直孔VH1和第二垂直孔VH2的下部的柱形。
第一下半导体图案LSP1和第二下半导体图案LSP2可以由相同的半导体材料同时形成。第一下半导体图案LSP1和第二下半导体图案LSP2可以由硅形成，但本公开不限于此。例如，第一下半导体图案LSP1和第二下半导体图案LSP2可以由碳纳米结构、有机半导体材料和化合物半导体中的一种形成。第一下半导体图案LSP1和第二下半导体图案LSP2可以具有拥有比通过化学气相沉积形成的结构的晶粒尺寸大的晶粒尺寸的单晶结构或多晶结构。
第一下半导体图案LSP1和第二下半导体图案LSP2可以具有与衬底10的导电性相同的导电性。第一下半导体图案LSP1和第二下半导体图案LSP2可以在选择性外延生长工艺期间原位掺杂以杂质。
在一些实施方式中，虽然第一下半导体图案LSP1和第二下半导体图案LSP2同时形成，但是每个第二下半导体图案LSP2可以具有比第一下半导体图案LSP1的高度小的高度。第一下半导体图案LSP1可以具有比最下面的牺牲层SL的顶表面高的顶表面。第二下半导体图案LSP2可以具有比最下面的牺牲层SL的顶表面高或低的顶表面。随着第二垂直孔VH2变得远离单元阵列区CAR，第二下半导体图案LSP2的高度可以逐渐减小。
参照图2和图21，第一数据存储图案VP1和第一上半导体图案USP1可以在包括形成于其中的第一下半导体图案LSP1的第一垂直孔VH1中形成。同时，第二数据存储图案VP2和第二上半导体图案USP2可以在包括形成于其中的第二下半导体图案LSP2的第二垂直孔VH2中形成。
第一数据存储图案VP1和第二数据存储图案VP2的每个可以具有通心粉形或管形。第一上半导体图案USP1和第二上半导体图案USP2可以分别连接到第一下半导体图案LSP1和第二下半导体图案LSP2。
例如，参照图22A和22B，第一数据存储图案VP1和第二数据存储图案VP2以及第一上半导体图案USP1和第二上半导体图案USP2的形成可以包括在分别包括形成于其中的第一下半导体图案LSP1和第二下半导体图案LSP2的第一垂直孔VH1和第二垂直孔VH2的每个的内壁上沉积每个具有均匀厚度的数据存储层和第一半导体层、对数据存储层和第一半导体层执行各向异性蚀刻工艺以便部分地暴露第一下半导体图案LSP1和第二下半导体图案LSP2、以及在蚀刻后的第一半导体层的表面及暴露的第一下半导体图案LSP1和第二下半导体图案LSP2的表面上沉积具有均匀厚度的第二半导体层。
对数据存储层和第一半导体层的各向异性蚀刻工艺可以导致形成第一数据存储图案VP1和第二数据存储图案VP2以及第一半导体图案SP1。第二半导体层可以形成(例如共形地形成)为具有不完全填充第一垂直孔VH1和第二垂直孔VH2的每个的厚度。如上所讨论地，第一上半导体图案USP1和第二上半导体图案USP2的每个可以包括第一半导体图案SP1和第二半导体图案SP2。
第一数据存储图案VP1和第二数据存储图案VP2可以同时形成，从而具有相同的厚度和材料。第一数据存储图案VP1和第二数据存储图案VP2的每个可以由单个薄层或多个薄层制成，并且可以用作数据存储层的一部分。例如，第一数据存储图案VP1可以包括顺序地堆叠在第一垂直孔VH1的内壁上的阻挡绝缘层BLK、电荷存储层CIL和隧道绝缘层TIL。同样地，第二数据存储图案VP2可以包括顺序地堆叠在第二垂直孔VH2的内壁上的阻挡绝缘层BLK、电荷存储层CIL和隧道绝缘层TIL。
第一上半导体图案USP1和第二上半导体图案USP2的每个的内壁上还可以形成缓冲氧化物层BPL。可以执行原子层沉积(ALD)工艺以形成具有均匀厚度的缓冲氧化物层BPL，该缓冲氧化物层BPL覆盖第一上半导体图案USP1和第二上半导体图案USP2的每个的表面。
参照图2和23，掩模图案MP可以在单元阵列区CAR的缓冲绝缘层53上形成，覆盖第一数据存储图案VP1和第一上半导体图案USP1。掩模图案MP可以暴露连接区CNR上的第二上半导体图案USP2的内壁。
掩模图案MP可以用作蚀刻掩模，以执行去除连接区CNR上的第二上半导体图案USP2的蚀刻工艺。第二上半导体图案USP2的去除可以暴露第二垂直孔VH2中的第二数据存储图案VP2的内壁和第二下半导体图案LSP2的一部分。
可以利用诸如反应离子蚀刻(RIE)的物理-化学蚀刻方法、使用蚀刻剂的湿蚀刻方法、化学-热分解蚀刻方法(例如气相蚀刻(GPE))或其组合来执行去除第二上半导体图案USP2的蚀刻工艺。例如，第二上半导体图案USP2可以经历各向同性蚀刻工艺或气相蚀刻工艺，并且各向同性蚀刻工艺可以使用包括标准清洁1(SC1)溶液或氟基气体(例如Cl2)的气相蚀刻剂。
参照图24，第二数据存储图案VP2的隧道绝缘层TIL的内壁可以在第二垂直孔VH2中暴露。当执行蚀刻工艺以去除第二上半导体图案USP2时，第二数据存储图案VP2的隧道绝缘层TIL可以在厚度上减小。
在去除第二上半导体图案USP2之前，如果缓冲氧化物层BPL形成在第二上半导体图案USP2的表面上，则可以各向同性地蚀刻缓冲氧化物层BPL。在从第二垂直孔VH2去除第二上半导体图案USP2之后，可以去除掩模图案MP。
参照图2和25，绝缘柱IP可以在其中暴露第二数据存储图案VP2的内壁的第二垂直孔VH2中形成。
绝缘柱IP的形成可以包括形成间隙填充绝缘层以填充由第二数据存储图案VP2限定的空的空间、以及执行平坦化工艺以暴露缓冲绝缘层53的顶表面。间隙填充绝缘层可以利用具有良好的、改善的或优异的台阶覆盖性的SOG技术或沉积技术形成。
绝缘柱IP可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅碳化物(SiC)、硅碳氮化物(SiCN)或其组合。或者，绝缘柱IP可以包括HDP氧化物层、TEOS氧化物层、PE-TEOS氧化物层、USG层、BSG层、PSG层、BPSG层、SOG层、TOSZ层或其组合。
当形成绝缘柱IP时，绝缘材料或空气可以填充由第一垂直孔VH1中的第一上半导体图案USP1限定的空的空间(或间隙区)。因此，第一垂直结构VS1可以在单元阵列区CAR上形成。此外，第二垂直结构VS2可以在连接区CNR上形成。
参照图2和26，位线垫BLPAD可以在第一上半导体图案USP1上形成。位线垫BLPAD可以通过蚀刻第一数据存储图案VP1、第一上半导体图案USP1和掩埋绝缘层的上部以形成凹入区、然后用导电材料(例如杂质掺杂的半导体材料)填充该凹入区而形成。或者，位线垫BLPAD可以通过将杂质掺杂到第一上半导体图案USP1的上部而形成。
当位线垫BLPAD在第一上半导体图案USP1上形成时，第二数据存储图案VP2和绝缘柱IP可以在连接区CNR上在其上部上凹入。在这种情况下，如图5E所示，虚设位线垫DPAD可以在第二数据存储图案VP2和绝缘柱IP的上部上形成。
缓冲绝缘层53和蚀刻停止层51可以在形成位线垫BLPAD期间或之后被去除。
参照图2、27和28，第一层间电介质层60可以在平坦化绝缘层50上形成，覆盖第一垂直结构VS1和第二垂直结构VS2的顶表面。牺牲层SL可以在第一层间电介质层60之后被电极EL替代，这可以形成电极结构ST。
例如，参照图27，在形成第一层间电介质层60之后，第一层间电介质层60、平坦化绝缘层50和模制结构110可以被图案化以形成暴露衬底10的沟槽。当俯视观察时，沟槽可以具有在第一方向D1上延伸的线形形状。沟槽可以与第一垂直结构VS1和第二垂直结构VS2间隔开，并且可以暴露牺牲层SL的侧壁。在形成沟槽之后，公共源极区(见图4的CSR)可以在暴露于沟槽的衬底10中形成。
暴露于沟槽的牺牲层SL可以被去除以形成栅极区GR。栅极区GR可以通过使用相对于缓冲绝缘层11、绝缘层ILD、第一垂直结构VS1和第二垂直结构VS2以及衬底10表现出蚀刻选择性的配方各向同性地蚀刻牺牲层SL而形成。各向同性蚀刻工艺可以完全去除牺牲层SL。例如，当牺牲层SL是硅氮化物层时，并且当绝缘层ILD和缓冲绝缘层11是硅氧化物层时，可以使用包括磷酸的蚀刻剂来执行各向同性蚀刻工艺。
栅极区GR可以从沟槽在绝缘层ILD之间水平地延伸，并且可以部分地暴露第一垂直结构VS1和第二垂直结构VS2的侧壁。在该意义上，栅极区GR可以由彼此垂直相邻的绝缘层ILD以及第一数据存储图案VP1和第二数据存储图案VP2的侧壁限定。栅极区GR中最下面的一个可以部分地暴露第一下半导体图案LSP1和第二下半导体图案LSP2的侧壁。
参照图2和28，栅极电介质层15可以在暴露于最下面的栅极区GR的第一下半导体图案LSP1的侧壁上形成。栅极电介质层15可以通过在包括氧原子的气体环境下的热处理而形成。因此，暴露于栅极区GR的第一下半导体图案LSP1的侧壁可以被热氧化以形成栅极电介质层15。
水平绝缘图案HP和电极EL可以在栅极区GR中形成。例如，水平绝缘图案HP和电极EL可以通过在包括形成于其中的栅极区GR的模制结构110上顺序地沉积水平绝缘层、壁垒金属层(例如TiN、TaN或WN)和金属层(例如W)、然后各向异性地蚀刻沉积在沟槽的内壁上的水平绝缘层、壁垒金属层和金属层而形成。水平绝缘图案HP可以包括硅氧化物层或高k电介质层，用作NAND闪速存储器件的数据存储层的一部分。
随着电极EL替代模制结构110的牺牲层SL，如参照图2、3和4所讨论地，电极结构ST可以形成为包括垂直地且交替地堆叠的电极EL和绝缘层ILD。
在形成电极结构ST之后，如参照图3和4所讨论地，公共源极区(图4的CSR)、绝缘间隔物(图4的SP)和公共源极插塞(图4的CSP)可以被形成，并且第二层间电介质层70可以在第一层间电介质层60上形成。
第一层间电介质层60和第二层间电介质层70以及平坦化绝缘层50可以被图案化，以在连接区CNR上形成单元接触孔50H。单元接触孔50H可以通过在第二层间电介质层70上形成蚀刻掩模图案(未示出)、然后各向异性地蚀刻第一层间电介质层60和第二层间电介质层70以及平坦化绝缘层50而形成。单元接触孔50H可以形成在多个第二垂直结构VS2之间。在一些实施方式中，因为第二垂直结构VS2的上部由绝缘材料形成，所以可以增加用于形成单元接触孔50H的工艺余量。在一些实施方式中，当形成单元接触孔50H时，由于蚀刻掩模图案的未对准和/或单元接触孔50H的宽度增加，第二垂直结构VS2可以部分地暴露于单元接触孔50H。
单元接触孔50H可以用导电材料填充，以形成联接到电极EL的单元接触插塞CPLG。以上讨论的位线接触插塞、辅助位线、位线和连接线可以被形成。
根据这里提供的本发明构思的一些实施方式，与提供在单元阵列区上的包括半导体材料的第一垂直结构不同，连接区上的第二垂直结构的上部可以包括绝缘材料。因此，即使联接到电极的单元接触插塞与第二垂直结构相邻或接触，当三维半导体存储器件工作时也没有电流可以流过第二垂直结构。
而且，即使当单元接触插塞和与其相邻的第二垂直结构之间的距离减小时，也可以获得或者可以可靠地获得单元接触插塞的工艺余量而不管第二垂直结构的位置如何。
虽然已经结合附图所示的示例实施方式描述了这里提供的本发明构思，但是本领域技术人员将理解，可以进行各种改变和修改而不脱离这里提供的本发明构思的范围。对本领域技术人员将明显的是，可以对其进行各种替换、修改和改变而不背离这里提供的本发明构思的范围和精神。
本申请要求享有2017年11月20日提交的韩国专利申请第10-2017-0155163号的优先权，其全部内容通过引用合并于此。

Claims (24)

1.一种三维半导体存储器件，包括：
半导体层，包括第一区和第二区；
多个第一垂直结构，在所述第一区域上，并且在与所述半导体层的顶表面垂直的第一方向上延伸；以及
多个第二垂直结构，在所述第二区上，并且在所述第一方向上延伸，
其中所述第一垂直结构的每个包括：
垂直半导体图案，在所述第一方向上延伸并且接触所述半导体层；和
第一数据存储图案，围绕所述垂直半导体图案的周边，以及
其中所述第二垂直结构的每个包括：
绝缘结构，在所述第一方向上延伸并且接触所述半导体层；和
第二数据存储图案，围绕所述绝缘结构的周边并接触所述绝缘结构的侧壁。
2.根据权利要求1所述的器件，其中
每个第一垂直结构包括第一宽度，以及
每个第二垂直结构包括大于所述第一宽度的第二宽度。
3.根据权利要求2所述的器件，其中：
每个第一数据存储图案包括第一厚度，以及
每个第二数据存储图案包括基本上等于或小于所述第一厚度的第二厚度。
4.根据权利要求1所述的器件，其中所述第一数据存储图案和所述第二数据存储图案的每个包括顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。
5.根据权利要求1所述的器件，其中所述第二垂直结构之一的所述绝缘结构的底表面低于所述半导体层的所述顶表面。
6.根据权利要求1所述的器件，其中所述第二垂直结构之一的所述绝缘结构的底表面低于所述第二数据存储图案的底表面。
7.根据权利要求1所述的器件，其中所述半导体层包括：
第一外延层，连接到所述第一区上的所述第一垂直结构之一的所述垂直半导体图案；以及
第二外延层，接触所述第二区上的所述第二垂直结构之一的所述绝缘结构。
8.根据权利要求7所述的器件，其中
所述第一外延层包括第一高度，以及
所述第二外延层包括小于所述第一高度的第二高度。
9.根据权利要求1所述的器件，还包括电极结构，所述电极结构包括在所述第一方向上堆叠于所述半导体层上的电极，
其中所述电极结构在第二方向上从所述第一区朝向所述第二区延伸，其中所述电极结构在所述第二区上具有阶梯结构，以及其中所述第二方向平行于所述半导体层的所述顶表面。
10.根据权利要求9所述的器件，其中所述电极的每个包括在所述第二区上构成所述阶梯结构的垫，以及其中所述第二垂直结构中的一个或更多个延伸到所述电极的每个的所述垫中。
11.根据权利要求10所述的器件，还包括联接到所述电极的所述垫的接触插塞，
其中在俯视图中，所述第二垂直结构围绕所述接触插塞的每个。
12.根据权利要求11所述的器件，其中所述接触插塞包括下接触插塞，所述下接触插塞联接到所述电极中的最下面的一个，以及其中所述下接触插塞包括比其它接触插塞的宽度大的宽度。
13.一种三维半导体存储器件，包括：
衬底，包括第一区和第二区；
电极结构，包括垂直地堆叠在所述衬底上的电极；
多个第一垂直结构，在所述第一区上延伸到所述电极结构中；以及
多个第二垂直结构，在所述第二区上延伸到所述电极结构中，
其中所述第一垂直结构的每个包括：
垂直半导体图案，延伸到所述电极结构中；和
第一数据存储图案，在所述垂直半导体图案与所述电极结构之间，以及
其中所述第二垂直结构的每个包括：
绝缘结构，延伸到所述电极结构中；和
第二数据存储图案，在所述绝缘结构与所述电极结构之间，并接触所述绝缘结构的侧壁，
所述绝缘结构的底表面低于所述垂直半导体图案的底表面和所述第二数据存储图案的底表面。
14.根据权利要求13所述的器件，其中所述第二垂直结构之一的所述第二数据存储图案围绕所述第二垂直结构之一的所述绝缘结构。
15.根据权利要求13所述的器件，其中每个第一垂直结构包括第一宽度，并且每个第二垂直结构包括大于所述第一宽度的第二宽度。
16.根据权利要求15所述的器件，其中所述第一垂直结构之一的所述第一数据存储图案在所述第一垂直结构之一的所述垂直半导体图案的侧壁上包括第一厚度，其中所述第二垂直结构之一的所述第二数据存储图案在所述第二垂直结构之一的所述绝缘结构的所述侧壁上包括第二厚度，并且其中所述第二厚度基本上等于或小于所述第一厚度。
17.根据权利要求13所述的器件，其中所述第一垂直结构和所述第二垂直结构的每个包括顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。
18.根据权利要求13所述的器件，其中所述垂直半导体图案之一的厚度小于所述绝缘结构之一的宽度的一半。
19.根据权利要求13所述的器件，其中所述绝缘结构中的至少一个直接接触所述衬底。
20.根据权利要求13所述的器件，其中：
所述第一垂直结构的每个包括在所述衬底与所述垂直半导体图案之间的第一外延层，
所述第二垂直结构的每个包括在所述衬底与所述绝缘结构之间的第二外延层，以及
每个绝缘结构的所述底表面接触所述第二外延层。
21.根据权利要求13所述的器件，其中所述第二垂直结构部分地延伸到所述电极结构中。
22.根据权利要求13所述的器件，其中所述电极结构在所述第二区上包括阶梯结构，其中所述电极的每个包括在所述第二区上构成所述阶梯结构的垫，以及其中所述第二垂直结构延伸到所述电极的每个的所述垫中。
23.根据权利要求22所述的器件，还包括单元接触插塞，所述单元接触插塞在所述第二区上联接到所述电极的所述垫，其中所述单元接触插塞的每个在所述第二垂直结构中的相邻第二垂直结构之间。
24.根据权利要求23所述的器件，其中在俯视图中，所述单元接触插塞的每个由所述第二垂直结构围绕。
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