KR102240024B1 - 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법 - Google Patents

반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조방법은, 기판 상에 층간 절연층들 및 희생층들을 교대로 적층하는 단계, 층간 희생층들 및 희생층들을 관통하여 기판을 리세스시키는 개구부들을 형성하는 단계, 기판의 리세스 영역 내에, 기판의 리세스된 면을 따라 제1 에피택시얼층을 형성하는 단계, 및 제1 에피택시얼층을 시드층으로 이용하여, 기판의 리세스 영역을 채우고 기판의 상부로 연장되는 제2 에피택시얼층을 형성하는 단계를 포함한다.

Description

반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE AND METHOD OF FORMING EPITAXIAL LAYER}
본 발명은 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 품질이 향상된 에피택시얼층의 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 기판 상에 층간 절연층들 및 희생층들을 교대로 적층하는 단계; 상기 층간 희생층들 및 상기 희생층들을 관통하여 상기 기판을 리세스시키는 개구부들을 형성하는 단계; 상기 기판의 리세스 영역 내에, 상기 기판의 리세스된 면을 따라 제1 에피택시얼층을 형성하는 단계; 및 상기 제1 에피택시얼층을 시드층으로 이용하여, 상기 기판의 리세스 영역을 채우고 상기 기판의 상부로 연장되는 제2 에피택시얼층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층은 상기 제2 에피택시얼층보다 고온 및 고압 하에서 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층은 상기 제2 에피택시얼층보다 높은 성장 속도(growth rate)로 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층은 원자의 조밀도가 높게 형성되어, 상기 제2 에피택시얼층보다 높은 밀도를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층 및 상기 제2 에피택시얼층은 약 800 ℃ 내지 900 ℃ 사이의 범위 내의 서로 다른 온도에서 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층 및 상기 제2 에피택시얼층은 약 10 Torr 내지 50 Torr 사이의 범위 내의 서로 다른 압력에서 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층은 실질적으로 균일한 두께를 가지며, 상기 기판의 상부로 연장되지 않도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층의 두께는 상기 제2 에피택시얼층의 두께의 약 2 % 내지 9 %의 범위일 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층의 두께는 약 3 nm 내지 10 nm의 범위일 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층을 형성하는 단계 전에, 게르마늄(Ge) 함유물 및 염소(Cl) 함유물 중 적어도 하나를 이용하여 상기 기판을 세정하는 단계를 더 포함하고, 상기 세정하는 단계, 상기 제1 에피택시얼층 형성하는 단계 및 상기 제2 에피택시얼층을 형성하는 단계는 인-시추(in-situ)로 수행될 수 있다.
본 발명의 일 실시예에서, 상기 제2 에피택시얼층의 상부면은 최하부의 상기 희생층의 상부면보다 높게 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제2 에피택시얼층 상부의 상기 개구부들의 측벽 상에 블록킹층, 전하 저장층 및 터널링층을 포함하는 게이트 유전층을 형성하는 단계; 상기 게이트 유전층 상에 채널을 형성하는 단계; 상기 희생층들을 제거하여 측면 개구부들을 형성하는 단계; 상기 측면 개구부들을 통해 노출된 상기 블록킹층 및 상기 에피택시얼층의 일부를 산화시키는 단계; 및 상기 측면 개구부 내에 도전성 물질을 충전하여 게이트 전극들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 산화시키는 단계에서, 상기 제2 에피택시얼층의 일부가 산화되어 상기 제2 에피택시얼층과 상기 게이트 전극의 사이에 절연층을 형성하는 반도체 장치의 제조방법.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 기판 상에 층간 절연층들 및 도전층들을 교대로 적층하는 단계; 상기 층간 희생층들 및 상기 도전층들을 관통하여 상기 기판을 리세스시키는 개구부들을 형성하는 단계; 상기 기판의 리세스 영역 내에, 상기 기판의 리세스된 면을 따라 제1 에피택시얼층을 형성하는 단계; 및 상기 제1 에피택시얼층을 시드층으로 이용하여, 상기 기판의 리세스 영역을 채우고 상기 기판의 상부로 연장되는 제2 에피택시얼층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층은 상기 제2 에피택시얼층보다 고온 및 고압 하에서 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제2 에피택시얼층을 형성하는 단계 전에, 상기 제1 에피택시얼층 상부의 상기 개구부들의 측벽 상에 절연층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 에피택시얼층의 형성방법은, 기판 상에 절연층을 형성하는 단계; 상기 절연층을 관통하여 상기 기판을 리세스시키는 개구부를 형성하는 단계; 상기 기판의 리세스 영역 내에, 상기 기판의 리세스된 면을 따라 제1 에피택시얼층을 형성하는 단계; 및 상기 제1 에피택시얼층을 시드층으로 이용하여, 상기 기판의 리세스 영역을 채우고 상기 기판의 상부로 연장되는 제2 에피택시얼층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들; 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널들; 및 상기 기판과 상기 채널들 사이에 개재되며, 상기 기판의 리세스된 면을 따라 배치되는 제1 에피택시얼층 및 상기 기판의 리세스 영역을 채우고 상기 제1 에피택시얼층으로부터 상기 기판의 상부로 연장되는 제2 에피택시얼층을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층은 실질적으로 균일한 두께를 가지며, 상기 기판의 상부로 연장되지 않을 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층의 밀도는 상기 제2 에피택시얼층의 밀도보다 클 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층의 두께는 상기 제2 에피택시얼층의 두께의 약 2 % 내지 9 %의 범위일 수 있다.
본 발명의 일 실시예에서, 상기 제1 에피택시얼층의 두께는 약 3 nm 내지 10 nm의 범위일 수 있다.
본 발명의 일 실시예에서, 상기 제2 에피택시얼층의 상부면은 최하부의 상기 게이트 전극의 상부면보다 높을 수 있다.
본 발명의 일 실시예에서, 상기 제2 에피택시얼층과 최하부의 상기 게이트 전극의 사이에 배치되는 절연층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 각각의 상기 채널들과 상기 게이트 전극들 사이에는 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층이 배치되고, 상기 게이트 유전층은 상기 절연층과 상이한 물질을 포함할 수 있다.
고온 및 고압 하에서 제1 에피택시얼층을 먼저 형성한 후, 이를 시드층으로 제2 에피택시얼층을 형성함으로써, 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조방법과 품질이 향상된 에피택시얼층의 형성방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 에피택시얼층을 설명하기 위한 단면도들로서 도 4의 'B' 영역에 대응되는 영역이 도시된다.
도 7 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 19a 내지 도 19c는 본 발명의 일 실시예에 따른 에피택시얼층을 설명하기 위한 단면도들로서 도 4의 'B' 영역에 대응되는 영역이 도시된다.
도 20 내지 도 27은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 28은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 29는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 30 내지 도 32는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 33은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 34는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
본 발명의 실시예들에 대한 설명에서, 결정학적(crystallographic) 면 또는 방향을 기술하는 표시법(notation)으로 세 개의 정수 세트로 표시되는 밀러 지수(Miller index)를 사용한다. 결정축에 대한 상대적인 대칭성이 동일한 복수의 면들 및 방향들을 결정학적인 관점에서 등가(equivalent)이며, 주어진 밀러 지수를 갖는 어떤 면 및 방향은 단지 단위 셀(unit cell)의 위치 및 기원(orientation)을 선택하는 방식에 의해서 격자 내에서 이동될 수 있다. 이러한 등가의 면들 및 방향들은 하나의 패밀리로 표시될 수 있으며, 예를 들어, 결정면{100}은 세 개의 등가 면인, (100), (010) 및 (001)을 포함한다. 따라서, 하나의 면으로만 표현된 경우라도, 하나의 패밀리 내의 등가의 면들에 대하여 동일한 설명이 적용될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보를 수신하고, 수신한 어드레스 정보를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 3을 참조하면, 수직 구조의 반도체 장치(100B)에 포함되는 메모리 셀 어레이 영역의 개략적인 레이아웃을 도시한다. 본 실시예에 따른 반도체 장치(100B)는, 게이트(GATE), 게이트(GATE)를 관통하여 배치되는 복수의 채널들(CH), 인접하는 게이트(GATE)의 사이에서 일 방향, 예를 들어 y 방향으로 연장되는 공통 소스 라인(CSL) 및 채널들(CH)의 상부에서 x 방향으로 연장되는 비트 라인들(BL)을 포함할 수 있다.
게이트(GATE)는 메모리 셀 어레이의 트랜지스터들의 전극층일 수 있으며, 도시되지 않은 방향에서 복수의 층이 적층된 형태일 수 있다. 게이트(GATE)는 x 방향에서 소정 단위로 이격되어 배치될 수 있으며, 도시되지 않은 영역에서 주변 회로 영역의 회로들과 연결될 수 있다.
채널(CH)은 게이트(GATE)를 관통하며, x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다. 반도체 장치(100B)에서, 각각의 채널(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있다. 채널(CH)의 배치는 실시예에 따라 다양할 수 있다. 일 실시예에서, 채널들(CH) 중 일부는 더미 채널일 수 있다. 이하에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 반도체 장치(100B) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 인가되더라도 전기적으로 동일한 기능을 수행하지는 않는다.
공통 소스 라인(CSL)은 x 방향에서 게이트(GATE) 사이에 배치되며, y 방향으로 연장될 수 있다. 공통 소스 라인(CSL)은 메모리 셀 스트링의 소스 영역으로 기능할 수 있다.
비트 라인(BL)은 x 방향으로 배열된 일 열의 채널(CH)의 상부로 연장되며, 채널들(CH)과 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다. 도 4에서는 도 3에 도시된 영역의 일부에 대한 사시도가 도시된다.
도 4를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널들(150) 및 채널들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널(150)의 하부에서 기판(101) 상에 배치된 에피택시얼층(140), 채널(150)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(160), 소스 영역(105) 상에 배치되는 공통 소스 라인(107) 및 채널(150) 상부의 드레인 패드(190)를 더 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널(150)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널(150)이 기판(101)의 상면에 수직한 방향(z 방향)으로 연장되도록 배치될 수 있다. 채널(150)은 내부의 제1 절연층(182)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제1 절연층(182)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널(150)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널(150)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널(150)의 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 제2 절연층(184)을 사이에 두고 인접하는 채널들(150)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 본 발명은 이에 한정되지 않는다.
채널(150)은 하면에서 에피택시얼층(140)을 통해 기판(101)과 전기적으로 연결될 수 있다. 채널(150)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
에피택시얼층(140)은 채널(150) 하부에서 기판(101) 상에 배치되며, 제1 및 제2 에피택시얼층(142, 144)을 포함할 수 있다. 에피택시얼층(140)은 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 일 실시예에서, 에피택시얼층(140)은 두 개의 게이트 전극(130)의 측면에 배치될 수도 있다. 에피택시얼층(140)에 의해 채널(150)의 종횡비가 증가하여도 채널(150)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다.
에피택시얼층(140)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 층일 수 있다. 에피택시얼층(140)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 예를 들어, 기판(101)이 단결정 실리콘(Si)인 경우, 에피택시얼층(140)도 단결정 실리콘일 수 있다. 다만, 일 실시예에서, 기판(101)이 단결정 실리콘(Si)인 경우라도 에피택시얼층(140)의 적어도 일부는 복수의 결정립(grain)을 포함하는 다결정 실리콘 구조를 가질 수도 있다.
제1 에피택시얼층(142)은 기판(101)의 리세스 영역(R) 내에서 기판(101)의 리세스된 상면을 따라 배치될 수 있다. 제1 에피택시얼층(142)은 실질적으로 균일한 두께를 가지며, 기판(101)의 리세스된 면을 따라 배치될 수 있다. 본 실시예에서, 제1 에피택시얼층(142)은 기판(101)의 상부, 즉 리세스 영역(R)이 형성되지 않은 기판(101)의 상부면보다 상부로 연장되지 않을 수 있다. 다만, 이에 한정되는 것은 아니며, 일 실시예에서, 기판(101)의 상부면보다 상부로 일부가 연장될 수도 있다. 제1 에피택시얼층(142)은 제2 에피택시얼층(144)의 형성을 위한 시드층(seed layer)으로 기능할 수 있다.
제2 에피택시얼층(144)은 리세스 영역(R)을 채우고 제1 에피택시얼층(142)으로부터 기판(101)의 상부로 연장될 수 있다. 제2 에피택시얼층(144)의 상부면의 높이는 최하부의 게이트 전극(131)의 상부면보다 높을 수 있으며, 그 상부의 게이트 전극(132)의 하부면보다 낮을 수 있다. 제2 에피택시얼층(144)의 상부면은 결정면을 따라 경사진 면을 가질 수 있다. 예를 들어, 제2 에피택시얼층(144)이 실리콘(Si)인 경우, 결정면인 (111)면을 따라 중앙부를 향해 돌출된 상부면을 가질 수 있으나, 이에 한정되지는 않는다.
제2 에피택시얼층(144)과 인접한 게이트 전극(131)의 사이에는 에피 절연층(169)이 배치될 수 있다. 에피 절연층(169)은 접지 선택 트랜지스터(GST)의 게이트 절연층으로 기능할 수 있다. 일 실시예에서, 게이트 전극(131)의 하부에 배치되는 층간 절연층(121)도 접지 선택 트랜지스터(GST)의 게이트 절연층으로 기능할 수 있다. 에피 절연층(169)은 제2 에피택시얼층(144)의 일부를 열산화시켜 형성된 산화막일 수 있다. 예를 들어, 에피 절연층(169)은 실리콘(Si) 에피택시얼층(140)을 열산화시켜 형성된 실리콘 산화막(SiO2)일 수 있다.
제1 에피택시얼층(142)의 밀도는 제2 에피택시얼층(144)의 밀도보다 클 수 있다. 이는 형성 공정에 차이에 의한 것일 수 있으며, 이에 대해서는 하기에 도 9 및 도 10을 참조하여 상세히 설명한다.
제1 에피택시얼층(142)은 평균 두께인 제1 두께(T1)를 가지고, 제2 에피택시얼층(144)은 최대 두께인 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 작을 수 있으며, 예를 들어, 제2 두께(T2)의 약 2 % 내지 9 %의 범위를 가질 수 있다. 예를 들어, 제1 두께(T1)는 약 3 nm 내지 10 nm의 범위일 수 있다. 다만, 제1 두께(T1)는 채널(150)의 종횡비, 리세스 영역(R)의 깊이 및 폭 등에 따라 변화될 수 있다.
복수의 게이트 전극(131-138: 130)이 채널(150) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. 특히, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 실시예에 따라, 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 연결된 형태일 수도 있다. 이 경우, 인접한 메모리 셀 스트링들이 서로 다른 비트 라인(BL)(도 3 참조)에 연결되도록 비트 라인(BL)을 포함하는 배선 구조가 변경될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)과 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 확산 방지층(diffusion barrier)(170)이 게이트 전극들(130)은 둘러싸도록 배치될 수 있으며, 확산 방지층(170)은 예컨대, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(160)이 게이트 전극들(130)과 채널(150)의 사이에 배치될 수 있다. 도 4에는 구체적으로 도시되지 않았으나, 게이트 유전층(160)은 채널(150)로부터 순차적으로 적층된 터널링층, 전하 저장층, 및 블록킹층을 포함할 수 있으며, 이에 대해서는 하기에 도 5a 내지 도 5c를 참조하여 더욱 상세히 설명한다.
상기 터널링층은 F-N 방식으로 전하를 상기 전하 저장층으로 터널링시킬 수 있다. 상기 터널링 절연층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 상기 전하 저장층은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.
메모리 셀 스트링의 상단에서, 드레인 패드(190)가 제1 절연층(182)의 상면을 덮고 채널(150)과 전기적으로 연결되도록 배치될 수 있다. 드레인 패드(190)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 드레인 패드(190)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 드레인 패드(190)는 비트 라인(BL)(도 3 참조)과 전기적으로 연결될 수 있으며, 드레인 패드(190)와 비트 라인(BL)의 사이에는 도전성의 콘택 플러그가 더 배치될 수도 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 접지 선택 트랜지스터들(GST)(도 2 참조)의 소스 영역(105)이 배치될 수 있다. 소스 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(105)은 x 방향으로 채널(150) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(105) 상에는 공통 소스 라인(107)이 소스 영역(105)을 따라 y 방향으로 연장되도록 배치될 수 있다. 공통 소스 라인(107)은 도전성 물질을 포함할 수 있다. 예를 들어, 공통 소스 라인(107)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 공통 소스 라인(107)은 제2 절연층(184)에 의해 게이트 전극들(130)과 전기적으로 분리될 수 있다.
소스 영역(105)이 기판(101)과 반대의 도전형을 갖는 경우, 소스 영역(105)은 인접한 접지 선택 트랜지스터들(GST)의 소스 영역으로 작용할 수 있다. 소스 영역(105)이 기판(101)과 동일한 도전형을 갖는 경우, 소스 영역(105)은 메모리 셀 스트링들의 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택으로 작용할 수도 있다. 이 경우, 공통 소스 라인(107)은 일종의 콘택 플러그로 작용할 수 있고, 상기 포켓 P 웰 콘택을 통해 고전압이 기판(101)에 인가됨으로써, 기판(101)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터가 소거될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 4의 'A' 영역에 대응되는 영역이 도시된다.
도 5a를 참조하면, 메모리 셀 스트링들의 게이트 전극(133), 확산 방지층(170), 게이트 유전층(160), 채널(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160)은 채널(150)로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166)이 적층된 구조를 가질 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(160)은 터널링층(162), 전하 저장층(164) 및 블록킹층(166)이 모두 채널(150)을 따라 수직하게 연장되도록 배치될 수 있다.
터널링층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 다결정 실리콘을 증착하여 형성할 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다.
블록킹층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 5b를 참조하면, 메모리 셀 스트링들의 게이트 전극(133), 확산 방지층(170), 게이트 유전층(160a), 채널(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160a)은 채널(150)로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166a1, 166a2)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(160a)은 도 5a의 실시예에서와 달리, 블록킹층(166a1, 166a2)이 두 개의 층을 포함하며, 제1 블록킹층(166a1)은 채널(150)과 같이 수직으로 연장되고, 제2 블록킹층(166a2)은 게이트 전극층(133)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹층(166a1)은 상대적으로 저유전율층이고, 제2 블록킹층(166a2)은 고유전율층일 수 있다. 이 경우, 제1 블록킹층(166a1)이 제2 블록킹층(166a2)의 측면에 배치됨으로써, 베리어(barrier) 높이와 같은 에너지 밴드를 조절하여 반도체 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
일 실시예에서, 제1 블록킹층(166a1)은 생략된 형태로, 하나의 블록킹층이 게이트 전극층(133)을 둘러싸도록 배치될 수도 있다.
도 5c를 참조하면, 메모리 셀 스트링들의 게이트 전극(133), 확산 방지층(170), 게이트 유전층(160b), 채널(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160b)은 채널(150)로부터 순차적으로 적층된 터널링층(162b), 전하 저장층(164b), 및 블록킹층(166b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(160b)은 도 5a 및 도 5b의 실시예에서와 달리, 터널링층(162b), 전하 저장층(164b), 및 블록킹층(166b)이 모두 게이트 전극층(133) 및 확산 방지층(170)을 둘러싸도록 배치될 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 에피택시얼층을 설명하기 위한 단면도들로서 도 4의 'B' 영역에 대응되는 영역이 도시된다.
도 6a를 참조하면, 제1 및 제2 에피택시얼층(142a, 144a)을 포함하는 에피택시얼층(140a)이 도시된다.
본 실시예의 제1 에피택시얼층(142a)은 도 4의 실시예에서와 달리, 리세스 영역(R) 내에서 기판(101)의 리세스된 면의 일부 상에만 배치될 수 있다. 따라서, 제1 에피택시얼층(142a)의 높이(H1)는 리세스 영역(R)의 깊이(D1)보다 작을 수 있다.
도 6b를 참조하면, 제1 및 제2 에피택시얼층(142, 144b)을 포함하는 에피택시얼층(140b)이 도시된다.
본 실시예의 제2 에피택시얼층(144b)은 도 4 및 도 6a의 실시예에서와 달리, 평평한 상부면을 가질 수 있다. 이러한 상부면의 형태는 제2 에피택시얼층(144b)의 성장면 및 제조 공정 등에 따라 결정될 수 있다.
또한, 제2 에피택시얼층(144b)과 인접한 게이트 전극(131)의 사이에 에피 절연층(169) 대신 게이트 유전층(160c)의 제2 층(160c2)이 배치될 수 있다. 본 실시예의 게이트 유전층(160c)은 채널(150)을 따라 수직하게 연장되는 제1 층(160c1) 및 게이트 전극(131)을 둘러싸는 제2 층(160c2)을 포함할 수 있다. 제2 층(160c2)은 블록킹층(166)(도 5a 참조)의 적어도 일부를 포함하는 층일 수 있다. 예를 들어, 게이트 유전층(160c)은 도 5b의 게이트 유전층(160a)과 동일한 구조를 가질 수 있다. 이 경우, 게이트 전극(131)과 제2 에피택시얼층(144b) 사이의 제2 층(160c2)이 접지 선택 트랜지스터(GST)의 게이트 절연층으로 기능할 수 있다.
도 6c를 참조하면, 제1 및 제2 에피택시얼층(142, 144c)을 포함하는 에피택시얼층(140c)이 도시된다.
본 실시예의 제2 에피택시얼층(144c)은 도 4, 도 6a 및 도 6b의 실시예에서와 달리, 리세스된 상부면을 가질 수 있다. 이러한 상부면의 형태는 게이트 유전층(160d)의 일부를 제거하는 공정 등에 따라 결정될 수 있다. 하기에 도 12를 참조하여 상술하는 게이트 유전층(160d)의 일부를 제거하는 공정에서, 제2 에피택시얼층(144c)의 일부가 함께 제거되어 리세스된 상부면을 가질 수 있다. 채널(150a)은 리세스된 상부면에서 제2 에피택시얼층(144c)과 접촉될 수 있다.
도 7 내지 도 17은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 7을 참조하면, 기판(101) 상에 희생층들(111-116: 110) 및 층간 절연층들(120)이 교대로 적층될 수 있다. 층간 절연층들(120)과 희생층들(110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다.
층간 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(110)은, 층간 희생층들(110)을 식각하는 공정 중에 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 층간 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 층간 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
도시된 바와 같이, 일 실시예에서 상기 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 또한, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 127)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 하지만, 층간 절연층들(140) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(140) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
일 실시예에서, 도 4의 게이트 전극(131)이 배치될 영역의 하부에 대응되는 기판(101) 내에는, 공통 소스 라인(107)과 접지 선택 트랜지스터(GST) 사이의 전기적인 작용을 위하여 소정 양의 불순물이 도핑될 수 있다.
도 8을 참조하면, 희생층들(110) 및 층간 절연층들(120)을 관통하는 홀(hole) 형태의 제1 개구부들(OP1)을 형성할 수 있다.
제1 개구부들(OP1)은 z 방향으로 기판(101)까지 연장되어, 기판(101) 내에 리세스 영역(R)이 형성될 수 있다. 제1 개구부들(OP1)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 제1 개구부들(OP1)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 제1 개구부들(OP1)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다.
리세스 영역(R)의 깊이(D2)는 제1 개구부(OP1)의 폭 및 종횡비 등에 따라 선택될 수 있다. 예를 들어, 리세스 영역(R)의 깊이(D2)는 제 기판(101)의 상부면에서의 개구부(OP1)의 폭(W1)의 약 0.3배 내지 약 1.0배일 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 리세스 영역(R)의 깊이(D2)는 약 20 nm 내지 약 80 nm의 범위일 수 있다.
도 9를 참조하면, 제1 개구부들(OP1) 하부의 리세스 영역(R) 내에 제1 에피택시얼층(142)을 형성할 수 있다.
일 실시예에서, 제1 에피택시얼층(142)의 형성 전에, 게르마늄(Ge) 함유물 및 염화수소(HCl)와 같은 염소(Cl) 함유물 중 적어도 하나를 이용하여 기판(101)을 세정하는 단계가 추가적으로 수행될 수 있다. 상기 세정하는 단계와 제1 에피택시얼층(142)을 형성하는 단계는 인-시추(in-situ)로 수행될 수 있다. 상기 세정하는 단계에서, 식각 과정에서 손상된 기판(101)을 미세하게 제거하여 계면 상태를 개선할 수 있다.
제1 에피택시얼층(142)은 리세스 영역(R) 내에 노출된 기판(101) 영역을 시드로 이용하여 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 제1 에피택시얼층(142)은 기판(101)의 리세스된 면을 따라 실질적으로 균일한 두께로 성장될 수 있다. 또한, 제1 에피택시얼층(142)은 리세스 영역(R) 내에만 형성되고, 기판(101)의 상부로는 연장되지 않을 수 있으나, 이에 한정되지는 않는다. 제1 에피택시얼층(142)의 두께인 제1 두께(T1)는 리세스 영역(R)의 깊이(D2)의 5 % 내지 25 %의 범위일 수 있다. 일 실시예에서, 제1 두께(T1)는 약 3 nm 내지 약 10 nm의 범위일 수 있다. 제1 에피택시얼층(142)의 형성 시에, 불순물이 도핑될 수도 있다. 상기 불순물은 기판(101) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
제1 에피택시얼층(142)은 후속의 제2 에피택시얼층(144)에 비하여, 상대적으로 고온 및 고압 하에서 형성될 수 있다. 또한, 소스 물질, 예를 들어, 디클로로실란(diclorosilane, SiH2Cl2)은 상대적으로 높은 유량으로 공급될 수 있다. 제1 에피택시얼층(142)은, 예를 들어, 약 800 ℃ 내지 900 ℃ 범위의 온도 및 약 10 Torr 내지 50 Torr 범위의 압력 하에서 형성될 수 있다.
특히, 제1 에피택시얼층(142)은 질량 수송 제한 구간(mass transport limited regime) 또는 질량 수송 지배 구간 내의 온도 또는 이와 상대적으로 가까운 온도에서 성장될 수 있다. 질량 수송 제한 구간은 특정 온도 구간에서 온도가 증가하여도 성장 속도(growth rate)가 일정하거나 많이 변화되지 않는 구간을 말하며, 성장 속도는 반응 표면으로 공급되는 소스의 질량 수송에 의존할 수 있다. 제1 에피택시얼층(142)은 이와 같은 질량 수송 제한 구간 내에서 성장되므로, 상대적으로 성장 속도가 빠르게 성장되므로, 기판(101)의 리세스된 표면에서 발생할 수 있는 결함(defect)의 발생을 감소시킬 수 있다. 상기 결함은, 기판(101)의 리세스된 표면에 형성된 산화물 또는 공정 중에 주입된 불순물 등에 의해 제1 에피택시얼층(142)을 형성하기 위한 소스 물질의 이동이 방해 받음으로써 국부적으로 성장이 이루어지지 않아 발생하는 보이드 또는 적층 결함(stacking fault)을 포함할 수 있다.
또한, 제1 에피택시얼층(142)은 원자의 조밀도가 높게 형성되어, 후속에서 형성되는 제2 에피택시얼층(144)보다 높은 밀도를 가질 수 있다. 이에 따라, 제1 및 제2 에피택시얼층(142, 144)은 동일한 물질로 이루어지지만, 투과 전자 현미경(Transmission Electron Microscope, TEM)과 같은 전자 현미경 사진에서 서로 구별될 수 있다. 제1 에피택시얼층(142)은 단결정이거나, 적어도 부분적으로 다결정 구조를 가질 수 있다. 다만, 질량 수송 제한 구간 내에서 성장되는 막의 특성 상, 제1 에피택시얼층(142)은 결정 품질이 상대적으로 낮을 수 있어, 결함의 발생을 억제하는 범위 내에서 얇은 두께로 형성될 수 있다.
제1 에피택시얼층(142)의 형성 중에도, 제1 개구부(OP1)의 측면을 따라 염화수소(HCl)와 같은 염소(Cl) 함유물을 동시에 공급하거나, 별도의 단계로 공급할 수 있다. 이에 의해, 상부에 배치될 수 있는 마스크층을 포함하여 제1 개구부(OP1)의 측면에서의 원하지 않는 물질 성장을 방지하고, 리세스 영역(R) 내에서만 제1 에피택시얼층(142)이 형성되도록 제어할 수 있다.
도 10을 참조하면, 제1 개구부들(OP1) 하부의 제1 에피택시얼층(142) 상에 제2 에피택시얼층(144)을 형성할 수 있다.
제2 에피택시얼층(144)은 제1 에피택시얼층(142)을 시드층으로 이용하여 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 제2 에피택시얼층(144)은 리세스 영역(R)을 채우고 기판(101) 상으로 연장될 수 있다. 제2 에피택시얼층(144)의 상부면은 기판(101)에 인접한 희생막(111)의 상부면보다 높고, 그 상부의 희생막(112)의 하부면보다는 낮게 형성될 수 있다.
제2 에피택시얼층(144)의 최대 두께인 제2 두께(T2)는 예를 들어, 약 100 nm 내지 약 180 nm의 범위일 수 있으나, 이에 한정되지는 않는다. 제2 에피택시얼층(144)의 형성 시에, 불순물이 도핑될 수도 있다.
제2 에피택시얼층(144)의 상부면은 결정면에 따라 도시된 것과 같은 경사진 상부면을 가질 수 있다. 예를 들어, 기판(101)이 실리콘(Si) 단결정으로, (100)면인 상부면을 가지는 경우, 제2 에피택시얼층(144)의 경사진 상부면들은 (111)면에 해당할 수 있다. 다만, 성장 조건 등에 따라, 제2 에피택시얼층(144)의 상부면은 평평하게 형성될 수도 있다.
제2 에피택시얼층(144)은 제1 에피택시얼층(142) 형성과 인-시추로 형성될 수 있으며, 제1 에피택시얼층(142) 형성 시의 공정 조건에 비하여, 상대적으로 저온 및 저압 하에서 형성될 수 있다. 또한, 소스 물질은 상대적으로 낮은 유량으로 공급될 수 있다. 제2 에피택시얼층(144)은, 예를 들어, 약 800 ℃ 내지 900 ℃ 범위의 온도 및 약 10 Torr 내지 50 Torr 범위의 압력 하에서 제1 에피택시얼층(142)보다 낮은 온도 및 낮은 압력의 조건 하에서 형성될 수 있다. 예를 들어, 제2 에피택시얼층(144)은 제1 에피택시얼층(142)의 형성 온도보다 약 10 ℃ 내지 30 ℃ 낮은 온도 및 약 10 Torr 내지 약 30 Torr 낮은 압력에서 형성될 수 있다.
특히, 제2 에피택시얼층(144)은 표면 반응 제한 구간(surface reaction limited regime) 또는 표면 반응 지배 구간 내의 온도 또는 제1 에피택시얼층(142) 형성 온도에 비하여 이와 상대적으로 가까운 온도에서 성장될 수 있다. 표면 반응 제한 구간은 특정 온도 구간에서 온도의 증가에 따라 성장 속도가 증가하는 구간으로, 성장 속도는 반응 표면에서의 물질들의 반응 속도에 의존할 수 있다. 제2 에피택시얼층(144)은 이와 같은 표면 반응 제한 구간 내에서 성장되므로, 상대적으로 성장 속도가 느려서, 결정 품질이 우수한 에피택시얼층으로 성장될 수 있다. 또한, 높이 제어가 용이하여, 복수의 제1 개구부들(OP1) 사이에서 높이 편차의 발생을 감소시킬 수 있다. 또한, 제1 에피택시얼층(142)이 기판(101)과의 경계면에 또는 그 내부에 결함을 포함하고 있지 않으므로, 제2 에피택시얼층(144)도 제1 에피택시얼층(142)으로 인한 결함을 포함하지 않고 형성될 수 있다.
제2 에피택시얼층(144)의 형성 중에도, 제1 개구부(OP1)의 측면을 따라 게르마늄(Ge) 함유물 및 염화수소(HCl)와 같은 염소(Cl) 함유물을 동시에 공급하거나, 별도의 단계로 공급함으로써, 상대적으로 리세스 영역(R) 내에서의 성장 속도를 증가시킬 수 있다.
본 실시예에서는 이와 같이 에피택시얼층(140)은 두 개의 층인 제1 및 제2 에피택시얼층(142, 144)으로 나누어 서로 다른 공정 조건으로 형성함으로써, 기판(101)과의 계면에서 발생하는 결함을 감소시킬 수 있으면서도 복수의 제1 개구부들(OP1)에서 균일한 두께를 갖도록 성장시킬 수 있다.
실제로, 에피택시얼층(140)을 단일층으로 형성한 비교예에 비하여, 본 발명의 실시예에 따른 경우, 에피택시얼층(140)의 두께 산포가 감소하였으며, 에피택시얼층(140) 내의 보이드 및 기판(101)과의 경계에서의 보이드의 발생 개수가 절반 또는 그 이하로 감소하였다. 이에 의해, 접지 선택 트랜지스터(GST)의 누설 전류 및 접지 선택 트랜지스터(GST) 상부의 더미 게이트 전극을 포함하는 더미 트랜지스터의 누설 전류에 의한 불량률이 절반 이하로 감소하였다. 상기 더미 트랜지스터의 누설 전류는 에피택시얼층(140)이 상대적으로 두껍게 형성되어, 더미 트랜지스터와의 거리가 가까워짐으로써 발생하는 것일 수 있다.
이와 같은 에피택시얼층(140)의 형성 방법은, 본 실시예와 같은 형태 외에도, 결함의 형성을 방지하기 위한 목적으로 콘택 플러그와 같은 다양한 구조에 적용될 수 있을 것이다.
도 11을 참조하면, 제1 개구부들(OP1) 내에 게이트 유전층(160)을 형성할 수 있다.
게이트 유전층(160)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다.
본 단계에서 게이트 유전층(160)은 전부 또는 일부만 형성될 수 있으며, 도 5a 내지 도 5c를 참조하여 상술한 실시예들과 같이, 채널(150)을 따라 기판(101)에 수직하게 연장되는 부분을 형성할 수 있다.
도 12를 참조하면, 제1 개구부들(OP1) 내에서 게이트 유전층(160)의 일부를 제거하여 제2 에피택시얼층(144)의 일부가 노출되도록 한 후, 노출된 제2 에피택시얼층(144) 및 게이트 유전층(160) 상에 채널(150)을 형성할 수 있다.
채널(150)을 제2 에피택시얼층(144)과 직접 접촉되도록 형성하기 위하여, 제2 에피택시얼층(144)의 상부면에 형성된 게이트 유전층(160)을 일부 제거할 수 있다. 게이트 유전층(160)을 일부 제거할 때, 제2 에피택시얼층(144)이 일부 제거될 수 있다. 또한, 일 실시예에서, 제2 에피택시얼층(144)의 상부에 리세스가 형성될 수도 있다.
채널(150)은 제2 에피택시얼층(144)의 상부면에서 제2 에피택시얼층(144)과 접촉되어 연결될 수 있다.
도 13을 참조하면, 먼저 제1 개구부들(OP1)을 매립하는 제1 절연층(182) 및 제1 절연층(182) 상의 드레인 패드(190)를 형성할 수 있다. 다음으로, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제2 개구부(OP2)를 형성할 수 있다.
제1 절연층(182)은 절연 물질일 수 있다. 다만, 다른 실시예에서는, 제1 절연층(182)이 아닌 도전성 물질로 채널(150) 사이를 매립할 수도 있다.
제2 개구부(OP2)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(OP2)는 y 방향(도 4 참조)으로 연장되는 트랜치 형태로 형성될 수 있다. 일 실시예에서, 제2 개구부(OP2)의 형성 전에, 최상부의 층간 절연층(129) 및 드레인 패드(190) 상에 추가로 절연층을 형성하여, 드레인 패드(190) 및 그 하부의 채널(150) 등의 손상을 방지할 수 있다. 제2 개구부(OP2)는 채널들(150)의 사이에서 기판(101)을 노출시킬 수 있다.
도 14를 참조하면, 제2 개구부(OP2)를 통해 노출된 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 정의되는 복수의 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)을 통해 게이트 유전층(160) 및 제2 에피택시얼층(144)의 일부 측벽들이 노출될 수 있다.
채널들(150)과 함께 상술한 더미 채널들이 소정 간격으로 형성된 경우, 상기 더미 채널들에 의해 희생층들(110)이 제거된 후에도 층간 절연층(120)이 휘어지지 않도록 안정적으로 지지될 수 있다.
도 15를 참조하면, 측면 개구부들(LP)을 통해 노출된 제2 에피택시얼층(144) 상에 에피 절연층(169)을 형성할 수 있다.
에피 절연층(169)은 예를 들어, 산화(oxidation) 공정에 의해 형성될 수 있으며, 이 경우, 에피 절연층(169)은 제2 에피택시얼층(144)의 일부가 산화되어 형성된 산화막일 수 있다. 에피 절연층(169)의 두께 및 형상은 도시된 것에 한정되지 않는다.
본 단계에서 산화 공정을 수행하는 경우, 측면 개구부들(LP)을 통해 노출된 게이트 유전층(160)도 일부가 산화되어 식각 중에 받은 손상들이 큐어링(curing)될 수 있다.
도 16을 참조하면, 확산 방지층(170) 및 게이트 전극(130)를 측면 개구부들(LP) 내에 형성할 수 있다.
먼저, 확산 방지층(170)이 블록킹층(156)이 제2 개구부(OP2) 및 측면 개구부들(LP)에 의해 노출되는 게이트 유전층(160), 에피 절연층(169) 및 기판(101)을 균일하게 덮도록 형성될 수 있다. 다음으로, 게이트 전극(130)이 측면 개구부들(LP)을 매립하도록 형성될 수 있다. 확산 방지층(170)은 도전성 물질이면서 게이트 전극(130)과 다른 물질층임을 고려하여 서로 구별되게 도시하였으나, 기능상으로 확산 방지층(170)을 게이트 전극(130)의 일부로 볼 수도 있을 것이다. 또한, 일 실시예에서, 확산 방지층(170)을 생략하는 것도 가능하다.
게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 측면 개구부들(LP) 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
만약, 에피택시얼층(140) 내에 보이드와 같은 결함이 형성된 경우, 에피 절연층(169)의 형성 시, 보이드 내에도 산화가 이루어져 누설 전류와 같은 불량이 발생할 수 있다. 또한, 본 단계에서 게이트 전극(130)을 형성하는 도전성 물질이 보이드를 따라 형성되어 불량이 발생할 수 있다. 하지만, 본 실시예의 경우, 제1 에피택시얼층(142)을 형성한 후 제2 에피택시얼층(144)을 형성하므로, 보이드의 발생이 현저히 감소되어 이와 같은 불량도 감소될 수 있다.
다음으로, 측면 개구부들(LP) 내에만 확산 방지층(170) 및 게이트 전극(130)이 배치되도록, 제2 개구부(OP2) 내에 형성된 확산 방지층(170) 및 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거하여 제3 개구부(OP3)를 형성할 수 있다. 제3 개구부(OP3)는 y 방향(도 4 참조)을 따라 연장되는 트랜치 형상일 수 있다. 다만, 이러한 공정은 이후의 공정 단계에서 수행될 수도 있다.
도 17을 참조하면, 제3 개구부(OP3) 내의 기판(101)에 소스 영역(105)을 형성하고, 소스 영역(105) 상에 공통 소스 라인(107) 및 제2 절연층(184)을 형성할 수 있다.
먼저, 제3 개구부(OP3)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 소스 영역(105)이 형성될 수 있다. 다음으로, 제3 개구부(OP3)의 측벽에 제2 절연층(184)을 형성하고, 공통 소스 라인(107)을 형성할 수 있다.
일 실시예에서, 소스 영역(105)은 제2 절연층(184)을 형성한 후 형성될 수도 있으며, 고농도 영역 및 그 양 단에 배치되는 저농도 도핑 영역을 포함하도록 구성될 수도 있다.
다음으로, 도면으로 도시하지는 않았으나, 드레인 패드(190)에 연결되는 비트 라인(BL)(도 3 참조)을 형성할 수 있다. 비트 라인(BL)은 x 방향으로 배열된 드레인 패드들(190)을 연결하며 연장될 수 있으며, 비트 라인(BL)과 드레인 패드들(190)의 사이에는 별도의 콘택 플러그가 더 배치될 수도 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 18을 참조하면, 반도체 장치(100a)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널들(150) 및 채널들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130')을 포함할 수 있다. 또한, 반도체 장치(100a)는 채널(150)의 하부에서 기판(101) 상에 배치된 에피택시얼층(140), 채널(150)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(160), 공통 소스 라인(107a) 및 채널(150) 상부의 드레인 패드(190)를 더 포함할 수 있다.
게이트 전극들(130')은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다.
게이트 유전층(160)은 확대도에 도시된 것과 같이, 채널(150)로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166)을 포함할 수 있다. 제2 에피택시얼층(144)과 인접한 게이트 전극(131')의 사이에는 에피 절연층(169')이 배치될 수 있다. 본 실시예에서, 에피 절연층(169')은 게이트 전극(131')과 접하는 면이 게이트 유전층(160)과 공면을 이룰 수 있다.
본 실시예의 반도체 장치(100a)는, 도 4의 실시예와 상이한 공정에 의해 제조되어, 게이트 유전층(160)은 전체가 채널(150)을 따라 수직하게 연장되고, 각각의 게이트 전극들(130')은 상하부의 층간 절연층(120)과 직접 접하도록 배치될 수 있다. 즉, 도 4의 실시예의 확산 방지층(170) 또는 도 5b 및 도 5c의 실시예들과 같은 게이트 유전층(160a, 160b)의 구조가 적용되지 않을 수 있다.
또한, 공통 소스 라인(107a)은 도 4의 실시예에서와 달리 기판(101)의 상부에 배치되지 않고, 기판(101)의 상부면에 인접하여 기판(101) 내에 소정 깊이로 배치될 수 있다. 공통 소스 라인(107a)은 불순물 도핑 영역일 수 있으며, y 방향으로 연장될 수 있다. 공통 소스 라인(107a) 상에는 제3 절연층(186)이 배치될 수 있다.
도 19a 내지 도 19c는 본 발명의 일 실시예에 따른 에피택시얼층을 설명하기 위한 단면도들로서 도 4의 'B' 영역에 대응되는 영역이 도시된다.
도 19a를 참조하면, 에피택시얼층(140), 채널(150), 게이트 유전층(160e) 및 제2 에피택시얼층(144) 측면의 게이트 전극(131')이 도시된다.
본 실시예의 게이트 유전층(160e)은 도 18의 실시예에서와 달리, 제1 및 제2 층(160e1, 160e2)을 포함할 수 있다. 제1 층(160e1)은 제2 에피택시얼층(144)의 상부에만 배치되고, 제2 층(160e2)은 제1 층(160e1)보다 하부로 연장되어 기판(101)과 접촉할 수 있다. 제2 층(160e2)은 제2 에피택시얼층(144)의 측면을 덮으며 연장되어, 제2 에피택시얼층(144)과 게이트 전극(131')의 사이에 배치될 수 있다. 따라서, 제2 층(160e2) 중 제2 에피택시얼층(144)과 게이트 전극(131')의 사이에 배치되는 영역은 도 18의 에피 절연층(169')와 동일하게 접지 선택 트랜지스터(GST)의 게이트 절연층으로 기능할 수 있다.
도 19b를 참조하면, 에피택시얼층(140), 채널(150), 게이트 유전층(160f) 및 제2 에피택시얼층(144) 측면의 게이트 전극(131')이 도시된다.
본 실시예의 게이트 유전층(160f)은 도 18 및 도 19a의 실시예에서와 다른 구조의 제1 및 제2 층(160f1, 160f2)을 포함할 수 있다. 제1 층(160f1)은 제2 에피택시얼층(144)의 상부에 배치되고, 제2 층(160f2)은 게이트 전극(130')의 측면에 배치될 수 있다. 제2 층(160f2)은 게이트 전극(130')의 일부가 산화되어 형성된 산화막일 수 있다. 따라서, 제2 층(160f2) 중 제2 에피택시얼층(144)과 게이트 전극(131')의 사이에 배치되는 영역은 도 18의 에피 절연층(169')와 동일하게 접지 선택 트랜지스터(GST)의 게이트 절연층으로 기능할 수 있다.
도 19c를 참조하면, 에피택시얼층(140), 채널(150), 게이트 유전층(160) 및 제2 에피택시얼층(144) 측면의 게이트 전극(131')이 도시된다.
본 실시예에서는, 도 18, 도 19a 및 도 19b의 실시예에서와 달리, 제2 에피택시얼층(144)이 게이트 전극(131')과 직접 접촉될 수 있다. 즉, 제2 에피택시얼층(144)과 게이트 전극(131')의 사이에 절연층이 배치되지 않을 수 있다. 이 경우, 접지 선택 트랜지스터(GST)는 게이트 절연층으로, 게이트 전극(131')과 기판(101) 사이에 배치된 층간 절연층(121)을 이용할 수 있다.
도 20 내지 도 27은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 이하에서는, 도 7 내지 도 17을 참조하여 상술한 실시예와 다른 부분을 중심으로 설명한다.
도 20을 참조하면, 기판(101) 상에 복수의 층간 절연층(120) 및 복수의 게이트 도전층(131P-136P: 130P)이 교대로 적층될 수 있다. 본 단계에서의 게이트 도전층들(130P)은 예를 들어, 도 18의 게이트 전극들(130')과 달리, 금속 실리사이드 형성 전의 다결정 실리콘으로 이루어질 수 있다. 층간 절연층들(120)은 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 적어도 하나일 수 있다.
도 21을 참조하면, 게이트 도전층들(130P) 및 층간 절연층들(120)을 관통하는 홀 형태의 제1 개구부들(OP1)을 형성할 수 있다.
제1 개구부들(OP1)은 z 방향으로 기판(101)까지 연장되어, 기판(101) 내에 리세스 영역(R)이 형성될 수 있다. 제1 개구부들(OP1)은 게이트 도전층들(130P) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 제1 개구부들(OP1)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 제1 개구부들(OP1)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다.
도 22를 참조하면, 제1 개구부들(OP1) 하부의 리세스 영역(R) 내에 제1 에피택시얼층(142)을 형성하고, 리세스 영역(R)의 상부에서 제1 개구부들(OP1)의 측벽 상에 예비 에피 절연층(169P)을 형성할 수 있다.
제1 에피택시얼층(142)은 도 9를 참조하여 상술한 것과 동일하거나 유사한 방식으로 형성될 수 있다.
예비 에피 절연층(169P)은 예를 들어, 실리콘 산화물(SiO2)일 수 있으며, 증착 공정을 통해 형성될 수 있다. 일 실시예에서, 예비 에피 절연층(169P)이 산화 공정을 통해 형성되는 경우, 도 19b의 실시예의 제2 층(160f2)과 같은 구조가 형성될 수 있다. 예비 에피 절연층(169P)은, 공정 조건을 조절하여 형성하거나, 제1 에피택시얼층(142) 상에 형성된 예비 에피 절연층(169P)을 별도의 공정으로 제거함으로써, 제1 개구부들(OP1)의 측벽 상에만 형성할 수 있다.
도 23을 참조하면, 제1 개구부들(OP1) 하부의 제1 에피택시얼층(142) 상에 제2 에피택시얼층(144)을 형성할 수 있다.
제2 에피택시얼층(144)은 도 10을 참조하여 상술한 것과 동일하거나 유사한 방식으로 형성될 수 있다. 제2 에피택시얼층(144)은 제1 에피택시얼층(142)으로부터 성장되어 예비 에피 절연층(169P) 사이로 연장될 수 있다.
도 24를 참조하면, 제2 에피택시얼층(144)의 상부에 배치된 예비 에피 절연층(169P)을 제거하고, 게이트 유전층(160)을 형성할 수 있다.
예비 에피 절연층(169P)은 제2 에피택시얼층(144)의 상부에서 노출된 영역이 선택적으로 식각되어 제거될 수 있다. 이에 의해, 에피 절연층(169')이 제2 에피택시얼층(144)의 측면에만 형성될 수 있다. 일 실시예에서, 예비 에피 절연층(169P)을 제거하지 않고 게이트 유전층(160)을 형성하는 경우, 예비 에피 절연층(169P)은 도 19a의 실시예의 제2 층(160e2)을 이룰 수 있다.
도 25를 참조하면, 제1 개구부들(OP1) 내에서 게이트 유전층(160)의 일부를 제거하여 제2 에피택시얼층(144)의 일부가 노출되도록 한 후, 노출된 제2 에피택시얼층(144) 및 게이트 유전층(160) 상에 채널(150)을 형성할 수 있다.
도 26을 참조하면, 먼저, 제1 개구부들(OP1)을 매립하는 제1 절연층(182) 및 제1 절연층(182) 상의 드레인 패드(190)를 형성할 수 있다. 다음으로, 드레인 패드(190)를 보호하기 위한 제4 절연층(188)을 형성한 후, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제2 개구부(OP2)를 형성할 수 있다.
다음으로, 게이트 도전층(130P)의 측면을 덮도록 제2 개구부(OP2) 내에 금속층(195)을 형성하여 게이트 도전층(130P)을 실리사이드화하는 공정이 수행될 수 있다.
금속층(195)은 다결정 실리콘의 도전층들(130P)을 금속 실리사이드로 만들기 위한 물질일 수 있다. 금속층(195)은 예를 들어, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 금속층(195)의 형성 후, 열처리 공정을 수행함으로써 금속층(195)의 금속들이 확산되어 도전층들(130P)이 실리사이드화되어 도 18의 게이트 전극층(130')이 형성될 수 있으며, 이에 의해 저항이 감소될 수 있다. 실리사이드화하는 공정이 진행된 후, 잔존하는 금속층(195)들은 제거될 수 있다.
도 27을 참조하면, 제2 개구부(OP2) 내의 기판(101)에 공통 소스 라인(107a)을 형성하고, 상부에 제3 절연층(186)을 형성할 수 있다.
공통 소스 라인(107a)은 제2 개구부(OP2)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 형성될 수 있다. 다음으로, 도면으로 도시하지는 않았으나, 드레인 패드(190)에 연결되는 비트 라인(BL)(도 3 참조)을 형성할 수 있다.
도 28은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 사시도이다.
도 28을 참조하면, 반도체 장치(100b)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 일 실시예에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널들(150) 및 채널들(150)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 셀 영역(CELL)은 채널(150)의 하부에서 기판(101) 상에 배치된 에피택시얼층(140), 채널(150)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(160), 소스 영역(105) 상에 배치되는 공통 소스 라인(107) 및 채널(150) 상부의 드레인 패드(190)를 더 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 도 4의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 예를 들어, 도 5a 내지 도 6c, 및 도 18 내지 도 19c를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기저 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다. 주변 영역 절연층(244)은 복수의 회로 소자(230) 사이의 공간을 효율적으로 채우기 위해 HDP(High Density Plasma) 산화막을 포함할 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 일 실시예에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
본 실시예의 반도체 장치(100b)는, 셀 영역(CELL) 및 주변 회로 영역(PERI)이 상하로 배치되어 소형화된 장치의 구현이 가능하다.
도 29는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 29를 참조하면, 반도체 장치(300)는 기판(301), 기판(301) 상의 절연층(380), 에피택시얼층(340) 및 도전층(390)을 포함할 수 있다.
기판(301)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(301)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 일 실시예에서, 기판(301)은 반도체 장치(300)의 일부 구성 요소를 이루거나, 일부 구성 요소를 포함할 수 있다.
절연층(380)에는 개구부(OP')가 형성될 수 있다. 개구부(OP')는 홀 형태 또는 일 방향으로 연장되는 라인 형태를 가질 수 있다. 절연층(380)은 예를 들어, 반도체 장치(300)의 구성 요소들 사이의 층간 절연층일 수 있다.
에피택시얼층(340)은 리세스 영역(R')이 형성된 기판(301) 상에 배치되며, 제1 및 제2 에피택시얼층(342, 344)을 포함할 수 있다. 에피택시얼층(340)은 선택적 에피택시 공정(SEG)을 이용하여 형성된 층일 수 있다. 에피택시얼층(340)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 예를 들어, 기판(301)이 단결정 실리콘(Si)인 경우, 에피택시얼층(340)도 단결정 실리콘일 수 있다. 다만, 일 실시예에서, 기판(301)이 단결정 실리콘(Si)인 경우라도 에피택시얼층(340)의 적어도 일부는 복수의 결정립을 포함하는 다결정 실리콘 구조를 가질 수도 있다.
제1 에피택시얼층(342)은 기판(301)의 리세스 영역(R') 내에서 기판(301)의 리세스된 상면을 따라 배치될 수 있다. 제1 에피택시얼층(342)은 실질적으로 균일한 두께를 가지며, 기판(301)의 리세스된 면을 따라 배치될 수 있다. 본 실시예에서, 제1 에피택시얼층(342)은 기판(301)의 상부, 즉 리세스 영역(R')이 형성되지 않은 기판(301)의 상부면보다 상부로 연장되지 않을 수 있다. 다만, 이에 한정되는 것은 아니며, 일 실시예에서, 기판(301)의 상부면보다 상부로 일부가 연장될 수도 있다. 제1 에피택시얼층(342)은 제2 에피택시얼층(344)의 형성을 위한 시드층으로 기능할 수 있다. 제1 에피택시얼층(342)의 밀도는 제2 에피택시얼층(344)의 밀도보다 클 수 있다. 이는 형성 공정에 차이에 의한 것일 수 있다.
제2 에피택시얼층(344)은 리세스 영역(R')을 채우고 제1 에피택시얼층(342)으로부터 기판(301)의 상부로 연장될 수 있다. 제2 에피택시얼층(344)의 높이 및 상부면의 형상은 도시된 것에 한정되지 않는다.
도전층(390)이 개구부(OP') 내에서, 제2 에피택시얼층(344)의 상부에 배치될 수 있다. 도전층(390)은 에피택시얼층(340)과 함께 반도체 장치(300) 내에서 콘택 플러그를 이룰 수 있다. 다만, 일 실시예에서, 도전층(390)은 생략될 수도 있으며, 이 경우, 에피택시얼층(340)만으로 콘택 플러그가 형성될 수 있다.
도 30 내지 도 32는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 30을 참조하면, 기판(301) 상에 절연층(380)을 형성하고, 절연층(380)을 관통하는 개구부(OP')를 형성할 수 있다.
개구부(OP')는 z 방향으로 기판(301)까지 연장되어, 기판(301) 내에 리세스 영역(R')이 형성될 수 있다. 개구부(OP')의 종횡비가 큰 경우, 개구부(OP')의 측벽은 기판(301)의 상부면에 수직하지 않을 수 있다. 예를 들어, 개구부(OP')의 폭은 기판(301)의 상부면에 가까울수록 감소될 수 있다.
리세스 영역(R')의 깊이는 개구부(OP')의 폭 및 종횡비 등에 따라 선택될 수 있다.
도 31을 참조하면, 개구부(OP') 하부의 리세스 영역(R') 내에 제1 에피택시얼층(342)을 형성할 수 있다. 제1 에피택시얼층(342)은 도 9를 참조하여 상술한 제1 에피택시얼층(142)과 유사하게 형성될 수 있다.
제1 에피택시얼층(342)은 리세스 영역(R') 내에 노출된 기판(301) 영역을 시드로 이용하여 선택적 에피택시 공정(SEG)을 수행하여 형성될 수 있다. 제1 에피택시얼층(342)은 기판(301)의 리세스된 면을 따라 실질적으로 균일한 두께로 성장될 수 있다. 제1 에피택시얼층(342)의 형성 시에, 불순물이 도핑될 수도 있다. 상기 불순물은 기판(301) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
제1 에피택시얼층(342)은 후속의 제2 에피택시얼층(344)에 비하여, 상대적으로 고온 및 고압 하에서 형성될 수 있다. 또한, 소스 물질, 예를 들어, 디클로로실란(diclorosilane, SiH2Cl2)은 상대적으로 높은 유량으로 공급될 수 있다. 제1 에피택시얼층(342)은, 예를 들어, 약 800 °C 내지 900 °C 범위의 온도 및 약 10 Torr 내지 50 Torr 범위의 압력 하에서 형성될 수 있다. 특히, 제1 에피택시얼층(342)은 질량 수송 제한 구간(mass transport limited regime) 또는 질량 수송 지배 구간 내의 온도 또는 이와 상대적으로 가까운 온도에서 성장될 수 있다.
또한, 제1 에피택시얼층(342)은 원자의 조밀도가 높게 형성되어, 후속에서 형성되는 제2 에피택시얼층(344)보다 높은 밀도를 가질 수 있다.
도 32를 참조하면, 개구부(OP') 하부의 제1 에피택시얼층(342) 상에 제2 에피택시얼층(344)을 형성할 수 있다. 제2 에피택시얼층(344)은 도 10을 참조하여 상술한 제2 에피택시얼층(144)과 유사하게 형성될 수 있다.
제2 에피택시얼층(344)은 제1 에피택시얼층(342)을 시드층으로 이용하여 선택적 에피택시 공정(SEG)을 수행하여 형성될 수 있다. 제2 에피택시얼층(344)은 리세스 영역(R')을 채우고 기판(301) 상으로 연장될 수 있다. 제2 에피택시얼층(344)의 형성 시에, 불순물이 도핑될 수도 있다.
제2 에피택시얼층(344)은 제1 에피택시얼층(342) 형성과 인-시추로 형성될 수 있으며, 제1 에피택시얼층(342) 형성 시의 공정 조건에 비하여, 상대적으로 저온 및 저압 하에서 형성될 수 있다. 또한, 소스 물질은 상대적으로 낮은 유량으로 공급될 수 있다. 제2 에피택시얼층(344)은, 예를 들어, 약 800 °C 내지 900 °C 범위의 온도 및 약 10 Torr 내지 50 Torr 범위의 압력 하에서 제1 에피택시얼층(342)보다 낮은 온도 및 낮은 압력의 조건 하에서 형성될 수 있다. 특히, 제2 에피택시얼층(344)은 표면 반응 제한 구간(surface reaction limited regime) 또는 표면 반응 지배 구간 내의 온도 또는 제1 에피택시얼층(342) 형성 온도에 비하여 이와 상대적으로 가까운 온도에서 성장될 수 있다.
본 실시예에서는 이와 같이 에피택시얼층(340)은 두 개의 층인 제1 및 제2 에피택시얼층(342, 344)으로 나누어 서로 다른 공정 조건으로 형성함으로써, 기판(301)과의 계면에서 발생하는 결함을 감소시킬 수 있다. 이에 따라, 에피택시얼층(340)이 콘택 플러그로 이용되는 경우, 저항 또는 접촉 저항을 감소시킬 수 있으며, 결함으로 인한 불량을 방지할 수 있다. 또한, 에피택시얼층(340)이 복수개로 형성되는 경우, 서로 다른 에피택시얼층들(340) 사이의 두께 편차의 발생을 감소시킬 수 있다.
다음으로, 도 29를 함께 참조하면, 에피택시얼층(340) 상에 도전층(390)이 형성될 수 있다. 도전층(390)은 도시되지 않은 반도체 장치(300)의 배선 라인 등과 연결될 수 있다.
도 33은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 33을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 6c, 도 18 내지 도 19c, 및 도 28 내지 도 32를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 33에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 34는 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 34를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 도 1 내지 도 6c, 도 18 내지 도 19c 및 도 28, 및 도 28 내지 도 32를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101, 201: 기판 105: 소스 영역
107: 공통 소스 라인 110: 희생층
120: 층간 절연층 130: 게이트 전극
140, 340: 에피택시얼층 142, 342: 제1 에피택시얼층
144, 344: 제2 에피택시얼층 150: 채널
160: 게이트 유전층 162: 터널링층
164: 전하 저장층 166: 블록킹층
169: 에피 절연층 170: 확산 방지층
182: 제1 절연층 184: 제2 절연층
186: 제3 절연층 190: 드레인 패드
380: 절연층 390: 도전층

Claims (20)

  1. 기판 상에 층간 절연층들 및 희생층들을 교대로 적층하는 단계;
    상기 층간 절연층들 및 상기 희생층들을 관통하여 상기 기판을 리세스시키는 개구부들을 형성하는 단계;
    상기 기판의 리세스 영역 내에, 상기 기판의 리세스된 면을 따라 제1 에피택시얼층을 형성하는 단계;
    상기 제1 에피택시얼층을 시드층으로 이용하여, 상기 기판의 리세스 영역을 채우고 상기 기판의 상부로 연장되는 제2 에피택시얼층을 형성하는 단계; 및
    상기 개구부들 내에서 상기 제2 에피택시얼층 상에 채널을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제1 항에 있어서,
    상기 제1 에피택시얼층은 상기 제2 에피택시얼층보다 고온 및 고압 하에서 형성되는 반도체 장치의 제조방법.
  3. 제1 항에 있어서,
    상기 제1 에피택시얼층은 상기 제2 에피택시얼층보다 높은 성장 속도(growth rate)로 형성되는 반도체 장치의 제조방법.
  4. 제3 항에 있어서,
    상기 제1 에피택시얼층은 원자의 조밀도가 높게 형성되어, 상기 제2 에피택시얼층보다 높은 밀도를 가지는 반도체 장치의 제조방법.
  5. 제1 항에 있어서,
    상기 제1 에피택시얼층 및 상기 제2 에피택시얼층은 800 ℃ 내지 900 ℃ 사이의 범위 내의 서로 다른 온도에서 형성되는 반도체 장치의 제조방법.
  6. 제1 항에 있어서,
    상기 제1 에피택시얼층 및 상기 제2 에피택시얼층은 10 Torr 내지 50 Torr 사이의 범위 내의 서로 다른 압력에서 형성되는 반도체 장치의 제조방법.
  7. 제1 항에 있어서,
    상기 제1 에피택시얼층은 실질적으로 균일한 두께를 가지며, 상기 기판의 상부로 연장되지 않도록 형성되는 반도체 장치의 제조방법.
  8. 제1 항에 있어서,
    상기 제1 에피택시얼층의 두께는 상기 제2 에피택시얼층의 두께의 2 % 내지 9 %의 범위인 반도체 장치의 제조방법.
  9. 제8 항에 있어서,
    상기 제1 에피택시얼층의 두께는 3 nm 내지 10 nm의 범위인 반도체 장치의 제조방법.
  10. 제1 항에 있어서,
    상기 제1 에피택시얼층을 형성하는 단계 전에, 게르마늄(Ge) 함유물 및 염소(Cl) 함유물 중 적어도 하나를 이용하여 상기 기판을 세정하는 단계를 더 포함하고,
    상기 세정하는 단계, 상기 제1 에피택시얼층 형성하는 단계 및 상기 제2 에피택시얼층을 형성하는 단계는 인-시추(in-situ)로 수행되는 반도체 장치의 제조방법.
  11. 제1 항에 있어서,
    상기 제2 에피택시얼층 상부의 상기 개구부들의 측벽 상에 블록킹층, 전하 저장층 및 터널링층을 포함하는 게이트 유전층을 형성하는 단계;
    상기 희생층들을 제거하여 측면 개구부들을 형성하는 단계;
    상기 측면 개구부들을 통해 노출된 상기 블록킹층 및 상기 에피택시얼층의 일부를 산화시키는 단계; 및
    상기 측면 개구부 내에 도전성 물질을 충전하여 게이트 전극들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  12. 제11 항에 있어서,
    상기 산화시키는 단계에서, 상기 제2 에피택시얼층의 일부가 산화되어 상기 제2 에피택시얼층과 상기 게이트 전극의 사이에 절연층을 형성하는 반도체 장치의 제조방법.
  13. 기판 상에 층간 절연층들 및 도전층들을 교대로 적층하는 단계;
    상기 층간 절연층들 및 상기 도전층들을 관통하여 상기 기판을 리세스시키는 개구부들을 형성하는 단계;
    상기 기판의 리세스 영역 내에, 상기 기판의 리세스된 면을 따라 제1 에피택시얼층을 형성하는 단계;
    상기 제1 에피택시얼층을 시드층으로 이용하여, 상기 기판의 리세스 영역을 채우고 상기 기판의 상부로 연장되는 제2 에피택시얼층을 형성하는 단계; 및
    상기 개구부들 내에서 상기 제2 에피택시얼층 상에 채널을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제13 항에 있어서,
    상기 제2 에피택시얼층을 형성하는 단계 전에,
    상기 제1 에피택시얼층 상부의 상기 개구부들의 측벽 상에 절연층을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  15. 삭제
  16. 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
    상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널들; 및
    상기 기판과 상기 채널들 사이에 개재되며, 상기 기판의 리세스된 면을 따라 배치되고 상기 기판의 상부로 연장되지 않도록 상기 기판 내에 배치되는 제1 에피택시얼층 및 상기 기판의 리세스 영역을 채우고 상기 제1 에피택시얼층으로부터 상기 기판의 상부로 연장되는 제2 에피택시얼층을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 에피택시얼층은 실질적으로 균일한 두께를 가지는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 에피택시얼층의 밀도는 상기 제2 에피택시얼층의 밀도보다 큰 반도체 장치.
  19. 제16 항에 있어서,
    상기 제2 에피택시얼층과 최하부의 상기 게이트 전극의 사이에 배치되는 절연층을 더 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    각각의 상기 채널들과 상기 게이트 전극들 사이에는 터널링층, 전하 저장층 및 블록킹층을 포함하는 게이트 유전층이 배치되고,
    상기 게이트 유전층은 상기 절연층과 상이한 물질을 포함하는 반도체 장치.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102171263B1 (ko) 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
WO2016046602A1 (zh) * 2014-09-26 2016-03-31 三星电子株式会社 半导体存储器件及其制造方法
US9716101B2 (en) * 2015-05-20 2017-07-25 Sandisk Technologies Llc Forming 3D memory cells after word line replacement
US10269821B2 (en) * 2015-08-26 2019-04-23 Toshiba Memory Corporation Three-dimensional semiconductor memory device and method for manufacturing the same
US9842851B2 (en) * 2015-10-30 2017-12-12 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion
US9754958B2 (en) * 2015-10-30 2017-09-05 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion and method of making thereof
US9543319B1 (en) * 2015-11-19 2017-01-10 Macronix International Co., Ltd. Vertical channel structure
KR102607426B1 (ko) * 2016-06-08 2023-11-29 에스케이하이닉스 주식회사 개선된 저항 특성을 갖는 반도체 집적 회로 장치 및 그 제조 방법
US10121794B2 (en) * 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
US9953993B2 (en) 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
KR102636463B1 (ko) * 2016-10-05 2024-02-14 삼성전자주식회사 반도체 메모리 장치
KR20180047639A (ko) 2016-11-01 2018-05-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10074666B2 (en) 2017-01-09 2018-09-11 Sandisk Technologies Llc Three-dimensional memory device with enhanced mechanical stability semiconductor pedestal and method of making thereof
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
US10115730B1 (en) 2017-06-19 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making thereof
KR102385568B1 (ko) * 2017-07-13 2022-04-12 삼성전자주식회사 수직형 메모리 장치
KR102307057B1 (ko) 2017-07-27 2021-10-01 삼성전자주식회사 수직형 메모리 장치
CN107611130A (zh) * 2017-08-23 2018-01-19 长江存储科技有限责任公司 一种3d nand闪存结构中硅外延生长的工艺
JP6969935B2 (ja) 2017-08-28 2021-11-24 キオクシア株式会社 半導体装置及びその製造方法
KR102401177B1 (ko) * 2017-08-31 2022-05-24 삼성전자주식회사 반도체 장치
KR102452612B1 (ko) 2017-09-11 2022-10-11 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US10290647B2 (en) 2017-09-26 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making the same
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US10256252B1 (en) 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same
US10269820B1 (en) 2018-04-03 2019-04-23 Sandisk Technologies Llc Three-dimensional memory device containing different pedestal width support pillar structures and method of making the same
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
US10490667B1 (en) * 2018-05-15 2019-11-26 International Business Machines Corporation Three-dimensional field effect device
CN109075167B (zh) * 2018-05-24 2020-08-25 长江存储科技有限责任公司 用于修复衬底晶格以及选择性外延处理的方法
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2020131208A1 (en) 2018-12-20 2020-06-25 Applied Materials, Inc. Memory cell fabrication for 3d nand applications
JP2020145290A (ja) * 2019-03-05 2020-09-10 キオクシア株式会社 半導体記憶装置
US10991718B2 (en) * 2019-07-30 2021-04-27 Sandisk Technologies Llc Three-dimensional memory device containing a vertical semiconductor channel containing a connection strap and method of making the same
US10991705B2 (en) 2019-07-30 2021-04-27 Sandisk Technologies Llc Three-dimensional memory device having enhanced contact between polycrystalline channel and epitaxial pedestal structure and method of making the same
US10991706B2 (en) 2019-07-30 2021-04-27 Sandisk Technologies Llc Three-dimensional memory device having enhanced contact between polycrystalline channel and epitaxial pedestal structure and method of making the same
US11024645B2 (en) 2019-07-30 2021-06-01 Sandisk Technologies Llc Three-dimensional memory device containing a silicon nitride ring in an opening in a memory film and method of making the same
JP7417387B2 (ja) 2019-09-05 2024-01-18 キオクシア株式会社 半導体装置の製造方法
CN114649260A (zh) * 2020-12-18 2022-06-21 富泰华工业（深圳）有限公司 三维半导体结构的制作方法及三维半导体结构
US20220238546A1 (en) * 2021-01-26 2022-07-28 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316064A1 (en) * 2010-06-24 2011-12-29 Jung Ho Kim Semiconductor Memory Devices And Methods Of Forming The Same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1228024A (ko) 1967-04-17 1971-04-15
DE1908664A1 (de) 1969-02-21 1970-09-10 Schloemann Ag Vorrichtung zum Verriegeln eines Matrizendreharmes am Gegenhalter von Metallstrang- und Rohrpressen
US5574496A (en) 1995-06-07 1996-11-12 Zenith Electronics Corporation Techniques for minimizing co-channel interference in a received ATV signal
US5753555A (en) 1995-11-22 1998-05-19 Nec Corporation Method for forming semiconductor device
JP2907133B2 (ja) 1995-11-22 1999-06-21 日本電気株式会社 半導体装置の製造方法
JPH09283440A (ja) 1996-04-12 1997-10-31 Toshiba Corp 選択エピタキシャル膜の形成方法
KR100407683B1 (ko) 2000-06-27 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR100406580B1 (ko) 2001-04-30 2003-11-20 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성방법
KR100431295B1 (ko) 2001-10-12 2004-05-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
US7141116B2 (en) 2004-09-08 2006-11-28 Samsung Electronics Co., Ltd. Method for manufacturing a silicon structure
KR100611061B1 (ko) 2004-09-08 2006-08-10 삼성전자주식회사 에피택시얼막 형성 방법과 이를 이용한 박막 형성 방법 및반도체 장치 제조 방법
KR101162258B1 (ko) 2004-12-29 2012-07-03 에스케이하이닉스 주식회사 반도체소자의 콘택 형성 방법
TW200703463A (en) 2005-05-31 2007-01-16 Univ California Defect reduction of non-polar and semi-polar III-nitrides with sidewall lateral epitaxial overgrowth (SLEO)
KR100624098B1 (ko) 2005-06-16 2006-09-15 삼성전자주식회사 박막 구조물 및 이의 형성 방법
JP4249765B2 (ja) 2006-07-05 2009-04-08 エルピーダメモリ株式会社 半導体装置及びその製造方法
JP2010219139A (ja) 2009-03-13 2010-09-30 Elpida Memory Inc 半導体装置及びその製造方法
KR20110035525A (ko) * 2009-09-30 2011-04-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101623546B1 (ko) * 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20130057670A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316064A1 (en) * 2010-06-24 2011-12-29 Jung Ho Kim Semiconductor Memory Devices And Methods Of Forming The Same

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