CN107665893B - 制造半导体器件的方法 - Google Patents

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Abstract

半导体器件的制造方法包括在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁凹进区域的表面：在沟道孔的上部区域中形成第一保护层和对沟道孔的下部的凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及在衬底的凹进区域上形成外延层。

Description

制造半导体器件的方法
相关申请的交叉引用
本申请要求于2016年7月27日在韩国知识产权局提交的韩国专利申请No.10-2016-0095729的优先权，其公开内容通过引用整体并入本文中。
技术领域
本公开涉及制造半导体器件的方法。
背景技术
电子产品在尺寸方面逐渐减小，但仍预期处理大容量数据。因此，期望增加用于电子产品中的半导体存储器件中的集成度。为了增加半导体器件中的集成度，已经提出了具有垂直晶体管结构而不是平面晶体管结构的半导体器件。
发明内容
本公开的多个方面可以提供一种制造具有改进可靠性的半导体器件的方法。
根据本公开的一个方面，制造半导体器件的方法可以包括：在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁所述凹进区域的表面：在所述沟道孔的上部区域中形成第一保护层以及对所述沟道孔的下部中的凹进区域执行各向异性干蚀刻工艺的过程可以在原位交替地重复一次或多次；以及在所述衬底的凹进区域上形成外延层。
根据本公开的一个方面，制造半导体器件的方法可以包括：在衬底上交替地堆叠模制绝缘层和牺牲层；形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；以下述方式清洁所述凹进区域的表面：在所述沟道孔的上部区域中形成第一保护层以及对所述凹进区域执行各向异性干蚀刻工艺的过程可以在原位交替地重复一次或多次；在所述衬底的凹进区域中形成外延层；形成栅极电介质层和第一半导体层，覆盖所述沟道孔的侧壁和所述外延层的顶表面；以下述方式在所述栅极电介质层上形成间隔物：在所述沟道孔的上部区域中形成第二保护层和对所述第一半导体层执行各向异性干蚀刻工艺的过程可以在原位交替地重复一次或多次；以下述方式去除所述外延层的顶表面上的栅极电介质层的一部分：在所述沟道孔的上部区域中形成第三保护层和使用间隔物作为蚀刻掩模对所述栅极电介质层执行各向异性干蚀刻工艺的过程可以在原位交替地重复一次或多次；以及在所述沟道孔中形成连接到所述外延层的第二半导体层。
根据本公开的一个方面，制造半导体器件的方法可以包括以交替方式在衬底上堆叠模制绝缘层和牺牲层。可以形成沟道孔，所述沟道孔延伸穿过每一个所述模制绝缘层、每一个所述牺牲层，并且超过所述衬底的顶表面。在所述沟道孔中，可以形成在衬底的顶表面上方和下方两者都延伸的外延层。在所述沟道孔的侧壁上，可以形成沟道层，并且在沟道层的侧壁上，可以形成栅极电介质层。所述栅极电介质层可以包括隧穿层、电荷俘获层和阻挡层。
附图说明
根据结合附图给出的以下具体描述，将更清楚地理解本公开的上述和其他方面、特征和其它优点，在附图中：
图1是根据本公开的多个方面的半导体器件的示意性框图；
图2是根据本公开的多个方面的半导体器件的存储单元阵列的等效电路图；
图3是根据本公开的多个方面的半导体器件的存储单元串的结构的示意性透视图；
图4A至4C是根据本公开的多个方面的栅极电介质层的横截面图，并且示出了与图3中的区域‘A’相对应的区域；
图5A至5N是主要操作的示意图，示出了根据本公开的多个方面的制造半导体器件的方法；以及
图6是根据本公开的多个方面的半导体器件的结构的示意性透视图。
具体实施方式
以下参照附图，在下面将描述本公开的多个方面。
图1是根据本公开的多个方面的半导体器件的示意性框图。
参考图1，根据示例实施例的半导体器件10可以包括存储单元阵列20、行解码器30和核心逻辑电路55。核心逻辑电路55可以包括读/写电路40和控制电路50。
存储单元阵列20可以包括以多个行和列排列的多个存储单元。包括在存储单元阵列20中的多个存储单元可以通过字线(WL)、公共源极线(CSL)、串选择线(SSL)、接地选择线(GSL)等连接到行解码器30，并且可以通过位线(BL)连接到读/写电路40。在示例实施例中，排列在同一行中的多个存储单元可以连接到相同的WL，而排列在同一列中的多个存储单元可以连接到相同的BL。
包括在存储单元阵列20中的多个存储单元可以被划分为多个存储块。相应的存储块可以包括多个WL、多个SSL、多个GSL、多个BL和至少一个CSL。
行解码器30可以从外部源接收地址信息，并且可以对所接收的地址信息进行解码，从而选择连接到存储单元阵列20的WL、CSL、SSL和GSL的至少一部分。
读/写电路40可以根据由控制电路50接收的命令来选择连接到存储单元阵列20的BL的至少一部分。读/写电路40可以读取存储在连接到BL的至少一个选择部分的存储单元中的数据，或者可以将数据记录在连接到BL的至少一个选择部分的存储单元中。为了执行如上所述的操作，读/写电路40可以包括例如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。
控制电路50可以响应于从外部源发送的控制信号CTRL来控制行解码器30和读/写电路40的操作。在读取存储在存储单元阵列20中的数据的情况下，控制电路50可以控制行解码器30的操作，以使得将读操作所需的电压供应给与存储要读取的数据的存储单元相连的WL。在将读取操作所需的电压供应给特定WL的情况下，控制电路50可以控制以使得读/写电路40读取存储在与WL相连的存储单元中的数据，所述WL接收读取操作所需的电压。
附加地和/或备选地，在将数据写入存储单元阵列20的情况下，控制电路50可以控制行解码器30的操作，以使得将写入操作所需的电压供应给与存储单元相连的WL以便写入数据。在将写入操作所需的电压供应给特定WL的情况下，控制电路50可以控制读/写电路40以使得将数据写入与WL相连的存储单元，所述WL接收写入操作所需的电压。
图2是根据本公开的多个方面的半导体器件的存储单元阵列的等效电路图。
参考图2，存储单元阵列可以包括串联连接的n个存储单元晶体管MC1至MCn、串联连接到存储单元晶体管MC1至MCn的相对端的接地选择晶体管(GST)以及包括串选择晶体管(SST)的多个存储单元串。
串联连接的N个存储单元晶体管MC1至MCn可以分别连接到WL WL-WLn，以便选择存储单元晶体管MC1至MCn的至少一部分。
GST的栅极端子可以连接到GSL，而GST的源极端子可以连接到CSL。SST的栅极端子可以连接到SSL，而SST的源极端子可以连接到存储单元晶体管MCn的漏极端子。图2示出了将单个GST和单个SST连接到串联连接的n个存储单元晶体管MC1至MCn的结构。然而备选地，可以将多个GST或多个SST连接到其上。
SST的漏极端子可以连接到BL BL1至BLm。在通过SSL将信号施加到SST的栅极端子的情况下，通过BL BL1至BLm施加的信号可以被发送到串联连接的n个存储单元晶体管MC1至MCn，使得可以进行数据读取操作或者数据写入操作。此外，可以通过在衬底中形成的阱区域来施加预定电平的擦除电压，因此可以进行擦除存储在n个存储单元晶体管MC1至MCn中的数据的擦除操作。
图3是根据本公开的多个方面的半导体器件的存储单元串的结构的示意性透视图。
参考图3，半导体器件100可以包括衬底101、在垂直于衬底101的顶表面的方向上延伸的沟道孔CH、设置在沟道孔CH中的沟道层150以及沿着沟道孔CH的侧壁堆叠的模制绝缘层120和栅电极130。此外，半导体器件100还可以包括设置在沟道层150和衬底101之间的外延层140、设置在沟道层150和栅电极130之间的栅极电介质层160、设置在沟道层150中的第一绝缘层182、设置在沟道层150上的导电焊盘190、设置在栅电极130之间的导电层107和设置在导电层107下方的衬底101中的杂质区105。
在半导体器件100中，单个存储单元串可以沿着单个沟道层150设置。半导体器件100可以包括沿X和Y方向设置的多个存储单元串。
衬底101可以包括沿X和Y方向延伸的顶表面。衬底101可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅-锗(SiGe)。衬底101可以设置为体晶片或外延层。
栅电极130(例如，栅电极131至138)和模制绝缘层120(例如，模制绝缘层121至129)可以交替地堆叠在衬底101上。
栅电极130(例如，栅电极131至138)可以沿Z方向彼此间隔开，沿着相应沟道层150的侧表面与衬底101间隔开。参考图2，相应栅电极130可以设置为GST、存储单元晶体管MC1至MCn和SST的栅极。栅电极130可以延伸以形成WL WL1至WLn。
图3示出了其中设置存储单元晶体管MC1至MCn的五个栅电极132至136的示例，但是本公开不限于此。根据半导体器件100的容量，可以确定配置存储单元晶体管MC1至MCn的栅电极130的数量。例如，配置存储单元晶体管MC1至MCn的栅电极130可以以数十至数百的量提供。
GST的栅电极131可以沿Y方向延伸以形成GSL。为了操作GST，可以在栅电极131下面的衬底101中掺杂预定的杂质。SST的栅电极137和138可以沿Y方向延伸以形成SSL。此外，栅电极130的一部分，例如GST的栅电极131或与SST的栅电极137和138相邻设置的栅电极130可以设置为虚拟栅电极。详细地，与GST的栅电极131相邻设置的栅电极132可以设置为虚拟栅电极。
栅电极130可以包括金属层和势垒层。详细地，金属层可以包括钨(W)。势垒层可以设置成围绕金属层。例如，势垒层可以包括氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)中的至少一种。在示例实施例中，栅电极130可以包括多晶硅或金属硅化物材料。例如，金属硅化物材料可以设置为包括选自钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti))的金属在内的硅化物材料。
模制绝缘层120(例如，模制绝缘层121至129)可以设置在栅电极130之间。按照与栅电极130的方式相同的方式，可以将模制绝缘层120设置成Z方向彼此间隔开并沿Y方向延伸。模制绝缘层120可以包括诸如氧化硅或者氮化硅之类的绝缘材料。
沟道层150可以穿过栅电极130和模制绝缘层120，以沿基本上垂直于衬底101顶表面的方向(Z方向)延伸。此外，沟道层150设置在其中的沟道孔CH可以具有在朝向衬底101的方向上直径减小的形式。沟道层150可以设置成沿X和Y方向彼此间隔开。然而根据示例实施例，沟道层150的阵列可以变化。此外，如示例实施例所示，在导电层107的相对侧上彼此相邻设置的沟道层150的阵列可以是对称的，但是本发明构思不限于此。沟道层150可以包括半导体材料，例如多晶硅和单晶硅。此外，半导体材料可以设置为未掺杂材料或包括p型或n型杂质的材料。
栅极电介质层160可以设置在栅电极130和沟道层150之间。栅极电介质层160的底部可以具有L形横截面。下面将参考图4A至4C提供对栅极电介质层160的详细描述。
外延层140可以设置在沟道层150和衬底101之间，并且可以与沟道层150和衬底101接触。沟道层150可以通过外延层140电连接到衬底101。外延层140可以设置在衬底101的凹进区域R中，该凹进区域R可以在衬底101的顶表面下方。外延层140可以填充凹进区域R，并且可以在衬底101的顶表面上方延伸。详细地，外延层140的顶表面可以高于设置在栅电极130的底部中的栅电极131的顶表面，并且可以低于栅电极132的底表面。外延层140的顶表面可以具有凸起的中心部分。虽然通过外延层140增加沟道层150的纵横比，但沟道层150可以稳定地电连接到衬底101，并且包括设置在栅电极130底部中的栅电极131在内的GST(参见图2)的性质可以变得均匀。外延层140可以设置为使用选择性外延生长(SEG)工艺形成的半导体材料层。外延层140可以包括Si、Ge或SiGe。外延层140可以掺杂有杂质。
绝缘层169可以设置在外延层140和栅电极131之间。绝缘层169可以用作GST的栅极绝缘层。绝缘层169可以设置为使外延层140的一部分氧化的方式形成的氧化物。例如，绝缘层169可以设置为氧化硅。
导电焊盘190可以设置成覆盖第一绝缘层182的顶表面，以电连接到沟道层150。详细地，导电焊盘190可以包括掺杂的多晶硅。导电焊盘190可以用作SST的漏极区域(参见图2)。导电焊盘190可以通过接触插头电连接到BL。
杂质区域105可以沿Y方向与衬底101的顶表面相邻地延伸，并且可以沿X方向上以预定的间隔彼此分离。杂质区域105可以用作GST的源区域(参见图2)。
导电层107可以形成于杂质区域105上并沿着Y方向的杂质区域延伸。电极层107可以包括导电材料。例如，导电层107可以包括钨(W)、铝(Al)或铜(Cu)。导电层107可以通过第二绝缘层184与栅电极130电隔离。
图4A至4C是根据本公开的多个方面的栅极电介质层的横截面图，并且示出了与图3中的区域‘A’相对应的区域。
在图4A中，示出了栅电极133、栅极电介质层160、沟道层150和第一绝缘层182。参考图3，栅电极133可以设置在两个模制绝缘层120(例如，第一模制绝缘层123和第二模制绝缘层124)之间。
栅极电介质层160可以包括顺序地层叠在沟道层150上的隧穿层162、电荷存储层164和阻挡层166。作为示例，栅极电介质层160可以按照下述方式设置：隧穿层162、电荷存储层164和阻挡层166的整体沿着沟道层150沿垂直方向延伸。配置栅极电介质层160的层厚度不限于图4A所示的厚度，而是可以变化。换句话说，隧穿层162、电荷存储层164和阻挡层166的相对厚度不必如图4A所示。
隧穿层162可以使用福勒-诺德海姆(Fowler-Nordheim使得，F-N)机制电荷(例如，电子)隧穿到电荷存储层164。详细地，隧穿层162可以包括氧化硅。电荷存储层164可以设置为电荷俘获层或浮栅导电层。详细地，电荷存储层164可以包括绝缘层，该绝缘层包括量子点或纳米晶体。在这种情况下，量子点或纳米晶体可以包括导电材料，例如金属或半导体的精细颗粒。例如，电荷存储层164可以包括氮化硅、氮氧化硅或富Si氮化硅。阻挡层166可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料或其组合。高k电介质材料可以设置为氧化铝(Al2O3)、氧化钽(Ta2O3)、二氧化钛(TiO2)、氧化钇(Y2O3)、二氧化锆(ZrO2)、硅酸锆(ZrSixOy)、氧化铪(HfO2)、硅酸铪(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)。
在图4B中，示出了栅电极133、栅极电介质层160a、沟道层150和第一绝缘层182。参考图3，栅电极133可以设置在两个模制绝缘层120(例如，第一模制绝缘层123和第二模制绝缘层124)之间。栅极电介质层160a可以具有其中隧穿层162、电荷存储层164和阻挡层166a1和166a2顺序地层叠在沟道层150上的结构。配置栅极电介质层160的层厚度不限于示例实施例中所示的厚度，而是可以变化。
以与图4A所示的示例实施例不同的方式，在栅极电介质层160a的情况下，阻挡层166a1和166a2可以包括两层，第一阻挡层166a1可以按照与沟道层150相同的方式垂直延伸，并且第二阻挡层166a2可以被设置成围绕栅电极133。详细地，第二阻挡层166a2可以包括高k电介质材料，而第一阻挡层166a1可以包括氧化硅。
在图4C中，示出了栅电极133、栅极电介质层160b、沟道层150和第一绝缘层182。参考图3，栅电极133可以设置在两个模制绝缘层120(例如，第一模制绝缘层123和第二模制绝缘层124)之间。栅极电介质层160b可以具有其中隧穿层162b、电荷存储层164b和阻挡层166b顺序地层叠在沟道层150上的结构。以与图4A和4B所示的示例实施例不同的方式，示例实施例中的栅极电介质层160b可以按照下述方式设置：隧穿层162b、电荷存储层164b和阻挡层166b的整体围绕栅电极133。
图5A至5N是主要操作的示意图，示出了根据本公开的多个方面的制造半导体器件的方法。图5A至5N示出了与图3的透视图中的X-Z横截面对应的区域。
参考图5A，牺牲层110(例如，牺牲层111至118)和模制绝缘层120可以交替堆叠在衬底101上。如图所示，模制绝缘层120和牺牲层110可以从模制绝缘层121开始交替堆叠在衬底101上。此外，可以在设置在模制绝缘层120的顶部中的模制绝缘层129上进一步形成缓冲层141和掩模层142。
牺牲层110可以包括待蚀刻的材料，其具有相对于模制绝缘层120的蚀刻选择性。例如，模制绝缘层120可以包括氧化硅或氮化硅中的至少一种。此外，牺牲层110可以包括与选自硅、氧化硅、碳化硅和氮化硅的模制绝缘层120的材料不同的材料。
如图所示，示例实施例中的模制绝缘层120的厚度可能不相同。设置在模制绝缘层120底部的模制绝缘层121可以形成为相对较薄，而设置在模制绝缘层120顶部的模制绝缘层129可以形成为相对较厚。此外，可以将模制绝缘层122和127形成为比模制绝缘层123至126更厚。然而，模制绝缘层120和牺牲层110的厚度可以以不同于图5A所示的方式的方式变化。此外，配置模制绝缘层120和牺牲层110的膜的数量也可以变化。
缓冲层141可以包括氮氧化硅膜或氮化硅膜。缓冲层141可以用作随后执行的化学机械抛光(CMP)工艺中的停止层。缓冲层141可以包括形成在其上的掩模层142。掩模层142可以在随后执行的蚀刻工艺中用作硬掩模。掩模层142可以包括氧化硅膜。
参考图5B，可以形成穿过牺牲层110和模制绝缘层120的沟道孔CH。
沟道孔CH可以按照下述方式形成：掩模层142被图案化，并且缓冲层141、牺牲层110和模制绝缘层120通过使用图案化的掩模层142作为蚀刻掩模的各向异性干蚀刻工艺来蚀刻。沟道孔CH可以沿Z方向延伸到衬底101，因此可以在衬底101中形成凹进区域R。沟道孔CH的侧壁可以不垂直于衬底101的顶表面。详细地，可以沿朝向衬底101的顶表面的方向减小沟道孔CH的宽度。
沟道孔CH可以具有沿朝向衬底101的方向减小的宽度(或直径)。随着沟道孔CH的纵横比增加，沟道孔CH的直径可以显著减小。沟道孔CH的上部的宽度(或直径)Dt1可以大于沟道孔CH的下部的宽度(或直径)Db1。
沟道孔CH的上部的宽度(或直径)Dt1可以设置为掩模层142的开口部分的宽度(或直径)。此外，沟道孔CH的下部的宽度(或直径)Db1可以设置为凹进区域R的宽度(或直径)。换句话说，在掩模层142和缓冲层141附近的沟道孔CH的宽度可以比在模制绝缘层121和衬底101附近的沟道孔CH的宽度大。
参考图5C，可以清洁凹进区域R的表面。
清洁凹进区域R的表面的过程可以包括在沟道孔CH的上部区域中形成第一保护层144以及在凹进区域R的表面上执行各向异性干蚀刻工艺的过程。
形成第一保护层144和在凹进区域R的表面上执行各向异性干蚀刻工艺的过程可以在蚀刻室中在原位执行。形成第一保护层144和在凹进区域R的表面上执行各向异性干蚀刻工艺的过程可以交替重复一次或多次。
第一保护层144可以覆盖沟道孔CH的上部中的侧壁，从而使得沟道孔CH的上部区域中的开口部分变窄。因此，在蚀刻工艺中，蚀刻室内的等离子体产生的离子可以朝向衬底101加速。此外，第一保护层144可以屏蔽离子中的到达沟道孔CH的上部区域的一部分(图5C中的箭头)，以保护沟道孔CH的上部中的侧壁免受离子，并且可以使得其余的离子穿透而去往沟道孔CH的下部，以蚀刻凹进区域R的受损和污染的表面。在这种情况下，也可以蚀刻沟道孔CH的中间部分的侧壁。
第一保护层144可以设置为含有碳(C)或硅(Si)的膜。例如，第一保护层144可以设置为基于C、CHx、CxFy和CHxFy或SiOx和SiClOx的膜。
在示例实施例中，可以省略形成第一保护层144的操作。
参考图5D，可以完成清洁凹进区域R的表面的过程，并且可以去除第一保护层144。例如，在第一保护层144设置为含有C的膜的情况下，可以使用灰化工艺去除第一保护层144。
在操作中，沟道孔CH的上部的宽度(或直径)Dt2可以与沟道孔CH的上部的宽度(或直径)Dt1(参见图5B)基本相同。此外，沟道孔CH的下部的宽度(或直径)Db2可以大于沟道孔CH的下部的宽度(或直径)Db1(参见图5B)。换句话说，沟道孔CH的上部的宽度(或直径)可以保持相同，而凹进区域R的宽度(或直径)可以增加，因为不被第一保护层144屏蔽的离子蚀刻包括凹进区域R在内的沟道孔CH的一个或多个下部区域。
在衬底101的凹进区域R的表面上，可以形成由杂质(例如C、氮(N)等)污染的区域和氧化物膜，这是由于蚀刻沟道孔CH的过程而导致的。因此，在以后使用SEG工艺形成外延层的过程期间，可能发生缺陷，例如空隙。空隙可能导致半导体器件中的可靠性问题。因此，可以执行去除凹进区域R的表面上的污染区域和氧化物膜的蚀刻工艺。在沟道孔CH的上部的宽度大大增加的情况下，可能发生连接彼此相邻设置的沟道孔CH的桥接故障。
由于在该示例实施例中，沟道孔CH的上部的宽度可以保持相同，并且沟道孔CH的下部的凹进区域R的表面可以被清洁，所以外延层可以在以后没有出现空隙的情况下生长。
参考图5E，外延层140可以形成在沟道孔CH的下部的凹进区域R中。此外，栅极电介质层160和第一半导体层151a可以形成在沟道孔CH中。
外延层140可以按照下述方式形成：通过将凹进区域R中的衬底101用作种子来执行SEG工艺。外延层140可以具有单层结构或具有不同生长条件或不同组成的多层结构。外延层140可以掺杂有杂质。杂质可以设置为与衬底101的杂质相同或相反的导电杂质。
外延层140的顶表面可以形成为高于与衬底101相邻设置的牺牲层111的顶表面。此外，外延层140的顶表面可以形成为沿远离衬底101的方向凸出。
栅极电介质层160可以形成在沟道孔CH的侧壁、外延层140的顶表面和掩模层142的顶表面上以具有均匀的厚度。栅极电介质层160可以包括顺序地层叠的阻挡层、电荷存储层和隧穿层。第一半导体层151a可以形成在栅极电介质层160上以具有均匀的厚度。第一半导体层151a可以包括半导体材料，例如多晶硅和非晶硅。例如，第一半导体层151a可以设置为多晶硅。栅电介质层160和第一半导体层151a可以使用原子层沉积(ALD)法或化学气相沉积(CVD)法形成。
参考图5F和5G，栅极电介质层160可以包括形成在其上的间隔物151。
形成间隔物151的过程可以包括在沟道孔CH的上部区域中形成第二保护层145和对第一半导体层151a执行各向异性干蚀刻工艺的过程。
形成第二保护层145和对第一半导体层151a执行各向异性干蚀刻工艺的过程可以在蚀刻室中原位执行。形成第二保护层145和对第一半导体层151a执行各向异性干蚀刻工艺的过程可以交替重复一次或多次。
第二保护层145可以覆盖沟道孔CH的上部中的侧壁，从而使得沟道孔CH的上部区域中的开口部分变窄。以类似于上述第一保护层144的方式，第二保护层145可以屏蔽离子中的到达沟道孔CH的上部区域的一部分(图5F中的箭头)，以保护在沟道孔CH的上部区域中的掩模层142和第一半导体层151a免受离子，并且可以使得其余的离子穿透而去往沟道孔CH的下部区域，以蚀刻沟道孔CH的下部中的第一半导体层151a。
以类似于第一保护层144的方式，第二保护层145可以设置为含有C或Si的膜。例如，第二保护层145可以设置为基于C、CHx、CxFy和CHxFy或SiOx和SiClOx的膜。
间隔物151可以按照下述方式形成在栅极电介质层160的侧壁上：各向异性蚀刻第一半导体层151a。间隔物151可以使得将形成在沟道孔CH的下部中的外延层140的顶表面上的那部分栅极电介质层160暴露。
参考图5H和5I，在随后的过程中，为了使得沟道层150与外延层140直接接触，可以将栅极电介质层160的一部分从沟道孔CH去除。
从沟道孔CH去除栅极电介质层160的一部分的过程可以包括在沟道孔CH的上部区域中形成第三保护层146和将间隔物151用作蚀刻掩模对栅极电介质层160执行各向异性干蚀刻工艺的过程。
形成第三保护层146和对栅极电介质层160执行各向异性干蚀刻工艺的过程可以在蚀刻室中原位交替重复一次或多次。
第三保护层146可以覆盖沟道孔CH的上部的侧壁，从而使得沟道孔CH的上部区域中的开口部分变窄。以类似于第二保护层145的方式，第三保护层146可以起保护间隔物151和掩模层142的作用。
以类似于第一保护层144的方式，第三保护层146可以设置为含有C或Si的膜。例如，第三保护层146可以设置为基于C、CHx、CxFy和CHxFy或SiOx和SiClOx的膜。
将间隔物151用作蚀刻掩模进行各向异性蚀刻的栅极电介质层160可以具有L形横截面。
在蚀刻栅极电介质层160的情况下，可以将外延层140的顶表面的一部分一起蚀刻。
在示例实施例中，在形成间隔物151并去除栅极电介质层160的一部分的操作中，由于第二保护层145或第三保护层146，掩模层142的厚度可以减小。因此在示例实施例中，可以减少处理时间和生产成本。
参考图5F至5I描述，形成间隔物151并去除栅极电介质层160的一部分的操作可以在相同的蚀刻室中顺序地执行。
在示例实施例中，可以省略形成第二保护层145或第三保护层146的操作。
参考图5J，沟道层150可以形成在沟道孔CH中。此外，可以形成填充沟道孔CH的第一绝缘层182和在第一绝缘层182上的导电焊盘190。
沟道层150可以按照线束方式形成：在沟道孔CH中形成连接到外延层140的第二半导体层152。
可以使用ALD法或CVD法在栅极电介质层160上形成第二半导体层152以具有均匀的厚度。第二半导体层152可以包括半导体材料，例如多晶硅和非晶硅。
第一绝缘层182可以填充可以形成沟道孔CH的空间的剩余部分。
可以蚀刻沟道孔CH的上部区域中的第一绝缘层182的一部分，并且因此可以形成其中设置导电焊盘190的空间。可以用半导体材料填充所述空间可，并且平坦化工艺(例如CMP工艺)使得设置在模制绝缘层120的顶部中的模制绝缘层129暴露，从而形成导电焊盘。在这种情况下，可以去除缓冲层141和掩模层142。
第一绝缘层182可以设置为绝缘材料，例如氧化硅。导电焊盘190可以设置为掺杂半导体材料。
参考图5K，可以形成使得牺牲层110和模制绝缘层120的层压体彼此隔开预定间隔的开口OP。在形成开口OP之前，可以在设置在模制绝缘层120顶部的模制绝缘层129和导电焊盘190上形成附加的覆盖绝缘层148。覆盖绝缘层148可以在随后的工艺期间防止对导电焊盘190、沟道层150等的损伤。开口OP可以按照下述方式形成：各向异性蚀刻覆盖绝缘层148、牺牲层110和模制绝缘层120。开口OP可以形成为具有沿Y方向延伸的沟槽形式(参见图3)。开口OP可以使得暴露在沟道层150之间的衬底101。
参考图5L，通过开口OP暴露的牺牲层110可以使用选择性蚀刻工艺去除。因此，可以形成设置在模制绝缘层120之间的多个横向开口LP。详细地，在牺牲层110设置为氮化硅并且模制绝缘层120设置为氧化硅的情况下，可以使用包括磷酸的蚀刻剂执行选择性蚀刻工艺。通过横向开口LP，可以暴露外延层140和栅极电介质层160的侧壁的一部分。
随后，可以在通过横向开口LP暴露的外延层140上形成绝缘层169。
详细地，可以使用氧化工艺形成绝缘层169。在这种情况下，绝缘层169可以设置为按照线束方式形成的氧化膜：外延层140的一部分氧化。绝缘层169的厚度和形式不限于示例实施例。
在操作中执行氧化工艺的情况下，可以固化通过横向开口LP暴露的栅极电介质层160在蚀刻牺牲层110的过程期间受到的损伤。
参考图5M，栅电极130可以形成在横向开口LP中。
栅电极130可以包括金属层和势垒层。势垒层可以形成在通过开口OP和横向开口LP暴露的栅极电介质层160、绝缘层169、模制绝缘层120和衬底101的表面上。随后，可以形成金属层以填充横向开口LP。在示例实施例中，可以省略扩散势垒层。金属层可以包括W，而势垒层可以包括WN、TaN、TiN或其组合。
随后，为了使得栅电极130仅设置在横向开口LP中，可以通过附加工艺去除在开口OP中形成的势垒层和金属层。
参考图5N，可以在开口OP中的衬底101中形成杂质区域105，同时可以在杂质区域105上形成导电层107和第二绝缘层184。
首先，可以将杂质注入通过开口OP暴露的衬底101中，从而形成杂质区域105。随后，可以在开口OP的侧壁上形成第二绝缘层184，并且可以形成导电层107。随后，可以执行诸如CMP工艺的平坦化工艺，以使得暴露导电焊盘190。
在示例实施例中，杂质区域105可以在形成第二绝缘层184之后形成。杂质区域105可以配置为包括具有不同杂质浓度的区域。
随后，可以进一步设置连接到导电焊盘190的接触插头，并且可以形成连接到接触插塞的BL，其未被示出。
图6是根据本公开的多个方面的半导体器件的结构的示意性透视图。
参考图6，半导体器件200可以包括单元区域CELL和外围电路区域PERI。
单元区域CELL可以与其中设置来自图1的存储单元阵列20的区域相对应。而外围电路区域PERI可以与其中设置图1中的行解码器30和核心逻辑电路55的区域相对应。单元区域CELL可以设置在外围电路区域PERI上。在示例实施例中，单元区域CELL可以设置在外围电路区域PERI的下方。
单元区域CELL可以包括衬底101'、沿垂直于衬底101'的顶表面的方向设置的多个沟道层150以及沿着沟道层150的侧壁堆叠的多个模制绝缘层120和多个栅电极130。此外，单元区域CELL还可以包括设置在沟道层150的下部中的衬底101'上的外延层140、设置在沟道层150和栅电极130之间的栅极电介质层160、设置在杂质区域105上的导电层107以及设置在沟道层150上的导电焊盘190。
在示例实施例中，单元区域CELL示出为具有与图3中的示例实施例相同的结构，但是本公开不限于此。
外围电路区域PERI可以包括底座衬底201和设置在底座衬底201上的电路器件230、接触插头250和布线线路260。
底座衬底201可以包括沿X和Y方向延伸的顶表面。底座衬底201可以包括由器件隔离层210限定的有源区域。在有源区域的一部分中，可以设置包括杂质的掺杂区域205。底座衬底201可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体的半导体材料。例如，IV族半导体可以包括Si、Ge或SiGe。底座衬底201也可以设置为体晶片或外延层。
电路器件230可以包括各种类型的场效应晶体管。相应电路器件230可以包括电路栅极绝缘层232、间隔物层234和电路栅电极235。掺杂区域205可以在电路栅极电极235的两侧设置在底座衬底201中，并且可以用作电路器件230的源极区域或漏极区域。
多个外围区域绝缘层244、246和248可以设置在底座衬底201上的电路器件230上。
接触插头250可以穿过外围区域绝缘层244以连接到掺杂区域205。电信号可以通过接触插头250施加到电路器件230。在未示出的区域中，接触插头250可以连接到电路栅电极235。布线线路260可以连接到接触插头250，并且可以在示例实施例中设置为具有多层结构。
可以首先制造外围电路区域PERI，并且可以在其上部形成单元区域CELL的衬底101'，从而可以制造单元区域CELL。衬底101'可以形成为具有等于或小于底座衬底201尺寸的大小。衬底101'可以由多晶硅形成，或者可以由待结晶的非晶硅形成。
单元区域CELL和外围电路区域PERI可以在未示出的区域中连接。例如，栅电极130在Y方向上的端部可以电连接到电路器件230。
由于单元区域CELL和外围电路区域PERI可以设置在半导体器件200的上部和下部中，因此示例实施例中的半导体器件200可以设置为小型化器件。
如上所述，根据本发明构思的示例实施例，可以提供一种制造具有改进的可靠性的半导体器件的制造方法。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (14)

1.一种制造半导体器件的方法，包括：
在衬底上交替地堆叠模制绝缘层和牺牲层；
形成多个穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成多个凹进区域；
在所述衬底的凹进区域上形成外延层；
形成栅极电介质层和第一半导体层，覆盖每一个所述沟道孔的侧壁和外延层的顶表面；
在所述栅极电介质层上形成间隔物，其中在所述沟道孔的上部区域中形成第二保护层和对所述第一半导体层执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；
去除所述外延层的顶表面上的所述栅极电介质层的一部分，其中在所述沟道孔的上部区域中形成第三保护层和使用所述间隔物作为蚀刻掩模对栅极电介质层执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及
在所述沟道孔中形成连接到所述外延层的第二半导体层。
2.根据权利要求1所述的方法，其中，在相同的蚀刻室中顺序地执行所述间隔物的形成和所述栅极电介质层的一部分的去除。
3.根据权利要求1所述的方法，还包括：
在所述模制绝缘层和所述牺牲层上形成掩模层，
其中所述沟道孔穿过所述掩模层。
4.根据权利要求3所述的方法，其中，在形成所述间隔物和去除所述栅极电介质层的一部分时，所述第二保护层和所述第三保护层防止所述掩模层被蚀刻。
5.根据权利要求1所述的方法，还包括：
形成填充所述沟道孔的空间的剩余部分的绝缘层；以及
在所述绝缘层上形成连接第二半导体层的导电焊盘。
6.根据权利要求1所述的方法，其中所述栅极电介质层包括包含氮化硅或氮氧化硅的电荷捕获层。
7.一种制造半导体器件的方法，包括：
在衬底上交替地堆叠模制绝缘层和牺牲层；
形成穿过所述模制绝缘层和所述牺牲层的沟道孔，并使得在所述衬底中形成凹进区域；
以下述方式清洁凹进区域的表面：在所述沟道孔的上部区域中形成第一保护层和对所述凹进区域执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；
在所述衬底的凹进区域中形成外延层；
形成栅极电介质层和第一半导体层，覆盖所述沟道孔的侧壁和所述外延层的顶表面；
以下述方式在所述栅极电介质层上形成间隔物：在所述沟道孔的上部区域中形成第二保护层和对所述第一半导体层执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；
以下述方式去除外延层的顶表面上的栅极电介质层的一部分：在沟道孔的上部区域中形成第三保护层和使用间隔物作为蚀刻掩模对栅极电介质层执行各向异性干蚀刻工艺的过程在原位交替地重复一次或多次；以及
在所述沟道孔中形成连接到外延层的第二半导体层。
8.根据权利要求7所述的方法，其中，所述第一保护层、所述第二保护层和所述第三保护层设置为含有C或Si的膜。
9.根据权利要求7所述的方法，还包括：
形成填充所述沟道孔的空间的剩余部分的绝缘层；以及
在所述绝缘层上形成连接第二半导体层的导电焊盘。
10.根据权利要求7所述的方法，其中，所述第一保护层覆盖每一个所述沟道孔中的上部的侧壁，以使得每一个所述沟道孔的上部区域中的开口部分变窄。
11.根据权利要求10所述的方法，其中，在清洁所述凹进区域的表面时，所述第一保护层屏蔽离子中的到达每一个所述沟道孔的上部区域的第一部分，以保护所述沟道孔的上部的侧壁免受离子，并且使得离子的第二部分穿透而去往每一个所述沟道孔的下部区域以蚀刻所述凹进区域的表面。
12.根据权利要求10所述的方法，其中，在清洁所述凹进区域的表面时，每一个所述沟道孔的上部的宽度保持相同，并且所述沟道孔的下部的凹进区域的宽度增加。
13.根据权利要求7所述的方法，其中所述第一保护层设置为含有碳(C)或硅(Si)的膜。
14.根据权利要求13所述的方法，其中，在所述第一保护层设置为含有C的膜的情况下，使用灰化工艺去除所述第一保护层。
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