KR20210052934A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 제공한다. 상기 반도체 메모리 장치는 주변회로를 포함하는 기판, 상기 기판 상에 배치되고 셀 어레이 영역 및 상기 셀 어레이 영역으로부터 연장된 계단영역을 포함하는 게이트 적층체, 상기 게이트 적층체의 상기 셀 어레이 영역을 관통하는 채널구조, 상기 채널구조의 측벽을 감싸는 메모리막, 상기 게이트 적층체의 상기 계단영역을 관통하는 제1 콘택플러그, 및 상기 제1 콘택플러그가 상기 게이트 적층체로부터 절연되도록 상기 제1 콘택플러그의 측벽을 감싸는 절연구조를 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이에 연결된 주변회로를 포함한다. 메모리 셀 어레이는 다수의 메모리 셀들을 포함하고, 주변회로는 메모리 셀들의 다양한 동작들을 수행하도록 구성된다.
다수의 메모리 셀들은 3차원 반도체 메모리 장치를 구현할 수 있도록 3차원으로 배열될 수 있다. 3차원 반도체 메모리 장치에서, 메모리 셀들의 게이트 전극들은 기판 상에 적층된 다수의 워드라인들에 연결된다. 3차원 반도체 메모리 장치의 집적도 향상을 위하여, 워드라인들의 적층 수를 증가시킬 수 있다. 워드라인들의 적층수가 증가할수록 반도체 메모리 장치의 제조공정이 복잡해질 수 있다.
본 발명의 실시 예는 제조공정을 단순화할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 주변회로를 포함하는 기판, 상기 기판 상에 배치되고 셀 어레이 영역 및 상기 셀 어레이 영역으로부터 연장된 계단영역을 포함하는 게이트 적층체, 상기 게이트 적층체의 상기 셀 어레이 영역을 관통하는 채널구조, 상기 채널구조의 측벽을 감싸는 메모리막, 상기 게이트 적층체의 상기 계단영역을 관통하는 제1 콘택플러그, 및 상기 제1 콘택플러그가 상기 게이트 적층체로부터 절연되도록 상기 제1 콘택플러그의 측벽을 감싸는 절연구조를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 절연막에 의해 서로 분리된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하는 예비구조를 형성하는 단계, 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 적층체를 상기 예비구조 상에 형성하는 단계, 상기 적층체를 관통하는 채널홀 및 제1 콘택홀을 형성하는 단계, 상기 채널홀 및 상기 제1 콘택홀 각각의 표면 상에 메모리막을 형성하는 단계, 상기 채널홀을 채널구조로 채우는 단계, 상기 제1 콘택홀 내부에 제1 콘택플러그를 형성하는 단계, 및 상기 희생막들을 도전패턴들로 교체하는 단계를 포함할 수 있다. 상기 채널홀은 상기 제1 반도체 패턴에 중첩되고 상기 제1 콘택홀은 상기 제2 반도체 패턴에 중첩될 수 있다. 상기 제1 콘택플러그는 상기 제1 콘택홀 내부의 상기 메모리막 및 상기 제2 반도체 패턴을 관통하도록 형성될 수 있다. 상기 도전패턴들은 상기 메모리막을 사이에 두고 상기 채널구조 및 상기 제1 콘택플러그를 감쌀 수 있다.
본 기술은 채널홀 형성공정을 이용하여 콘택홀을 형성함으로써, 제조공정을 단순화할 수 있다.
본 기술은 메모리막 형성공정을 이용하여 콘택홀 내부에 배치되는 콘택플러그를 게이트 적층체의 도전패턴과 절연시킬 수 있는 절연구조를 형성할 수 있으므로 제조공정을 단순화할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 구성을 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 셀 어레이 영역 및 계단영역을 나타내는 도면이다.
도 3a 내지 도 3c는 도 2에 도시된 선 I-I', 선 Ⅱ-Ⅱ', 및 선 Ⅲ-Ⅲ'를 따라 절취한 단면도들이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 단면도이다.
도 5a는 본 발명의 실시 예에 따른 메모리 스트링을 나타내는 도면이고, 도 5b는 본 발명의 실시 예에 따른 메모리막을 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 하부구조를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 8a 내지 도 8c는 도 7에 도시된 ST1 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 9a 내지 도 9j는 도 7에 도시된 ST3 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 10a 내지 도 10k는 도 7에 도시된 ST5 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 11a 내지 도 11c는 도 7에 도시된 ST7 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 12a 및 도 12b, 도 13, 및 도 14a 및 도 14b는 도 7에 도시된 ST7 단계 이후 실시되는 후속 공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며, 본 발명의 범위는 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 구성을 나타내는 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 제1 영역(A1) 및 제2 영역(A2)을 포함하는 기판(도 4에 도시된 201) 상에 배치된 주변회로 및 메모리 셀 어레이를 포함할 수 있다. 제1 영역(A1)은 메모리 셀 어레이를 구성하는 게이트 적층체들(GST)에 중첩되는 영역으로 정의될 수 있다. 제2 영역(A2)은 게이트 적층체들(GST)에 비중첩되는 영역으로 정의될 수 있다.
도면에 도시되진 않았으나, 주변회로는 로우디코더, 페이지 버퍼, 및 제어회로 등을 포함할 수 있다. 로우디코더, 페이지 버퍼 및 제어회로는 트랜지스터들(TR)을 포함할 수 있다. 주변회로에 포함된 트랜지스터들(TR) 중 제1 그룹은 기판의 제2 영역(A2) 상에 배치될 수 있다. 주변회로에 포함된 트랜지스터들(TR) 중 제2 그룹은 기판의 제1 영역(A1) 상에 배치되고, 게이트 적층체들(GST)에 중첩될 수 있다. 트랜지스터들(TR) 각각의 게이트 전극(213)은 기판 내에 정의된 활성영역(ACT) 상에 배치될 수 있다. 게이트 전극(213) 양측의 활성영역(ACT)에 트랜지스터들(TR) 각각의 소스 및 드레인으로 이용되는 정션들(junctions; 도 6에 도시된 JN)이 형성될 수 있다.
게이트 적층체들(GST)은 슬릿(SI)을 통해 서로 이격되어 배치될 수 있다. 게이트 적층체들(GST) 각각은 셀 어레이 영역(CAR) 및 계단영역(STA)을 포함할 수 있다. 계단영역(STA)은 셀 어레이 영역(CAR)으로부터 연장될 수 있다. 일 실시 예로서, 게이트 적층체들(GST) 각각은 2이상의 셀 어레이 영역들(CAR) 및 서로 이웃한 셀 어레이 영역들(CAR) 사이에 배치된 계단영역(STA)을 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 게이트 적층체들(GST) 각각의 계단영역(STA)은 그에 대응하는 게이트 적층체(GST)의 가장자리에 배치될 수 있다.
계단영역(STA)은 제1 콘택영역(CA1) 및 제2 콘택영역(CA2)을 포함할 수 있다. 게이트 적층체(GST)의 계단구조는 그에 대응하는 제1 콘택영역(CA1)에 배치된 게이트 콘택플러그들(도 2에 도시된 GCT)에 연결될 수 있다. 게이트 적층체(GST)의 계단구조는 그에 대응하는 제2 콘택영역(CA2)에 배치된 제1 콘택플러그들(도 2에 도시된 PCT1)에 의해 관통될 수 있다.
셀 어레이 영역(CAR)은 메모리 스트링들에 연결된 다수의 워드라인들(도 5a에 도시된 WL) 및 셀렉트 라인들(도 5a에 도시된 SSL 및 DSL)을 포함할 수 있다. 메모리 스트링들은 게이트 적층체들(GST) 상부에 배치된 비트라인들(BL)에 연결될 수 있다.
일 실시 예로서, 제2 영역(A2) 상에 배치된 트랜지스터(TR)는 게이트 적층체들(GST)과 동일 레벨에 배치된 더미 적층체에 중첩될 수 있다. 다른 실시 예로서, 더미 적층체는 생략될 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 셀 어레이 영역(CAR) 및 계단영역(STA)을 나타내는 도면이다.
도 2를 참조하면, 게이트 적층체(GST)의 셀 어레이 영역(CAR)은 채널구조들(CH)에 의해 관통될 수 있다. 게이트 적층체(GST)의 셀 어레이 영역(CAR)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 채널구조들(CH)은 제1 방향(D1) 및 제2 방향(D2)을 따라 연장된 평면에 직교하는 제3 방향(D3)으로 연장될 수 있다. 일 실시 예로서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 XYZ좌표계의 x축, y축, 및 z축 각각에 대응하는 방향들 일 수 있다.
채널구조들(CH) 각각의 측벽은 메모리막(81)으로 둘러싸일 수 있다. 채널구조들(CH)은 그에 대응하는 게이트 적층체(GST) 내부에 지그재그로 배치되거나, 매트릭스 형태로 배치될 수 있다. 채널구조들(CH) 각각의 횡단면 형상은 원형, 타원형, 다각형, 및 정사각형 등 다양하게 변경될 수 있다.
채널구조들(CH)은 게이트 적층체(GST)의 내부에 형성된 상부 슬릿(USI) 양측에 배열될 수 있다. 상부 슬릿(USI)과 슬릿(SI)은 제1 방향(D1) 및 제3 방향(D3)으로 연장될 수 있다.
게이트 적층체(GST)의 계단영역(STA)은 도 1을 참조하여 설명한 바와 같이 게이트 콘택플러그들(GCT)에 연결되는 제1 콘택영역(CA1) 및 제1 콘택플러그들(PCT1)에 의해 관통되는 제2 콘택영역(CA2)을 포함할 수 있다. 반도체 메모리 장치는 게이트 적층체(GST)의 계단영역(STA)을 관통하는 지지기둥들(SP)을 더 포함할 수 있다.
게이트 콘택플러그들(GCT), 지지기둥들(SP) 및 제1 콘택플러그들(PCT1) 각각의 횡단면 형상은 원형, 타원형, 다각형, 및 정사각형 등 다양하게 변경될 수 있다. 게이트 콘택플러그들(GCT), 지지기둥들(SP) 및 제1 콘택플러그들(PCT1)의 배열은 도면에 도시된 바로 제한되지 않고 다양하게 변경될 수 있다. 제1 방향(D1) 및 제2 방향(D2)을 따라 신장된 평면에서, 지지기둥들(SP) 및 제1 콘택플러그들(PCT1) 각각은 채널구조들(CH) 각각보다 넓은 면적을 가질 수 있다.
게이트 콘택플러그들(GCT)은 계단영역(STA)에 중첩되고, 제3 방향(D3)으로 연장될 수 있다. 제1 콘택플러그들(PCT1) 각각의 측벽은 제1 절연구조(IS1)로 둘러싸일 수 있다. 제1 콘택플러그들(PCT1) 각각은 그에 대응하는 제1 절연구조(IS1)에 의해 게이트 적층체(GST)로부터 절연될 수 있다. 지지기둥들(SP) 각각의 측벽은 제1 더미 메모리막(81d1)으로 둘러싸일 수 있다. 제1 더미 메모리막(81d1)은 메모리막(81)과 동일한 물질로 구성될 수 있다.
도 3a 내지 도 3c는 도 2에 도시된 선 I-I', 선 Ⅱ-Ⅱ', 및 선 Ⅲ-Ⅲ'를 따라 절취한 단면도들이다.
도 3a 내지 도 3c를 참조하면, 게이트 적층체(GST)는 교대로 적층된 층간 절연막들(41, 63) 및 도전패턴들(CP1 내지 CPn, n은 자연수)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn)은 이들 사이에 배치된 층간 절연막들(41, 63)에 의해 제3 방향(D3)으로 서로 이격되어 적층될 수 있다. 도전패턴들(CP1 내지 CPn)은 도프트 반도체막, 금속막, 도전성 금속 질화물 등의 다양한 도전물로 형성될 수 있다. 도전패턴들(CP1 내지 CPn) 각각은 단일의 도전물로 형성되거나, 2종 이상의 도전물을 포함할 수 있다. 층간 절연막들(41, 63)은 실리콘 산화막을 포함할 수 있다.
게이트 적층체(GST)를 관통하는 채널구조들(CH) 각각은 이에 대응하는 메모리막(81)에 의해 도전패턴들(CP1 내지 CPn) 각각으로부터 이격될 수 있다. 게이트 적층체(GST)를 관통하는 지지기둥들(SP) 각각은 이에 대응하는 제1 더미 메모리막(81d1)에 의해 도전패턴들(CP1 내지 CPn) 각각으로부터 이격될 수 있다.
지지기둥들(SP) 각각은 채널구조들(CH) 각각과 동일한 물질로 구성될 수 있다. 일 실시 예로서, 채널구조들(CH) 및 지지기둥들(SP) 각각은 채널막(83), 코어 절연패턴(85) 및 캡핑패턴(91)을 포함할 수 있다. 채널막(83)은 그에 대응하는 메모리막(81) 또는 제1 더미 메모리막(81d1) 상에 형성되고, 반도체물질로 형성될 수 있다. 예를 들어, 채널막(83)은 실리콘을 포함할 수 있다. 채널구조들(CH) 각각의 채널막(83)은 메모리 스트링의 채널로 이용된다. 코어 절연패턴(85) 및 캡핑패턴(91)은 채널막(83)의 중심영역을 채울 수 있다. 코어 절연패턴(85)은 산화물을 포함할 수 있다. 캡핑패턴(91)은 코어 절연패턴(85) 상에 배치되고, 채널막(83)의 상단에 의해 둘러싸인 측벽을 포함할 수 있다. 캡핑패턴(91)은 n타입 불순물 및 p타입 불순물 중 적어도 하나를 포함하는 도프트 반도체막으로 형성될 수 있다. 예를 들어, 캡핑패턴(91)은 도프트 실리콘막을 포함할 수 있다. 다른 실시 예로서, 코어 절연패턴(85)은 생략될 수 있으며, 채널막(83)은 그에 대응하는 메모리막(81) 또는 제1 더미 메모리막(81d1)의 중심영역을 채울 수 있다.
게이트 적층체(GST)는 슬릿(SI)을 통해 이에 인접한 다른 게이트 적층체(GST)로부터 이격될 수 있다. 게이트 적층체(GST)의 상부를 관통하는 상부 슬릿(USI)은 제3 방향(D3)으로 슬릿(SI)보다 짧게 형성될 수 있다. 일 실시 예로서, 상부 슬릿(USI)은 도전패턴들(CP1 내지 CPn) 중 적어도 최상층에 배치된 제n 패턴(CPn)을 관통하는 깊이로 형성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 상부 슬릿(USI)은 제n 패턴(CPn) 아래에 연이어 배치된 1층 이상의 도전패턴을 관통할 수 있다. 상부 슬릿(USI)에 의해 관통되는 도전패턴(예를 들어, CPn)은 셀렉트 라인들로 분리될 수 있다. 도 5a에 도시된 워드라인들(WL)로 이용되는 도전패턴들은 상부 슬릿(USI)에 의해 관통되지 않을 수 있다.
제1 콘택플러그들(PCT1)은 게이트 적층체(GST)의 계단구조를 관통할 수 있다. 제1 콘택플러그들(PCT1) 각각을 감싸는 제1 절연구조(IS1)는 메모리막(81)과 동일한 물질로 구성된 제2 더미 메모리막(81d2)을 포함할 수 있다. 제1 절연구조(IS1)는 제2 더미 메모리막(81d2)과 그에 대응하는 제1 콘택플러그(PCT1) 사이에 배치된 산화막(95)을 더 포함할 수 있다.
채널구조들(CH), 지지기둥들(SP) 및 제1 콘택플러그들(PCT1) 각각은 게이트 적층체(GST)를 관통하는 홀 내부에 형성될 수 있다. 일 실시 예로서, 홀은 하부홀 및 상부홀이 연결된 구조로 형성될 수 있다. 하부홀은 게이트 적층체(GST)의 하부를 구성하는 제1 적층체(G1)를 관통하는 부분으로 정의될 수 있고, 상부홀은 게이트 적층체(GST)의 상부를 구성하는 제2 적층체(G2)를 관통하는 부분으로 정의될 수 있다. 층간 절연막들(41, 63)은 제1 적층체(G1)에 포함된 제1 층간 절연막들(41) 및 제2 적층체(G2)에 포함된 제2 층간 절연막들(63)로 구분될 수 있고, 도전패턴들(CP1 내지 CPn)은 제1 적층체(G1)에 포함된 제1 그룹의 도전패턴들(CP1 내지 CPk, k는 n보다 작은 자연수) 및 제2 적층체(G2)에 포함된 제2 그룹의 도전패턴들(CPk+1 내지 CPn)을 포함할 수 있다. 하부홀은 제1 적층체(G1)를 관통하는 길이로 형성되고, 상부홀은 제2 적층체(G2)를 관통하는 길이로 형성될 수 있다. 하부홀 및 상부홀들 각각을 형성하기 위한 식각공정의 난이도는 제1 및 제2 적층체(G1 및 G2)를 관통하는 긴 길이의 홀을 형성하기 위한 식각공정의 난이도보다 낮다. 상술한 바와 같이 하부홀 및 상부홀을 별도로 형성하는 경우, 하부홀 및 상부홀의 경계에 언더컷 영역이 정의될 수 있다. 본 발명의 실시 예는 하부홀 및 상부홀의 경계에 언더컷 영역이 정의되는 구조로 한정되지 않으며, 채널구조들(CH), 지지기둥들(SP) 및 제1 콘택플러그들(PCT1) 각각의 측벽은 실질적으로 평탄하게 형성될 수 있다.
게이트 적층체(GST)의 도전패턴들(CP1 내지 CPn)은 게이트 콘택플러그들(GCT)에 연결될 수 있다. 게이트 콘택플러그들(GCT)은 계단구조를 구성하는 도전패턴들(CP1 내지 CPn)의 일부들 각각에 연결되고, 제3 방향(D3)으로 연장될 수 있다.
계단구조에 의한 단차는 계단구조를 덮는 갭필 절연구조에 의해 완화될 수 있다. 갭필 절연구조는 제1 적층체(G1)에 의한 단차를 완화하는 제1 갭필 절연막(50) 및 제2 적층체(G2)에 의한 단차를 완화하는 제2 갭필 절연막(68)을 포함할 수 있다. 갭필 절연구조 및 게이트 적층체(GST)는 상부 절연막(99)으로 덮일 수 있다. 채널구조들(CH)은 상부 절연막(99)을 관통하도록 연장될 수 있다. 지지기둥들(SP), 게이트 콘택플러그들(GCT), 및 제1 콘택플러그들(PCT1) 각각은 상부 절연막(99) 및 갭필 절연구조의 제1 및 제2 갭필 절연막들(50 및 68)을 관통할 수 있다.
게이트 적층체(GST)는 절연막(35)에 의해 서로 분리된 반도체 패턴들(20A, 20B) 상에 배치될 수 있다. 반도체 패턴들(20A, 20B)은 제1 반도체 패턴(20A) 및 제2 반도체 패턴들(20B)을 포함할 수 있다.
제1 반도체 패턴(20A) 및 제2 반도체 패턴들(20B) 각각은 제1 반도체막(21) 및 제2 반도체막(29)을 포함할 수 있다. 제2 반도체막(29)은 제1 반도체막(21)으로부터 이격되어 배치되고 게이트 적층체(GST)의 바닥면을 따라 연장될 수 있다. 제1 반도체 패턴(20A)은 그에 대응하는 제1 반도체막(21)과 제2 반도체막(29) 사이에 배치된 채널 연결패턴(121)을 포함하고, 제2 반도체 패턴들(20B) 각각은 그에 대응하는 제1 반도체막(21)과 제2 반도체막(29) 사이에 배치된 희생적층체(SA)를 포함할 수 있다. 희생적층체(SA)는 제1 반도체막(21) 상에 순차로 적층된 제1 보호막(23), 희생막(25), 및 제2 보호막(27)을 포함할 수 있다.
제1 반도체막(21) 및 채널 연결패턴(121)은 n타입 또는 p타입 불순물을 포함할 수 있다. 일 실시 예로서, n타입 불순물을 포함하는 채널 연결패턴(121) 및 제1 반도체막(21)은 게이트 유도 드레인 전류(GIDL: gate induced drain leakage)를 이용하여 소거 동작을 수행하는 GIDL 소거 방식을 위해 이용될 수 있다. 다른 실시 예로서, p타입 불순물을 포함하는 채널 연결패턴(121) 및 제1 반도체막(21)은 정공을 공급하여 소거 동작을 수행하는 웰 소거 방식을 위해 이용될 수 있다. 제2 반도체막(29)은 언도프트 반도체막이거나, 제1 반도체막(21) 및 채널 연결패턴(121)과 동일한 타입의 불순물을 포함하는 도프트 반도체막일 수 있다. 희생막(25)은 선택적인 식각이 가능하도록 제1 보호막(23) 및 제2 보호막(27)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 희생막(25)은 언도프트 실리콘막을 포함할 수 있다. 제1 보호막(23) 및 제2 보호막(27) 각각은 산화막으로 형성될 수 있다.
제1 반도체 패턴(20A)은 슬릿(SI) 및 채널구조들(CH)에 중첩되도록 연장될 수 있다. 슬릿(SI)은 제1 반도체 패턴(20A)의 제2 반도체막(29)을 관통할 수 있다. 슬릿(SI)과 제1 반도체 패턴(20A) 사이에 산화막(125)이 형성될 수 있다.
제1 반도체 패턴(20A)은 지지기둥들(SP)에 중첩되도록 연장될 수 있다. 이 때, 제1 반도체 패턴(20A)은 지지기둥들(SP)에 의해 관통되는 계단구조의 일부에 중첩될 수 있다.
채널구조들(CH) 및 지지기둥들(SP)은 제1 반도체 패턴(20A) 내부로 연장될 수 있다. 일 실시 예로서, 채널구조들(CH) 및 지지기둥들(SP)은 제1 반도체 패턴(20A)의 제1 반도체막(21) 내부로 연장될 수 있다.
메모리막(81)은 제1 메모리 패턴(P1)과 제2 메모리 패턴(P2)으로 분리될 수 있다. 제1 메모리 패턴(P1)은 그에 대응하는 채널구조(CH)와 제1 반도체 패턴(20A)의 제1 반도체막(21) 사이에 배치되고, 제2 메모리 패턴(P2)은 그에 대응하는 채널구조(CH)와 게이트 적층체(GST) 사이에 배치될 수 있다.
제1 더미 메모리막(81d1)은 제1 더미 패턴(P1d)과 제2 더미 패턴(P2d)으로 분리될 수 있다. 제1 더미 패턴(P1d)은 그에 대응하는 지지기둥(SP)과 제1 반도체 패턴(20A)의 제1 반도체막(21) 사이에 배치되고, 제2 더미 패턴(P2d)은 그에 대응하는 지지기둥(SP)과 게이트 적층체(GST) 사이에 배치될 수 있다.
제1 반도체 패턴(20A)의 제1 반도체막(21)은 채널구조들(CH) 각각의 하부와 지지기둥들(SP) 각각의 하부를 감쌀 수 있다. 제1 반도체 패턴(20A)의 제2 반도체막(29)은 채널구조들(CH) 및 지지기둥들(SP)을 감싸도록 게이트 적층체(GST)의 바닥면을 따라 연장될 수 있다. 채널 연결패턴(121)은 채널구조들(CH)에 접촉되도록 제1 메모리 패턴(P1)과 제2 메모리 패턴(P2) 사이로 연장될 수 있다. 채널 연결패턴(121)은 지지기둥들(SP)에 접촉되도록 제1 더미 패턴(P1d)과 제2 더미 패턴(P2d)사이로 연장될 수 있다.
제2 반도체 패턴들(20B)은 제1 콘택플러그들(PCT1)에 의해 관통될 수 있다. 제2 반도체 패턴들(20B) 각각은 그에 대응하는 제1 콘택플러그(PCT1)보다 넓은 폭을 가질 수 있다. 제2 반도체 패턴들(20B) 각각의 제1 반도체막(21), 제1 보호막(23), 희생막(25), 제2 보호막(27) 및 제2 반도체막(29)은 그에 대응하는 제1 콘택플러그(PCT1)를 감쌀 수 있다. 제1 콘택플러그들(PCT1)은 그에 대응하는 제1 절연구조(IS1)를 관통하고, 제1 절연구조(IS1)보다 길게 연장될 수 있다.
제1 반도체 패턴(20A)의 측벽 상에 제1 수직 도프트 반도체 패턴(31A)이 형성되고, 제2 반도체 패턴들(20B) 각각의 측벽 상에 제2 수직 도프트 반도체 패턴(31B)이 형성될 수 있다. 제1 수직 도프트 반도체 패턴(31A) 및 제2 수직 도프트 반도체 패턴(31B)은 n타입 또는 p타입 불순물을 포함할 수 있다. 일 실시 예로서, 제1 수직 도프트 반도체 패턴(31A) 및 제2 수직 도프트 반도체 패턴(31B)은 제1 반도체막(21)과 동일한 타입의 불순물을 포함할 수 있다.
반도체 패턴들(20A, 20B)은 하부콘택플러그들(11A, 11B)에 의해 관통되는 하부 절연막(10) 상에 배치될 수 있다. 하부콘택플러그들(11A, 11B)은 제1 반도체 패턴(20A)에 연결된 제1 하부콘택플러그(11A) 및 제1 콘택플러그들(PCT1)에 각각 연결된 제2 하부콘택플러그들(11B)을 포함할 수 있다.
제1 반도체 패턴(20A) 및 제1 수직 도프트 반도체 패턴(31A)은 제1 하부콘택플러그(11A)에 중첩될 수 있고, 제1 콘택플러그들(PCT1) 각각과 제2 반도체 패턴들(20B) 각각은 그에 대응하는 제2 하부콘택플러그(11B)에 중첩될 수 있다. 제1 콘택플러그들(PCT1) 각각은 그에 대응하는 제2 하부콘택플러그(11B)에 접촉되도록 그에 대응하는 제2 반도체 패턴(20B)을 관통할 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 단면도이다. 도 4에 도시된 반도체 메모리 장치의 일부는 도 1에 도시된 제2 영역(A2)에 중첩될 수 있다.
도 4를 참조하면, 도 3a 내지 도 3c를 참조하여 설명한 하부 절연막(10) 및 절연막(35)은 도 1을 참조하여 설명한 제2 영역(A2)에 중첩되도록 연장될 수 있다.
하부 절연막(10)을 관통하는 하부콘택플러그들은 제3 하부콘택플러그(11C)를 더 포함할 수 있다. 절연막(35)에 의해 서로 분리된 반도체 패턴들은 제3 반도체 패턴(20C)을 더 포함할 수 있다.
제3 반도체 패턴(20C)은 도 3b에 도시된 제2 반도체 패턴(20B)과 동일한 물질로 구성될 수 있다. 즉, 제3 반도체 패턴(20C)은 순차로 적층된 제1 반도체막(21), 제1 보호막(24), 희생막(25), 제2 보호막(27) 및 제2 반도체막(29)을 포함할 수 있다. 제3 반도체 패턴(20C)은 제3 하부콘택플러그(11C)에 중첩될 수 있다. 제3 반도체 패턴(20C)의 측벽 상에 제3 수직 도프트 반도체 패턴(31C)이 형성될 수 있다. 제3 수직 도프트 반도체 패턴(31C)은 제1 반도체막(21)과 동일한 타입의 불순물을 포함할 수 있다.
제3 반도체 패턴(20C) 및 제3 수직 도프트 반도체 패턴(31C)은 더미 적층체(DST)로 덮일 수 있다. 더미 적층체(DST)는 제3 반도체 패턴(20C) 및 제3 수직 도프트 반도체 패턴(31C) 상에 교대로 적층된 더미 층간 절연막들(41d, 63d) 및 희생막들(43, 61)을 포함할 수 있다. 더미 층간 절연막들(41d, 61d)은 도 3a 내지 도 3c를 참조하여 설명한 층간 절연막들(41, 63)과 동일한 물질로 형성되고, 층간 절연막들(41, 63)이 배치된 레벨들과 동일한 레벨들에 각각 배치될 수 있다. 희생막들(43, 61)은 도 3a 내지 도 3c를 참조하여 설명한 도전패턴들(CP1 내지 CPn)이 배치된 레벨들과 동일한 레벨들에 각각 배치될 수 있다. 희생막들(43, 61)은 선택적인 식각이 가능하도록 더미 층간 절연막들(41d, 63d)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 희생막들(43, 61) 각각은 질화막을 포함할 수 있다.
더미 적층체(DST) 및 제3 반도체 패턴(20C)은 제2 콘택플러그(PCT2)에 의해 관통될 수 있다. 제2 콘택플러그(PCT2)는 제3 하부콘택플러그(11C)에 접촉되도록 연장될 수 있다.
제2 콘택플러그(PCT2)의 측벽은 제2 절연구조(IS2)로 둘러싸일 수 있다. 제2 절연구조(IS2)는 도 3b를 참조하여 설명한 제1 절연구조(IS1)와 동일한 물질로 구성될 수 있다. 일 실시 예로서, 제2 절연구조(IS2)는 도 3a 및 도 3b에 도시된 메모리막(81)과 동일한 물질로 구성된 제3 더미 메모리막(81d3), 및 제3 더미 메모리막(81d3)과 제2 콘택플러그(PCT2) 사이에 배치된 산화막(95)을 포함할 수 있다.
제2 콘택플러그(PCT2)는 더미 적층체(DST)를 관통하는 홀 내부에 형성될 수 있다. 이 때, 홀은 더미 적층체(DST)의 하부를 구성하는 하부 적층체(40)를 관통하는 하부홀 형성 공정과 더미 적층체(DST)의 상부를 구성하는 상부 적층체(60)를 관통하는 상부홀 형성 공정을 통해 형성될 수 있다. 이 경우, 하부홀 및 상부홀의 경계에 언더컷 영역이 정의될 수 있다. 본 발명의 실시 예는 하부홀 및 상부홀의 경계에 언더컷 영역이 정의되는 구조로 한정되지 않으며, 제2 콘택플러그(PCT2)의 측벽은 실질적으로 평탄하게 형성될 수 있다. 또한 본 발명의 실시 예는 하부홀 형성 공정 및 상부홀 형성 공정을 이용하여 홀을 형성하는 제조방법에 한정되지 않는다.
도 3a 내지 도 3c를 참조하여 설명한 상부 절연막(99)은 더미 적층체(DST)를 덮도록 연장될 수 있고, 상부 절연막(99)은 제2 콘택플러그(PCT2)에 의해 관통될 수 있다. 제3 반도체 패턴(20C)은 제2 콘택플러그(PCT2) 보다 넓은 폭을 가질 수 있다.
도 3a 내지 도 3c 및 도 4에 도시된 제1 내지 제3 하부콘택플러그들(11A 내지 11C)과 제1 및 제2 콘택플러그들(PCT1 및 PCT2)은 전기적인 신호를 전송할 수 있는 다양한 도전물로 형성될 수 있다.
도 5a는 본 발명의 실시 예에 따른 메모리 스트링을 나타내는 도면이고, 도 5b는 본 발명의 실시 예에 따른 메모리막을 나타내는 도면이다.
도 5a를 참조하면, 메모리 스트링은 다수의 워드라인들(WL) 및 셀렉트 라인들(SSL 및 DSL)에 연결될 수 있다. 셀렉트 라인들(SSL 및 DSL)은 적어도 하나의 소스 셀렉트 라인(SSL) 및 적어도 하나의 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 워드라인들(WL)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트 전극에 연결되고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트 전극에 연결되고, 워드라인들(WL)은 메모리 셀들의 게이트 전극들에 연결된다.
소스 셀렉트 라인(SSL), 워드라인들(WL), 및 드레인 셀렉트 라인(DSL)은 도 3a 내지 도 3c를 참조하여 설명한 도전패턴들(CP1 내지 CPn)로 구성될 수 있다. 일 실시 예로서, 도전패턴들(CP1 내지 CPn) 중 제1 반도체 패턴(20A)에 인접한 제1 도전패턴(CP1)은 소스 셀렉트 라인(SSL)으로 이용될 수 있고, 제1 반도체 패턴(20A)로부터 가장 멀리 배치된 제n 도전패턴(CPn)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이의 도전패턴들은 워드라인들(WL)로 이용될 수 있다. 다른 실시 예로서, 제1 도전패턴(CP1) 상에 연이어 배치된 1층 이상의 도전패턴이 다른 소스 셀렉트 라인으로 이용될 수 있고, 제n 도전패턴(CPn) 아래에 연이어 배치된 1층 이상의 도전패턴이 다른 드레인 셀렉트 라인으로 이용될 수 있다.
상술한 구조에 따르면, 드레인 셀렉트 라인(DSL)과 채널구조(CH)의 교차부에 드레인 셀렉트 트랜지스터가 형성되고, 소스 셀렉트 라인(SSL)과 채널구조(CH)의 교차부에 소스 셀렉트 트랜지스터가 형성되고, 워드라인들(WL)과 채널구조(CH)의 교차부들에 메모리 셀들이 형성된다. 메모리 셀들은 채널구조(CH)의 채널막(83)에 의해 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결될 수 있다. 소스 셀렉트 트랜지스터는 채널막(83)에 의해 제1 반도체 패턴(20A)의 채널 연결패턴(121)에 연결될 수 있다. 채널구조(CH)의 캡핑패턴(91)은 드레인 셀렉트 트랜지스터의 정션으로 이용될 수 있다.
제1 반도체 패턴(20A)의 제1 반도체막(21)과 제2 반도체막(29) 각각과 채널구조(CH) 사이로 메모리막(81)이 연장될 수 있다. 메모리막(81)의 제1 메모리 패턴(P1)과 제2 메모리 패턴(P2) 각각은 도 5b에 도시된 바와 같이 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)을 포함할 수 있다.
도 5b는 채널막(83)을 감싸는 메모리막(81)의 횡단면을 나타낸다.
도 5b를 참조하면, 메모리막(81)의 중심영역은 도 5a에 도시된 채널막(83), 코어 절연패턴(85), 및 캡핑패턴(91)으로 채워질 수 있다. 메모리막(81)의 터널 절연막(TI)은 채널막(83)을 감싸고, 메모리막(81)의 데이터 저장막(DL)은 터널 절연막(TI)을 감싸고, 메모리막(81)의 블로킹 절연막(BI)은 데이터 저장막(DL)을 감싼다.
데이터 저장막(DL)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩막으로 형성될 수 있다. 전하 트랩막은 질화막을 포함할 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막(DL)은 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 3a에 도시된 제1 더미 메모리막(81d1), 도 3b에 도시된 제2 더미 메모리막(81d2), 및 도 4에 도시된 제3 더미 메모리막(81d3) 각각은 상술한 터널 절연막(TI), 데이터 저장막(DL), 및 블로킹 절연막(BI)과 동일한 물질막들로 구성될 수 있다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 하부구조(LS)를 나타내는 단면도이다.
도 6을 참조하면, 하부구조(LS)는 제1 영역(A1) 및 제2 영역(A2)을 포함하는 기판(201)과 제1 내지 제3 하부콘택플러그들(11A 내지 11C)에 의해 관통되는 하부 절연막(10) 사이에 배치될 수 있다.
하부구조(LS)는 다수의 트랜지스터들(TR), 디스차지 불순물 영역(DCI), 및 인터커넥션 구조들(221)을 포함할 수 있다. 다수의 트랜지스터들(TR)은 활성영역들 상에 형성된다. 활성영역들과 디스차지 불순물 영역(DCI)은 기판(201) 내부에 형성된 소자분리막들(isolation layer: 203)에 의해 서로 분리될 수 있다. 인터커넥션 구조들(221)은 트랜지스터들(TR) 및 디스차지 불순물 영역(DCI)에 접속된다. 디스차지 불순물 영역(DCI) 및 트랜지스터들(TR)은 2이상의 절연막들이 적층된 절연막 적층체(220)로 덮일 수 있고, 인터커넥션 구조들(221)은 절연막 적층체(220)를 관통할 수 있다.
디스차지 불순물 영역(DCI)은 기판(201) 내부에 형성될 수 있다. 디스차지 불순물 영역(DCI)은 그에 대응하는 인터커넥션 구조(221)를 경유하여 제1 하부콘택플러그(11A)에 접속될 수 있다. 디스차지 불순물 영역(DCI)은 제1 반도체 패턴(20A) 내에 축적된 전하를 디스차지 시키기 위해 제공될 수 있다.
트랜지스터들(TR) 각각은 게이트 절연막(211), 게이트 전극(213) 및 정션들(JN)을 포함할 수 있다. 트랜지스터들(TR) 각각의 게이트 절연막(211) 및 게이트 전극(213)은 그에 대응하는 활성영역 상에 적층될 수 있다. 트랜지스터들(TR) 각각의 정션들(JN)은 그에 대응하는 게이트 전극(213) 양측으로 돌출된 활성영역 내부에 n타입 또는 p타입 불순물을 주입하여 형성될 수 있다.
게이트 적층체(GST)의 계단영역(STA)을 관통하는 제1 콘택플러그들(PCT1) 각각은 그에 대응하는 제2 하부콘택플러그(11B) 및 인터커넥션 구조(221)를 경유하여 그에 대응하는 트랜지스터(TR)에 접속될 수 있다.
트랜지스터들(TR) 중 제2 영역(A2) 상에 배치된 트랜지스터는 그에 대응하는 인터커넥션 구조(221) 및 제3 하부콘택플러그(11C)를 경유하여 더미 적층체(DST)를 관통하는 제2 콘택플러그(PCT2)에 접속될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 개략적으로 나타내는 순서도이다.
도 7을 참조하면, 반도체 메모리 장치의 제조방법은 예비구조를 형성하는 ST1 단계, 적층체를 형성하는 ST3 단계, 채널구조, 지지기둥 및 콘택플러그들을 형성하는 ST5 단계, 및 채널 연결패턴을 형성하는 ST7 단계를 포함할 수 있다.
ST1 단계를 수행하기 전, 하부구조 및 하부콘택플러그들을 포함하는 기판을 형성할 수 있다. 하부구조는 도 6을 참조하여 설명한 하부구조(LS)를 포함할 수 있고, 하부콘택플러그들은 도 3a 내지 도 3c, 도 4 및 도 6을 참조하여 설명한 제1 내지 제3 하부콘택플러그들(11A 내지 11C)을 포함할 수 있다. 예비구조는 ST1단계에서 하부구조 및 하부콘택플러그들을 포함하는 기판 상에 형성될 수 있다.
ST3 단계에서 적층체는 계단구조를 갖도록 형성되고, 채널홀, 더미홀, 및 콘택홀들에 의해 관통될 수 있다. 일 실시 예로서, ST3 단계는 적층체의 하부를 구성하는 제1 계단형 적층체를 형성하는 단계 및 적층체의 상부를 구성하는 제2 계단형 적층체를 형성하는 단계를 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 다른 실시 예로서, ST3 단계는 타겟으로 하는 적층체의 높이만큼 다수의 물질막들을 적층하는 단계 및 다수의 물질막들을 식각하여 계단구조를 형성하는 단계를 포함할 수 있다.
ST5 단계는 채널홀, 더미홀, 및 콘택홀들 각각의 측벽에 메모리막을 형성하는 단계, 채널홀과 더미홀 내부에 채널구조 및 지지기둥을 각각 형성하는 단계, 및 콘택홀들 내부에 콘택플러그들을 형성하는 단계를 포함할 수 있다. 이로써, 채널구조, 지지기둥, 및 콘택플러그들 각각은 메모리막으로 둘러싸일 수 있다.
ST7 단계는 채널구조의 측벽 일부를 노출하는 단계, 및 노출된 채널구조의 측벽에 접촉된 채널 연결패턴을 형성하는 단계를 포함할 수 있다.
이하, 도 8a 내지 도 8c, 도 9a 내지 도 9j, 도 10a 내지 도 10k, 도 11a 내지 도 11c, 도 12a 및 도 12b, 도 13, 그리고 도 14a 및 도 14b를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다. 이하의 도면들은 제조 단계별 구조들에 대한 단면도들을 나타내며, 도 2에 도시된 선 I-I', 선 Ⅱ-Ⅱ', 및 선 Ⅲ-Ⅲ'와, 제2 영역(A)에 대응되는 단면도들을 나타낸다. 이하의 도면들은, 도 3a 내지 도 3c와 도 4에 도시된 구조들을 포함하는 반도체 메모리 장치의 제조방법에 대한 일 실시 예를 나타낸다.
도 8a 내지 도 8c는 도 7에 도시된 ST1 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 8a를 참조하면, ST1 단계를 실시 하기 전, 하부 절연막(300)을 관통하는 하부콘택플러그들(311A, 311B, 311C)을 도 6에 도시된 하부구조(LS)를 포함하는 기판(201) 상에 형성할 수 있다. 하부콘택플러그들(311A, 311B, 311C)은 전기적인 신호를 전달할 수 있는 다양한 도전물로 형성될 수 있다.
하부콘택플러그들(311A, 311B, 311C)은 제1 하부콘택플러그(311A), 제2 하부콘택플러그(311B), 및 제3 하부콘택플러그(311C)를 포함할 수 있다. 제1 하부콘택플러그(311A)는 도 6에 도시된 디스차지 불순물 영역(DCI)에 접속될 수 있다. 제2 하부콘택플러그(311B) 및 제3 하부콘택플러그(311C)는 도 6에 도시된 주변회로의 트랜지스터들(TR) 중 그에 대응하는 트랜지스터들에 각각 접속될 수 있다.
도 8b를 참조하면, ST1 단계는 서로 분리된 예비 제1 반도체 패턴(320A1), 제2 반도체 패턴(320B), 및 제3 반도체 패턴(320C)을 형성하는 단계를 포함할 수 있다.
예비 제1 반도체 패턴(320A1)은 제1 하부콘택플러그(311A)에 중첩되고, 제2 반도체 패턴(320B)은 제2 하부콘택플러그(311B)에 중첩되고, 및 제3 반도체 패턴(320C)은 제3 하부콘택플러그(311C)에 중첩될 수 있다. 예비 제1 반도체 패턴(320A1)의 가장자리가 제1 하부콘택플러그(311A)에 중첩될 수 있다. 제2 반도체 패턴(320B)은 제2 하부콘택플러그(311B)보다 넓게 형성되고 제2 하부콘택플러그(311B) 양측으로 돌출될 수 있다. 제3 반도체 패턴(320C)은 제3 하부콘택플러그(311C)보다 넓게 형성되고 제3 하부콘택플러그(311C) 양측으로 돌출될 수 있다.
예비 제1 반도체 패턴(320A1), 제2 반도체 패턴(320B), 및 제3 반도체 패턴(320C)을 형성하는 단계는 제1 내지 제3 하부콘택플러그들(311A 내지 311C)을 덮도록 하부 절연막(300) 상에 제1 반도체막(321), 희생적층체(305), 및 제2 반도체막(329)을 순차로 적층하는 단계와, 제1 반도체막(321), 희생적층체(305), 및 제2 반도체막(329) 식각하는 단계를 포함할 수 있다.
제1 반도체막(321)은 n타입 또는 p타입 불순물을 포함할 수 있다. 희생적층체(305)는 순차로 적층된 제1 보호막(323), 희생막(325), 및 제2 보호막(327)을 포함할 수 있다. 희생막(325)은 선택적인 식각이 가능하도록 제1 보호막(323) 및 제2 보호막(327)과 다른 식각률을 갖는 물질로 형성될 수 있고, 제1 보호막(323) 및 제2 보호막(327)은 희생막(325)을 식각하는 동안 제1 반도체막(321) 및 제2 반도체막(329)을 보호할 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막(325)은 언도프트 실리콘막을 포함할 수 있다. 제1 보호막(323) 및 제2 보호막(327) 각각은 산화막으로 형성될 수 있다. 제2 반도체막(329)은 언도프트 반도체막을 포함하거나, n타입 또는 p타입 불순물을 포함하는 도프트 반도체막을 포함할 수 있다. 제1 보호막(323), 제2 보호막(327) 및 제2 반도체막(329) 중 적어도 어느 하나는 생략될 수 있다.
도 8c를 참조하면, ST1 단계는 예비 제1 반도체 패턴(320A1), 제2 반도체 패턴(320B), 및 제3 반도체 패턴(320C)의 측벽들 상에 제1 수직 도프트 반도체 패턴(331A), 제2 수직 도프트 반도체 패턴(331B), 및 제3 수직 도프트 반도체 패턴(331C)을 각각 형성하는 단계를 포함할 수 있다. 제1 내지 제3 수직 도프트 반도체 패턴들(331A 내지 331C)은 도 8b를 참조하여 설명한 제1 반도체막(321)과 동일한 불순물을 포함할 수 있다.
ST1 단계는 예비 제1 반도체 패턴(320A1)과, 제2 및 제3 반도체 패턴들(320B 및 320C) 사이를 절연막(335)으로 채우는 단계를 포함할 수 있다.
도 8a 내지 도 8c를 참조하여 상술한 공정들을 통해, 제1 내지 제3 하부콘택플러그들(311A 내지 311C)에 중첩되고 절연막(335)에 의해 서로 분리된 예비 제1 반도체 패턴(320A1)과, 제2 및 제3 반도체 패턴들(320B 및 320C)을 포함하는 예비구조가 형성될 수 있다.
도 9a 내지 도 9j는 도 7에 도시된 ST3 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 9a를 참조하면, ST3단계는 예비구조 상에 제1 적층체(340)를 형성하는 단계를 포함할 수 있다. 제1 적층체(340)는 교대로 적층된 제1 층간 절연막들(341) 및 제1 희생막들(343)을 포함할 수 있다. 제1 층간 절연막들(341)은 제1 물질막으로 형성되고, 제1 희생막들(343)은 제2 물질막으로 형성될 수 있다. 제2 물질막은 선택적인 식각이 가능하도록 제1 물질막과 다른 식각률을 갖는 절연물로 형성될 수 있다. 예를 들어, 제1 물질막은 산화막을 포함하고, 제2 물질막은 질화막을 포함할 수 있다.
도 9b를 참조하면, ST3 단계는 제1 계단구조(SW1)가 형성되도록 제1 적층체(340)를 식각하는 단계를 포함할 수 있다.
도 9c를 참조하면, ST3 단계는 도 9c에 도시된 제1 계단구조(SW1)를 덮는 제1 갭필 절연막(350)을 형성하는 단계를 포함할 수 있다. 제1 갭필 절연막(350)에 의해 제1 계단구조(SW1)로 인한 단차가 완화될 수 있다.
도 9d를 참조하면, ST3 단계는 하부홀들(351A 내지 351D)을 형성하는 단계를 포함할 수 있다. 하부홀들(351A 내지 351D)은 동시에 형성될 수 있다. 하부홀들(351A 내지 351D)은 제1 하부홀(351A), 제2 하부홀(351B), 제3 하부홀(351C), 및 제4 하부홀(351D)을 포함할 수 있다.
제1 하부홀(351A)은 제1 적층체(340)를 관통하고, 예비 제1 반도체 패턴(320A1) 내부로 연장될 수 있다. 제1 하부홀(351A)은 예비 제1 반도체 패턴(320A1)의 제2 반도체막(329), 제2 보호막(327), 희생막(325), 및 제1 보호막(323)을 관통하고, 제1 반도체막(321) 내부로 연장될 수 있다.
제2 하부홀(351B)은 도 9b에 도시된 제1 계단구조(SW1)를 덮는 제1 갭필 절연막(350)과 그 하부의 제1 계단구조(SW1)를 관통하거나, 제1 계단구조(SW1)에 인접한 제1 적층체(340)의 일부를 관통할 수 있다. 제2 하부홀(351B)은 예비 제1 반도체 패턴(320A1)의 제2 반도체막(329), 제2 보호막(327), 희생막(325), 및 제1 보호막(323)을 관통하고, 제1 반도체막(321) 내부로 연장될 수 있다.
제3 하부홀(351C)은 제2 반도체 패턴(320B)에 중첩된 제1 적층체(340)의 일부를 관통할 수 있다. 제3 하부홀(351C)은 도 9b에 도시된 제1 계단구조(SW1)의 일부 및 그 상부의 제1 갭필 절연막(350)을 관통할 수 있다. 제3 하부홀(351C)은 제2 반도체 패턴(320B)의 제2 반도체막(329), 제2 보호막(327), 희생막(325), 및 제1 보호막(323)을 관통하고, 제1 반도체막(321) 내부로 연장될 수 있다. 제3 하부홀(351C)은 제2 반도체 패턴(320B)의 폭보다 좁게 형성될 수 있다.
제4 하부홀(351D)은 제3 반도체 패턴(320C)에 중첩된 제1 적층체(340)의 일부를 관통할 수 있다. 제4 하부홀(351D)은 제3 반도체 패턴(320C)의 제2 반도체막(329), 제2 보호막(327), 희생막(325), 및 제1 보호막(323)을 관통하고, 제1 반도체막(321) 내부로 연장될 수 있다. 제4 하부홀(351D)은 제3 반도체 패턴(320C)의 폭보다 좁게 형성될 수 있다.
제1 내지 제4 하부홀들(351A 내지 351D)을 형성하는 식각공정 동안, 예비 제1 반도체 패턴(320A1)과 제2 및 제3 반도체 패턴들(320B 및 320C) 각각은 식각 정지막 역할을 할 수 있다.
도 9e를 참조하면, ST3 단계는 제1 내지 제4 하부홀들(351A 내지 351D)을 수직 희생막들(353)로 채우는 단계를 포함할 수 있다. 수직 희생막들(353)은 선택적인 제거가 가능하도록 도 9a를 참조하여 상술한 제1 물질막 및 제2 물질막과 다른 식각률을 갖는 물질로 형성될 수 있다. 일 실시 예로서, 수직 희생막들(353)은 텅스텐 등의 금속을 포함할 수 있다.
도 9f를 참조하면, ST3 단계는 수직 희생막들(353)에 의해 관통되고 제1 갭필 절연막(350)으로 덮인 제1 계단구조를 갖는 제1 적층체(340) 상에 제2 적층체(360)를 형성하는 단계를 포함할 수 있다. 제2 적층체(360)는 교대로 적층된 제2 희생막들(363) 및 제2 층간 절연막들(361)을 포함할 수 있다. 제2 층간 절연막들(361)은 도 9a를 참조하여 설명한 제1 물질막으로 형성되고, 제2 희생막들(363)은 도 9a를 참조하여 설명한 제2 물질막으로 형성될 수 있다.
도 9g를 참조하면, ST3 단계는 제2 계단구조(SW2)가 형성되도록 제2 적층체(360)를 식각하는 단계를 포함할 수 있다. 이 때, 제1 계단구조(SW1)에 중첩된 제2 적층체(360)의 일부가 제거되고, 제1 계단구조(SW1)는 제2 계단구조(SW2)를 갖는 제2 적층체(360)에 중첩되지 않는다.
도 9h를 참조하면, ST3 단계는 도 9g에 도시된 제2 계단구조(SW2)를 덮는 제2 갭필 절연막(368)을 형성하는 단계를 포함할 수 있다. 제2 갭필 절연막(368)에 의해 제2 계단구조(SW2)로 인한 단차가 완화될 수 있다. 이어서, 제2 갭필 절연막(368) 및 제2 적층체(360)를 덮도록 제1 마스크막(371)을 형성할 수 있다. 제1 마스크막(371)은 질화막을 포함할 수 있다.
도 9i를 참조하면, ST3 단계는 상부홀들(373A 내지 373D)을 형성하는 단계를 포함할 수 있다. 상부홀들(373A 내지 373D)은 동시에 형성될 수 있다. 상부홀들(373A 내지 373D)은 제1 하부홀(351A)에 연결된 제1 상부홀(373A), 제2 하부홀(351B)에 연결된 제2 상부홀(373B), 제3 하부홀(351C)에 연결된 제3 상부홀(373C), 및 제4 하부홀(351D)에 연결된 제4 상부홀(373D)을 포함할 수 있다.
제1 내지 제4 상부홀들(373A 내지 373D)은 수직 희생막들(353)이 노출되도록 제1 마스크막(371), 제2 적층체(360), 및 제2 갭필 절연막(368)을 식각함으로써 형성될 수 있다. 제1 상부홀(373A)은 제2 적층체(360)를 관통할 수 있다. 제2 상부홀(373B)은 도 9g에 도시된 제2 계단구조(SW2)를 관통하거나, 도 9g에 도시된 제1 계단구조(SW1)에 중첩된 제2 갭필 절연막(368)을 관통할 수 있다. 제3 상부홀(373C)은 제3 하부홀(351C)에 중첩된 제2 적층체(360)의 제2 계단구조를 관통하거나, 제3 하부홀(351C)에 중첩된 제2 갭필 절연막(368)을 관통할 수 있다. 제4 상부홀(373D)은 제4 하부홀(351D)에 중첩된 제2 적층체(360)의 일부를 관통할 수 있다.
도 9j를 참조하면, ST3 단계는 도 9i에 도시된 제1 내지 제4 상부홀들(373A 내지 373D)을 통해 도 9i에 도시된 수직 희생막들(353)을 제거하는 단계를 포함할 수 있다. 이로써, 채널홀(HA), 더미홀(HB), 제1 콘택홀(HC), 및 제2 콘택홀(HD)이 개구될 수 있다.
채널홀(HA)은 도 9i에 도시된 제1 하부홀(351A) 및 제1 상부홀(373A)이 서로 연결됨으로써 정의되고, 예비 제1 반도체 패턴(320A1)의 제1 반도체막(321)을 노출시킬 수 있다. 더미홀(HB)은 도 9i에 도시된 제2 하부홀(351B) 및 제2 상부홀(373B)이 서로 연결됨으로써 정의되고, 예비 제1 반도체 패턴(320A1)의 제1 반도체막(321)을 노출시킬 수 있다. 제1 콘택홀(HC)은 도 9i에 도시된 제3 하부홀(351C) 및 제3 상부홀(373C)이 서로 연결됨으로써 정의되고, 제2 반도체 패턴(320B)의 제1 반도체막(321)을 노출시킬 수 있다. 제4 콘택홀(HD)은 도 9i에 도시된 제4 하부홀(351D) 및 제4 상부홀(373D)이 서로 연결됨으로써 정의되고, 제3 반도체 패턴(320C)의 제1 반도체막(321)을 노출시킬 수 있다.
도 9a 내지 도 9j를 참조하여 상술한 공정들을 통해, 계단구조를 갖고, 채널홀(HA), 더미홀(HB), 제1 콘택홀(HC), 및 제2 콘택홀(HD)에 의해 관통되는 계단형 적층체(379)가 형성될 수 있다. 상기에서 채널홀(HA) 및 더미홀(HB)은 예비 제1 반도체 패턴(320A1)에 중첩되고, 제1 콘택홀(HC)은 제2 반도체 패턴(320B)에 중첩되고, 제2 콘택홀(HD)은 제3 반도체 패턴(320C)에 중첩되도록 형성될 수 있다.
도 10a 내지 도 10k는 도 7에 도시된 ST5 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 10a를 참조하면, ST5 단계는 채널홀(HA), 더미홀(HB), 제1 콘택홀(HC), 및 제2 콘택홀(HD) 각각의 표면 상에 메모리막(381)을 형성하는 단계, 메모리막(381) 상에 채널막(383)을 형성하는 단계, 및 채널막(383)의 중심영역을 코어 절연막(385)으로 채우는 단계를 포함할 수 있다.
메모리막(381)은 도 5b를 참조하여 설명한 블로킹 절연막(BI), 데이터 저장막(DL) 및 터널 절연막(TI)을 순차로 적층함으로써 형성될 수 있다. 메모리막(381)은 채널홀(HA), 더미홀(HB), 제1 콘택홀(HC), 및 제2 콘택홀(HD)의 표면들 상에 동시에 형성될 수 있다.
일 실시 예로서, 채널막(383)은 메모리막(381) 상에 컨포멀하게 형성될 수 있고, 코어 절연막(385)은 채널막(383)으로 채워지지 않은 채널홀(HA), 더미홀(HB), 제1 콘택홀(HC), 및 제2 콘택홀(HD) 각각의 중심영역을 유동성 물질막으로 채운 후 유동성 물질막을 경화시킴으로써 형성될 수 있다. 유동성 물질막은 PSZ(polysilazane)을 포함할 수 있다.
도 10b를 참조하면, ST5 단계는 채널홀(HA), 더미홀(HB), 제1 콘택홀(HC), 및 제2 콘택홀(HD) 각각의 상단에 빈 공간(HP; hollow portion)이 정의될 수 있도록 도 10a에 도시된 코어 절연막(385)의 상단을 제거하는 단계를 포함할 수 있다. 이로써, 채널막(383)의 상단을 개구하는 코어 절연패턴(385P)이 정의될 수 있다.
이어서, ST5 단계는 빈 공간(HP)이 채워지도록 도프트 반도체막(391L)을 형성하는 단계를 포함할 수 있다. 도프트 반도체막(391L)은 n타입 불순물 및 p타입 불순물 중 적어도 어느 하나를 포함할 수 있다.
도 10c를 참조하면, ST5 단계는 제1 마스크막(371)이 노출되도록 도 10b에 도시된 도프트 반도체막(391L)을 평탄화하는 단계를 포함할 수 있다. 이로써, 채널막(383) 상단에 의해 둘러싸인 캡핑패턴(391)이 형성될 수 있다.
도 10a 내지 도 10c를 참조하여 설명한 공정들을 통해, 채널홀(HA) 내부에 채널구조(380A)가 형성될 수 있고, 더미홀(HB) 내부에 지지기둥(380B)이 형성될 수 있고, 제1 콘택홀(HC) 및 제2 콘택홀(HD) 내부에 각각 제1 더미채널구조(380C) 및 제2 더미채널구조(380D)가 형성될 수 있다. 일 실시 예로서, 채널구조(380A), 지지기둥(380B), 및 제1 및 제2 더미채널구조들(380C 및 380D) 각각은 채널막(383), 코어 절연패턴(385P), 및 캡핑패턴(391)을 포함할 수 있다.
도면에 도시되진 않았으나, 다른 실시 예로서, 캡핑패턴(391)은 생략되고, 채널구조(380A), 지지기둥(380B), 및 제1 및 제2 더미채널구조들(380C 및 380D) 각각은 그에 대응하는 메모리막(381)의 중심영역을 채우는 채널막(383)을 포함할 수 있다.
도 10d를 참조하면, ST5단계는 채널구조(380A) 및 지지기둥(380B)을 덮도록 연장된 제2 마스크막(393)을 제1 마스크막(371) 상에 형성하는 단계를 포함할 수 있다. 제2 마스크막(393)은 도 10c에 도시된 제1 더미채널구조(380C) 및 제2 더미채널구조(380D)를 노출하도록 식각될 수 있다.
이어서, ST5 단계는 제2 마스크막(393)을 식각 베리어로 이용한 식각 공정을 통해 제1 콘택홀(HC) 및 제2 콘택홀(HD) 각각의 내부에서 도 10c에 도시된 캡핑패턴(391)을 제거하는 단계를 포함할 수 있다. 이로써, 코어 절연패턴(385P)이 노출될 수 있다. 캡핑패턴(391)을 식각하는 동안 제1 콘택홀(HC) 및 제2 콘택홀(HD) 각각의 내부에서 도 10c에 도시된 채널막(383)의 상단이 제거되고, 채널막의 일부(383P)가 잔류될 수 있다.
도 10e를 참조하면, ST5 단계는 제2 마스크막(393)을 식각 베리어로 이용한 식각 공정을 통해 제1 콘택홀(HC) 및 제2 콘택홀(HD) 각각의 내부에서 도 10d에 도시된 코어 절연패턴(385P)을 제거하는 단계를 포함할 수 있다.
도 10f를 참조하면, ST5 단계는 제2 마스크막(393)을 식각 베리어로 이용한 식각 공정을 통해 제1 콘택홀(HC) 및 제2 콘택홀(HD) 각각의 내부에서 도 10e에 도시된 채널막(383P)이 제거될 수 있다. 이로써, 제1 콘택홀(HC) 및 제2 콘택홀(HD) 각각의 표면을 따라 형성된 메모리막(381)이 노출될 수 있다.
도 10g를 참조하면, ST5 단계는 제1 콘택홀(HC) 및 제2 콘택홀(HD) 각각에서 노출된 메모리막(381) 상에 산화막(395)을 형성하는 단계를 포함할 수 있다. 산화막(395)은 메모리막(381)의 절연특성을 보완하기 위해 형성될 수 있다. 다른 실시 예로서, 산화막(395) 형성공정은 생략될 수 있다.
도 10h를 참조하면, ST5 단계는 제1 콘택홀(HC)에 연결된 제1 콘택홀연장부(EA) 및 제2 콘택홀(HD)에 연결된 제2 콘택홀연장부(EB)를 형성하는 단계를 포함할 수 있다.
제1 콘택홀연장부(EA)는 제1 콘택홀(HC)의 바닥면에서 메모리막(381) 및 산화막(395)을 관통하고 제2 반도체 패턴(320B)의 제1 반도체막(321)을 관통하여 제2 하부콘택플러그(311B)를 노출시키도록 형성된다. 제2 콘택홀연장부(EB)는 제2 콘택홀(HD)의 바닥면에서 메모리막(381) 및 산화막(395)을 관통하고 제3 반도체 패턴(320C)의 제1 반도체막(321)을 관통하여 제3 하부콘택플러그(311C)를 노출시키도록 형성된다. 이하, 제1 및 제2 콘택홀(HB 및 HC) 각각의 내부에 잔류되는 메모리막 및 산화막을 더미 메모리막(381P) 및 산화막패턴(395P)으로 지칭한다.
도 10i를 참조하면, ST5 단계는 제1 콘택홀(HC) 및 제1 콘택홀연장부(EA)를 채우는 제1 콘택플러그(397A)와, 제2 콘택홀(HD) 및 제2 콘택홀연장부(EB)를 채우는 제2 콘택플러그(397B)를 형성하는 단계를 포함할 수 있다.
제1 콘택플러그(397A) 및 제2 콘택플러그(397B)는 전기적인 신호를 전송할 수 있는 다양한 도전물로 형성될 수 있다. 제1 콘택플러그(397A)는 제2 하부콘택플러그(311B)에 접촉되고, 제2 콘택플러그(397B)는 제3 하부콘택플러그(311C)에 접촉된다. 제1 콘택플러그(397A) 및 제2 콘택플러그(397B)를 형성하는 동안, 도 10h에 도시된 제2 마스크막(393)이 제거될 수 있다.
도 10j를 참조하면, 제1 콘택플러그(397A) 및 제2 콘택플러그(397B)를 형성한 이 후, 도 10i에 도시된 제1 마스크막(371)을 제거할 수 있다.
도 10k를 참조하면, 제1 마스크막이 제거된 영역을 제1 상부 절연막(399)으로 채울수 있다. 제1 상부 절연막(399)은 채널구조(380A), 지지기둥(380B), 제1 콘택플러그(397A), 및 제2 콘택플러그(397B)의 상단을 감쌀 수 있다.
도 10a 내지 도 10i를 참조하여 상술한 바와 같이, 채널구조(380A)를 감싸는 메모리막(381) 형성공정을 이용하여 제1 콘택플러그(397A) 및 제2 콘택플러그(397B) 각각을 감싸는 더미 메모리막(381P)을 형성할 수 있다. 더미 메모리막(381P)은 제1 콘택플러그(397A) 및 제2 콘택플러그(397B)을 절연시키기 위한 절연구조로 이용될 수 있다.
도 11a 내지 도 11c는 도 7에 도시된 ST7 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 11a를 참조하면, ST7 단계를 수행하기 전, 상부 슬릿을 형성하는 단계, 상부 슬릿을 채우는 분리 절연막(401)을 형성하는 단계, 및 제1 상부 절연막(399) 상에 제2 상부 절연막(411)을 형성하는 단계를 수행할 수 있다. 제2 상부 절연막(411)은 채널구조(380A) 및 도 10k에 도시된 지지기둥(380B2), 제1 콘택플러그(397A) 및 제2 콘택플러그(397B)를 덮도록 연장될 수 있다. 상부 슬릿은 도 2 및 도 3c에 도시된 상부 슬릿(USI)에 대응된다.
ST7 단계는 제2 상부 절연막(411), 제1 상부 절연막(399), 및 계단형 적층체(379)를 관통하는 슬릿(413)을 형성하는 단계를 포함할 수 있다. 슬릿(413)은 예비 제1 반도체 패턴(320A1) 내부로 연장될 수 있다. 예비 제1 반도체 패턴(320A1)의 제2 반도체막(329)은 슬릿(413)에 의해 관통될 수 있다. 슬릿(413)은 예비 제1 반도체 패턴(320A1)의 희생막(325) 내부로 연장될 수 있다. 희생막(325)은 슬릿(413)의 바닥면을 통해 노출될 수 있다.
도 11b를 참조하면, ST7 단계는 슬릿(413)을 통해 메모리막이 노출되도록 도 11a에 도시된 예비 제1 반도체 패턴(320A1)의 희생막(325)을 제거하는 단계 및 노출된 메모리막을 제거함으로써 메모리막을 제1 메모리 패턴(381P1) 및 제2 메모리 패턴(381P2)으로 분리하는 단계를 포함할 수 있다. 메모리막을 제거하기 위한 식각공정 동안, 도 11a에 도시된 예비 제1 반도체 패턴(320A1)의 제1 및 제2 보호막들(323 및 327)이 제거되어, 예비 제1 반도체 패턴(320A1)의 제1 반도체막(321) 및 제2 반도체막(329)이 노출될 수 있다.
이하, 제1 반도체막(321)과 제2 반도체막(329) 사이에 배치되고, 제1 메모리 패턴(381P1) 및 제2 메모리 패턴(381P2) 사이로 연장된 공간을 수평공간(415)으로 정의한다. 수평공간(415)은 채널구조(380A)의 채널막(383)을 노출시키도록 형성된다.
도 11c를 참조하면, ST7 단계는 도 11b에 도시된 수평공간(415)을 채널 연결패턴(421)으로 채우는 단계를 포함할 수 있다. 채널 연결패턴(421)은 제1 및 제2 반도체막들(321, 329)과 채널막(383)에 접촉되도록 형성될 수 있다. 채널 연결패턴(421)은 n타입 불순물 또는 p타입 불순물을 포함할 수 있다.
채널 연결패턴(421)은 제1 및 제2 반도체막들(321, 329)과 채널막(383) 중 적어도 하나를 시드층으로 이용한 선택적 성장(예를 들어, SEG: Selective Epitaxial Growth)을 통해 형성될 수 있다. 다른 실시 예로서, 채널 연결패턴(421)은 화학기상증착(CVD: chemical vapor deposition) 방식 등의 비선택적 방식을 이용하여 형성될 수 있다.
도 11a 내지 도 11c를 참조하여 상술한 공정들을 통해, 제1 반도체막(321), 제2 반도체막(329) 및 채널 연결패턴(421)을 포함하는 제1 반도체 패턴(320A2)이 형성될 수 있다.
도 12a 및 도 12b, 도 13, 및 도 14a 및 도 14b는 도 7에 도시된 ST7 단계 이후 실시되는 후속 공정들에 대한 일 실시 예를 나타내는 단면도들이다.
도 12a 및 도 12b는 도 9a를 참조하여 설명한 제1 희생막들(343)과 도 9f를 참조하여 설명한 제2 희생막들(363)을 도전패턴들로 대체하는 단계를 나타내는 단면도들이다.
도 12a를 참조하면, 슬릿(413)을 통해 제1 반도체 패턴(320A2)의 표면 상에 산화막(425)을 형성할 수 있다. 산화막(425)은 제1 반도체 패턴(320A2)의 일부를 산화시킴으로써 형성될 수 있다.
이어서, 슬릿(413)에 인접한 제1 희생막들 및 제2 희생막들을 선택적으로 제거할 수 있다. 이하, 제1 희생막들 및 제2 희생막들이 제거된 영역들을 게이트 영역들(431)로 지칭한다. 게이트 영역들(431)은 제1 및 제2 층간 절연막들(341 및 361) 사이에 정의될 수 있다.
도 12b를 참조하면, 도 12a에 도시된 게이트 영역들(431)을 개구한 후, 게이트 영역들(185)을 도전패턴들(433)로 각각 채울 수 있다.
도전패턴들(433)을 형성하는 단계는 게이트 영역들(431)의 표면들을 따라 연장된 베리어 메탈막을 형성하는 단계, 베리어 메탈막 상에 게이트 영역들(431)을 채울만큼 충분한 두께의 도전막을 형성하는 단계, 및 베리어 메탈막 및 도전막을 식각하여 도전패턴들(433)로 분리하는 단계를 포함할 수 있다. 이로써, 제1 및 제2 층간 절연막들(341 및 361)과, 서로 이웃한 제1 및 제2 층간 절연막들(341, 361) 사이에 배치된 도전패턴들(433)을 포함하는 게이트 적층체(430)가 형성될 수 있다.
도 13은 도 11a 내지 도 11c를 통해 형성된 제1 반도체 패턴(320A2)의 단부, 도 12a 및 도 12b를 참조하여 상술한 공정들을 통해 형성된 게이트 적층체(430)의 계단구조, 및 더미 적층체(440)를 구성하며 잔류하는 제1 및 제2 희생막들(343 및 363)에 대한 단면도들을 나타낸다.
도 13을 참조하면, 제1 반도체 패턴(320A2)의 측벽 상에 제1 수직 도프트 반도체 패턴(331A)이 잔류될 수 있다.
게이트 적층체(430)는 채널구조(380A), 지지기둥(380B) 및 제1 콘택플러그(397A)를 감쌀 수 있다. 지지기둥(380B) 및 제1 콘택플러그(397A)는 제1 갭필 절연막(350)과 제2 갭필 절연막(368)으로 덮인 게이트 적층체(430)의 계단구조를 관통할 수 있다. 게이트 적층체(430)의 도전패턴들(433)은 채널구조(380A)를 감싸고, 게이트 적층체(430)의 계단구조를 구성하는 도전패턴들(433)의 일부들은 지지기둥(380B) 및 제1 콘택플러그(397A)를 감쌀 수 있다.
제1 반도체 패턴(320A2)의 채널 연결패턴(421)은 제1 메모리 패턴(381P1) 및 제2 메모리 패턴(381P2) 사이로 연장될 뿐 아니라, 지지기둥(380B)의 채널막(383)에 접촉되도록 연장될 수 있다. 이로써, 지지기둥(380B)을 감싸는 메모리막은 제1 더미 패턴(381P1d) 및 제2 더미 패턴(381P2d)으로 분리될 수 있다. 지지기둥(380B)은 제2 더미 패턴(381P2d)에 의해 도전패턴들(433)로부터 절연될 수 있다.
제1 콘택플러그(397A)는 더미 메모리막(381P)에 의해 도전패턴들(433)로부터 절연될 수 있다. 따라서, 본 발명의 실시 예에 따르면, 제1 콘택플러그(397A) 주위에 도전패턴들(433)이 형성되는 것을 차단하기 위한 베리어구조를 별도로 형성하지 않더라도 반도체 메모리 장치의 동작특성을 확보할 수 있다. 이에 따라, 본 발명의 실시 예는 베리어 구조를 형성하기 위한 제조공정으로 인한 공정 난이도 증가 및 공정 불량을 방지할 수 있다.
게이트 적층체(430)를 형성하는 동안, 도 12a 내지 도 12c에 도시된 슬릿(413)으로부터 제1 영역(도 2에 도시된 A1)보다 멀리 이격된 제2 영역(A2) 상에 배치되는 제1 및 제2 희생막들(343 및 363)의 일부들은 도전패턴들(433)로 대체되지 않고 잔류될 수 있다. 제2 영역(A2) 상에 잔류된 제1 및 제2 희생막들(343 및 363)과 제1 및 제2 층간 절연막들(341 및 361)은 더미 적층체(440)를 구성할 수 있다. 더미 적층체(440)는 제3 반도체 패턴(320C)에 중첩되고, 제2 콘택 플러그(397B)를 감쌀 수 있다.
도 14a 및 도 14b는 비트라인콘택플러그(451), 게이트 콘택플러그(453), 제1 상부콘택플러그(455) 및 제2 상부콘택플러그(457)를 형성하는 단계를 나타내는 단면도들이다.
도 14a를 참조하면, 제2 상부 절연막(441), 제1 상부 절연막(399), 제2 갭필 절연막(368) 및 제1 갭필 절연막(350) 중 적어도 어느 하나를 관통하는 상부콘택홀들(441, 443, 445, 447)을 형성할 수 있다. 이 때, 지지기둥(380B)은 외부로 노출되지 않도록 제2 상부 절연막(441)으로 덮인 상태일 수 있다.
상부콘택홀들(441, 443, 445, 447)은 채널구조(380A)의 캡핑패턴(391)을 노출하는 제1 상부콘택홀(441), 도전패턴들(433) 중 그에 대응하는 도전패턴을 노출하는 제2 상부콘택홀(443), 제1 콘택플러그(397A)를 노출하는 제3 상부콘택홀(445), 및 제2 콘택플러그(397B)를 노출하는 제4 상부콘택홀(447)을 포함할 수 있다. 제2 상부콘택홀(443)은 계단구조에 중첩되고 그에 대응하는 도전패턴(433)을 노출시킬 수 있다.
도 14b를 참조하면, 제1 내지 제4 상부콘택홀들(441, 443, 445, 447) 각각을 도전물로 채운 후, 도전물의 표면을 평탄화할 수 있다. 이로써, 비트라인콘택플러그(451), 게이트 콘택플러그(453), 제1 상부콘택플러그(455) 및 제2 상부콘택플러그(457)가 형성될 수 있다.
비트라인콘택플러그(451)는 채널구조(380A)에 연결되고, 게이트 콘택플러그(453)는 그에 대응하는 도전패턴(433)에 연결되고, 제1 상부콘택플러그(455)는 제1 콘택플러그(397A)에 연결되고, 제2 상부콘택플러그(457)는 제2 콘택플러그(397B)에 연결된다.
이 후, 도 1에 도시된 비트라인(BL)을 형성하는 등의 후속공정들을 수행할 수 있다. 비트라인(BL)은 비트라인콘택플러그(451)에 연결될 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고 계단구조를 갖는 게이트 적층체, 게이트 적층체의 계단구조를 관통하는 콘택 플러그 및 콘택 플러그를 감싸는 절연구조를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하고 계단구조를 갖는 게이트 적층체, 게이트 적층체의 계단구조를 관통하는 콘택 플러그 및 콘택 플러그를 감싸는 절연구조를 포함할 수 있다.
201: 기판 GST, 430: 게이트 적층체
CAR: 셀 어레이 영역 STA: 계단영역
CH, 380A: 채널구조 81, 381: 메모리막
PCT1, 397A: 제1 콘택플러그 PCT2, 397B: 제2 콘택플러그
IS1, IS2: 절연구조 DCI: 디스차지 불순물 영역
TR: 트랜지스터 81d1, 81d2, 81d3, 381P: 더미 메모리막
20A, 20B, 20C, 320A1, 320A2, 320B, 320C: 반도체 패턴
11A, 11B, 11C, 311A, 311B, 311C: 하부콘택플러그
21, 321: 제1 반도체막 29, 329: 제2 반도체막
323, 327: 보호막 25, 43, 61, 325, 343, 363: 희생막
121, 321: 채널 연결패턴 41, 63, 341, 361: 층간 절연막
41d, 63d: 더미 층간 절연막 DST, 440: 더미 적층체
31A, 31B, 31C, 331A, 331B, 331C: 수직 도프트 반도체 패턴
95, 125, 395, 425: 산화막 SP, 380B: 지지기둥
CP1 내지 CPn, 433: 도전패턴 35, 335: 절연막
HA: 채널홀 HC, HD: 콘택홀
HB: 더미홀 SW1, SW2: 계단구조

Claims (27)

  1. 주변회로를 포함하는 기판;
    상기 기판 상에 배치되고, 셀 어레이 영역 및 상기 셀 어레이 영역으로부터 연장된 계단영역을 포함하는 게이트 적층체;
    상기 게이트 적층체의 상기 셀 어레이 영역을 관통하는 채널구조;
    상기 채널구조의 측벽을 감싸는 메모리막;
    상기 게이트 적층체의 상기 계단영역을 관통하는 제1 콘택플러그; 및
    상기 제1 콘택플러그가 상기 게이트 적층체로부터 절연되도록, 상기 제1 콘택플러그의 측벽을 감싸는 절연구조를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 기판 내에 형성된 디스차지 불순물 영역;
    상기 주변회로에 포함된 트랜지스터;
    상기 디스차지 불순물 영역에 접속된 제1 하부콘택플러그;
    상기 트랜지스터에 접속된 제2 하부콘택플러그;
    상기 게이트 적층체와 상기 기판 사이에 배치되고, 상기 제1 하부콘택플러그에 중첩되도록 연장된 제1 반도체 패턴; 및
    상기 게이트 적층체와 상기 기판 사이에 배치되고, 상기 제2 하부콘택플러그에 중첩된 제2 반도체 패턴을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 채널구조는 상기 제1 반도체 패턴 내부로 연장된 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 반도체 패턴은,
    상기 채널구조의 하부를 감싸는 제1 반도체막;
    상기 게이트 적층체의 바닥면을 따라 연장되고, 상기 채널구조를 감싸는 제2반도체막; 및
    상기 제1 반도체막과 상기 제2 반도체막 사이에 배치되고, 상기 채널구조에 접촉된 채널 연결패턴을 포함하고,
    상기 제1 반도체막 및 상기 채널 연결패턴 각각은 도프트 반도체막을 포함하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제1 콘택플러그는 상기 제2 하부콘택플러그에 접촉되도록 상기 제2 반도체 패턴을 관통하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제2 반도체 패턴은, 상기 제1 콘택플러그를 감싸고 순차로 적층된 제1 반도체막, 제1 보호막, 희생막, 제2 보호막, 및 제2 반도체막을 포함하는 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 제1 반도체 패턴의 측벽 상에 형성된 제1 수직 도프트 반도체 패턴; 및
    상기 제2 반도체 패턴의 측벽 상에 형성된 제2 수직 도프트 반도체 패턴을 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 수직 도프트 반도체 패턴은 상기 제1 하부콘택플러그에 중첩된 반도체 메모리 장치.
  9. 제 2 항에 있어서,
    상기 제2 반도체 패턴은 상기 제1 콘택플러그보다 넓은 폭을 갖는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 주변회로에 포함되고, 상기 게이트 적층체에 비중첩된 트랜지스터;
    상기 트랜지스터에 접속된 하부콘택플러그;
    상기 하부콘택플러그에 중첩된 반도체 패턴;
    상기 반도체 패턴 상에 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 더미 적층체; 및
    상기 하부콘택플러그에 접촉되도록 상기 더미 적층체 및 상기 반도체 패턴을 관통하는 제2 콘택플러그를 더 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 반도체 패턴의 측벽 상에 형성된 수직 도프트 반도체 패턴을 더 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 반도체 패턴은 상기 제2 콘택플러그보다 넓은 폭을 갖는 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 절연구조는, 상기 메모리막과 동일한 물질로 구성된 더미 메모리막을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 절연구조는, 상기 더미 메모리막과 상기 제1 콘택플러그 사이에 배치된 산화막을 더 포함하는 반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 게이트 적층체의 상기 계단영역을 관통하고, 상기 채널구조와 동일한 물질로 구성된 지지기둥; 및
    상기 지지기둥의 측벽을 감싸고, 상기 메모리막과 동일한 물질로 구성된 더미 메모리막을 더 포함하는 반도체 메모리 장치.
  16. 제 1 항에 있어서,
    상기 게이트 적층체는 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 반도체 메모리 장치.
  17. 절연막에 의해 서로 분리된 제1 반도체 패턴 및 제2 반도체 패턴을 포함하는 예비구조를 형성하는 단계;
    교대로 적층된 층간 절연막들 및 희생막들을 포함하는 적층체를 상기 예비구조 상에 형성하는 단계;
    상기 적층체를 관통하는 채널홀 및 제1 콘택홀을 형성하되, 상기 채널홀이 상기 제1 반도체 패턴에 중첩되고 상기 제1 콘택홀이 상기 제2 반도체 패턴에 중첩되도록 상기 채널홀 및 상기 제1 콘택홀을 형성하는 단계;
    상기 채널홀 및 상기 제1 콘택홀 각각의 표면 상에 메모리막을 형성하는 단계;
    상기 채널홀을 채널구조로 채우는 단계;
    상기 제1 콘택홀 내부에 제1 콘택플러그를 형성하되, 상기 제1 콘택플러그가 상기 제1 콘택홀 내부의 상기 메모리막 및 상기 제2 반도체 패턴을 관통하도록 상기 제1 콘택플러그를 형성하는 단계; 및
    상기 희생막들을 도전패턴들로 교체하는 단계를 포함하고,
    상기 도전패턴들은 상기 메모리막을 사이에 두고 상기 채널구조 및 상기 제1 콘택플러그를 감싸도록 형성된 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 예비구조를 형성하는 단계는
    디스차지 불순물 영역에 접속된 제1 하부콘택플러그 및 트랜지스터에 접속된 제2 하부콘택플러그를 포함하는 기판 상에 제1 반도체막, 희생적층체 및 제2 반도체막을 순차로 적층하는 단계;
    상기 제1 하부콘택플러그에 중첩된 상기 제1 반도체 패턴 및 상기 제2 하부콘택플러그에 중첩된 상기 제2 반도체 패턴이 형성되도록, 상기 제1 반도체막, 상기 희생적층체 및 상기 제2 반도체막을 식각하는 단계; 및
    상기 제1 반도체막, 상기 희생적층체 및 상기 제2 반도체막이 식각된 영역을 상기 절연막으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 채널홀 내부의 상기 메모리막이 노출되도록 상기 제1 반도체 패턴의 상기 희생적층체를 제거하는 단계;
    상기 채널구조가 노출되도록 상기 메모리막의 노출된 영역을 제거하는 단계; 및
    상기 제1 반도체 패턴의 상기 제1 반도체막과 상기 제2 반도체막 사이에 상기 채널구조에 접촉된 채널 연결패턴을 형성하는 단계를 더 포함하고,
    상기 제1 반도체막 및 상기 채널 연결패턴 각각은 도프트 반도체막을 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 18 항에 있어서,
    상기 제1 및 제2 반도체 패턴들 각각의 측벽 상에 수직 도프트 반도체 패턴을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  21. 제 17 항에 있어서,
    상기 적층체는 계단구조를 포함하고,
    상기 제1 콘택홀은 상기 적층체의 상기 계단구조를 관통하도록 형성되는 반도체 메모리 장치의 제조방법.
  22. 제 17 항에 있어서,
    상기 적층체는 상기 제1 반도체 패턴에 중첩된 계단구조를 포함하고,
    상기 채널홀 및 상기 제1 콘택홀을 형성하는 공정을 이용하여 상기 계단구조를 관통하고 상기 제1 반도체 패턴에 중첩된 더미홀을 형성하는 단계;
    상기 메모리막을 형성하는 단계를 이용하여 상기 더미홀의 표면 상에 더미 메모리막을 형성하는 단계; 및
    상기 채널홀을 상기 채널구조로 채우는 단계를 이용하여 상기 더미홀 내부를 상기 채널구조와 동일한 물질로 구성된 지지기둥으로 채우는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  23. 제 17 항에 있어서,
    상기 제1 콘택플러그를 형성하는 단계 이전, 상기 제1 콘택홀 내부의 상기 메모리막 상에 산화막을 형성하는 단계를 더 포함하고,
    상기 제1 콘택플러그는 상기 산화막을 관통하도록 형성된 반도체 메모리 장치의 제조방법.
  24. 제 17 항에 있어서,
    상기 제1 콘택홀은 상기 제2 반도체 패턴보다 좁은 폭으로 형성된 반도체 메모리 장치의 제조방법.
  25. 제 17 항에 있어서,
    상기 예비구조는 상기 절연막에 의해 상기 제1 반도체 패턴 및 상기 제2 반도체 패턴으로부터 분리된 제3 반도체 패턴을 더 포함하고,
    상기 도전패턴들로 상기 희생막들을 대체하는 단계는 상기 제3 반도체 패턴에 중첩된 상기 희생막들 각각의 일부가 잔류하도록 제어되는 반도체 메모리 장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 채널홀 및 상기 제1 콘택홀을 형성하는 공정을 이용하여 상기 적층체를 관통하고 상기 제3 반도체 패턴에 중첩된 제2 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀 내부에 제1 콘택플러그를 형성하는 단계를 이용하여 상기 제2 콘택홀 내부에 제2 콘택플러그를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  27. 제 26 항에 있어서,
    상기 제2 콘택홀은 상기 제3 반도체 패턴보다 좁은 폭으로 형성된 반도체 메모리 장치의 제조방법.
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