KR20210050772A - 돌출한 비아 라이너 층을 갖는 관통 비아 구조를 포함하는 3차원 반도체 소자 및 그 형성 방법 - Google Patents

돌출한 비아 라이너 층을 갖는 관통 비아 구조를 포함하는 3차원 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

3차원 반도체 소자가 제안된다. 본 개시의 일 실시예에 의한 3차원 반도체 소자는 기판 상에 배치되고 교대로 적층된 층간 절연층들 및 워드 라인들을 가진 워드 라인 스택; 및 상기 워드 라인 스택을 수직으로 관통하는 수직 채널 구조들, 워드 라인 컷 구조, 및 제1 관통 비아 구조를 포함할 수 있다. 상기 워드 라인 스택은 상기 셀 영역 내에서 수평으로 연장할 수 있고, 및 상기 연장 영역 내에서 계단 모양을 가질 수 있다. 상기 제1 관통 비아 구조는 제1 비아 플러그 및 상기 제1 비아 플러그를 감싸는 제1 비아 라이너 층을 포함할 수 있다. 상기 제1 비아 라이너 층은 내측벽 상의 제1 덴트들을 포함할 수 있다.

Description

돌출한 비아 라이너 층을 갖는 관통 비아 구조를 포함하는 3차원 반도체 소자 및 그 형성 방법{Three-Dimensional Semiconductor Device Including a Through-Via Having a Protruding Via Liner and Methods of the Same}
본 개시는 돌출한 비아 라이너 층을 갖는 관통 비아 구조를 포함하는 3차원 반도체 소자 및 그 형성 방법에 관한 것이다.
3차원 반도체 소자의 집적도 및 적층 높이가 증가하면서 스트링 선택 라인에 파워를 공급하기 위한 관통 비아 구조를 형성하는 공정이 점차 어려워지고 있다. 특히, 보다 미세한 패턴들 및 관통 비아 구조를 형성하되, 관통 비아 구조들을 워드 라인들과 충분히 전기적으로 절연시켜야 한다.
본 개시의 실시예들이 해결하고자 하는 과제는 돌출한 비아 라이너 층을 갖는 관통 비아 구조를 포함하는 3차원 반도체 소자를 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 상기 3차원 반도체 소자를 형성하는 방법을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 다양한 과제들이 본문 내에서 구체적으로 언급될 것이다.
본 개시의 일 실시예에 의한 3차원 반도체 소자는 셀 영역 및 연장 영역을 갖는 기판; 상기 기판 상에 배치되고 교대로 적층된 몰드층들 및 워드 라인들을 가진 워드 라인 스택; 상기 셀 영역 내에서 상기 워드 라인 스택을 수직으로 관통하는 수직 채널 구조들; 및 상기 연장 영역 내에서 상기 워드 라인 스택을 수직으로 관통하는 제1 연장 관통 비아 구조를 포함할 수 있다. 상기 제1 연장 관통 비아 구조는 제1 비아 플러그 및 상기 제1 비아 플러그를 감싸는 제1 비아 라이너 층을 포함할 수 있다. 상기 제1 비아 라이너 층은 상기 워드 라인 스택의 상기 워드 라인들과 수평으로 동일한 레벨에 위치하는 제1 덴트들을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 반도체 소자는 기판 상에 배치되고 교대로 적층된 층간 절연층들 및 워드 라인들을 가진 워드 라인 스택; 및 상기 워드 라인 스택을 수직으로 관통하는 수직 채널 구조들, 워드 라인 컷 구조, 및 제1 관통 비아 구조를 포함할 수 있다. 상기 워드 라인 스택은 상기 셀 영역 내에서 수평으로 연장할 수 있고, 및 상기 연장 영역 내에서 계단 모양을 가질 수 있다. 상기 제1 관통 비아 구조는 제1 비아 플러그 및 상기 제1 비아 플러그를 감싸는 제1 비아 라이너 층을 포함할 수 있다. 상기 제1 비아 라이너 층은 내측벽 상의 제1 덴트들을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 반도체 소자는 셀 영역, 더미 영역, 및 연장 영역을 갖는 기판; 상기 기판 상에 배치되고 트랜지스터 및 비아 패드를 가진 로직 소자층; 상기 로직 소자층 상에 배치된 하부 층간 절연층 및 상기 하부 층간 절연층 내에 매립된 공통 소스층; 상기 하부 층간 절연층 상에 배치된 하부 워드 라인 스택 및 하부 계단 절연층; 상기 하부 워드 라인 스택 및 상기 하부 계단 절연층 상에 배치된 상부 워드 라인 스택 및 상부 계단 절연층; 상기 셀 영역 내에서 상기 하부 워드 라인 스택 및 상기 상부 워드 라인 스택을 수직으로 관통하여 상기 공통 소스층과 연결된 수직 채널 구조들 및 워드 라인 컷 구조; 상기 더미 영역 내에서 상기 하부 워드 라인 스택 및 상기 상부 워드 라인 스택을 수직으로 관통하여 상기 공통 소스층과 연결된 더미 수직 채널 구조; 및 상기 연장 영역 내에서 상기 하부 워드 라인 스택의 일부를 수직으로 관통하여 상기 비아 패드와 연결된 제1 관통 비아 구조;를 포함할 수 있다. 상기 제1 관통 비아 구조는 제1 비아 플러그 및 상기 제1 비아 플러그를 감싸는 제1 비아 라이너 층을 가질 수 있다. 상기 제1 비아 라이너 층의 내측벽은 상기 워드 라인 스택의 워드 라인들과 동일한 레벨에 위치한 씸들을 포함할 수 있다. 상기 씸들은 탑뷰에서 링 모양 또는 디스크 모양을 가질 수 있다.
본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법은 기판 상에 하부 층간 절연층을 형성하고, 상기 하부 층간 절연층 상에 교대로 적층된 몰드층들 및 희생층들을 갖는 몰드 스택을 형성하고, 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 수직 채널 구조들을 형성하고, 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 관통 비아 홀들을 형성하고, 상기 관통 비아 홀들을 통하여 상기 몰드 스택의 상기 희생층들을 부분적으로 제거하여 제1 리세스들을 형성하고, 상기 관통 비아 홀들 내에 상기 제1 리세스들을 채우는 비아 라이너층들 및 상기 비아 라이너 층에 둘러싸인 비아 플러그들을 형성하여 관통 비아 구조들을 형성하고, 상기 수직 채널 구조들 사이에 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 워드 라인 컷 트렌치를 형성하고, 상기 워드 라인 컷 트렌치를 통하여 상기 몰드 스택의 상기 희생층들을 제거하여 제2 리세스들을 형성하고, 상기 제2 리세스들 내에 워드 라인들을 형성하여 워드 라인 스택을 형성하고, 및 상기 워드 라인 컷 트렌치 내에 트렌치 라이너 층 및 트렌치 플러그를 형성하여 워드 라인 컷 구조를 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법은 셀 영역 및 연장 영역을 갖는 기판 상에 공통 소스 층을 갖는 하부 층간 절연층을 형성하고, 상기 하부 층간 절연층 상에 교대로 적층된 몰드 층들 및 희생층들을 갖는 몰드 스택을 형성하고, 상기 몰드 스택 상에 상부 층간 절연층을 형성하고, 상기 셀 영역 내에서 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하여 상기 공통 소스층과 연결된 수직 채널 구조들을 형성하고, 상기 연장 영역 내에서 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 관통 비아 홀들을 형성하고, 상기 관통 비아 홀들을 통하여 상기 몰드 스택의 상기 희생층들을 부분적으로 제거하여 제1 리세스들을 형성하고, 상기 관통 비아 홀들 내에 상기 제1 리세스들을 채우는 비아 라이너층 및 상기 비아 라이너 층에 둘러싸인 비아 플러그를 형성하여 관통 비아 구조들을 형성하되, 상기 비아 라이너 층의 외측벽은 상기 희생층들을 향하여 돌출한 부분들을 포함하고, 상기 수직 채널 구조들 사이에 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 워드 라인 컷 트렌치를 형성하고, 상기 워드 라인 컷 트렌치를 통하여 상기 몰드 스택의 상기 희생층들을 제거하여 제2 리세스들을 형성하고, 상기 제2 리세스들 내에 워드 라인들을 형성하여 워드 라인 스택을 형성하고, 및 상기 워드 라인 컷 트렌치 내에 트렌치 라이너 층 및 트렌치 플러그를 형성하여 워드 라인 컷 구조를 형성하는 것을 포함할 수 있다.
본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법은 셀 영역 및 연장 영역을 갖는 기판 상에 비아 패드들을 갖는 로직 소자층을 형성하고, 상기 로직 소자층 상에 공통 소스층을 가진 하부 층간 절연층을 형성하고, 상기 하부 절연층 상에 교대로 적층된 몰드층들 및 희생층들을 가진 몰드 스택을 형성하고, 상기 몰드 스택 상에 상부 층간 절연층을 형성하고, 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하여 상기 공통 소스층과 전기적으로 연결된 수직 채널 구조들을 형성하고, 상기 상부 층간 절연층, 상기 몰드 스택, 및 상기 하부 층간 절연층을 수직으로 관통하여 상기 비아 패드들의 상면을 노출하는 관통 비아 홀들을 형성하고, 상기 관통 비아 홀들을 통하여 상기 몰드 스택의 상기 희생층들을 부분적으로 제거하여 제1 리세스들을 형성하고, 상기 제1 리세스들 채우는 비아 라이너층들 및 비아 플러그들을 형성하여 상기 비아 패드들과 각각 전기적으로 연결된 관통 비아 구조들을 형성하고, 상기 수직 채널 구조들 사이에 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하여 상기 공통 소스층의 상면을 노출시키는 워드 라인 컷 트렌치를 형성하고, 상기 워드 라인 컷 트렌치를 통하여 상기 몰드 스택의 상기 희생층들을 제거하여 제2 리세스들을 형성하고, 상기 제2 리세스들 내에 워드 라인들을 형성하여 워드 라인 스택을 형성하고, 및 상기 워드 라인 컷 트렌치 내에 트렌치 라이너 층 및 트렌치 플러그를 형성하여 상기 공통 소스 층과 전기적으로 연결된 워드 라인 컷 구조를 형성하는 것을 포함할 수 있다.
본 개시의 실시예들에 의한 3차원 반도체 소자는 관통 비아 구조들을 형성하기 위한 박스 영역을 포함하지 않고, 좁은 영역 내에 관통 비아 구조들이 형성될 수 있으므로 집적도가 향상될 수 있다.
본 개시의 실시예들에 의한 3차원 반도체 소자에서, 워드 라인들과 관통 비아 구조들 사이의 폭이 넓어지므로 소자의 동작이 빨라질 수 있고 및 소모 전력이 낮아질 수 있다.
본 개시의 실시예들에 의한 3차원 반도체 소자를 형성하는 방법은 관통 비아 구조를 워드 라인 컷 구조보다 먼저 형성하는 것을 제안한다. 따라서, 관통 비아 구조를 형성하기 위한 공정 마진이 향상될 수 있다.
본 개시의 실시예들에 따른 다양한 효과들이 본문 내에서 언급될 것이다.
도 1a 내지 1d는 본 개시의 다양한 실시예들에 의한 개략적인 3차원 반도체 소자의 레이아웃들이다.
도 2a 내지 2g는 본 개시의 실시예들에 의한 3차원 반도체 소자들을 개략적으로 도시한 종단면도들이다. 예를 들어, 도 2a는 도 1c의 I-I' 선을 따라 취해진 종단면도이고, 도 2b 및 2c는 도 2a의 일부분을 확대한 도면들이다.
도 3 내지 도 18은 본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법을 설명하는 개략적인 도면들이다.
도 19a 내지 19c는 본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법을 설명하는 개략적인 도면들이다.
도 1a 내지 1d는 본 개시의 다양한 실시예들에 의한 개략적인 3차원 반도체 소자의 레이아웃들이다. 도 1a를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는 셀 영역(CA), 더미 영역(DA), 및 연장 영역(EA)을 포함할 수 있다. 더미 영역(DA)은 셀 영역(CA)과 연장 영역(EA) 사이에 배치될 수 있다.
셀 영역(CA) 내에 다수의 수직 채널 구조들(VC)이 배치될 수 있다. 더미 영역(DA) 내에 다수의 더미 수직 채널 구조들(DVC)이 배치될 수 있다. 연장 영역(EA)은 제1 워드 라인 컨택 영역(MCA1), 제2 워드 라인 컨택 영역(MCA2), 제1 연장 관통 비아 영역(ETA), 및 제2 연장 관통 비아 영역(ECA)을 포함할 수 있다.
제1 워드 라인 컨택 영역(MCA1) 내에 제1 워드 라인 컨택들(MC1) 및 제1 더미 컨택들(DMC1)이 배치될 수 있다. 네 개의 제1 더미 컨택들(DMC1)이 하나의 제1 워드 라인 컨택(MC1)을 둘러쌀 수 있다. 제2 워드 라인 컨택 영역(MCA2) 내에 제2 워드 라인 컨택들(MC2) 및 제2 더미 컨택들(DMC2)이 배치될 수 있다. 네 개의 제2 더미 컨택들(DMC2)이 하나의 제2 워드 라인 컨택(MC2)을 둘러쌀 수 있다. 제1 및 제2 더미 컨택들(DMC1, DMC2)은 타원형 모양을 가질 수 있다.
제1 연장 관통 비아 영역(ETA1)은 제1 워드 라인 컨택 영역(MCA1)과 제2 워드 라인 컨택 영역(MCA2) 사이에 배치될 수 있다. 제1 연장 관통 비아 구조들(TVE1)이 제1 연장 관통 비아 영역(ETA1) 내에 배치될 수 있다. 예를 들어, 제1 연장 관통 비아 구조들(TVE1)은 로우 방향 및 컬럼 방향으로 각각, 지그재그 형태로 배열될 수 있다.
제2 연장 관통 비아 영역(ETA2)은 제2 워드 라인 컨택 영역(MCA2)의 측면에 배치될 수 있다. 예를 들어, 제2 워드 라인 컨택 영역(MCA2)은 제1 연장 관통 비아 영역(ETA1)과 제2 연장 관통 비아 영역(ETA2) 사이에 배치될 수 있다. 제2 연장 관통 비아 구조들(TVE2) 및 공통 소스 비아들(TCS)이 제2 연장 관통 비아 영역(ETA2) 내에 배치될 수 있다.
워드 라인 컷 구조들(LC1, LC2, LC3)이 로우 방향으로 평행하게 연장하도록 배치될 수 있다. 워드 라인 컷 구조들(LC1, LC2, LC3)은 제1 워드 라인 컷 구조들(LC1), 제2 워드 라인 컷 구조들(LC2), 및 제3 워드 라인 컷 구조들(LC3)을 포함할 수 있다. 한 쌍의 제1 워드 라인 컷 구조들(LC1)은 하나의 메인 스트링 선택 라인(SSL)을 정의할 수 있다.
제2 워드 라인 컷 구조들(LC2)은 각각 두 개의 제1 워드 라인 컷 구조들(LC1) 사이의 중앙에 배치될 수 있다. 제2 워드 라인 컷 구조(LC2)는 메인 스트링 선택 라인들(SSL) 중 하나를 제1 스트링 선택 라인 쌍(SSLa) 및 제2 스트링 선택 라인 쌍(SSLb)으로 분리할 수 있다. 제2 워드 라인 컷 구조들(LC2)은 동일 선상에서 컬럼 방향으로 평행하게 연장하는 다수의 긴 세그먼트 형태를 가질 수 있다. 메인 스트링 선택 라인들(SSL)은 각각, 독립적으로 전기적으로 활성화될 수 있다. 예를 들어, 메인 스트링 선택 라인들(SSL)은 서로 전기적으로 절연될 수 있다.
제3 워드 라인 컷 구조들(LC3)은 각각 두 개의 제2 워드 라인 컷 구조들(LC2) 사이의 중앙에 배치될 수 있다. 제3 워드 라인 컷 구조들(LC3)은 각각, 제1 스트링 선택 라인 쌍(SSLa)을 제1 서브 스트링 선택 라인(SSL1) 및 제2 서브 스트링 선택 라인(SSL2)으로 분리할 수 있고, 및 제2 스트링 선택 라인 쌍(SSLb)을 제3 서브 스트링 선택 라인(SSL3) 및 제4 서브 스트링 선택 라인(SSL4)으로 분리할 수 있다. 제3 워드 라인 컷 구조들(LC3)은 각각, 동일 선상에서 컬럼 방향으로 평행하게 연장하는 다수의 짧은 세그먼트 형태를 가질 수 있다.
제1 내지 제4 서브 스트링 선택 라인들(SSL1-SSL4)은 전기적으로 연결될 수 있다. 예를 들어, 제1 내지 제4 서브 스트링 선택 라인들(SSL-SSL4)은 하나의 메인 스트링 선택 라인(SSL)을 형성할 수 있고, 및 전기적으로 동시에 활성(enable) 및 비활성(disable)될 수 있다. 일 실시예에서, 제2 워드 라인 컷 구조들(LC2) 및/또는 제3 워드 라인 컷 구조들(LC3)은 스트링 선택 라인 컷 구조일 수 있다.
도 1b를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는 도 1a에 도시된 3차원 반도체 소자와 비교하여, 연장 영역(EA) 내에서 짧은 세그먼트 구조를 가진 제2 워드 라인 컷 구조들(LC2)을 포함할 수 있다. 예를 들어, 제2 워드 라인 컷 구조들(LC2)은 제1 연장 관통 비아 구조들(TVE1)의 사이로 연장하지 않을 수 있다. 제2 워드 라인 컷 구조들(LC2)이 생략된 위치, 예를 들어, 제2 워드 라인 컷 구조들(LC2) 사이에 추가적인 제1 연장 관통 비아 구조들(TVE1)이 더 형성될 수 있다.
도 1c를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는 셀 영역(CA), 더미 영역(DA), 및 연장 영역(EA)을 포함할 수 있다. 도 1a에 도시된 3차원 반도체 소자와 비교하여, 셀 영역(CA)은 제1 셀 영역(CA1), 제2 셀 영역(CA2), 및 셀 관통 비아 영역(CTA)을 가질 수 있다. 셀 관통 비아 영역(CTA)은 제1 셀 영역(CA1)과 제2 셀 영역(CA2) 사이에 배치될 수 있다. 제2 셀 영역(CA2)은 연장 영역(EA)과 가깝게 배치될 수 있다. 제1 셀 영역(CA1) 및 제2 셀 영역(CA2) 내에 다수의 수직 채널 구조들(VC)이 배치될 수 있다. 셀 관통 비아 영역(CTA) 내에 다수의 셀 관통 비아 구조들(TVC)이 배치될 수 있다. 설명되지 않은 구성 요소들은 도 1a를 참조하면 이해될 수 있을 것이다.
도 1d를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는 도 1b 및 1c를 더 참조하여, 셀 영역(CA) 내에서 짧은 세그먼트 형태를 갖는 제2 워드 라인 컷 구조들(LC2)을 포함할 수 있다. 예를 들어, 제2 워드 라인 컷 구조들(LC2)은 셀 관통 비아 영역(CTA) 내에서 셀 관통 비아 구조들(TVC)의 사이로 연장하지 않을 수 있다. 제2 워드 라인 컷 구조들(LC2)이 생략된 위치에 추가적인 셀 관통 비아 구조들(TVC)이 더 형성될 수 있다. 설명되지 않은 구성 요소들 및 보다 상세한 설명은 도 1a 내지 1c를 참조하면 이해될 수 있을 것이다.
도 2a 내지 2g는 본 개시의 실시예들에 의한 3차원 반도체 소자들을 개략적으로 도시한 종단면도들이다. 예를 들어, 도 2a는 도 1c의 I-I' 선을 따라 취해진 종단면도이다. 도 2b 및 2c는 도 2a에 도시된 3차원 반도체 소자의 일부분을 확대한 도면이다.
도 2a를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는 기판(10) 상에 배치된 로직 소자층(LD) 및 메모리 소자 층(MD)을 포함할 수 있다.
로직 소자층(LD)은 기판(10) 상에 배치된 다수의 트랜지스터들(11), 다수의 로직 비아들(12), 다수의 로직 배선들(13), 다수의 비아 패드들(14), 및 로직 층간 절연층(15)을 포함할 수 있다.
기판(10)은 실리콘(Si), 실리콘 저마늄(SiGe), 실리콘 카본(SiC), 에피택셜 성장층, 또는 SOI (silicon on insulator) 같은 반도체성 물질층을 포함할 수 있다.
트랜지스터들(11)은 기판(10) 상에 형성된 게이트 절연층, 게이트 전극, 게이트 캡핑층, 및 게이트 스페이서를 포함할 수 있다. 도면이 복잡해지는 것을 피하기 위하여 참조 부호가 생략되었다. 또한, 트랜지스터들(11)은 기판(10) 내에 형성된 소스 영역들, 드레인 영역들, 및 채널 영역들을 포함할 수 있다. 도면이 복잡해지는 것을 피하기 위하여 소스 영역들, 드레인 영역들, 및 채널 영역들이 표시되지 않았다.
로직 비아들(12)은 수직으로 연장하는 기둥 모양을 가진 전도성 비아 패턴들을 포함할 수 있고, 및 로직 배선들(13)은 수평 방향으로 연장하는 라인(line) 모양을 갖는 다수의 전도성 배선 패턴들을 포함할 수 있다.
비아 패드들(14)은 로직 층간 절연층(15) 상으로 노출된 다수의 전도성 패턴들을 포함할 수 있다. 비아 패드들(14)은 패드 모양, 메사(mesa) 모양, 및/또는 라인 모양을 가질 수 있다. 트랜지스터(11)의 게이트 전극, 로직 비아들(12), 로직 배선들(13), 및 비아 패드들(14)은 전도체를 포함할 수 있고, 및 트랜지스터(11)의 게이트 절연층, 게이트 캡핑층, 게이트 스페이서, 및 로직 층간 절연층(15)은 절연물을 포함할 수 있다.
로직 층간 절연층(15)은 기판(10) 상의 트랜지스터들(11), 로직 비아들(12), 및 로직 배선들(13)을 덮을 수 있다. 로직 층간 절연층(15)은 비아 패드들(14)의 측면들 및 하면들을 덮을 수 있다.
메모리 소자 층(MD)은 하부 층간 절연층(20) 내의 공통 소스 층(21), 하부 워드 라인 스택(WS1) 및 하부 계단 절연층(17), 중간 층간 절연층(22), 상부 워드 라인 스택(WS2) 및 상부 계단 절연층(18), 상부 층간 절연층(24), 수직 채널 구조들(VC), 셀 관통 비아 구조들(TVC), 더미 수직 채널 구조들(DVC), 제1 및 제2 연장 관통 비아 구조들(TVE1, TVE2), 공통 소스 비아(TCS), 및 제1 및 제2 워드 라인 컨택들(MC1, MC2)을 포함할 수 있다. 메모리 소자 층(MD)은 제1 내지 제3 캡핑층들(41-43), 수직 배선들(51-55), 및 수평 배선들(61-65)을 더 포함할 수 있다.
하부 층간 절연층(20), 중간 층간 절연층(22), 및 상부 층간 절연층(24)은 실리콘 산화물 같은 절연물을 포함할 수 있다. 일 실시예에서, 하부 층간 절연층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 카바이드, 또는 기타 절연물을 포함하는 다층의 절연층들을 포함할 수 있다.
공통 소스층(21)은 전도체를 포함할 수 있다. 예를 들어, 공통 소스층(21)은 N-도프드 폴리 실리콘, 금속 실리사이드, 금속 화합물, 또는 금속을 포함할 수 있다. 공통 소스층(21)은 하부 층간 절연층(20) 내에 매립(embedded)될 수 있다.
하부 워드 라인 스택(WS1)은 수평으로 연장하도록 교대로 적층된 하부 몰드층들(25) 및 워드 라인들(30)을 포함할 수 있고, 상부 워드 라인 스택(WS2)은 수평으로 연장하도록 교대로 적층된 상부 몰드층들(27) 및 워드 라인들(30)을 포함할 수 있다. 하부 몰드층들(25) 및 상부 몰드층들(27)은 실리콘 산화물 계열의(based on) 절연물을 포함할 수 있다. 워드 라인들(30)은 전도체를 포함할 수 있다. 예를 들어, 워드 라인 배리어 층 및 워드 라인 전극을 포함할 수 있다. 워드 라인 배리어 층은 절연성 배리어 층 및 전도성 배리어 층을 모두 포함할 수 있다. 절연성 배리어 층은 알루미늄 산화물(Al-2O3) 같이 실리콘 산화물 보다 높은 일 함수를 갖는 절연물을 포함할 수 있고, 및 전도성 배리어 층은 티타늄 질화물 같이 확산 배리어 물질을 포함할 수 있다. 워드 라인 전극은 텅스텐 같은 금속을 포함할 수 있다. 하부 워드 라인 스택(WS1) 및 상부 워드 라인 스택(WS2)은 연장 영역(EA) 내에서 계단 구조를 가질 수 있다. 연장 영역(EA) 내에서, 하부 워드 라인 스택(WS1)의 계단 구조는 하부 계단 절연층(17)으로 덮일 수 있고, 및 상부 워드 라인 스택(WS2)의 계단 구조는 상부 계단 절연층(18)으로 덮일 수 있다.
수직 채널 구조들(VC)은 셀 영역(CA) 내의 제1 셀 영역(CA1) 및 제2 셀 영역(CA2) 내에서 하부 워드 라인 스택(WS1) 및 상부 워드 라인 스택(WS2)을 수직으로 관통할 수 있다. 수직 채널 구조들(VC)은 하부 층간 절연층(20) 내의 공통 소스층(21)과 수직으로 정렬될 수 있다. 수직 채널 구조들(VC)의 하단부들은 하부 층간 절연층(20) 내의 공통 소스층(21)과 전기적으로 연결될 수 있다. 수직 채널 구조들(VC)은 내부 필라(pillar) 및 메모리 층을 포함할 수 있다. 메모리 층은 블로킹 배리어 층, 전하 트랩층, 터널링 절연층, 및 채널층을 포함할 수 있다. 내부 필라의 외측면을 채널층이 감쌀 수 있고, 채널 층의 외측면을 터널링 절연층이 감쌀 수 있고, 터널링 절연층의 외측면을 전하 트랩층이 감쌀 수 있고, 및 전하 트랩층의 외측면을 블로킹 배리어 층이 감쌀 수 있다. 내부 필라는 필라 모양을 가질 수 있다. 채널층, 터널링 절연층, 및 전하 트랩층은 실린더 모양을 가질 수 있다. 블로킹 배리어 층은 이격되어 적층된 다수의 링 모양을 가질 수 있다.
셀 관통 비아 구조들(TVC)은 셀 영역(CA) 내의 셀 관통 비아 영역(CTA) 내에서 하부 워드 라인 스택(WS1) 및 상부 워드 라인 스택(WS2)을 수직으로 관통할 수 있다. 셀 관통 비아 구조들(TVC)은 중간 층간 절연층(22) 및 하부 층간 절연층(20)을 수직으로 관통하여 로직 소자층(LD)의 비아 패드(14)와 전기적으로 연결될 수 있다. 셀 관통 비아 구조들(TVC)은 하부 워드 라인 스택(WS1) 및 상부 워드 라인 스택(WS2)과 충분히 절연될 수 있다.
도 2b를 더 참조하여, 각 셀 관통 비아 구조들(TVC)은 비아 라이너 층(31) 및 비아 플러그(32)를 포함할 수 있다. 예를 들어, 비아 라이너 층(31)은 실리콘 산화물 계열의 절연물을 포함할 수 있고, 및 비아 플러그(32)는 N-도프드 실리콘, 금속 실리사이드, 금속, 또는 금속 화합물 같은 전도체를 포함할 수 있다. 비아 플러그(32)는 필라(pillar) 모양을 가질 수 있다. 비아 라이너 층(31)은 비아 플러그(32)를 감싸는 실린더 모양을 가질 수 있다. 비아 라이너 층(31)은 몰드층들(25, 27)의 사이에서, 워드 라인들(30)을 향하여 외측면으로부터 수평 방향으로 돌출한 부분들(P)을 포함할 수 있다. 돌출한 부분들(P)은 워드 라인들(30)과 동일한 수평 레벨에 각각 위치할 수 있다. 비아 라이너 층(31)은 돌출한 부분들(P)에 대응하도록 형성된 내측면 상의 덴트들(D)을 더 포함할 수 있다. 덴트들(D)은 탑뷰에서 링 모양 또는 디스크 모양을 가질 수 있다. 따라서, 덴트들(D)은 동일 레벨에서, 링 모양의 씸(seam) 형태일 수 있고, 씸들이 탑뷰에서 링 모양 또는 디스크 모양을 가질 수 있다. 이웃한 셀 관통 비아 구조들(TVC)의 돌출한 부분들(P) 사이에 워드 라인들(30)의 일부(30R)가 잔존할 수 있다. 도 2c를 참조하여, 일 실시예에서, 비아 라이너 층(31)은 돌출한 부분들(P)을 포함하되, 도 2b의 덴트들(D)을 포함하지 않을 수 있다. 제2 연장 관통 비아 구조들(TVE2)은 평평한 측벽들을 가질 수 있다. 예를 들어, 제2 연장 관통 비아 구조들(TVE2)의 비아 라이너 층(31)은 수직으로 평평한 내측벽 및 외측벽을 가질 수 있다. 제2 연장 관통 비아 구조들(TVE2)의 비아 라이너 층(31)은 덴트들(D) 및 돌출한 부분들(P)을 갖지 않을 수 있다.
더미 수직 채널 구조들(DVC)은 셀 영역(CA)과 연장 영역(EA) 사이의 더미 영역(DA) 내에 배치될 수 있다. 더미 수직 채널 구조들(DVC)은 수직 채널 구조체들(VC)과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 더미 수직 채널 구조들(DVC)은 내부 필라(pillar) 및 메모리 층을 포함할 수 있다. 더미 수직 채널 구조들(DVC)은 상부 층간 절연층(24), 상부 워드 라인 스택(WS2), 중간 층간 절연층(22), 및 하부 워드 라인 스택(WS1)을 수직으로 관통하여 하부 층간 절연층(20) 내의 공통 소스층(21)과 연결될 수 있다. 더미 수직 채널 구조들(DVC)은 상면도에서 수직 채널 구조체들(VC)보다 큰 직경을 가질 수 있다.
제1 연장 관통 비아 구조들(TVE1)은 연장 영역(EA) 내의 제1 연장 관통 비아 영역(ETA1) 내에서 상부 층간 절연층(24), 상부 계단 절연층(18), 상부 워드 라인 스택(WS2), 중간 층간 절연층(22), 하부 워드 라인 스택(WS1), 하부 계단 절연층(17), 및 하부 층간 절연층(20)을 선택적으로 수직으로 관통하여 로직 소자층(LD) 내의 비아 패드들(14)과 전기적으로 연결될 수 있다. 제1 연장 관통 비아 구조들(TVE1)들은 셀 관통 비아 구조들(TVC)과 실질적으로 동일한 구조를 가질 수 있다. 따라서, 도 2b 및 도 2c를 참조한 구조들을 가질 수 있다. 제1 연장 관통 비아 영역(ETA1)은 계단참(staircase landing) 모양의 플랫 존(FZ)을 가질 수 있다. 플랫 존(FZ) 내에서 워드 라인 스택들(WS1, WS2)은 계단 모양을 갖지 않고 수평으로 연장하는 모양을 가질 수 있다. 따라서, 제1 연장 관통 비아 구조들(TVE1)은 플랫 존(FZ) 내에 배치될 수 있다.
제2 연장 관통 비아 구조(TVE2)는 연장 영역(EA) 내의 제2 연장 관통 비아 영역(ETA2) 내에서 상부 층간 절연층(24), 상부 계단 절연층(18), 중간 층간 절연층(22), 하부 계단 절연층(17), 및 하부 층간 절연층(20)을 수직으로 관통하여 로직 소자층(LD) 내의 비아 패드(14)와 전기적으로 연결될 수 있다. 예를 들어, 제2 연장 관통 비아 구조(TVE2)는 하부 워드 라인 스택(WS1) 및 상부 워드 라인 스택(WS2)을 관통하지 않을 수 있다.
공통 소스 비아(TCS)는 연장 영역(EA) 내의 제2 연장 관통 비아 영역(ETA2) 내에서 상부 층간 절연층(24), 상부 계단 절연층(18), 중간 층간 절연층(22), 및 하부 계단 절연층(17)을 수직으로 관통하여 하부 층간 절연층(20) 내의 공통 소스층(21)과 전기적으로 연결될 수 있다. 예를 들어, 공통 소스 비아(TCS)는 하부 워드 라인 스택(WS1) 및 상부 워드 라인 스택(WS2)을 관통하지 않을 수 있다.
제1 및 제2 워드 라인 컨택들(MC1, MC2)은 연장 영역(EA) 내에서 각각, 상부 층간 절연층(24), 상부 계단 절연층(18), 중간 층간 절연층(22), 및 하부 계단 절연층(17)을 선택적으로 수직으로 관통하여 워드 라인들(30)과 전기적으로 연결될 수 있다.
도 1a 내지 1d에 도시된 제1 및 제2 더미 컨택들(DMC1, DMC2)은 연장 영역(EA) 내에 배치될 수 있고, 및 더미 수직 채널 구조(DVC)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 제1 및 제2 더미 컨택들(DMC1, DMC2)은 상부 층간 절연층(24), 상부 계단 절연층(18), 상부 워드 라인 스택(WS2), 중간 층간 절연층(22), 하부 워드 라인 스택(WS1), 및 하부 계단 절연층(17)을 선택적으로 수직으로 관통할 수 있다.
캡핑층들(41-43)은 하부 캡핑층(41), 중간 캡핑층(42), 및 상부 캡핑층(43)을 포함할 수 있다. 수직 배선들(51-55)은 수직 채널 비아 플러그(51), 셀 관통 비아 스터드(52), 연장 관통 비아 스터드(53), 공통 소스 비아 플러그(54), 및 워드 라인 비아 플러그(55)를 포함할 수 있다. 수평 배선들(61-65)은 비트 라인(61), 셀 관통 비아 연결 배선(62), 연장 관통 비아 연결 배선(63), 공통 소스 연결 배선(64), 및 워드 라인 연결 배선(65)을 포함할 수 있다. 수직 배선들(51-55) 및 수평 배선들(61-65)은 선택적으로 생략될 수 있다. 더미 수직 채널 구조(DVC) 상에는 수직 배선들(51-55) 및 수평 배선들(61-65)이 형성되지 않을 수 있다. 캡핑층들(41-43)은 실리콘 산화물 같은 절연성 물질을 포함할 수 있다. 수직 배선들(51-55) 및 수평 배선들(61-65)은 금속 같은 전도성 물질을 포함할 수 있다.
도 2d를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는 도 2a에 도시된 3차원 반도체 소자와 비교하여, 셀 영역(CA) 내에 셀 관통 비아 구조들(TVC)을 포함하지 않을 수 있다. 예를 들어, 도 2d에 도시된 3차원 반도체 소자는 도 1a 또는 도 1b에 도시된 레이아웃 또는 상면도를 가질 수 있다.
도 2e를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는 기판(10) 상의 하부 층간 절연층(20), 공통 소스층(21), 비아 배선 층(35), 하부 워드 라인 스택(WS1) 및 하부 계단 절연층(17), 중간 층간 절연층(22), 상부 워드 라인 스택(WS2) 및 상부 계단 절연층(18), 상부 층간 절연층(24), 수직 채널 구조들(VC), 셀 관통 비아 구조들(TVC), 더미 수직 채널 구조들(DVC), 제1 및 제2 연장 관통 비아 구조들(TVE1, TVE2), 공통 소스 비아(TCS), 및 제1 및 제2 워드 라인 컨택들(MC1, MC2)을 포함할 수 있다. 메모리 소자 층(MD)은 제1 내지 제3 캡핑층들(41-43), 수직 배선들(51-55), 및 수평 배선들(61-65)을 더 포함할 수 있다. 비아 절연층(35)은 N-도핑된 폴리실리콘, 금속 실리사이드, 금속 화합물, 또는 금속을 포함할 수 있다. 비아 절연층(35)은 하부 층간 절연층(20) 내에 매립될 수 있다.
공통 소스층(21)과 비아 배선층(35)은 전기적으로 절연될 수 있다. 수직 채널 구조(VC), 더미 수직 채널 구조(DVC), 및 공통 소스 비아(TCS)는 공통 소스 층(21)과 전기적으로 연결될 수 있고, 및 비아 배선층(35)은 셀 관통 비아 구조(TVC) 및 연장 관통 비아 구조들(TVE1, TVE2)과 전기적으로 연결될 수 있다.
도 2f 및 2g를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자는, 도 2a 내지 2c에 도시되고 설명된 3차원 반도체 소자와 비교하여, 이웃하는 관통 비아 구조들(TVC, TVE1) 사이에 워드 라인들(30)이 형성되지 않을 수 있다. 예를 들어, 이웃하는 관통 비아 구조들(TVC, TVE1)의 비아 라이너 층들(31)의 돌출한 부분들(P)이 수평적으로 서로 연결될 수 있다.
도 3 내지 도 18은 본 개시의 일 실시예에 의한 3차원 메모리 소자를 형성하는 방법을 설명하는 도면들이다. 도 3을 참조하면, 상기 3차원 메모리 소자를 형성하는 방법은 기판(10) 상에 로직 소자층(LD)을 형성하는 것을 포함할 수 있다. 로직 소자층(LD)을 형성하는 것은 기판(10) 상에 트랜지스터들(11), 로직 비아들(12), 로직 배선들(14), 비아 패드들(14), 및 로직 층간 절연층(15)을 형성하는 것을 포함할 수 있다. 기판(10)은 실리콘(Si), 실리콘 저마늄(SiGe), 실리콘 카본(SiC), 에피택셜 성장층, 또는 SOI (silicon on insulator) 같은 반도체성 물질층을 포함할 수 있다. 트랜지스터들(11)을 형성하는 것은 증착 공정, 포토리소그래피 공정, 및 에칭 공정을 수행하여 기판(10) 상에 게이트 절연층, 게이트 전극, 게이트 캡핑층, 및 게이트 스페이서를 형성하는 것을 포함할 수 있다. 도면이 복잡해지는 것을 피하기 위하여 참조 부호가 생략되었다. 또한, 트랜지스터들(11)을 형성하는 것은 이온 임플란트 공정을 수행하여 기판(10) 내에 소스 영역, 드레인 영역, 및 채널 영역을 형성하는 것을 포함할 수 있다. 도면이 복잡해지는 것을 피하기 위하여 표시되지 않았다. 로직 비아들(12)을 형성하는 것은 증착 공정 및 패터닝 공정을 수행하여 수직으로 연장하는 기둥 모양을 가진 전도성 비아 패턴들을 형성하는 것을 포함할 수 있고, 및 로직 배선들(13)을 형성하는 것은 증착 공정 및 패터닝 공정을 수행하여 수평 방향으로 연장하는 라인(line) 모양을 갖는 다수의 전도성 배선 패턴들을 형성하는 것을 포함할 수 있다. 비아 패드들(14)을 형성하는 것은 증착 공정 및 패터닝 공정을 수행하여 로직 층간 절연층(15) 상으로 노출되는 다수의 전도성 패턴들을 형성하는 것을 포함할 수 있다.
도 4를 참조하면, 상기 방법은 로직 소자층(LD) 상에 하부 층간 절연층(20) 및 공통 소스층(21)을 형성하는 것을 포함할 수 있다. 공통 소스층(21)은 판(plate) 형태 또는 라인(line) 형태를 가진 전도체를 포함할 수 있다. 예를 들어, 공통 소스층(21)은 N-도프드 실리콘, 금속, 금속 실리사이드, 금속 합금, 또는 금속 화합물 같은 전도체를 포함할 수 있다. N-도프드 실리콘은 포스포러스(P), 아세닉(As), 또는 안티몬(Sb) 같은 N-형 불순물이 도핑된 폴리실리콘일 수 있다. 하부 층간 절연층(20)은 SiOC, SiOH, SiCHO 같은 실리콘 산화물 계열의 물질을 포함할 수 있다. 공통 소스층(21)의 상면은 하부 층간 절연층(20)으로 덮이지 않고 노출될 수 있다.
도 5를 참조하면, 상기 방법은 하부 층간 절연층(20) 및 공통 소스층(21) 상에 하부 몰드 스택(MS1), 하부 계단 절연층(17), 및 중간 층간 절연층(22)을 형성하는 것을 포함할 수 있다. 하부 몰드 스택(MS1)은 교대로 적층된 하부 몰드층들(25) 및 하부 희생층들(26)을 포함할 수 있다. 하부 몰드층들(25)과 하부 희생층들(26)은 식각 선택비를 갖도록 서로 다른 물질들을 포함할 수 있다. 예를 들어, 하부 몰드층들(25)은 실리콘 산화물을 포함할 수 있고, 및 하부 희생층들(26)은 실리콘 질화물을 포함할 수 있다. 연장 영역(EA) 내에서, 하부 몰드 스택(MS1)은 계단형 구조를 가질 수 있다. 연장 영역(EA)의 제2 연장 관통 비아 영역(ETA2) 내에서, 공통 소스층(21)은 하부 몰드 스택(MS1)으로 덮이지 않고 노출될 수 있다. 연장 영역(EA) 내에서, 하부 몰드 스택(MS1)의 계단형 구조는 하부 계단 절연층(17)으로 덮일 수 있다. 중간 층간 절연층(22)은 하부 몰드 스택(MS1) 및 하부 계단 절연층(17) 상에 형성될 수 있다. 하부 계단 절연층(17) 및 중간 층간 절연층(22)은 실리콘 산화물을 포함할 수 있다.
도 6을 참조하면, 상기 방법은 하부 수직 채널 홀들(Hvc1) 및 하부 더미 수직 채널 홀들(Hdvc1)을 형성하고, 하부 수직 채널 홀들(Hvc1) 및 하부 더미 수직 채널 홀들(Hdvc1)의 내부를 희생 물질(16)로 채우는 것을 포함할 수 있다. 하부 수직 채널 홀들(Hvc1) 및 하부 더미 수직 채널 홀들(Hdvc1)은 하부 몰드 스택(MS1)을 수직으로 관통하여 공통 소스층(21)의 상면을 노출시킬 수 있다. 하부 수직 채널 홀들(Hvc1) 및 하부 더미 수직 채널 홀들(Hdvc1) 내의 희생 물질(16)은 SOH (spin on hardmask), 고분자 유기물, 폴리실리콘, 실리콘 카바이드(SiC), 실리콘 저마늄(SiGe), 기타 실리콘 산화물 및 실리콘 질화물과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 하부 수직 채널 홀들(Hvc1) 및 하부 더미 수직 채널 홀들(Hdvc1) 내의 희생 물질(16)은 단일층 또는 이중층일 수 있다.
도 7을 참조하면, 상기 방법은 중간 층간 절연층(22) 상에 상부 몰드 스택(MS2), 상부 계단 절연층(18), 및 상부 층간 절연층(24)을 형성하고, 및 상부 수직 채널 홀들(Hvc2) 및 상부 더미 수직 채널 홀들(Hdvc2)을 형성하는 것을 포함할 수 있다. 상부 몰드 스택(MS2)은 교대로 적층된 상부 몰드층들(27) 및 상부 희생층들(28)을 포함할 수 있다. 상부 몰드층들(27)은 실리콘 산화물을 포함할 수 있고, 및 상부 희생층들(28)은 실리콘 질화물을 포함할 수 있다. 연장 영역(EA) 내에서, 상부 몰드 스택(MS2)은 하부 몰드 스택(MS1)과 함께 계단형 구조를 가질 수 있다. 연장 영역(EA) 내에서, 상부 몰드 스택(MS2)의 계단형 구조는 상부 계단 절연층(18)으로 덮일 수 있다. 상부 층간 절연층(24)은 상부 몰드 스택(MS2) 및 상부 계단 절연층(18) 상에 형성될 수 있다. 상부 계단 절연층(18) 및 상부 층간 절연층(24)은 실리콘 산화물을 포함할 수 있다. 상부 수직 채널 홀들(Hvc2) 및 상부 더미 수직 채널 홀들(Hdvc2)은 상부 몰드 스택(MS2)을 수직으로 관통하여 하부 수직 채널 홀들(Hvc1) 및 하부 더미 수직 채널 홀들(Hdvc1)과 각각, 정렬 및 연결될 수 있다. 연장 영역(EA) 내에서, 상부 몰드 스택(MS2)은 플랫 존(FZ)을 가질 수 있다. 플랫 존(FZ)은 계단참(staircase landing) 모양을 가질 수 있다. 플랫 존(FZ)은 연장 영역(EA) 내의 제1 연장 관통 비아 영역(ETA1)과 중첩될 수 있다. 일 실시예에서, 하부 몰드 스택(MS1) 및 상부 몰드 스택(MS2)은 각각, 적어도 하나 이상의 플랫 존들(FZ)을 가질 수 있다.
도 8을 참조하면, 상기 방법은 하부 수직 채널 홀들(Hvc1) 및 하부 더미 수직 채널 홀들(Hdvc1) 내의 희생 물질(16)을 제거하고, 수직 채널 구조들(VC) 및 더미 수직 채널 구조들(DVC)을 형성하는 것을 포함할 수 있다. 수직 채널 구조들(VC) 및 더미 수직 채널 구조들(DVC)을 형성하는 것은 하부 수직 채널 홀들(Hvc1), 상부 수직 채널 홀들(Hvc2), 하부 더미 수직 채널 홀들(Hdvc1) 및 상부 더미 수직 채널 홀들(Hdvc2) 내에 메모리 층을 형성하는 것을 포함할 수 있다.
도 9를 참조하면, 상기 방법은 셀 관통 비아 홀(Hcv), 제1 및 제2 연장 관통 비아 홀(Hev1, Hev2), 및 공통 소스 비아 홀(Hcs)을 형성하는 것을 포함할 수 있다. 셀 관통 비아 홀(Hcv)을 형성하는 것은 상부 몰드 스택(MS2) 및 하부 몰드 스택(MS1)을 수직으로 관통하여 비아 패드(14)의 상면을 노출시키는 것을 포함할 수 있다. 제1 연장 관통 비아 홀(Hev1)을 형성하는 것은 플랫 존(FZ) 내에서 중첩되도록 상부 층간 절연층(24), 상부 계단 절연층(18), 상부 몰드 스택(MX2), 중간 층간 절연층(22), 및 하부 몰드 스택(MS1)을 선택적으로 수직으로 관통하여 비아 패드(14)의 상면을 노출시키는 것을 포함할 수 있다. 제2 연장 관통 비아 홀(Hev2)을 형성하는 것은 상부 층간 절연층(MS2), 상부 계단 절연층(18), 중간 층간 절연층(22), 하부 계단 절연층(17), 및 하부 층간 절연층(20)을 수직으로 관통하여 비아 패드(14)의 상면을 노출시키는 것을 포함할 수 있다. 공통 소스 비아 홀(Hcs)을 형성하는 것은 상부 층간 절연층(24), 상부 계단 절연층(18), 중간 층간 절연층(22), 및 하부 계단 절연층(17)을 수직으로 관통하여 공통 소스층(21)의 상면을 노출시키는 것을 포함할 수 있다.
도 10a를 참조하면, 상기 방법은 확장 공정을 수행하여 셀 관통 비아 홀(Hcv), 더미 수직 채널 홀(Hdvc), 및 제1 연장 관통 비아 홀(Hev1) 내에 노출된 상부 희생층들(28) 및 하부 희생층들(26)을 부분적으로 제거하는 것을 포함할 수 있다. 확장 공정은 인산(H3PO4)을 이용한 습식 풀-백 에칭 공정을 포함할 수 있다.
도 10b 및 10c는 확장 공정에 의해 셀 관통 비아 홀(Hcv) 및 제1 연장 관통 비아 홀(Hev1) 내에 노출된 상부 희생층들(28) 및 하부 희생층들(26)이 부분적으로 제거된 것을 설명하는 개념적인 도면들이다. 도 10b는 상면도 또는 평면도이고, 및 도 10c는 종단면도이다. 도 10b 및 10c를 참조하면, 확장 공정에 의해 셀 관통 비아 홀(Hcv) 및 제1 연장 관통 비아 홀(Hev1) 내에 노출된 상부 희생층들(28) 및 하부 희생층들(26)이 원 모양 또는 링 모양으로 부분적으로 제거되어 수평 방향으로 리세스들(R1)이 형성될 수 있다. 이웃하는 셀 관통 비아 홀들(Hcv) 사이 및 이웃하는 제1 연장 관통 비아 홀들(Hev1) 사이에 상부 희생층들(28) 및 하부 희생층들(26)이 부분적으로 잔존(RM)할 수 있다.
도 11a를 참조하면, 상기 방법은 증착 공정을 수행하여 셀 관통 비아 홀(Hcv), 제1 및 제2 연장 관통 비아 홀(Hev1, Hev2), 및 공통 소스 비아 홀(Hcs)의 내벽 상에 비아 라이너 물질층(31a)을 형성하는 것을 포함할 수 있다. 비아 라이너 물질층(31a)은 리세스들(R1) 내부를 채울 수 있고, 및 셀 관통 비아 홀(Hcv), 제1 및 제2 연장 관통 비아 홀(Hev1, Hev2), 및 공통 소스 비아 홀(Hcs)의 내벽들 및 바닥면, 및 상부 층간 절연층(24) 상에 컨포멀하게 형성될 수 있다.
도 11b는 도 11a의 부분 확대도이다. 도 11b를 참조하면, 비아 라이너 물질층(31a)은 리세스들(R1)과 동일한 레벨에 수평으로 정렬된 위치에 형성된 덴트들(D)을 포함할 수 있다. 비아 라이너 층 물질층(31a)은 리세스들(R1)을 채우는 돌출부들(P)을 포함할 수 있다.
도 12a를 참조하면, 상기 방법은 비아 라이너 물질층(31a)을 이방성 식각하여 셀 관통 비아 홀(Hcv), 제1 및 제2 연장 관통 비아 홀(Hev1, Hev2), 및 공통 소스 비아 홀(Hcs)의 내벽 상에 컨포멀한 비아 라이너 층(31)을 형성하는 것을 포함할 수 있다. 비아 패드들(14)의 상면들이 노출될 수 있다. 비아 라이너 층(31)은 리세스들(R1)의 내부를 채우는 돌출부(P)를 가질 수 있고, 및 셀 관통 비아 홀(Hcv), 제1 및 제2 연장 관통 비아 홀(Hev1, Hev2), 및 공통 소스 비아 홀(Hcs)의 내벽들 상에 컨포멀하게 형성될 수 있다.
도 12b는 도 12a의 부분 확대도이다. 도 12b를 참조하면, 비아 라이너 층(31)은 리세스들(R1)과 수평으로 정렬된 위치에 형성된 덴트들(D)을 포함할 수 있다. 11b를 참조하여, 덴트들(D)이 유지될 수 있다. 언급되었듯이, 덴트들(D)은 탑뷰에서 링 모양 또는 디스크 모양의 씸(seam) 모양을 가질 수 있다. 즉, 돌출부들(P) 및 덴트들(D)은 평면도 또는 횡단면도에서 링(ring) 모양 또는 림(rim) 모양을 가질 수 있다. 비아 플러그들(32)과 워드 라인들(30) 사이의 거리는 비아 플러그들(32)과 몰드층들(25, 27) 사이의 거리보다 클 수 있다. 따라서, 비아 플러그들(32)과 워드 라인들(30)은 전기적으로 보다 더 절연될 수 있다.
도 13a를 참조하면, 상기 방법은 셀 관통 비아 홀(Hcv), 제1 및 제2 연장 관통 비아 홀(Hev1, Hev2), 및 공통 소스 비아 홀(Hcs)의 내부를 전도성 물질로 채워 셀 관통 비아 구조(TVC), 제1 및 제2 연장 관통 비아 구조들(TVE1, TVE2), 및 공통 소스 비아(TCS)를 형성하는 것을 포함할 수 있다. 셀 관통 비아 구조(TVC), 제1 및 제2 연장 관통 비아 구조들(TVE1, TVE2), 및 공통 소스 비아(TCS)는 각각, 비아 라이너 층(31) 및 중앙의 비아 플러그(32)를 포함할 수 있다. 비아 플러그(32)는 금속, 금속 화합물, 또는 금속 합금을 포함할 수 있다.
도 13b는 도 13a의 부분 확대도이다. 도 13b를 참조하면, 비아 플러그(32)는 덴트들(D)을 메우는 에지부들(E)를 포함할 수 있다. 횡단면도 또는 탑뷰에서, 에지부들(E)은 링 모양 또는 디스크 모양을 가질 수 있다. 다른 실시예에서, 비아 플러그(32)와 덴트(D) 사이에 작은 보이드가 존재할 수도 있다.
도 14를 참조하면, 상기 방법은 셀 영역(CA) 내에 워드 라인 컷 트렌치(Twl)를 형성하는 것을 포함할 수 있다. 워드 라인 컷 트렌치(Twl)는 셀 영역(CA) 내의 수직 구조체들(VC) 사이에 배치되어 공통 소스층(21)의 상면을 노출시킬 수 있다. 도 1a 내지 1d를 참조하여, 워드 라인 컷 트렌치(Twl)는 상면도에서, 라인 모양 또는 다수의 세그먼트들 모양을 가질 수 있다. 예를 들어, 워드 라인 컷 트렌치(Twl)는 제1 워드 라인 컷 구조(LC1)를 형성하기 위한 트렌치, 제2 워드 라인 컷 구조(LC2)를 형성하기 위한 트렌치, 및 제3 워드 라인 컷 구조들(LC3)을 형성하기 위한 트렌치를 포함할 수 있다. 즉, 모든 워드 라인 컷 구조들(LC1, LC2, LC3)을 형성하기 위한 트렌치들은 동시에 형성될 수 있다.
도 15를 참조하면, 상기 방법은 제거 공정을 수행하여 워드 라인 컷 트렌치(Twl)를 통하여 상부 희생층들(28) 및 하부 희생층들(26)을 제거하는 것을 포함할 수 있다. 상부 희생층들(28) 및 하부 희생층들(26)이 제거됨으로써 워드 라인들이 형성되기 위한 리세스들(R2)이 형성될 수 있다. 제거 공정은 인산(H3PO4)을 이용한 습식 풀-백 에칭 공정을 포함할 수 있다.
도 16를 참조하면, 상기 방법은 워드 라인 리플레이스먼트 공정을 수행하여 리세스들(R2) 내에 워드 라인들(30)을 형성하는 것을 포함할 수 있다. 워드 라인들(30)은 워드 라인 배리어 층 및 워드 라인 전극을 포함할 수 있다. 워드 라인 배리어 층은 알루미늄 산화물(Al2O3) 같은 절연성 배리어 층 및 티타늄 질화물(TiN) 같은 전도성 배리어 층을 포함할 수 있다. 워드 라인 전극은 텅스텐(W) 같은 금속을 포함할 수 있다. 이 공정에서, 하부 몰드 스택(MS1)은 하부 워드 라인 스택(WS1)으로 형성될 수 있고, 및 상부 몰드 스택(MS2)은 상부 워드 라인 스택(WS2)으로 형성될 수 있다. 따라서, 하부 워드 라인 스택(WS1)은 교대로 적층된 하부 몰드층들(25)과 워드 라인들(30)을 포함할 수 있고, 및 상부 워드 라인 스택(WS2)은 교대로 적층된 상부 몰드층들(27)과 워드 라인들(30)을 포함할 수 있다.
도 17을 참조하면, 상기 방법은 워드 라인 컷 트렌치(Twl)를 채워 워드 라인 컷 구조(WL)를 형성하는 것을 포함할 수 있다. 워드 라인 컷 구조(WL)를 형성하는 것은 워드 라인 컷 트렌치(Twl) 내에 트렌치 라이너 층(33) 및 트렌치 플러그(34)를 형성하는 것을 포함할 수 있다. 트렌치 플러그(34)는 공통 소스 층(21)과 전기적으로 연결될 수 있다. 트렌치 라이너 층(33)을 형성하는 것은 증착 공정 및 에치-백 공정을 수행하는 것을 포함할 수 있다. 트렌치 라이너 층(33)은 실리콘 산화물 같은 절연물을 포함할 수 있다. 트렌치 플러그(34)를 형성하는 것은 증착 공정 및 평탄화 공정을 수행하는 것을 포함할 수 있다. 트렌치 플러그(34)는 금속 또는 도프드 실리콘 같은 전도체를 포함할 수 있다.
도 18을 참조하면, 상기 방법은 연장 영역(EA) 내에서 제1 및 제2 워드 라인 컨택들(MC1, MC2)을 형성하는 것을 포함할 수 있다. 제1 워드 라인 컨택들(MC1)은 연장 영역(EA)의 제1 워드 라인 컨택 영역(MCA1) 내에 배치될 수 있고, 및 제2 워드 라인 컨택들(MC2)은 연장 영역(EA)의 제2 워드 라인 컨택 영역(MCA2) 내에 배치될 수 있다. 제1 워드 라인 컨택들(MC1) 및 제2 워드 라인 컨택들(MC2)은 각각, 상부 층간 절연층(24), 상부 계단 절연층(18), 중간 층간 절연층(22), 하부 계단 절연층(17)을 선택적으로 수직으로 관통하여 계단 모양을 갖는 워드 라인들(30)의 단부들 상에 랜딩될 수 있다.
이후, 상기 방법은 도 2a를 참조하여, 상부 워드 라인 스택(WS2) 상에 캡핑층들(41-43), 수직 배선들(51-55) 및 수평 배선들(61-65)을 형성하는 것을 포함할 수 있다. 캡핑층들(41-43)을 형성하는 것은 하부 캡핑층(41), 중간 캡핑층(42), 및 상부 캡핑층(43)을 형성하는 것을 포함할 수 있다. 수직 배선들(51-55)을 형성하는 것은 수직 채널 비아 플러그(51), 셀 관통 비아 스터드(52), 연장 관통 비아 스터드(53), 공통 소스 비아 플러그(54), 및 워드 라인 비아 플러그(55)를 형성하는 것을 포함할 수 있다. 수평 배선들(61-65)은 비트 라인(61), 셀 관통 비아 연결 배선(62), 연장 관통 비아 연결 배선(63), 공통 소스 연결 배선(64), 및 워드 라인 연결 배선(65)을 형성하는 것을 포함할 수 있다. 수직 배선들(51-55) 및 수평 배선들(61-65)은 선택적으로 생략될 수 있다. 캡핑층들(41-43)은 실리콘 산화물 같은 절연성 물질을 포함할 수 있다. 수직 배선들(51-55) 및 수평 배선들(61-65)은 금속 같은 전도성 물질을 포함할 수 있다.
도 19a 내지 19c는 본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법을 설명하는 도면들이다. 도 19a 및 19b를 참조하면, 본 개시의 일 실시예에 의한 3차원 반도체 소자를 형성하는 방법은, 도 3 내지 12a 및 12b를 참조하여 설명된 공정들을 수행하고, 에치-백 공정을 더 수행하여 도 12b의 덴트들(D)을 제거하는 것을 더 포함할 수 있다. 비아 라이너 층들(31)은 리세스 부들(R1) 내에만 잔존할 수 있다. 예를 들어, 돌출부들(P)만 형성될 수 있다. 돌출부들(P)은 탑뷰에서 링 형태를 가질 수 있다.
도 19c를 참조하면, 상기 방법은 셀 관통 비아 홀(Hcv), 제1 및 제2 연장 관통 비아 홀(Hev1, Hev2), 및 공통 소스 비아 홀(Hcs)의 내벽 상에 비아 라이너 층(31)을 형성하는 것을 포함할 수 있다. 비아 라이너 층(31)의 내측벽은 덴트(D)가 형성되지 않고 평탄할 수 있다.
이후, 상기 방법은 도 13a 및 13b 내지 18을 참조하여 설명된 공정들을 수행하고, 및 도 2a 및 2b를 참조하여 설명된 공정들을 더 수행하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
CA: 셀 영역 CA1: 제1 셀 영역
VC: 수직 채널 구조 CA2: 제2 셀 영역
VC: 수직 채널 구조 CTA: 셀 관통 비아 영역
TVC: 셀 관통 비아 구조 DA: 더미 영역
DVC: 더미 수직 채널 구조 EA: 연장 영역
MCA1: 제1 워드 라인 컨택 영역 MC1: 제1 워드 라인 컨택
DMC1: 제1 더미 컨택 MCA2: 제2 워드 라인 컨택 영역
MC2: 제2 워드 라인 컨택 DMC2: 제2 더미 컨택
ETA1: 제1 연장 관통 비아 영역 TVE1: 제1 연장 관통 비아 구조
ETA2: 제2 연장 관통 비아 영역 TVE2: 제2 연장 관통 비아 구조
TCS: 공통 소스 비아 LC1: 제1 워드 라인 컷 구조
LC2: 제2 워드 라인 컷 구조 LC3: 제3 워드 라인 컷 구조
SSL: 메인 스트링 선택 라인
SSL1: 제1 서브 스트링 선택 라인
SSL2: 제2 서브 스트링 선택 라인
SSL3: 제3 서브 스트링 선택 라인
SSL4: 제4 서브 스트링 선택 라인
SSLa: 제1 스트링 선택 라인 쌍
SSLb: 제2 스트링 선택 라인 쌍
FZ: 플랫 존 10: 기판
LD: 로직 소자층 11: 트랜지스터
12: 로직 비아 13: 로직 배선
14: 비아 패드 15: 로직 층간 절연층
16: 희생 물질 17: 하부 계단 절연층
18: 상부 계단 절연층 MD: 메모리 소자 층
20: 하부 층간 절연층 21: 공통 소스 층
22: 중간 층간 절연층 24: 상부 층간 절연층
MS1: 하부 몰드 스택 25: 하부 몰드 층
26: 하부 희생 층 MS2: 상부 몰드 스택
27: 상부 몰드 층 28: 상부 희생 층
Hvc1: 하부 수직 채널 홀 Hvc2: 상부 수직 채널 홀
Hcv: 셀 관통 비아 홀 Hdvc: 더미 수직 채널 홀
Hev1: 제1 연장 관통 비아 홀 Hev2: 제2 연장 관통 비아 홀
Hcs: 공통 소스 비아 홀 30: 워드 라인
31: 비아 라이너 층 32: 비아 플러그
33: 트렌치 라이너 34: 트렌치 플러그
35: 비아 배선층 41: 제1 캡핑층
41: 제2 캡핑층 43: 제3 캡핑층
51: 수직 채널 비아 플러그 52: 셀 관통 비아 스터드
53: 연장 관통 비아 스터드 54: 공통 소스 비아 플러그
55: 워드 라인 비아 플러그 61: 비트 라인
62: 셀 관통 비아 연결 배선 63: 연장 관통 비아 연결 배선
64: 공통 소스 연결 배선 65: 워드 라인 연결 배선

Claims (20)

  1. 셀 영역 및 연장 영역을 갖는 기판;
    상기 기판 상에 배치된 워드 라인 스택, 상기 워드 라인 스택은 교대로 적층된 몰드층들 및 워드 라인들을 포함하고;
    상기 셀 영역 내에서 상기 워드 라인 스택을 수직으로 관통하는 수직 채널 구조들; 및
    상기 연장 영역 내에서 상기 워드 라인 스택을 수직으로 관통하는 제1 연장 관통 비아 구조를 포함하고,
    상기 제1 연장 관통 비아 구조는 제1 비아 플러그 및 상기 제1 비아 플러그를 감싸는 제1 비아 라이너 층을 포함하고, 및
    상기 제1 비아 라이너 층은 상기 워드 라인 스택의 상기 워드 라인들과 수평으로 동일한 레벨에 위치하는 제1 덴트들을 포함하는 3차원 반도체 소자.
  2. 제1항에 있어서,
    상기 워드 라인 스택은 하부 몰드층 및 하부 워드 라인을 갖는 하부 워드 라인 스택 및 상부 몰드층 및 상부 워드 라인을 갖는 상부 워드 라인 스택을 포함하고,
    상기 하부 워드 라인 스택 및 상부 워드 라인 스택은 상기 셀 영역 내에서 수평으로 연장하고, 및 상기 연장 영역 내에서 계단 구조들을 갖고,
    상기 계단 구조들은 상기 연장 영역 내에서 계단참(staircase landing) 모양의 플랫 존을 갖고, 및
    상기 제1 연장 관통 비아 구조들은 상기 플랫 존 내에 배치되는 3차원 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 비아 라이너 층은 상기 제1 비아 플러그로부터 상기 워드 라인들을 향하여 돌출한 부분들을 갖는 3차원 반도체 소자.
  4. 제1항에 있어서,
    상기 기판과 상기 워드 라인 스택 사이에 배치된 하부 층간 절연층 및 상기 하부 층간 절연층 내에 매립된 공통 소스층들을 더 포함하고, 및
    상기 수직 채널 구조들은 상기 셀 영역 내에 배치된 상기 공통 소스층들 중 일부와 전기적으로 연결되도록 수직으로 정렬되는 3차원 반도체 소자.
  5. 제4항에 있어서,
    상기 연장 영역 내에 배치된 공통 소스 비아를 더 포함하고, 및
    상기 공통 소스 비아는 상기 연장 영역 내에 배치된 상기 공통 소스 층들 중 일부와 전기적으로 연결되는 3차원 반도체 소자.
  6. 제4항에 있어서,
    상기 수직 채널 구조체들 사이에 배치된 워드 라인 컷 구조를 더 포함하고, 및
    상기 워드 라인 컷 구조는 상기 워드 라인 스택을 수직으로 관통하여 상기 공통 소스층과 전기적으로 연결되는 3차원 반도체 소자.
  7. 제4항에 있어서,
    상기 기판과 하부 층간 절연층 사이에 배치된 로직 소자층을 더 포함하고,
    상기 로직 소자층은 트랜지스터들 및 비아 패드를 포함하고,
    상기 비아 패드는 상기 제1 연장 관통 비아 구조와 전기적으로 연결되도록 수직으로 정렬되는 3차원 반도체 소자.
  8. 제1항에 있어서,
    상기 연장 영역 내에서 상기 워드 라인 스택을 수직으로 관통하지 않는 제2 연장 관통 비아 구조를 더 포함하고,
    상기 제2 연장 관통 비아 구조는 제2 비아 플러그 및 상기 제2 비아 플러그를 감싸는 제2 비아 라이너 층을 포함하고, 및
    상기 제2 비아 라이너 층의 내측벽은 수직으로 평평한 3차원 반도체 소자.
  9. 기판 상에 배치된 워드 라인 스택, 상기 워드 라인 스택은 교대로 적층된 층간 절연층들 및 워드 라인들을 포함하고, 상기 워드 라인 스택은 상기 셀 영역 내에서 수평으로 연장하고 및 상기 연장 영역 내에서 계단 모양을 갖고; 및
    상기 워드 라인 스택을 수직으로 관통하는 수직 채널 구조들, 워드 라인 컷 구조, 및 제1 관통 비아 구조;를 포함하고,
    상기 제1 관통 비아 구조는 제1 비아 플러그 및 상기 제1 비아 플러그를 감싸는 제1 비아 라이너 층을 포함하고, 및
    상기 제1 비아 라이너 층은 내측벽 상의 제1 덴트들을 포함하는 3차원 반도체 소자.
  10. 셀 영역, 더미 영역, 및 연장 영역을 갖는 기판;
    상기 기판 상에 배치되고 트랜지스터 및 비아 패드를 가진 로직 소자층;
    상기 로직 소자층 상에 배치된 하부 층간 절연층 및 상기 하부 층간 절연층 내에 매립된 공통 소스층;
    상기 하부 층간 절연층 상에 배치된 하부 워드 라인 스택 및 하부 계단 절연층;
    상기 하부 워드 라인 스택 및 상기 하부 계단 절연층 상에 배치된 상부 워드 라인 스택 및 상부 계단 절연층;
    상기 셀 영역 내에서 상기 하부 워드 라인 스택 및 상기 상부 워드 라인 스택을 수직으로 관통하여 상기 공통 소스층과 연결된 수직 채널 구조들 및 워드 라인 컷 구조;
    상기 더미 영역 내에서 상기 하부 워드 라인 스택 및 상기 상부 워드 라인 스택을 수직으로 관통하여 상기 공통 소스층과 연결된 더미 수직 채널 구조; 및
    상기 연장 영역 내에서 상기 하부 워드 라인 스택의 일부를 수직으로 관통하여 상기 비아 패드와 연결된 제1 관통 비아 구조;를 포함하고,
    상기 제1 관통 비아 구조는 제1 비아 플러그 및 상기 제1 비아 플러그를 감싸는 제1 비아 라이너 층을 갖고,
    상기 제1 비아 라이너 층의 내측벽은 상기 워드 라인 스택의 워드 라인들과 동일한 레벨에 위치한 씸들을 포함하고,
    상기 씸들은 탑뷰에서 링 모양 또는 디스크 모양을 갖는 3차원 반도체 소자.
  11. 기판 상에 하부 층간 절연층을 형성하고,
    상기 하부 층간 절연층 상에 교대로 적층된 몰드층들 및 희생층들을 갖는 몰드 스택을 형성하고,
    상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 수직 채널 구조들을 형성하고,
    상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 관통 비아 홀들을 형성하고,
    상기 관통 비아 홀들을 통하여 상기 몰드 스택의 상기 희생층들을 부분적으로 제거하여 제1 리세스들을 형성하고,
    상기 관통 비아 홀들 내에 상기 제1 리세스들을 채우는 비아 라이너층들 및 비아 플러그들을 포함하는 관통 비아 구조들을 형성하고,
    상기 수직 채널 구조들 사이에 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 워드 라인 컷 트렌치를 형성하고,
    상기 워드 라인 컷 트렌치를 통하여 상기 몰드 스택의 상기 희생층들을 제거하여 제2 리세스들을 형성하고,
    상기 제2 리세스들 내에 워드 라인들을 형성하여 워드 라인 스택을 형성하고, 및
    상기 워드 라인 컷 트렌치 내에 트렌치 라이너 층 및 트렌치 플러그를 형성하여 워드 라인 컷 구조를 형성하는 것을 포함하는 3차원 반도체 소자 형성 방법.
  12. 제11항에 있어서,
    상기 비아 라이너 층은 희생층들 및 상기 워드 라인들과 동일한 레벨에 형성된 덴트들을 가진 내측벽을 포함하는 3차원 반도체 소자 형성 방법.
  13. 제11항에 있어서,
    상기 비아 라이너 층은 상기 제1 리세스 내에 형성되고 상기 비아 플러그로부터 상기 희생층을 향하여 돌출한 부분들을 갖는 외측벽들을 포함하는 3차원 반도체 소자 형성 방법.
  14. 제11항에 있어서,
    상기 기판은 셀 영역 및 연장 영역을 포함하고,
    상기 몰드 스택 및 상기 워드 라인 스택은 상기 연장 영역 내에서 플랫 존을 포함하는 계단 구조를 갖고,
    상기 관통 비아 홀들 및 상기 관통 비아 구조들은 상기 연장 영역 내의 상기 몰드 스택의 상기 플랫 존 내에 형성되는 3차원 반도체 소자 형성 방법.
  15. 제11항에 있어서,
    상기 기판과 상기 하부 층간 절연층 사이에 트랜지스터들 및 비아 패드들을 갖는 로직 소자층을 형성하는 것을 더 포함하고,
    상기 관통 비아 홀들은 상기 비아 패드들의 상면을 노출시키고, 및
    상기 관통 비아 구조의 상기 비아 플러그들은 상기 비아 패드들과 각각, 전기적으로 연결되는 3차원 반도체 소자 형성 방법.
  16. 제11항에 있어서,
    이웃하는 상기 관통 비아 구조들의 상기 제1 리세스들을 채우는 상기 비아 라이너 층들 사이에 상기 워드 라인들이 형성되는 3차원 반도체 소자 형성 방법.
  17. 제11항에 있어서,
    이웃하는 상기 관통 비아 구조들의 상기 제1 리세스들은 서로 연결되는 3차원 반도체 소자 형성 방법.
  18. 제11항에 있어서,
    상기 몰드 스택은 하부 몰드 스택 및 상부 몰드 스택을 포함하고, 및
    상기 연장 영역 내에서 상기 하부 몰드 스택 및 상기 상부 몰드 스택은 각각, 상기 플랫 존을 포함하는 3차원 반도체 소자 형성 방법.
  19. 셀 영역 및 연장 영역을 갖는 기판 상에 공통 소스 층을 갖는 하부 층간 절연층을 형성하고,
    상기 하부 층간 절연층 상에 교대로 적층된 몰드 층들 및 희생층들을 갖는 몰드 스택을 형성하고,
    상기 몰드 스택 상에 상부 층간 절연층을 형성하고,
    상기 셀 영역 내에서 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하여 상기 공통 소스층과 연결된 수직 채널 구조들을 형성하고,
    상기 연장 영역 내에서 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 관통 비아 홀들을 형성하고,
    상기 관통 비아 홀들을 통하여 상기 몰드 스택의 상기 희생층들을 부분적으로 제거하여 제1 리세스들을 형성하고,
    상기 관통 비아 홀들 내에 상기 제1 리세스들을 채우는 비아 라이너층 및 상기 비아 라이너 층에 둘러싸인 비아 플러그를 형성하여 관통 비아 구조들을 형성하되, 상기 비아 라이너 층의 외측벽은 상기 희생층들을 향하여 돌출한 부분들을 포함하고,
    상기 수직 채널 구조들 사이에 상기 상부 층간 절연층 및 상기 몰드 스택을 수직으로 관통하는 워드 라인 컷 트렌치를 형성하고,
    상기 워드 라인 컷 트렌치를 통하여 상기 몰드 스택의 상기 희생층들을 제거하여 제2 리세스들을 형성하고,
    상기 제2 리세스들 내에 워드 라인들을 형성하여 워드 라인 스택을 형성하고, 및
    상기 워드 라인 컷 트렌치 내에 트렌치 라이너 층 및 트렌치 플러그를 형성하여 워드 라인 컷 구조를 형성하는 것을 포함하는 3차원 반도체 소자 형성 방법.
  20. 제19항에 있어서,
    상기 몰드 스택은 상기 연장 영역 내에서 계단참 모양의 플랫 존을 포함하는 계단 구조를 갖고,
    상기 관통 비아 구조들은 상기 플랫 존 내에 형성되는 3차원 반도체 소자 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR20210052934A (ko) 2019-11-01 2021-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210091475A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR20210095390A (ko) * 2020-01-23 2021-08-02 삼성전자주식회사 폴리 실리콘과 메탈을 포함하는 워드 라인을 갖는 3차원 메모리 소자 및 이의 제조 방법
KR20220030348A (ko) * 2020-08-27 2022-03-11 삼성전자주식회사 메모리 장치
KR20220043315A (ko) * 2020-09-29 2022-04-05 삼성전자주식회사 메모리 소자
KR20220057896A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US11915974B2 (en) * 2021-04-12 2024-02-27 Micron Technology, Inc. Integrated circuitry, a memory array comprising strings of memory cells, a method used in forming a conductive via, a method used in forming a memory array comprising strings of memory cells

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US10256248B2 (en) 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
JP2018157103A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置
US10283566B2 (en) 2017-06-01 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
KR102462503B1 (ko) 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US10490569B2 (en) * 2018-03-08 2019-11-26 Sandisk Technologies Llc Three-dimensional memory device and method of making the same using concurrent formation of memory openings and contact openings
KR20200024630A (ko) 2018-08-28 2020-03-09 삼성전자주식회사 3차원 반도체 메모리 장치
US11024648B2 (en) * 2019-08-15 2021-06-01 Sandisk Technologies Llc Ferroelectric memory devices including a stack of ferroelectric and antiferroelectric layers and method of making the same

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