KR20170126139A - 수직형 메모리 장치 - Google Patents

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강신환
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Abstract

수직형 메모리 장치는 하부 회로 패턴, 메모리 셀 블록, 및 제1 콘택 플러그를 포함할 수 있다. 상기 하부 회로 패턴은 기판 상에 형성될 수 있다. 상기 메모리 셀 블록은 상기 하부 회로 패턴 상에 형성될 수 있으며, 상기 기판 상면에 수직한 제1 방향을 따라 적층된 복수의 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널, 및 상기 기판 상면에 평행한 제2 방향으로 연장된 제1 공통 소스 라인(CSL)을 포함할 수 있다. 상기 제1 콘택 플러그는 상기 하부 회로 패턴 및 상기 제1 공통 소스 라인 사이에 형성되어 이들에 각각 연결될 수 있으며, 상기 제1 공통 소스 라인에 상기 제1 방향으로 오버랩될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 주변 회로와 메모리 셀 어레이가 수직 방향으로 적층된 씨오피(COP) 구조의 수직형 메모리 장치에 관한 것이다.
씨오피(Cell Over Peri: COP) 구조의 브이낸드(Vertical NAND: VNAND) 플래시 메모리 장치에서 하부의 회로를 상부 배선에 연결하기 위해서 콘택 플러그를 형성하며, 이는 메모리 셀 어레이 외곽에 형성된다. 이에 따라, 상기 콘택 플러그를 형성하기 위한 별도의 공간이 필요하며, 또한 이를 형성하기 위한 별도의 공정이 필요하다.
본 발명의 과제는 우수한 전기적 특성을 갖는 씨오피 구조의 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 하부 회로 패턴, 메모리 셀 블록, 및 제1 콘택 플러그를 포함할 수 있다. 상기 하부 회로 패턴은 기판 상에 형성될 수 있다. 상기 메모리 셀 블록은 상기 하부 회로 패턴 상에 형성될 수 있으며, 상기 기판 상면에 수직한 제1 방향을 따라 적층된 복수의 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널, 및 상기 기판 상면에 평행한 제2 방향으로 연장된 제1 공통 소스 라인(CSL)을 포함할 수 있다. 상기 제1 콘택 플러그는 상기 하부 회로 패턴 및 상기 제1 공통 소스 라인 사이에 형성되어 이들에 각각 연결될 수 있으며, 상기 제1 공통 소스 라인에 상기 제1 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 공통 소스 라인은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 상기 메모리 셀 블록의 가운데 부분에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 메모리 셀 블록은 각각 상기 제2 방향을 따라 상기 제1 공통 소스 라인과 이격되며 상기 제1 공통 소스 라인과 상기 제1 방향으로 동일한 길이를 갖는 복수의 제2 콘택 플러그들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제2 콘택 플러그들 하부에 각각 형성되어 상기 하부 회로 패턴에 전기적으로 연결되는 복수의 제3 콘택 플러그들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 연장되고, 상기 채널에 전기적으로 연결된 비트 라인, 및 상기 비트 라인과 상기 제2 방향으로 이격되고 상기 제3 방향으로 연장되며 상기 채널에 전기적으로 연결되지 않는 더미 비트 라인을 더 포함할 수 있으며, 상기 더미 비트 라인은 상기 제2 콘택 플러그들 중 적어도 하나에 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 비트 라인은, 상기 제3 방향으로 각각 연장되는 복수의 제1 연장부들, 및 상기 제1 연장부들을 서로 연결시키며, 상기 제2 콘택 플러그에 상기 제1 방향으로 오버랩되는 연결부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 셀 블록은, 상기 제2 방향으로 가운데에 형성된 셀 어레이 영역, 및 상기 제2 방향으로 양 가장자리에 형성된 패드 영역을 포함할 수 있으며, 상기 제1 공통 소스 라인은 상기 셀 어레이 영역에 형성될 수 있고, 상기 제2 콘택 플러그들 중 적어도 하나는 상기 패드 영역에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 상기 패드 영역에서 계단 형상으로 적층될 수 있으며, 상기 수직형 메모리 장치는 상기 게이트 전극들 상면에 각각 접촉하는 제4 콘택 플러그들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 콘택 플러그들은 대응하는 상기 제2 콘택 플러그들에 각각 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그는 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 상기 제1 공통 소스 라인 및 상기 제2 콘택 플러그들은 동일한 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 셀 블록은 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 상기 수직형 메모리 장치는 상기 메모리 셀 블록들 사이에 각각 형성되어 상기 제2 방향으로 연장되는 복수의 제2 공통 소스 라인들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 메모리 셀 블록은, 상기 제2 방향으로 가운데에 형성된 셀 어레이 영역, 및 상기 제2 방향으로 양 가장자리에 형성된 패드 영역을 포함할 수 있으며, 상기 제1 공통 소스 라인은 상기 셀 어레이 영역 내에서 상기 제2 방향으로 연장되어 각 상기 게이트 전극들의 일부를 관통할 수 있고, 상기 제2 공통 소스 라인은 상기 셀 어레이 영역 및 상기 패드 영역에 공통적으로 인접하여 상기 메모리 셀 블록들의 상기 각 게이트 전극들을 상기 제3 방향으로 분리하도록 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 기판 상에 형성되어 상기 하부 회로 패턴을 커버하는 층간 절연막, 및 상기 층간 절연막 및 상기 메모리 셀 블록 사이에 형성된 베이스 층을 더 포함할 수 있으며, 상기 제1 콘택 플러그는 상기 층간 절연막 상부 및 상기 베이스 층을 관통할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 하부 회로 패턴과 상기 제1 콘택 플러그 사이에 형성되고, 불순물이 도핑된 폴리실리콘을 포함하는 캐핑 패턴을 더 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 하부 회로 패턴, 메모리 셀 블록, 및 제1 콘택 플러그를 포함할 수 있다. 상기 하부 회로 패턴은 기판 상에 형성될 수 있다. 상기 메모리 셀 블록은 상기 하부 회로 패턴 상에 형성될 수 있으며,상기 기판 상면에 수직한 제1 방향을 따라 적층된 복수의 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널, 및 각각이 상기 게이트 전극들의 적어도 일부를 관통하며, 상기 기판 상면에 평행한 제2 방향을 따라 배치된 복수의 도전 패턴들을 포함할 수 있다. 상기 제1 콘택 플러그는 상기 각 도전 패턴들의 하부에 형성되어 상기 하부 회로 패턴에 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴들은 상기 기판 상면에 평행하며 상기 제2 방향과 교차하는 제3 방향으로 상기 메모리 셀 블록의 가운데 부분에 배치될 수 있으며, 상기 수직형 메모리 장치는, 상기 메모리 셀 블록의 상기 제2 방향으로의 가운데 부분에 형성되어 상기 제2 방향으로 연장되는 공통 소스 라인, 및 상기 메모리 셀 블록의 상기 제2 방향으로의 양 가장자리 부분에 형성된 제2 콘택 플러그들을 더 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 하부 회로 패턴, 메모리 셀 어레이, 및 제1 콘택 플러그를 포함할 수 있다. 상기 하부 회로 패턴은 기판 상에 형성될 수 있다. 상기 메모리 셀 어레이는 상기 하부 회로 패턴 상에 형성될 수 있으며, 상기 기판 상면에 평행한 제1 방향으로 배치된 복수의 메모리 셀 블록들, 상기 각 메모리 셀 블록들의 상기 제1 방향으로의 가운데 부분에 형성된 제1 공통 소스 라인, 및 상기 제1 방향으로 서로 인접하는 상기 메모리 셀들 사이에 각각 형성된 제2 공통 소스 라인들을 포함할 수 있다. 상기 제1 콘택 플러그는 상기 제1 공통 소스 라인 하부에 형성되어 상기 하부 회로 패턴에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 각 메모리 셀 블록들은, 상기 기판 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 가운데 부분에 형성된 셀 어레이 영역, 및 상기 제2 방향으로 양 가장자리 부분에 형성된 패드 영역을 포함할 수 있으며, 상기 제1 공통 소스 라인은 상기 셀 어레이 영역 내에서 상기 제2 방향으로 연장될 수 있고, 상기 제2 공통 소스 라인은 상기 셀 어레이 영역 및 상기 패드 영역에 공통적으로 인접하도록 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는, 상기 셀 어레이 영역 내에서 상기 제1 공통 소스 라인과 상기 제2 방향으로 이격된 제2 콘택 플러그, 상기 패드 영역 내에서 상기 제2 콘택 플러그와 상기 제2 방향으로 이격된 제3 콘택 플러그, 및 상기 각 제2 및 제3 콘택 플러그들과 상기 하부 회로 패턴 사이에 형성되어 이들을 서로 연결하는 제4 콘택 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 메모리 셀 블록들은, 상기 기판 상면에 수직한 제3 방향으로 연장된 채널, 각각이 상기 채널의 외측벽을 둘러싸면서 상기 제3 방향으로 서로 이격된 복수의 게이트 전극들, 및 상기 채널의 외측벽과 각 상기 게이트 전극들 사이에 형성된 전하 트래핑 구조물을 포함할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따른 수직형 메모리 장치에서, 하부 회로 패턴과 상부의 각종 배선들을 서로 전기적으로 연결시키는 하부 콘택 플러그가 각 메모리 셀 블록 내에 형성된 공통 소스 라인 혹은 상부 콘택 플러그들과 오버랩되도록 형성될 수 있다.
이에 따라, 상기 하부 콘택 플러그를 형성하기 위한 별도의 면적이 필요하지 않으므로, 상기 수직형 메모리 장치는 작은 사이즈를 가질 수 있으며, 또한 상기 하부 콘택 플러그를 형성하기 위한 공정이 매우 간단할 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 8 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1 및 도 2는 평면도들이고, 도 3 내지 도 7은 단면도들이다.
이때, 도 1은 기판의 제1 영역의 가장자리 부분 및 제2 영역에 대한 평면도이고, 도 2는 상기 기판의 제1 영역 가운데 부분에 대한 평면도이다. 도 3은 도 1의 A-A'선을 따라 절단한 단면도이고, 도 4는 도 1의 B-B'선을 따라 절단한 단면도이며, 도 5는 도 1의 C-C'선을 따라 절단한 단면도이고, 도 6은 도 1의 D-D'선을 따라 절단한 단면도이다. 도 7은 도 2의 E-E'선을 따라 절단한 단면도이다.
한편, 도 3b는 도 3a의 X 영역에 대한 확대 단면도이다.
이하에서는, 상기 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 7을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 메모리 셀들, 및 상기 하부 회로 패턴과 상기 메모리 셀들을 전기적으로 연결하는 제5 콘택 플러그(260)를 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 제9 내지 제16 콘택 플러그들(560, 561, 562, 564, 566, 568, 570, 575), 비트 라인(600), 제1 및 제2 더미 비트 라인들(602, 603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 제1 영역(I)은 상기 메모리 셀 어레이가 형성되는 셀 어레이 영역일 수 있고, 제2 영역(I)은 게이트 전극 패드들이 형성되는 패드 영역일 수 있다. 한편, 상기 셀 어레이 영역 및 상기 패드 영역을 모두 포함하여 메모리 셀 영역으로 지칭될 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(105)으로 분리될 수 있다. 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 메모리 셀을 구동시키는 회로 패턴이 상기 메모리 셀의 주변에 형성되는 것이 아니라, 상기 메모리 셀의 하부에 형성될 수 있다. 이에 따라, 기판(100) 상에는 상기 회로 패턴이 형성되는 회로 패턴 영역과 상기 메모리 셀 영역이 수직으로 적층될 수 있으며, 상기 회로 패턴은 주변 회로 패턴이 아니라 하부 회로 패턴으로 지칭될 수도 있다.
상기 회로 패턴은 트랜지스터, 콘택 플러그, 배선, 비아 등을 포함할 수 있다. 도 1 내지 도 7에서는 예시적으로 제1 및 제2 트랜지스터들, 제1 내지 제4 콘택 플러그들(162, 164, 166, 168), 제1 내지 제8 배선들(172, 174, 190, 200, 176, 178, 195, 215), 및 제1 내지 제4 비아들(180, 200, 185, 205이 도시되어 있다. 하지만, 본 발명의 개념은 이에 한정되지는 않으며, 상기 트랜지스터들, 상기 콘택 플러그들, 상기 배선들 및 상기 비아들은 각각 이보다 많거나 적은 수로 형성될 수도 있다.
상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 하부 게이트 구조물(140), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제1 및 제2 불순물 영역들(102, 104)을 포함할 수 있다. 또한, 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 하부 게이트 구조물(145), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제3 및 제4 불순물 영역들(106, 108)을 포함할 수 있다.
제1 하부 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(120) 및 제1 하부 게이트 전극(130)을 포함할 수 있다. 또한, 제2 하부 게이트 구조물(145)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(125) 및 제2 하부 게이트 전극(135)을 포함할 수 있다. 각 제1 및 제2 하부 게이트 절연 패턴들(120, 125)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 각 제1 및 제2 하부 게이트 전극들(130, 135)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다. 각 제1 내지 제4 불순물 영역들(102, 104, 106, 108)에는 n형 혹은 p형 불순물이 도핑될 수 있다.
상기 제1 및 제2 트랜지스터들은 기판(100) 상에 형성된 제1 층간 절연막(150)에 의해 커버될 수 있으며, 제1 내지 제4 콘택 플러그들(162, 164, 166, 168)은 제1 층간 절연막(150)을 관통하여 제1 내지 제4 불순물 영역들(102, 104, 106, 108)에 각각 접촉할 수 있다.
제1 층간 절연막(150)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 각 제1 내지 제4 콘택 플러그들(162, 164, 166, 168)은 금속, 금속 질화물 혹은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 각 제1 내지 제4 콘택 플러그들(162, 164, 166, 168)은 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 배리어 패턴(도시되지 않음)을 포함할 수 있다.
제1 및 제2 배선들(172, 174) 및 제1 층간 절연막(150) 상에 형성되어 제1 및 제2 콘택 플러그들(162, 164) 상면에 각각 접촉할 수 있다. 제2 배선(174) 상에는 제1 비아(180), 제3 배선(190), 제2 비아(200) 및 제4 배선(210)이 순차적으로 적층될 수 있다. 또한, 제5 및 제6 배선들(176, 178)은 제1 층간 절연막(150) 상에 형성되어 제3 및 제4 콘택 플러그들(166, 168) 상면에 각각 접촉할 수 있다. 제6 배선(178) 상에는 제3 비아(185), 제7 배선(195), 제4 비아(205) 및 제8 배선(215)이 순차적으로 적층될 수 있다.
이때, 각 제1 내지 제8 배선들(172, 174, 190, 210, 176, 178, 195, 215) 및 각 제1 내지 제4 비아들(180, 200, 185, 205)은 금속, 금속 질화물 혹은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 각 제1 내지 제8 배선들(172, 174, 190, 210, 176, 178, 195, 215) 및 각 제1 내지 제4 비아들(180, 200, 185, 205)은 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 배리어 패턴(도시되지 않음)을 포함할 수 있다.
제1 내지 제8 배선들(172, 174, 190, 210, 176, 178, 195, 215) 및 제1 내지 제4 비아들(180, 200, 185, 205)은 제1 층간 절연막(150) 상에 형성된 제2 층간 절연막(230)에 의해 커버될 수 있다. 제2 층간 절연막(230)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 하부의 제1 층간 절연막(150)에 병합될 수도 있다.
예시적인 실시예들에 있어서, 제4 배선(210) 상면에는 제1 캐핑 패턴(220)이 형성될 수 있다. 제1 캐핑 패턴(220)은, 예를 들어, 인, 비소 등과 같은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제1 캐핑 패턴(220)은, 하부의 제4 배선(210)이 금속을 포함하는 경우, 제4 배선(210)으로부터 상기 금속이 주변으로 확산되는 것을 방지할 수 있다.
제4 배선(210)과는 달리, 제8 배선(215) 상면에는 제1 캐핑 패턴(220)이 형성되지 않을 수도 있다.
제2 층간 절연막(230) 상에는 베이스 층(240)이 형성될 수 있으며, 베이스 층(240)을 관통하는 제1 절연 패턴(250)이 더 형성될 수 있다.
베이스 층(240)은 예를 들어, 폴리실리콘 층을 포함하거나, 혹은 폴리실리콘 층 및 금속층이 적층된 다층 구조를 가질 수 있다.
제1 절연 패턴(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 절연 패턴(250)은 하부의 제1 캐핑 패턴(220) 상면에 상기 제1 방향을 따라 적어도 부분적으로 오버랩될 수 있다. 제1 절연 패턴(250)은 상부에서 보았을 때, 사각형, 원형, 타원형 등의 형상을 가질 수 있다.
제5 콘택 플러그(260)는 제1 절연 패턴(250) 및 제2 층간 절연막(230) 상부를 관통할 수 있으며, 하부의 제1 캐핑 패턴(220) 상면에 접촉할 수 있다. 제5 콘택 플러그(260)는 예를 들어, 인, 비소 등과 같은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제5 콘택 플러그(260)은 상부에서 보았을 때, 원형, 타원형, 사각형 등의 형상을 가질 수 있다.
베이스 층(240), 제1 절연 패턴(250) 및 제5 콘택 플러그(260) 상에는 상기 메모리 셀들이 형성될 수 있다.
상기 메모리 셀들은 상기 제2 및 제3 방향들로 배치되어 메모리 셀 어레이를 형성할 수 있다. 구체적으로, 상기 메모리 셀 어레이는 상기 제3 방향으로 배치된 복수의 메모리 셀 블록들을 포함할 수 있으며, 이들은 상기 제2 방향으로 연장되는 제1 공통 소스 라인(Common Source Line: CSL)(530)에 의해 서로 구분될 수 있다. 상기 메모리 셀 블록은 상기 수직형 메모리 장치에서 프로그램 및 삭제 동작의 기본 단위가 될 수 있다.
상기 각 메모리 셀 블록들은 내부에 채널 블록을 포함할 수 있다. 상기 각 채널 블록들은 상기 제3 방향으로 배치된 복수의 채널 그룹들을 포함할 수 있으며, 이들은 상기 제2 방향으로 연장되는 제2 공통 소스 라인(CSL)(542)에 의해 서로 구분될 수 있다.
상기 각 채널 그룹들은 상기 제2 방향으로 배치된 복수의 채널들(410)을 각각 포함하는 복수의 채널 열들을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 각 채널 그룹들은 상기 제3 방향을 따라 서로 이격된 제1 및 제2 채널 열들(410a, 410b)을 포함할 수 있다. 이때, 각 제1 및 제2 채널 열들(410a, 410b)에 포함된 채널들(410)은 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있으며, 이에 따라 이들은 상기 제2 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 채널들(410)이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널들(410)이 배열될 수 있다.
한편, 상기 각 채널 그룹들 내에서 상기 제1 및 제2 채널 열들(410a, 410b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 각 채널 그룹들은 상기 제3 방향을 따라 제1 및 제2 채널 열들(410a, 410b)이 교대로 2번씩 배열되어 총 4개의 채널 열들을 포함할 수 있다.
이하에서는, 상기 각 채널 그룹들 내에 배열된 4개의 채널 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(410a, 410b, 410c, 410d)로 지칭하기로 한다. 즉, 도 1 및 도 2에는 상기 제3 방향을 따라 서로 이격된 2개의 채널 그룹들을 포함하는 하나의 채널 블록이 도시되어 있으며, 상기 각 채널 그룹들은 상기 제3 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 열들(410a, 410b, 410c, 410d)을 포함하고 있다.
다만, 상기 각 채널 그룹들이 포함하는 상기 채널 열들의 개수는 위에 한정되지 않을 수 있으며, 또한 상기 각 채널 블록들이 포함하는 상기 채널 그룹들의 개수도 위에 한정되지 않을 수 있다.
상기 각 메모리 셀 블록들은 베이스 층(240) 상에 상기 제1 방향을 따라 서로 이격되도록 형성된 복수의 게이트 전극들, 상기 게이트 전극들 사이에 형성된 제2 절연 패턴들(315), 상기 게이트 전극들 및 제2 절연 패턴들(315)을 관통하는 제2 구조물들, 제2 공통 소스 라인(542), 및 제6 내지 제8 콘택 플러그들(544, 546, 548)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 각 복수 개의 게이트 전극들은 제1 공통 소스 라인(CSL)(530)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 또한, 상기 각 복수 개의 게이트 전극들은 제2 공통 소스 라인(CSL)(542)에 의해 상기 제2 방향으로의 가운데 부분이 상기 제3 방향으로 서로 이격될 수 있다.
상기 각 게이트 전극들은 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있으며, 특히 제2 영역(II) 상에 형성된 부분은 패드(pad)로 지칭될 수도 있다. 즉, 상기 각 게이트 전극들은 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있으며, 제2 영역(II)에 형성된 상기 각 게이트 전극들의 말단 부분들은 상부로 갈수록 점차 작은 면적을 가질 수 있다. 따라서 상기 게이트 전극들은 전체적으로 계단 형상을 가질 수 있다.
상기 계단 구조물의 측벽은 베이스 층(240) 상에 형성된 제3 층간 절연 패턴(330)에 의해 커버될 수 있으며, 최상층의 제2 절연 패턴(315) 및 제3 층간 절연 패턴(330) 상에는 제4 층간 절연막(340)이 형성될 수 있다. 제3 층간 절연 패턴(330) 및 제4 층간 절연막(340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 전극들은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(503, 505, 507)을 포함할 수 있다. 이때, 제1 게이트 전극(503)은 그라운드 선택 라인(Ground Selection Line: GSL) 역할을 수행할 수 있고, 제2 게이트 전극(505)은 워드 라인(word line) 역할을 수행할 수 있으며, 제3 게이트 전극(507)은 스트링 선택 라인(String Selection Line: SSL) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(503, 505, 507)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(503, 505) 사이 및/또는 제2 및 제3 게이트 전극들(505, 507) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(503)은 최하층에 형성되고, 제3 게이트 전극(507)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(505)은 제1 게이트 전극(503) 및 제3 게이트 전극(507) 사이에서 짝수 개의 층들에 형성될 수 있다. 이에 따라, 제1 게이트 전극(503)은 상기 제2 구조물의 하부에 형성된 반도체 패턴(360)에 인접하여 형성될 수 있고, 각 제2 및 제3 게이트 전극들(505, 507)은 상기 제2 구조물의 가운데 부분에 형성된 채널(410)에 인접하여 형성될 수 있다.
제1 게이트 전극(503)은 제1 게이트 도전 패턴(493) 및 이의 상하면 및 측벽 일부를 커버하는 제1 게이트 배리어 패턴(483)을 포함할 수 있고, 제2 게이트 전극(505)은 제2 게이트 도전 패턴(495) 및 이의 상하면 및 측벽 일부를 커버하는 제2 게이트 배리어 패턴(485)을 포함할 수 있으며, 제3 게이트 전극(507)은 제3 게이트 도전 패턴(497) 및 이의 상하면 및 측벽 일부를 커버하는 제3 게이트 배리어 패턴(487)을 포함할 수 있다.
제1 내지 제3 게이트 도전 패턴들(493, 495, 497)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 제1 내지 제3 게이트 배리어 패턴들(483, 485, 487)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 이와는 달리, 제1 내지 제3 게이트 배리어 패턴들(483, 485, 487)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
한편, 각 제1 내지 제3 게이트 전극들(503, 505, 507)의 상면, 저면 및 채널(410)에 인접하는 측면은 제2 블로킹 막(470)에 의해 커버될 수 있다. 또한, 제2 블로킹 막(470)은 제2 절연 패턴(315) 및 제4 및 제5 층간 절연막들(340, 435)의 일부 측면 상에도 형성될 수 있다.
제2 블로킹 막(470)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
제2 절연 패턴들(315)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함할 수 있다. 상기 제1 방향을 따라 베이스 층(240) 상에 교대로 반복적으로 적층된 제2 절연 패턴(315) 및 상기 게이트 전극들은 제2 영역(II)에서 한 쌍을 이루어 상기 계단 구조물의 각 계단들을 형성할 수 있다.
상기 각 제2 구조물들은 베이스 층(240) 상에 형성된 반도체 패턴(360), 전하 저장 구조물(400), 채널(410) 및 충전 패턴(420)을 포함하는 제1 구조물과, 상기 제1 구조물 상에 형성된 제2 캐핑 패턴(430)을 포함할 수 있다.
반도체 패턴(360)은 베이스 층(240)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 예시적인 실시예들에 있어서, 반도체 패턴(360)은 필라(pillar) 형상을 가질 수 있으며, 그 상면이 제2 절연 패턴들(315) 중에서 베이스 층(240) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 제2 절연 패턴(315)의 상면과 저면 사이에 위치할 수 있다. 반도체 패턴(360)은 상부의 채널(410)과 유사하게 채널 역할을 수행할 수 있으며, 이에 따라 하부 채널로 지칭될 수도 있다.
채널(410)은 반도체 패턴(360)의 중앙부 상면에 상기 제1 방향으로 연장될 수 있으며 컵 형상을 가질 수 있다. 전하 저장 구조물(400)은 반도체 패턴(360)의 가장자리 상면에 채널(410)의 외측벽을 커버하도록 상기 제1 방향으로 연장될 수 있으며, 저면 중앙부가 뚫린 컵 형상을 가질 수 있다. 충전 패턴(420)은 컵 형상의 채널(410)이 형성하는 내부 공간을 채우도록 필라(pillar) 형상을 가질 수 있다.
전하 저장 구조물(400)은 순차적으로 적층된 제1 블로킹 패턴(370),전하 저장 패턴(380) 및 터널 절연 패턴(390)을 포함할 수 있다.
채널(410)은 불순물이 도핑되거나 또는 도핑되지 않은 단결정 실리콘을 포함할 수 있다. 제1 블로킹 패턴(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장 패턴(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 터널 절연 패턴(390)막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 충전 패턴(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제2 캐핑 패턴(430)은 불순물이 도핑되거나 또는 도핑되지 않은 단결정 실리콘을 포함할 수 있다. 제2 캐핑 패턴(430)은 최상층의 제2 절연 패턴(315) 상부 및 제4 층간 절연막(340)을 관통할 수 있다.
제1 공통 소스 라인(530)은 베이스 층(240) 상부에 형성된 제5 불순물 영역(245) 상면에 접촉할 수 있고, 제2 공통 소스 라인(542)은 제5 불순물 영역(245) 상면 및 제5 콘택 플러그(260) 상면에 접촉할 수 있으며, 제6 내지 제8 콘택 플러그들(544, 546, 548)은 제5 콘택 플러그(260) 상면에 접촉할 수 있다. 이때, 제2 공통 소스 라인(542) 및 제6 내지 제8 콘택 플러그들(544, 546, 548)은 제5 콘택 플러그(260)를 둘러싸는 제1 절연 패턴(250) 상면에도 접촉할 수 있다.
제1 및 제2 공통 소스 라인들(530, 542), 및 제6 내지 제8 콘택 플러그들(544, 546, 548)은 서로 동일한 물질, 예를 들어 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 상기 제1 방향으로 동일한 길이를 가질 수 있다. 이에 따라, 이들의 저면 및 상면은 각각 서로 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 공통 소스 라인(530)은 상기 메모리 셀 블록들 사이에서 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 이에 따라 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 인접하는 2개의 제1 공통 소스 라인들(530) 사이에는 각각이 4개의 채널 열들을 포함하는 2개의 채널 그룹들이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 공통 소스 라인(542) 및 제6 내지 제8 콘택 플러그들(544, 546, 548)은 상기 각 메모리 셀 블록들 내에 포함된 상기 제3 방향으로 서로 인접하는 상기 채널 그룹들 사이에서 상기 제2 방향을 따라 서로 이격되도록 배치될 수 있다. 즉, 제2 공통 소스 라인(542) 및 제6 내지 제8 콘택 플러그들(544, 546, 548)은 상기 각 메모리 셀 블록들의 상기 제3 방향으로의 가운데 부분에 상기 제2 방향을 따라 배치될 수 있다.
예시적인 실시예들에 있어서, 제2 공통 소스 라인(542) 및 제6 및 제7 콘택 플러그들(544, 546)은 기판(100)의 제1 영역(I) 상에 형성될 수 있으며, 제8 콘택 플러그(548)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 이때, 제2 공통 소스 라인(542)은 제1 영역(I)의 상기 제2 방향으로의 가운데 부분에서 상기 제2 방향으로 연장되도록 형성될 수 있고, 제7 콘택 플러그(546)는 제1 영역(I)의 상기 제2 방향으로의 가장자리 부분 즉, 제2 영역(II)에 인접한 제1 영역(I)의 가장자리 부분에 형성될 수 있으며, 제6 콘택 플러그(544)는 제2 공통 소스 라인(542) 및 제7 콘택 플러그(546) 사이에 형성될 수 있다. 제8 콘택 플러그(548)는 제2 영역(II)에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
제2 공통 소스 라인(542) 및 제6 및 제7 콘택 플러그들(544, 546)은 상기 게이트 전극들, 제2 절연 패턴들(315), 제4 층간 절연막(340), 및 제4 층간 절연막(340) 상에 형성된 제5 층간 절연막(435)을 관통할 수 있으며, 제8 콘택 플러그(548)는 상기 게이트 전극들, 제2 절연 패턴들(315), 제3 층간 절연 패턴(330), 제4 및 제5 층간 절연막들(340, 435)을 관통할 수 있다.
제5 층간 절연막(435)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 제1 공통 소스 라인(530)의 측벽은 제2 스페이서(520)에 의해 커버될 수 있으며, 제2 공통 소스 라인(542) 및 제6 내지 제8 콘택 플러그들(544, 546, 548)은 제3 스페이서(530)에 의해 커버될 수 있다. 제2 및 제3 스페이서들(520, 530)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제5 층간 절연막(435), 제1 및 제2 공통 소스 라인들(CSL)(530, 542), 제6 내지 제8 콘택 플러그들(544, 546, 548), 제2 및 제3 스페이서들(510, 520) 및 제2 블로킹 막(470) 상에는 제6 층간 절연막(550)이 형성될 수 있다. 한편, 제9 콘택 플러그(560)는 제5 및 제6 층간 절연막들(435, 550)을 관통하여 제2 캐핑 패턴(430) 상면에 접촉할 수 있고, 제10 및 제11 콘택 플러그들(561, 562)은 제6 층간 절연막(550)을 관통하여 제1 및 제2 공통 소스 라인들(CSL)(530, 542) 상면에 각각 접촉할 수 있으며, 제12 내지 제14 콘택 플러그들(564, 566, 568)은 제6 내지 제8 콘택 플러그들(544, 546, 548) 상면에 각각 접촉할 수 있다.
제6 층간 절연막(550)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 하부의 제5 층간 절연막(435)에 병합될 수도 있다. 제9 내지 제14 콘택 플러그들(560, 561, 562, 564, 566, 568)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
또한, 제15 및 제16 콘택 플러그들(570, 575)은 제3 내지 제6 층간 절연막들(330, 340, 435, 550), 제2 절연 패턴(315), 제2 블로킹 막(470), 및 게이트 배리어 패턴들(483, 485, 487)을 관통하여 게이트 도전 패턴들(493, 495, 497)의 상면에 접촉할 수 있다.
이때, 제15 콘택 플러그(570)는 상기 계단 형상의 패드들이 형성된 제2 영역(II)에 상기 제2 방향으로 인접한 제1 영역(I)의 가장자리 부분 상에 형성될 수 있으며, 제16 콘택 플러그(575)는 제2 영역(II)에서 상기 계단 형상의 각 패드들 상에 형성될 수 있다. 즉, 제16 콘택 플러그(575)는 상층 패드들에 의해 커버되지 않는 각 패드들 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제16 콘택 플러그들(575)은 상기 제2 방향을 따라 일정한 간격으로 형성될 수 있다. 일 실시예에 있어서, 제16 콘택 플러그들(575)은 상부에서 보았을 때, 상기 각 메모리 셀 블록 내에서 일 직선 상에 배열되도록 형성될 수 있다. 다른 실시예에 있어서, 제16 콘택 플러그들(575)은 상부에서 보았을 때, 상기 각 메모리 셀 블록 내에서 상기 제2 방향을 따라 지그재그 형상으로 형성될 수도 있다.
제15 및 제16 콘택 플러그들(570, 575)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
제6 층간 절연막(550), 및 제9 내지 제16 콘택 플러그들(560, 561, 562, 564, 566, 568, 570, 575) 상에는 제7 층간 절연막(580)이 형성될 수 있으며, 비트 라인(600), 제1 및 제2 더미 비트 라인들(602, 603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609)은 각각 이를 관통할 수 있다.
비트 라인(600), 제1 및 제2 더미 비트 라인들(602, 603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609)은 예를 들어, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
비트 라인(600)은 하부의 제9 콘택 플러그(560) 상면에 접촉할 수 있고, 제2 더미 비트 라인(603)은 하부의 제11 콘택 플러그(562) 상면에 접촉할 수 있으며, 신호 라인(604)은 하부의 제12 콘택 플러그(564) 상면에 접촉할 수 있고, 제9 내지 제11 배선들(606, 608, 609)은 각각 하부의 제10, 13 및 14 콘택 플러그(561, 566, 568) 상면에 접촉할 수 있다. 또한, 제9 배선(606)은 하부의 제15 콘택 플러그(570) 상면에 접촉할 수 있으며, 각 제10 및 제11 배선들(608, 609)은 하부의 제16 콘택 플러그(575) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(600) 및 제1 더미 비트 라인(602)은 상기 제3 방향으로 연장될 수 있으며, 각각 상기 제2 방향으로 복수 개로 형성될 수 있다. 각 제2 더미 비트 라인(603) 및 신호 라인(604)은 상기 제3 방향으로 각각 연장되는 복수의 연장부들, 및 이들을 서로 연결하는 연결부를 포함할 수 있다. 이때, 제2 더미 비트 라인(603)의 상기 연결부는 하부의 제11 콘택 플러그(562) 상면에 접촉할 수 있으며, 신호 라인(604)의 상기 연결부는 하부의 제12 콘택 플러그(564) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제9 배선(606)은 상기 제2 방향으로 연장되는 제1 연장부, 및 이에 연결되며 상기 제3 방향으로 연장되는 제2 연장부를 포함할 수 있다. 제10 배선(608)은 각각 상기 제2 방향으로 연장되는 제1 및 제3 연장부들, 및 이들을 서로 연결하며 상기 제3 방향으로 연장되는 제2 연장부를 포함할 수 있다. 제11 배선(609)은 상기 제3 방향으로 연장되거나, 혹은 각각 상기 제2 방향으로 연장되는 제1 및 제3 연장부들, 및 이들을 서로 연결하며 상기 제3 방향으로 연장되는 제2 연장부를 포함할 수 있다.
한편, 제2 더미 비트 라인(603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609)은 상층의 다른 배선들에 더 연결될 수도 있다.
상기 수직형 메모리 장치에서, 상기 하부 회로 패턴은 제5 콘택 플러그(260)에 의해 상부의 비트 라인(600), 제1 및 제2 더미 비트 라인들(602, 603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609) 등과 전기적으로 연결될 수 있다.
예를 들어, 상기 제1 트랜지스터는 제5 콘택 플러그(260), 제2 공통 소스 라인(542) 및 제11 콘택 플러그(562)를 통해 제2 더미 비트 라인(603)에 전기적으로 연결될 수 있으며, 제2 더미 비트 라인(603)은 상부의 파워 라인에 전기적으로 연결될 수 있다.
혹은, 상기 제1 트랜지스터는 제5 콘택 플러그(260), 제6 콘택 플러그(544) 및 제12 콘택 플러그(564)를 통해 신호 라인(604)에 전기적으로 연결될 수 있다.
혹은, 상기 제1 트랜지스터는 제5 콘택 플러그(260), 제7 콘택 플러그(546) 및 제13 콘택 플러그(566)를 통해 제10 배선(608)에 전기적으로 연결될 수 있다. 혹은, 상기 제1 트랜지스터는 제5 콘택 플러그(260), 제8 콘택 플러그(548) 및 제14 콘택 플러그(568)를 통해 제11 배선(609)에 전기적으로 연결될 수 있다. 이때, 각 제10 및 제11 배선들(608, 609)은 제16 콘택 플러그(575)를 통해 각 게이트 전극들에 전기적으로 연결될 수 있다.
제5 콘택 플러그(260)는 제2 공통 소스 라인(542) 및 제6 내지 제8 콘택 플러그들(544, 546, 548) 하부에 형성되어 상기 제1 방향으로 이들에 오버랩되므로, 제5 콘택 플러그(260)를 형성하기 위한 별도의 면적이 필요하지 않아 상기 수직형 메모리 장치는 작은 사이즈를 가질 수 있다.
도 8 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 8, 13, 16, 19, 24 및 26은 평면도들이고, 도 9-12, 14-15, 17-18, 20-23, 25 및 27-29는 단면도들이다.
이때, 도 9-12, 17-18, 20-22, 25 및 27은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 14-15, 23 및 28은 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이며, 도 29는 대응하는 평면도의 C-C'선을 절단한 단면도이다.
도 8 및 도 9를 참조하면, 기판(100) 상에 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 층간 절연막들(150, 230)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 제1 영역(I)은 메모리 셀 어레이가 형성되는 셀 어레이 영역일 수 있고, 제2 영역(I)은 게이트 전극 패드들이 형성되는 패드 영역일 수 있다. 한편, 상기 셀 어레이 영역 및 상기 패드 영역을 모두 포함하여 메모리 셀 영역으로 지칭될 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(105)으로 분리될 수 있다. 소자 분리 패턴(110)은 에스티아이(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 회로 패턴이 형성되는 회로 패턴 영역과 상기 메모리 셀 영역이 수직으로 적층될 수 있다.
상기 회로 패턴은 트랜지스터, 콘택 플러그, 배선, 비아 등을 포함할 수 있다. 도 9에서는 예시적으로 제1 트랜지스터, 제1 및 제2 콘택 플러그들(162, 164), 제1 및 제2 배선들(172, 174), 제1 및 제2 비아들(180, 200), 및 제3 및 제4 배선들(190, 210)이 도시되어 있으며, 이후 설명되는 도 14에서는 예시적으로 제2 트랜지스터, 제3 및 제4 콘택 플러그들(166, 168), 제5 및 제6 배선들(176, 178), 제3 및 제4 비아들(185, 205), 및 제7 및 제8 배선들(195, 215)이 도시되어 있다. 하지만, 본 발명의 개념은 이에 한정되지는 않으며, 상기 트랜지스터들, 상기 콘택 플러그들, 상기 배선들 및 상기 비아들은 각각 이보다 많거나 적은 수로 형성될 수도 있다.
상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 하부 게이트 구조물(140), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제1 및 제2 불순물 영역들(102, 104)을 포함할 수 있다.
제1 하부 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(120) 및 제1 하부 게이트 전극(130)을 포함하도록 형성될 수 있다. 제1 하부 게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 제1 하부 게이트 전극(130)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함하도록 형성될 수 있다. 제1 및 제2 불순물 영역들(102, 104)에는 n형 혹은 p형 불순물이 도핑될 수 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성되어 상기 제1 트랜지스터를 커버할 수 있으며, 제1 및 제2 콘택 플러그들(162, 164)은 제1 층간 절연막(150)을 관통하여 제1 및 제2 불순물 영역들(102, 104)에 각각 접촉하도록 형성될 수 있다.
제1 층간 절연막(150)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 각 제1 및 제2 콘택 플러그들(162, 164)은 금속, 금속 질화물 혹은 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 각 제1 및 제2 콘택 플러그들(162, 164)은 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
제1 및 제2 배선들(172, 174)은 제1 층간 절연막(150) 상에 형성되어 제1 및 제2 콘택 플러그들(162, 164) 상면에 각각 접촉하도록 형성될 수 있다. 제2 배선(174) 상에는 제1 비아(180), 제3 배선(190), 제2 비아(200) 및 제4 배선(210)이 순차적으로 적층될 수 있다. 이때, 각 제1 내지 제4 배선들(172, 174, 190, 210) 및 각 제1 및 제2 비아들(180, 200)은 금속, 금속 질화물 혹은 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 각 제1 내지 제4 배선들(172, 174, 190, 210) 및 각 제1 및 제2 비아들(180, 200)은 금속 패턴(도시되지 않음) 및 이의 저면 및 측벽을 커버하는 배리어 패턴(도시되지 않음)을 포함하도록 형성될 수 있다.
도 9에는 예시적으로, 제1 층간 절연막(150) 상에 세 개의 층들에 배선들(172, 174, 190, 210)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 이보다 많거나 혹은 적은 개수의 층들에 배선들이 형성될 수도 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제4 배선들(172, 174, 190, 210) 및 각 제1 및 제2 비아들(180, 200)은 다마신(damascene) 공정에 의해 형성될 수 있다. 이와는 달리, 각 제1 내지 제4 배선들(172, 174, 190, 210) 및 각 제1 및 제2 비아들(180, 200)은 양각 패턴 방법으로 형성될 수도 있다.
제2 층간 절연막(230)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제4 배선들(172, 174, 190, 210) 및 제1 및 제2 비아들(180, 200)을 커버할 수 있다. 제2 층간 절연막(230)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 하부의 제1 층간 절연막(150)에 병합될 수도 있다.
예시적인 실시예들에 있어서, 제4 배선(210) 상면에는 제1 캐핑 패턴(220)이 형성될 수 있다. 제1 캐핑 패턴(220)은, 예를 들어, 인, 비소 등과 같은 n형 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 제1 캐핑 패턴(220)은, 하부의 제4 배선(210)이 금속을 포함하는 경우, 제4 배선(210)으로부터 상기 금속이 주변으로 확산되는 것을 방지할 수 있다.
한편, 도 14를 함께 참조하면, 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 하부 게이트 구조물(145), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제3 및 제4 불순물 영역들(106, 108)을 포함할 수 있다. 이때, 제2 하부 게이트 구조물(145)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(125) 및 제2 하부 게이트 전극(135)을 포함하도록 형성될 수 있다. 제2 하부 게이트 절연 패턴(125) 및 제2 하부 게이트 전극(135)은 각각 제1 하부 게이트 절연 패턴(120) 및 제1 하부 게이트 전극(130)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다. 또한, 제3 및 제4 불순물 영역들(106, 108)에는 n형 혹은 p형 불순물이 도핑될 수 있다.
제3 및 제4 콘택 플러그들(166, 168)은 제1 층간 절연막(150)을 관통하여 제3 및 제4 불순물 영역들(106, 108)에 각각 접촉하도록 형성될 수 있다. 제3 및 제4 콘택 플러그들(166, 168)은 각각 제1 및 제2 콘택 플러그들(162, 164)과 동일한 물질을 포함하도록 형성될 수 있다.
제5 및 제6 배선들(176, 178)은 제1 층간 절연막(150) 상에 형성되어 제3 및 제4 콘택 플러그들(166, 168) 상면에 각각 접촉하도록 형성될 수 있다. 제6 배선(178) 상에는 제3 비아(185), 제7 배선(195), 제4 비아(205) 및 제8 배선(215)이 순차적으로 적층될 수 있다. 이때, 제5 내지 제8 배선들(176, 178, 195, 215) 및 제3 및 제4 비아들(185, 205)은 각각 제1 내지 제4 배선들(172, 174, 190, 210) 및 제1 및 제2 비아들(180, 200)과 실질적으로 동일한 물질을 포함할 수 있다.
제4 배선(210)과는 달리, 제8 배선(215) 상면에는 제1 캐핑 패턴(220)이 형성되지 않을 수도 있다.
도 10을 참조하면, 제2 층간 절연막(230) 상에 베이스 층(240)을 형성하고, 베이스 층(240)을 관통하는 제1 절연 패턴(250)을 형성할 수 있다.
베이스 층(240)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 베이스 층(240)은 예를 들어, 폴리실리콘 층을 포함하거나, 혹은 폴리실리콘 층 및 금속층이 적층된 다층 구조를 갖도록 형성될 수 있다.
제1 절연 패턴(250)은 베이스 층(240)을 부분적으로 제거하여 하부의 제2 층간 절연막(230)의 상면을 노출시키는 제1 개구(도시되지 않음)를 형성한 후, 상기 제1 개구를 채우는 제1 절연막을 상기 노출된 제2 층간 절연막(230) 상면 및 베이스 층(240) 상에 형성하고, 베이스 층(240) 상면이 노출될 때까지 상기 제1 절연막을 평탄화함으로써 형성될 수 있다.
상기 제1 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패턴(250)은 하부의 제1 캐핑 패턴(220) 상면에 상기 제1 방향을 따라 적어도 부분적으로 오버랩되도록 형성될 수 있다. 도 10에서는 하나의 제1 절연 패턴(250) 만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 상면에 제1 캐핑 패턴(220)이 형성된 각 배선들 상부에 형성될 수 있다.
힌편, 제1 절연 패턴(250)은 상부에서 보았을 때, 사각형, 원형, 타원형 등의 형상으로 형성될 수 있다.
도 11을 참조하면, 제1 절연 패턴(250) 및 제2 층간 절연막(230) 상부를 관통하여 제1 캐핑 패턴(220) 상면에 접촉하는 제5 콘택 플러그(260)를 형성할 수 있다.
제5 콘택 플러그(260)는 제1 절연 패턴(250) 및 제2 층간 절연막(230) 상부를 부분적으로 제거하여 제1 캐핑 패턴(220) 상면을 노출시키는 제2 개구(도시되지 않음)를 형성한 후, 상기 제2 개구를 채우는 제1 도전막을 상기 노출된 제1 캐핑 패턴(220) 상면 및 베이스 층(240) 상면에 형성하고, 베이스 층(240) 상면이 노출될 때까지 상기 제1 도전막을 평탄화함으로써 형성할 수 있다.
상기 제1 도전막은 예를 들어, 인, 비소 등과 같은 n형 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
힌편, 제5 콘택 플러그(260)은 상부에서 보았을 때, 원형, 타원형, 사각형 등의 형상으로 형성될 수 있다.
도 12를 참조하면, 베이스 층(240), 제1 절연 패턴(250) 및 제5 콘택 플러그(260) 상에 제2 절연막(310) 및 희생막(320)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 제2 절연막들(310) 및 복수의 희생막들(320)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 도 12에는 예시적으로, 8개 층의 제2 절연막들(310) 및 7개 층의 희생막들(320)이 교대로 형성된 것이 도시되어 있으나, 제2 절연막(310) 및 희생막(320)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
제2 절연막(310) 및 희생막(320)은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다.
제2 절연막(310)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다. 희생막(320)은 제2 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
도 13 및 도 14를 참조하면, 최상층에 형성된 제2 절연막(310)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 제2 절연막(310) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 제2 절연막(310) 및 그 하부의 최상층 희생막(320)을 식각한다. 이에 따라, 최상층 희생막(320) 하부에 형성된 제2 절연막(310)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시킨 후, 이를 식각 마스크로 사용하여 최상층 제2 절연막(310), 최상층 희생막(320), 상기 노출된 제2 절연막(310), 및 그 하부의 희생막(320)을 다시 식각하는 트리밍(trimming) 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 순차적으로 적층된 희생 패턴(325) 및 제2 절연 패턴(315)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 구조물이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 계단 구조물에 포함된 계단들은 하층에서 상층으로 갈수록 일정한 비율로 감소하는 면적을 가질 수 있다.
도 15를 참조하면, 상기 계단 구조물을 커버하는 제3 층간 절연막을 베이스 층(240) 상에 형성하고, 최상층의 제2 절연 패턴(315)의 상면이 노출될 때까지 상기 제3 층간 절연막을 평탄화함으로써, 상기 계단 구조물의 측벽을 커버하는 제3 층간 절연 패턴(330)을 형성할 수 있다.
상기 제3 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제3 층간 절연 패턴(330)은 제2 절연 패턴(315)과 병합될 수도 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 상기 계단 구조물의 상면 및 제3 층간 절연 패턴(330)의 상면에 제4 층간 절연막(340)을 형성할 수 있다.
제4 층간 절연막(340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제3 층간 절연 패턴(330) 및/또는 최상층의 제2 절연 패턴(315)에 병합될 수도 있다.
도 16 및 도 17을 참조하면, 제4 층간 절연막(340) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제4 층간 절연막(340), 제2 절연 패턴들(315) 및 희생 패턴들(325)을 식각함으로써, 이들을 관통하여 베이스 층(240) 상면을 노출시키는 채널 홀(hole)(350)을 형성할 수 있다.
채널 홀(350)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널 홀들을 포함하는 제1 채널 홀 열(hole column)(350a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널 홀들을 포함하면서 상기 제3 방향으로 제1 채널 홀 열(350a)과 일정한 간격으로 이격된 제2 채널 홀 열(350b)을 포함할 수 있다. 이때, 상기 제1 채널 홀들은 상기 제2 채널 홀들로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 채널 홀들은 전체적으로 상기 제2 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 상기 제1 및 제2 채널 홀들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널 홀들(350)이 배열될 수 있다.
한편, 상기 제1 및 제2 채널 홀 열들(350a, 350b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 제1 및 제2 채널 홀 열들(350a, 350b)이 교대로 2번씩 배열되어 총 4개의 채널 홀 열들을 포함하는 하나의 채널 홀 그룹(channel hole group)을 형성할 수 있으며, 상기 제3 방향을 따라 서로 이격되는 2개의 상기 채널 홀 그룹들은 하나의 채널 홀 블록(channel hole block)을 형성할 수 있다.
이하에서는, 상기 각 채널 홀 그룹들 내에 배열된 4개의 채널 홀 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 홀 열들(350a, 350b, 350c, 350d)로 지칭하기로 한다. 즉, 도 16에는 상기 제3 방향을 따라 서로 이격된 2개의 채널 홀 그룹들을 포함하는 하나의 채널 홀 블록이 도시되어 있으며, 상기 각 채널 홀 그룹들은 상기 제3 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 홀 열들(350a, 350b, 350c, 350d)을 포함하고 있다.
다만, 상기 각 채널 홀 그룹들이 포함하는 상기 채널 홀 열들의 개수는 위에 한정되지 않을 수 있으며, 또한 상기 각 채널 홀 블록들이 포함하는 상기 채널 홀 그룹들의 개수도 위에 한정되지 않을 수 있다.
한편, 채널 홀(350)은 상면에서 보았을 때, 원형으로 형성될 수 있으나 반드시 이에 한정되지는 않으며, 예를 들어, 타원 형상, 직사각 형상 등으로 형성될 수도 있다.
도 18a 및 도 18b를 참조하면, 먼저 상기 제1 마스크를 제거한 후, 채널 홀(350)을 부분적으로 채우는 반도체 패턴(360)을 형성할 수 있다.
구체적으로, 채널 홀(350)에 의해 노출된 베이스 층(240) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀(350)을 부분적으로 채우는 반도체 패턴(360)을 형성할 수 있다. 이에 따라, 반도체 패턴(360)은 베이스 층(240)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다.
이와는 달리, 채널 홀(350)을 채우는 비정질 실리콘 막을 형성한 후, 상기 비정질 실리콘 막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(360)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(360)은 그 상면이 제2 절연 패턴들(315) 중에서 베이스 층(240) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 제2 절연 패턴(315)의 상면과 저면 사이에 위치하도록 형성될 수 있다.
반도체 패턴(360)은 후속하여 형성되는 채널(410)과 유사하게 채널 역할을 수행할 수 있으며, 이에 따라 하부 채널로 지칭될 수도 있다.
이후, 채널 홀들(350)의 측벽, 반도체 패턴(360)의 상면, 및 제4 층간 절연막(340)의 상면에 제1 블로킹막, 전하 저장막, 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 채널 홀들(350)의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹막을 식각함으로써, 반도체 패턴(360) 및 채널 홀들(350)의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연 패턴(390), 전하 저장 패턴(380) 및 제1 블로킹 패턴(370)을 각각 형성할 수 있다. 이때, 반도체 패턴(360)의 상부도 부분적으로 함께 제거될 수 있다. 한편, 터널 절연 패턴(390), 전하 저장 패턴(380) 및 제1 블로킹 패턴(370)은 전하 저장 구조물(400)을 형성할 수 있다.
상기 제1 블로킹막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있으며, 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 상기 제1 스페이서 막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 반도체 패턴(360), 터널 절연 패턴(390), 및 제4 층간 절연막(340) 상에 채널막을 형성하고, 채널 홀들(350)의 나머지 부분을 충분히 채우는 충전막을 상기 채널막 상에 형성한다.
상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 상기 채널막이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다. 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 제4 층간 절연막(340)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(350)의 나머지 부분을 채우는 충전 패턴(420)을 형성할 수 있으며, 상기 채널막은 채널(410)로 변환될 수 있다.
이에 따라, 각 채널 홀들(350) 내 반도체 패턴(360) 상에는 전하 저장 구조물(400), 채널(410) 및 충전 패턴(420)이 순차적으로 적층될 수 있다. 이때, 전하 저장 구조물(400)은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(410)은 컵 형상으로 형성될 수 있으며, 충전 패턴(420)은 필라(pillar) 형상으로 형성될 수 있다.
채널(410)이 형성되는 채널 홀들(350)이 제1 내지 제4 채널 홀 열들(350a, 350b, 350c, 350d)을 포함하는 상기 채널 홀 그룹을 정의할 수 있으며, 또한 이들이 상기 채널 홀 블록 및 상기 채널 홀 어레이를 각각 정의함에 따라, 채널(410) 역시 이에 대응하여 채널 그룹, 채널 블록 및 채널 어레이를 정의할 수 있다. 이때, 상기 채널 블록은 상기 수직형 메모리 장치에서 프로그램 및 삭제 동작의 기본 단위가 될 수 있다.
이후, 충전 패턴(420), 채널(410), 및 전하 저장 구조물(400)로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 제2 캐핑 패턴(430)을 형성할 수 있다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 제2 캐핑막을 상기 제1 구조물 및 제4 층간 절연막(340) 상에 형성하고, 제4 층간 절연막(340)의 상면이 노출될 때까지 상기 제2 캐핑막의 상부를 평탄화하여 제2 캐핑 패턴(430)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 캐핑막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 상기 제2 캐핑막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수도 있다.
한편, 각 채널 홀들(350) 내부에 형성되는 상기 제1 구조물, 반도체 패턴(360) 및 캐핑 패턴(430)은 제2 구조물을 정의할 수 있다.
도 19a, 19b 및 20을 참조하면, 제4 층간 절연막(340) 및 제2 캐핑 패턴(430) 상에 제5 층간 절연막(435)을 형성한다. 제5 층간 절연막(435) 상에 제2 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제4 및 제5 층간 절연막들(340, 435), 제2 절연 패턴들(315) 및 희생 패턴들(325)을 관통하는 제3 내지 제7 개구들(440, 452, 454, 456, 458)을 형성하여 베이스 층(240) 상면을 노출시킨다. 제5 층간 절연막(435)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 개구(440)는 상기 채널 블록들 사이에서 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 이에 따라 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 인접하는 2개의 제3 개구들(440) 사이에는 각각이 4개의 채널 열들을 포함하는 2개의 채널 그룹들을 포함하는 하나의 채널 블록이 형성될 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 각 채널 블록들이 포함하는 상기 채널 그룹들의 개수, 혹은 상기 각 채널 그룹들이 포함하는 상기 채널 열들의 개수에 따라서, 인접하는 2개의 제3 개구들(440) 사이에 형성되는 상기 채널 열들의 개수도 달라질 수 있다.
예시적인 실시예들에 있어서, 제4 내지 제7 개구들(452, 454, 456, 458)은 상기 각 채널 블록들 내에 포함된 인접하는 상기 채널 그룹들 사이에서 상기 제2 방향으로 서로 이격되도록 형성될 수 있다. 즉, 제4 내지 제7 개구들(452, 454, 456, 458)은 상기 각 채널 블록들의 상기 제3 방향으로의 가운데 부분에 상기 제2 방향을 따라 배치될 수 있다.
예시적인 실시예들에 있어서, 각 제4 내지 제7 개구들(452, 454, 456, 458)은 베이스 층(240) 상면뿐만 아니라, 제5 콘택 플러그(260) 및 이를 둘러싸는 제1 절연 패턴(250) 상면도 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제4 내지 제6 개구들(452, 454, 456)은 기판(100)의 제1 영역(I) 상에 형성될 수 있으며, 제7 개구(458)은 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 이때, 제4 개구(452)는 제1 영역(I)의 상기 제2 방향으로의 가운데 부분에서 상기 제2 방향으로 연장되도록 형성될 수 있고, 제6 개구(456)는 제1 영역(I)의 상기 제2 방향으로의 가장자리 부분 즉, 제2 영역(II)에 인접한 제1 영역(I)의 가장자리 부분에 형성될 수 있으며, 제5 개구(454)는 제4 및 제6 개구들(452, 456) 사이에 형성될 수 있다. 제7 개구(458)는 제2 영역(II)에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 내지 제7 개구들(452, 454, 456, 458) 사이의 간격은 이후 수행되는 희생 패턴들(325)의 제거 공정이 원활하게 수행될 수 있을 정도로 적절한 값을 가질 수 있다.
상기 제2 마스크를 제거한 후, 제3 내지 제7 개구들(440, 452, 454, 456, 458)에 의해 노출된 희생 패턴들(325)을 제거하여, 각 층의 제2 절연 패턴들(315) 사이에 갭(460)을 형성할 수 있으며, 갭(460)에 의해 제1 블로킹 패턴(370)의 외측벽 일부 및 반도체 패턴(360)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제3 내지 제7 개구들(440, 452, 454, 456, 458)에 의해 노출된 희생 패턴들(325)을 제거할 수 있다.
상기 제3 방향으로 서로 인접하는 제3 개구들(440) 사이에 제4 내지 제7 개구들(452, 454, 456, 458)이 형성될 수 있으며, 또한 제4 내지 제7 개구들(452, 454, 456, 458)은 상기 제2 방향으로 적절한 간격으로 서로 이격되므로, 상기 습식 식각 공정에 의해 희생 패턴들(325)이 모두 제거될 수 있다.
도 21을 참조하면, 노출된 제1 블로킹 패턴(370)의 외측벽, 노출된 반도체 패턴(360)의 측벽, 갭(460)의 내벽, 제2 절연 패턴들(315)의 표면, 노출된 베이스 층(240) 상면, 및 제5 층간 절연막(435)의 상면에 제2 블로킹막(470)을 형성하고, 제2 블로킹 막(470) 상에 게이트 배리어막(480)을 형성한 후, 갭(460)의 나머지 부분을 충분히 채우는 게이트 도전막(490)을 게이트 배리어막(480) 상에 형성한다.
제2 블로킹 막(470)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하도록 형성할 수 있다. 게이트 도전막(490)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함하도록 형성될 수 있다. 게이트 배리어막(480)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 게이트 배리어막(480)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
도 22 및 도 23을 참조하면, 게이트 도전막(490) 및 게이트 배리어막(480)을 부분적으로 제거하여, 갭(460) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막(490) 및 게이트 배리어막(480)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 각 복수 개의 게이트 전극들은 제3 개구(440)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 또한, 상기 각 복수 개의 게이트 전극들은 제4 개구(452)에 의해 상기 제2 방향으로의 가운데 부분이 상기 제3 방향으로 서로 이격될 수 있다.
상기 게이트 전극은 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있으며, 특히 제2 영역(II) 상에 형성된 부분은 패드(pad)로 지칭될 수도 있다. 즉, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 적층될 수 있으며, 또한 각 게이트 전극들은 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있다. 이때, 제2 영역(II)에 형성된 게이트 전극들의 말단 부분들은 상부로 갈수록 점차 작은 면적을 가질 수 있으며, 이에 따라 이들은 전체적으로 계단 형상을 가질 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(503, 505, 507)을 포함할 수 있다. 이때, 제1 게이트 전극(503)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극(505)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(507)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(503, 505, 507)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(503, 505) 사이 및/또는 제2 및 제3 게이트 전극들(505, 507) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(503)은 최하층에 형성되고, 제3 게이트 전극(507)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(505)은 제1 게이트 전극(503) 및 제3 게이트 전극(507) 사이에서 짝수 개의 층들에 형성될 수 있다. 이에 따라, 제1 게이트 전극(503)은 반도체 패턴(360)에 인접하여 형성될 수 있고, 각 제2 및 제3 게이트 전극들(505, 507)은 채널(410)에 인접하여 형성될 수 있다.
제1 게이트 전극(503)은 제1 게이트 도전 패턴(493) 및 이의 상하면 및 측벽 일부를 커버하는 제1 게이트 배리어 패턴(483)을 포함할 수 있고, 제2 게이트 전극(505)은 제2 게이트 도전 패턴(495) 및 이의 상하면 및 측벽 일부를 커버하는 제2 게이트 배리어 패턴(485)을 포함할 수 있으며, 제3 게이트 전극(507)은 제3 게이트 도전 패턴(497) 및 이의 상하면 및 측벽 일부를 커버하는 제3 게이트 배리어 패턴(487)을 포함할 수 있다.
한편, 도 22에서는 제2 블로킹 막(470)은 제거되지 않고 상기 제1 방향으로 연장되는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제2 블로킹 막(470) 역시 부분적으로 제거되어, 예를 들어, 각 갭들(460)의 내벽 상에만 형성된 제2 블로킹 패턴을 형성할 수도 있다.
도 24 및 도 25를 참조하면, 제3 및 제4 개구들(440, 452)에 의해 노출된 베이스 층(240) 상부에 불순물을 주입하여 제5 불순물 영역(245)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 제3 내지 제7 개구들(440, 452, 454, 456, 458)에 의해 노출된 베이스 층(240) 상면, 제5 불순물 영역(245) 상면, 제5 콘택 플러그(260) 상면 및 제1 절연 패턴(250) 상면과, 각 제3 내지 제7 개구들(440, 452, 454, 456, 458)의 측벽, 및 제5 층간 절연막(435) 상면에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제3 개구(440)의 측벽 상에 제2 스페이서(510)를 형성하고, 각 제4 내지 제7 개구들(452, 454, 456, 458)의 측벽 상에 제3 스페이서(520)를 형성할 수 있다. 이에 따라 베이스 층(240) 상부에 형성된 제5 불순물 영역(245)의 일부, 및 제5 콘택 플러그(260)의 상면이 노출될 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 노출된 제5 불순물 영역(245) 및 제5 콘택 플러그(260) 상에 각 제3 내지 제7 개구들(440, 452, 454, 456, 458)의 나머지 부분을 채우는 제1 및 제2 공통 소스 라인들(CSL)(530, 542), 및 제6 내지 제8 콘택 플러그들(544, 546, 548)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제3 내지 제7 개구들(440, 452, 454, 456, 458)을 채우는 제2 도전막을 노출된 제5 불순물 영역(245) 및 제5 콘택 플러그(260) 상면과, 제2 및 제3 스페이서들(510, 520) 및 제5 층간 절연막(435) 상에 형성한 후, 제5 층간 절연막(435)의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화함으로써, 제1 및 제2 공통 소스 라인들(CSL)(530, 542), 및 제6 내지 제8 콘택 플러그들(544, 546, 548)을 형성할 수 있다. 이때, 제5 층간 절연막(435) 상면에 형성된 제2 블로킹 막(470) 부분도 함께 제거될 수 있다. 상기 제2 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
제1 및 제2 공통 소스 라인들(CSL)(530, 542)은 각각 제3 및 제4 개구들(440, 452) 내에 형성될 수 있다. 이때, 제1 공통 소스 라인(CSL)(530)은 하부의 제5 불순물 영역(245) 상면에 접촉할 수 있으며, 제2 공통 소스 라인(CSL)(542)은 하부의 제5 불순물 영역(245) 상면 및 제5 콘택 플러그(260) 상면에 접촉할 수 있다.
제6 내지 제8 콘택 플러그들(544, 546, 548)은 각각 제5 내지 제7 개구들(544, 546, 548) 내에 형성될 수 있다. 이때, 제6 내지 제8 콘택 플러그들(544, 546, 548)은 각각 하부의 제5 콘택 플러그(260) 상면에 접촉할 수 있다(도 6 참조).
도 26 내지 도 29를 참조하면, 제5 층간 절연막(435), 제1 및 제2 공통 소스 라인들(CSL)(530, 542), 제6 내지 제8 콘택 플러그들(544, 546, 548), 제2 및 제3 스페이서들(510, 520) 및 제2 블로킹 막(470) 상에 제6 층간 절연막(550)을 형성한 후, 제5 및 제6 층간 절연막들(435, 550)을 관통하여 제2 캐핑 패턴(430) 상면에 접촉하는 제9 콘택 플러그(560), 제6 층간 절연막(550)을 관통하여 제1 및 제2 공통 소스 라인들(CSL)(530, 542) 상면에 각각 접촉하는 제10 콘택 플러그(561) 및 제11 콘택 플러그(562, 도 2 참조), 및 제6 내지 제8 콘택 플러그들(544, 546, 548) 상면에 각각 접촉하는 제12 내지 제14 콘택 플러그들(564, 566, 568)을 형성할 수 있다.
제6 층간 절연막(550)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 하부의 제5 층간 절연막(435)에 병합될 수도 있다. 제9 내지 제14 콘택 플러그들(560, 561, 562, 564, 566, 568)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
이후, 제3 내지 제6 층간 절연막들(330, 340, 435, 550), 제2 절연 패턴(315), 제2 블로킹 막(470), 및 게이트 배리어 패턴들(483, 485, 487)을 관통하여 게이트 도전 패턴들(493, 495, 497)의 상면에 접촉하는 제15 및 제16 콘택 플러그들(570, 575)을 형성할 수 있다.
이때, 제15 콘택 플러그(570)는 상기 계단 형상의 패드들이 형성된 제2 영역(II)에 상기 제2 방향으로 인접한 제1 영역(I)의 가장자리 부분 상에 형성될 수 있으며, 제16 콘택 플러그(575)는 제2 영역(II)에서 상기 계단 형상의 각 패드들 상에 형성될 수 있다. 즉, 제16 콘택 플러그(575)는 상층 패드들에 의해 커버되지 않는 각 패드들 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제16 콘택 플러그들(575)은 상기 제2 방향을 따라 일정한 간격으로 형성될 수 있다. 일 실시예에 있어서, 제16 콘택 플러그들(575)은 상부에서 보았을 때, 상기 각 채널 블록 내에서 일 직선 상에 배열되도록 형성될 수 있다. 다른 실시예에 있어서, 제16 콘택 플러그들(575)은 상부에서 보았을 때, 상기 각 채널 블록 내에서 상기 제2 방향을 따라 지그재그 형상으로 형성될 수도 있다.
제15 및 제16 콘택 플러그들(570, 575)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
다시 도 1 내지 도 7을 참조하면, 제6 층간 절연막(550), 및 제9 내지 제16 콘택 플러그들(560, 561, 562, 564, 566, 568, 570, 575) 상에 제7 층간 절연막(580)을 형성하고, 이를 관통하는 비트 라인(600), 제1 및 제2 더미 비트 라인들(602, 603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(600), 제1 및 제2 더미 비트 라인들(602, 603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609)은 다마신 공정에 의해 형성될 수 있으며, 예를 들어, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
비트 라인(600)은 하부의 제9 콘택 플러그(560) 상면에 접촉하도록 형성될 수 있고, 제2 더미 비트 라인(603)은 하부의 제11 콘택 플러그(562) 상면에 접촉하도록 형성될 수 있으며, 신호 라인(604)은 하부의 제12 콘택 플러그(564) 상면에 접촉하도록 형성될 수 있고, 제9 내지 제11 배선들(606, 608, 609)은 각각 하부의 제10, 13 및 14 콘택 플러그(561, 566, 568) 상면에 접촉하도록 형성될 수 있다. 또한, 제9 배선(606)은 하부의 제15 콘택 플러그(570) 상면에 접촉하도록 형성될 수 있으며, 각 제10 및 제11 배선들(608, 609)은 하부의 제16 콘택 플러그(575) 상면에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인(600) 및 제1 더미 비트 라인(602)은 상기 제3 방향으로 연장되도록 형성될 수 있으며, 각각 상기 제2 방향으로 복수 개로 형성될 수 있다. 각 제2 더미 비트 라인(603) 및 신호 라인(604)은 상기 제3 방향으로 각각 연장되는 복수의 연장부들, 및 이들을 서로 연결하는 연결부를 포함할 수 있다. 이때, 제2 더미 비트 라인(603)의 상기 연결부는 하부의 제11 콘택 플러그(562) 상면에 접촉할 수 있으며, 신호 라인(604)의 상기 연결부는 하부의 제12 콘택 플러그(564) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제9 배선(606)은 상기 제2 방향으로 연장되는 제1 연장부, 및 이에 연결되며 상기 제3 방향으로 연장되는 제2 연장부를 포함할 수 있다. 제10 배선(608)은 각각 상기 제2 방향으로 연장되는 제1 및 제3 연장부들, 및 이들을 서로 연결하며 상기 제3 방향으로 연장되는 제2 연장부를 포함할 수 있다. 제11 배선(609)은 상기 제3 방향으로 연장되거나, 혹은 각각 상기 제2 방향으로 연장되는 제1 및 제3 연장부들, 및 이들을 서로 연결하며 상기 제3 방향으로 연장되는 제2 연장부를 포함할 수 있다.
한편, 제2 더미 비트 라인(603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609)은 상층의 다른 배선들에 더 연결될 수도 있다.
전술한 공정들을 수행함으로써 상기 수직형 메모리 장치가 완성될 수 있다. 전술한 바와 같이, 상기 하부 회로 패턴은 상부의 비트 라인(600), 제1 및 제2 더미 비트 라인들(602, 603), 신호 라인(604), 및 제9 내지 제11 배선들(606, 608, 609) 등과 제5 콘택 플러그(260)에 의해 전기적으로 연결될 수 있으며, 제5 콘택 플러그(260)는 제2 공통 소스 라인(CSL)(542) 혹은 제6 내지 제8 콘택 플러그들(544, 546, 548) 하부에 상기 제1 방향으로 이들과 오버랩되도록 형성될 수 있다.
이에 따라, 제5 콘택 플러그(260)를 형성하기 위한 별도의 면적이 필요하지 않으며, 또한 제5 콘택 플러그(260)를 형성하기 위한 공정이 매우 간단하다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 반도체 패턴, 채널 및 전하 저장 구조물을 제외하고는 도 1 내지 도 7에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 30를 참조하면, 상기 수직형 메모리 장치는 도 1 내지 도 7에 도시된 반도체 패턴(360)이 형성되지 않으며, 이에 따라, 채널(410)은 베이스 층(240) 상면에 접촉하는 컵 형상으로 형성될 수 있고, 전하 저장 구조물(400)은 베이스 층(240) 상면에 접촉하면서 채널(410)의 외측벽을 감싸는 저면 가운데가 뚫린 컵 형상으로 형성될 수 있다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다. 상기 수직형 메모리 장치는 반도체 패턴, 채널 및 전하 저장 구조물을 제외하고는 도 1 내지 도 7에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 31을 참조하면, 상기 수직형 메모리 장치는 도 1 내지 도 7에 도시된 반도체 패턴(360)이 형성되지 않을 뿐만 아니라, 서로 이웃하는 두 개의 채널들(410)이 베이스 층(240) 상부에 형성된 트렌치를 통해 서로 연결될 수 있다.
이에 따라, 서로 이웃하는 채널들(410)의 외측벽을 감싸는 전하 저장 구조물들(400) 역시 서로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
102, 104, 106, 108, 245: 제1 내지 제5 불순물 영역
110: 소자 분리 패턴
120, 125: 제1, 제2 하부 게이트 절연 패턴
130, 135: 제1, 제2 하부 게이트 전극
140, 145: 제1, 제2 하부 게이트 구조물
150, 230: 제1 및 제2 층간 절연막
162, 164, 166, 168, 260, 544, 546, 548, 560, 561, 562, 564, 566, 568: 제1 내지 제14 콘택 플러그
172, 174, 190, 210, 176, 178, 195, 215, 606, 608, 609: 제1 내지 제11 배선
180, 200, 185, 205: 제1 내지 제4 비아
220, 430: 제1, 제2 캐핑 패턴
240: 베이스 층 250, 315: 제1, 제2 절연 패턴
310: 제2 절연막 320: 희생막
325: 희생 패턴 330; 제3 층간 절연 패턴
340, 435, 550, 580: 제4 내지 제7 층간 절연막
350: 채널 홀
350a, 350b, 350c, 350d: 제1 내지 제4 채널 홀 열
360: 반도체 패턴 370: 제1 블로킹 패턴
380: 전하 저장 패턴 390: 터널 절연 패턴
400: 전하 저장 구조물 410: 채널
410a, 410b, 410c, 410d: 제1 내지 제4 채널 열
420: 충전 패턴
440, 452, 454, 456, 458: 제3 내지 제7 개구
470: 제2 블로킹 막
483, 485, 487: 제1 내지 제3 게이트 배리어 패턴
493, 495, 497: 제1 내지 제3 게이트 도전 패턴
503, 505, 507: 제1 내지 제3 게이트 전극

Claims (10)

  1. 기판 상에 형성된 하부 회로 패턴;
    상기 하부 회로 패턴 상에 형성되며,
    상기 기판 상면에 수직한 제1 방향을 따라 적층된 복수의 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널; 및
    상기 기판 상면에 평행한 제2 방향으로 연장된 제1 공통 소스 라인(CSL)을 포함하는 메모리 셀 블록; 및
    상기 하부 회로 패턴 및 상기 제1 공통 소스 라인 사이에 형성되어 이들에 각각 연결되며, 상기 제1 공통 소스 라인에 상기 제1 방향으로 오버랩되는 제1 콘택 플러그를 구비하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 공통 소스 라인은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 상기 메모리 셀 블록의 가운데 부분에 형성된 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 메모리 셀 블록은 각각 상기 제2 방향을 따라 상기 제1 공통 소스 라인과 이격되며 상기 제1 공통 소스 라인과 상기 제1 방향으로 동일한 길이를 갖는 복수의 제2 콘택 플러그들을 더 포함하는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제2 콘택 플러그들 하부에 각각 형성되어 상기 하부 회로 패턴에 전기적으로 연결되는 복수의 제3 콘택 플러그들을 더 포함하는 수직형 메모리 장치.
  5. 제3항에 있어서,
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 연장되고, 상기 채널에 전기적으로 연결된 비트 라인; 및
    상기 비트 라인과 상기 제2 방향으로 이격되고 상기 제3 방향으로 연장되며 상기 채널에 전기적으로 연결되지 않는 더미 비트 라인을 더 포함하며,
    상기 더미 비트 라인은 상기 제2 콘택 플러그들 중 적어도 하나에 연결된 수직형 메모리 장치.
  6. 제3항에 있어서, 상기 메모리 셀 블록은,
    상기 제2 방향으로 가운데에 형성된 셀 어레이 영역; 및
    상기 제2 방향으로 양 가장자리에 형성된 패드 영역을 포함하며,
    상기 제1 공통 소스 라인은 상기 셀 어레이 영역에 형성되고, 상기 제2 콘택 플러그들 중 적어도 하나는 상기 패드 영역에 형성되는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 게이트 전극들은 상기 패드 영역에서 계단 형상으로 적층되며,
    상기 게이트 전극들 상면에 각각 접촉하는 제4 콘택 플러그들을 더 포함하는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 메모리 셀 블록은 상기 제3 방향을 따라 복수 개로 형성되며,
    상기 메모리 셀 블록들 사이에 각각 형성되어 상기 제2 방향으로 연장되는 복수의 제2 공통 소스 라인들을 더 포함하는 수직형 메모리 장치.
  9. 기판 상에 형성된 하부 회로 패턴;
    상기 하부 회로 패턴 상에 형성되며,
    상기 기판 상면에 수직한 제1 방향을 따라 적층된 복수의 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널; 및
    각각이 상기 게이트 전극들의 적어도 일부를 관통하며, 상기 기판 상면에 평행한 제2 방향을 따라 배치된 복수의 도전 패턴들을 포함하는 메모리 셀 블록; 및
    상기 각 도전 패턴들의 하부에 형성되어 상기 하부 회로 패턴에 연결된 제1 콘택 플러그를 구비하는 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 도전 패턴들은 상기 기판 상면에 평행하며 상기 제2 방향과 교차하는 제3 방향으로 상기 메모리 셀 블록의 가운데 부분에 배치되며,
    상기 메모리 셀 블록의 상기 제2 방향으로의 가운데 부분에 형성되어 상기 제2 방향으로 연장되는 공통 소스 라인; 및
    상기 메모리 셀 블록의 상기 제2 방향으로의 양 가장자리 부분에 형성된 제2 콘택 플러그들을 더 포함하는 수직형 메모리 장치.
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