KR20190092807A - 3차원 반도체 소자 - Google Patents

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KR20190092807A
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Abstract

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판 상에 배치되는 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되는 상부 기판; 상기 상부 기판 상에 배치되는 게이트 적층 구조물; 및 상기 게이트 적층 구조물을 제1 방향으로 가로지르며 상기 게이트 적층 구조물을 제2 방향으로 서로 이격시키고, 상기 게이트 적층 구조물을 제3 방향으로 관통하는 복수개의 주 분리 구조물; 상기 상부 기판을 관통하고 상기 게이트 적층 구조물 하부에 배치되는 제1 관통 영역; 상기 상부 기판 및 상기 게이트 적층 구조물을 관통하는 제2 관통 영역; 상기 제1 관통 영역을 통과하는 제1 주변 연결 플러그; 및 상기 제2 관통 영역을 통과하는 제2 주변 연결 플러그를 포함한다. 상기 제1 방향 및 상기 제2 방향은 서로 교차하며 상기 상부 기판의 상부면과 평행하고, 상기 제3 방향은 상기 상부 기판의 상부면과 수직한다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 주변 회로 구조물 상에 배치되는 게이트 적층 구조물을 포함하는 3차원 반도체 소자에 관한 것이다.
반도체 기판의 표면으로부터 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 반도체 소자의 고집적화를 위하여, 상기 적층되는 게이트 전극들의 수를 증가시키고 있다. 이와 같이, 반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들의 수가 점점 증가하면서, 게이트 전극들을 주변 회로와 전기적으로 연결하는데 어려움이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 고집적화할 수 있는 3차원 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판; 상기 하부 기판 상에 배치되고, 복수의 주변 배선을 포함하는 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되는 상부 기판; 및 상기 상부 기판에 배치되며, 상기 상부 기판의 상부면과 수직한 방향으로 서로 이격되며 적층되는 복수개의 게이트 전극을 구비하는 게이트 적층 구조물을 포함한다. 상기 복수개의 게이트 전극은 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되는 복수개의 중간 게이트 전극, 상기 복수개의 중간 게이트 전극 상에 배치되는 상부 게이트 전극을 포함한다. 상기 상부 기판을 관통하는 제1 관통 영역이 배치된다. 상기 제1 관통 영역은 상기 게이트 적층 구조물 하부에 배치된다. 상기 상부 기판 및 상기 게이트 적층 구조물을 관통하는 제2 관통 영역이 배치된다. 상기 제1 관통 영역을 지나며 상기 하부 게이트 전극과 상기 주변 배선의 제1 주변 배선을 전기적으로 연결하는 제1 주변 연결 플러그가 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판 상에 배치되는 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되는 상부 기판; 상기 상부 기판 상에 배치되는 게이트 적층 구조물; 및 상기 게이트 적층 구조물을 제1 방향으로 가로지르며 상기 게이트 적층 구조물을 제2 방향으로 서로 이격시키고, 상기 게이트 적층 구조물을 제3 방향으로 관통하는 복수개의 주 분리 구조물; 상기 상부 기판을 관통하고 상기 게이트 적층 구조물 하부에 배치되는 제1 관통 영역; 상기 상부 기판 및 상기 게이트 적층 구조물을 관통하는 제2 관통 영역; 상기 제1 관통 영역을 통과하는 제1 주변 연결 플러그; 및 상기 제2 관통 영역을 통과하는 제2 주변 연결 플러그를 포함한다. 상기 제1 방향 및 상기 제2 방향은 서로 교차하며 상기 상부 기판의 상부면과 평행하고, 상기 제3 방향은 상기 상부 기판의 상부면과 수직한다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판 상에 배치되는 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되는 상부 기판; 상기 상부 기판 상에 배치되는 게이트 적층 구조물; 상기 게이트 적층 구조물을 제1 방향으로 가로지르며 상기 게이트 적층 구조물을 제2 방향으로 서로 이격시키는 복수개의 주 분리 구조물; 상기 상부 기판을 관통하며 상기 주변 회로 구조물 내로 연장되고 상기 상부 기판과 이격되는 복수개의 제1 주변 연결 플러그를 포함한다. 상기 제1 방향 및 상기 제2 방향은 서로 교차하며 상기 상부 기판의 상부면과 평행한다. 상기 복수개의 주 분리 구조물 중 서로 인접하는 한 쌍의 주 분리 구조물 사이에서, 상기 게이트 적층 구조물은 동일 평면에 배치되며 상기 제2 방향으로 이격되는 복수개의 하부 게이트 전극, 상기 복수개의 하부 게이트 전극 상에 배치되며 동일 평면에서 전기적으로 연결되는 중간 게이트 전극, 및 상기 중간 게이트 전극 상에 배치되며 상기 제2 방향으로 서로 이격되는 복수개의 상부 게이트 전극을 포함하고, 상기 복수개의 하부 게이트 전극은 상기 복수개의 제1 주변 연결 플러그와 전기적으로 연결된다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판 상에 배치되고, 복수개의 주변 배선을 포함하는 주변 회로 구조물; 상기 주변 회로 구조물 상에 배치되는 상부 기판; 상기 상부 기판 상의 메모리 셀 어레이 영역; 상기 상부 기판 상의 제1 연장 영역 및 제2 연장 영역; 상기 상부 기판 상에 배치되는 게이트 적층 구조물; 상기 상부 기판을 관통하고 상기 게이트 적층 구조물 하부에 배치되는 제1 관통 영역; 및 상기 상부 기판 및 상기 게이트 적층 구조물을 관통하는 제2 관통 영역; 상기 제1 관통 영역을 통과하는 제1 주변 연결 플러그; 및 상기 제2 관통 영역을 통과하는 제2 주변 연결 플러그를 포함한다. 상기 메모리 셀 어레이 영역은 상기 제1 연장 영역과 상기 제2 연장 영역 사이에 배치되고 상기 게이트 적층 구조물은 상기 메모리 셀 어레이 영역 내에 배치되며 상기 제1 연장 영역 및 상기 제2 연장 영역으로 연장되는 복수의 게이트 전극을 포함한다.
본 발명의 실시예 들에 따르면, 주변 회로 구조물 상에 배치되는 게이트 적층 구조물을 포함하는 3차원 반도체 소자를 제공할 수 있다. 상기 게이트 적층 구조물은 복수의 게이트 전극을 포함할 수 있고, 상기 복수의 개이트 전극은 하부 게이트 전극, 상기 하부 게이트 전극 상의 중간 게이트 전극 및 상기 중간 게이트 전극 상의 상부 게이트 전극을 포함할 수 있다. 상기 하부 게이트 전극은 상기 하부 게이트 전극의 하부면과 상기 주변 회로 구조물의 제1 주변 배선의 상부면 사이에 개재되는 제1 주변 연결 플러그를 통하여 상기 제1 주변 배선과 전기적으로 연결될 수 있다. 상기 중간 및 상부 게이트 전극은 상기 게이트 적층 구조물을 관통하는 관통 영역을 지나는 제2 및 제3 주변 연결 플러그를 이용하여 상기 주변 회로 구조물의 제2 및 제3 주변 배선과 전기적으로 연결될 수 있다. 상기 제1, 제2 및 제3 주변 연결 플러그를 이용하여 상기 게이트 적층 구조물의 하부, 중간 및 상부 게이트 전극을 상기 주변 회로 구조물의 상기 제1, 제2 및 제3 주변 배선과 전기적으로 연결함으로써, 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록도이다.
도 3a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예의 개략적인 회로도이다.
도 3b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예의 개략적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 개념적으로 나타내는 평면도이다.
도 5a 내지 도 5d의 각각은 도 4의 평면도의 일부분을 나타내는 평면도이다.
도 6은 도 4의 I-I'선, 및 II-II선을 따라 취해진 영역을 개략적으로 나타내는 개략적인 단면도이다.
도 7은 도 6의 'A1'으로 표시된 부분을 개략적으로 나타내는 부분 확대도이다.
도 8은 도 6의 'A2'로 표시된 부분을 개략적으로 나타내는 부분 확대도이다.
도 9a 내지 도 9d는 도 8의 'B'로 표시된 부분의 다양한 변형 예들을 나타내는 부분 확대도들이다.
도 10은 도 6의 'A1'으로 표시된 부분의 변형 예를 개략적으로 나타내는 부분 확대도이다.
도 11은 도 6의 'A2'로 표시된 부분의 변형 예를 개략적으로 나타내는 부분 확대도이다.
도 12a 및 도 12b는 도 11의 'C'로 표시된 부분의 다양한 변형 예들을 나타내는 부분 확대도들이다.
도 13a, 도 13b 및 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 도면들이다.
도 15a, 도 15b 및 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 도면들이다.
도 17은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 평면도이다.
도 18은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 평면도이다.
도 19a, 도 19b, 도 20a 및 도 20b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 도면들이다.
도 21은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 사시도이다.
도 22, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a 및 도 25b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 평면들이다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 일 예를 나타내는 공정 흐름도들이다.
도 27, 도 28, 및 도 34 내지 도 37은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 일 예를 나타내는 단면도들이다.
도 29a 내지 도 29d은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 일 예를 나타내는 단면도들이다.
도 30a 내지 도 30d은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 변형 예를 나타내는 단면도들이다.
도 31a 내지 도 31c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 변형 예를 나타내는 단면도들이다.
도 32a 및 도 32b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 변형 예를 나타내는 단면도들이다.
도 33a 및 도 33b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 변형 예를 나타내는 단면도들이다.
도 38a 및 도 38b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 변형 예를 나타내는 공정 흐름도들이다.
도 39는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형상 방법의 변형 예를 설명하기 위한 단면도이다.
도 1을 참조하여 본 발명의 기술적 사상에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)는 메모리 셀 어레이 영역(20) 및 주변 회로 영역(30)을 포함할 수 있다. 상기 메모리 셀 어레이 영역(20)은 복수의 메모리 블록(BLK)을 포함하며, 복수의 메모리 블록의 각각은 복수의 메모리 셀을 포함할 수 있다. 상기 주변 회로 영역(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
상기 메모리 셀 어레이 영역(20) 내의 상기 복수의 메모리 셀은, 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해 상기 로우 디코더(32)와 연결될 수 있으며, 비트 라인(BL)을 통해 상기 페이지 버퍼(34)와 연결될 수 있다.
실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 상기 로우 디코더(32)는 상기 제어 회로(36)의 제어에 응답하여 상기 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 상기 워드라인(WL) 중에서 선택된 워드 라인 및 상기 워드라인(WL) 중에서 비선택된 워드 라인으로 각각 제공할 수 있다.
상기 페이지 버퍼(34)는 상기 비트 라인(BL)을 통해 상기 메모리 셀 어레이 영역(20)과 연결되어, 상기 메모리 셀에 저장된 정보를 판독할 수 있다. 상기 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다.
상기 컬럼 디코더는 상기 메모리 셀 어레이 영역(20)의 비트 라인(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다. 상기 제어 회로(36)는 상기 로우 디코더(32) 및 상기 페이지 버퍼(34)의 동작을 제어할 수 있다. 상기 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 상기 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 상기 페이지 버퍼(34)에 전달하고, 읽기 동작 시 상기 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 메모리 셀 어레이 영역 및 상기 주변 회로 영역을 개략적으로 나타내는 블록도이다.
도 2를 참조하면, 도 1에서 설명한 상기 메모리 셀 어레이 영역(20)의 상기 복수의 메모리 블록(BLK)은 제1 방향(X)으로 연장되며 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 차례로 배열될 수 있다. 상기 메모리 블록(BLK)을 포함하는 상기 메모리 셀 어레이 영역(20)은 도 1에서 설명한 상기 주변 회로 영역(30) 상에 배치될 수 있다. 상기 메모리 셀 어레이 영역(20)은 상기 제1 및 제2 방향들(X, Y)과 수직한 제3 방향(Z)을 따라 적층되는 복수의 게이트 전극을 포함하는 게이트 적층 구조물을 포함할 수 있다. 상기 게이트 적층 구조물은 상기 게이트 적층 구조물을 관통하는 복수개의 메모리 셀 수직 구조체와 결합하여 3차원적으로 배열되는 복수의 메모리 셀을 구성할 수 있다.
도 3a를 참조하여 도 1 및 도 2에서 설명한 3차원 반도체 소자의 상기 메모리 셀 어레이 영역(20)의 회로의 예시적인 예를 설명하기로 한다. 도 3a는 상기 메모리 셀 어레이 영역(20)의 예를 개념적으로 나타낸 회로도이다. 도 3b는 상기 메모리 셀 어레이 영역(20)의 변형 예를 개념적으로 나타낸 회로도이다.
우선, 도 3a를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 공통 소스 라인(CSL), 복수의 비트라인(BL0 ~ BL2), 상기 공통 소스 라인(CSL)과 상기 복수의 비트라인(BL0 ~ BL2) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 복수의 셀 스트링(CSTR)은 각각의 상기 복수의 비트라인(BL0 ~ BL2)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀(MCT)은 복수개가 제공되며, 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 복수의 메모리 셀(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 요소들을 포함할 수 있다.
상기 복수의 셀 스트링(CSTR)의 각각은 상기 상부 선택 트랜지스터(SST)와 상기 복수의 메모리 셀(MCT) 사이에 배치될 수 있는 더미 셀(DMC)을 포함할 수 있다. 상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL0 ~ BL2)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 복수개의 상부 선택 라인(SSL1 ~ SSL4)에 의해 제어될 수 있다. 상기 메모리 셀(MCT)은 복수개의 워드라인(WL0~WLn)에 의해 제어될 수 있다. 상기 더미 셀(MC)은 더미 워드라인(DWL)과 연결될 수 있다. 상기 하부 선택 트랜지스터(GST)는 복수개가 배치될 수 있으며, 복수개의 하부 선택 라인(GSL1~GSL4)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
일 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 상부 선택 라인(SSL1~SSL4)은 스트링 선택 라인일 수 있다. 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있고, 상기 하부 선택 라인(GSL1~GSL4)은 접지 선택 라인일 수 있다.
일 예에서, 상기 접지 선택 라인(GSL1 ~GSL4)은 복수개가 배치되는 상기 상부 선택 라인(SSL1~SSL4)과 일대일로 대응하도록 복수개가 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 3b에서와 같이, 상기 접지 선택 라인(GSL1a, GSL2b)의 각각은 상기 상부 선택 라인(SSL1~SSL4) 중 복수개에 대응하도록 배치될 수 있다. 예를 들어, 도 3b를 참조하면, 상기 상부 선택 라인(SSL1 ~SSL4) 중에서 두 개의 상부 선택 라인들(SSL1, SSL2)에 대응하는 하나의 접지 선택 라인(GSL1a)이 배치될 수 있다.
다음으로, 도 4 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)의 예들을 설명하기로 한다. 도 4는 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)를 개념적으로 나타내는 평면도이고, 도 5a 내지 도 5d의 각각은 도 4의 평면도의 일부분을 나타내는 평면도이고, 도 6은 도 4의 I-I'선 및 II-II선을 따라 취해진 영역들을 나타내는 개략적인 단면도이다.
도 4 내지 도 6을 참조하면, 하부 기판(103) 상에 주변 회로 구조물(106)이 배치될 수 있다. 상기 하부 기판(103)은 하부 반도체 기판일 수 있다. 예를 들어, 상기 하부 기판(103)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 단결정 반도체 기판일 수 있다. 상기 주변 회로 구조물(106)은 상기 주변 회로 영역(도 1 및 도 2의 30)을 포함할 수 있다. 예를 들어, 상기 주변 회로 구조물(106)은 상술한 상기 로우 디코더(도 1의 32), 상기 페이지 버퍼(도 1의 34) 및 상기 제어 회로(도 1의 36) 등과 같은 주변 회로들을 포함할 수 있다. 상기 주변 회로 구조물(106)은 상기 주변 회로 영역(도 1 및 도 2의 30)의 주변 회로를 전기적으로 연결하기 위한 복수의 주변 배선(108) 및 상기 주변 배선들을 덮는 하부 절연 층(110)을 포함할 수 있다. 상기 복수의 주변 배선(108)은 제1 주변 배선(108a), 제2 주변 배선(108b) 및 제3 주변 배선(108c)을 포함할 수 있다.
상기 주변 회로 구조물(106) 상에 상부 기판(115)이 배치될 수 있다. 상기 상부 기판(115)은 반도체 기판일 수 있다. 예를 들어, 상기 상부 기판(115)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 다결정 반도체 기판일 수 있다. 예를 들어, 상기 상부 기판(115)은 폴리 실리콘으로 형성될 수 있다.
상기 상부 기판(115) 상에 도 1 및 도 2에서 상술한 상기 메모리 셀 어레이 영역(20)이 배치될 수 있다. 상기 메모리 셀 어레이 영역(20)은 도 2에서 상술한 상기 복수의 메모리 블록(BLK)을 포함할 수 있다.
상기 복수의 메모리 블록(BLK)의 각각은 상기 상부 기판(115)의 표면과 평행한 제1 방향(X)으로 연장될 수 있다. 상기 복수의 메모리 블록(BLK)은 상기 상부 기판(115)의 표면과 평행하며 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 차례로 배열될 수 있다. 상기 메모리 셀 어레이 영역(20)을 사이에 두고 상기 제1 방향(X)으로 배열되는 제1 연장 영역(E_ST1) 및 제2 연장 영역(E_ST2)이 배치될 수 있다. 평면에서, 상기 메모리 셀 어레이 영역(20)을 사이에 두고 상기 제2 방향(Y)으로 배열되는 더미 계단 영역(D_ST)이 배치될 수 있다.
상기 상부 기판(115) 상에 게이트 적층 구조물(GS)이 배치될 수 있다. 상기 게이트 적층 구조물(GS)은 상기 메모리 셀 어레이 영역(20) 내에 배치되며 상기 제1 및 제2 연장 영역들(E_ST1, ST2)로 연장될 수 있다.
상기 게이트 적층 구조물(GS)은 하부 게이트 전극(G_L), 상기 하부 게이트 전극(G_L) 상에 배치되는 복수의 중간 게이트 전극(G_M), 및 상기 복수의 중간 게이트 전극(G_M) 상에 배치되는 상부 게이트 전극(G_U)을 포함할 수 있다. 상기 게이트 적층 구조물(GS)은 상기 복수의 중간 게이트 전극(G_M)과 상기 상부 게이트 전극(G_U) 사이의 더미 게이트 전극(G_D)을 포함할 수 있다.
상기 복수의 중간 게이트 전극(G_M)은 상기 제1 및 제2 연장 영역들(E_ST1, E_ST2)에서 계단 모양으로 배열되는 복수의 중간 게이트 콘택 영역(G_Ca)을 포함할 수 있고, 상기 상부 게이트 전극(G_U)은 상기 복수의 중간 게이트 콘택 영역(G_Ca) 보다 상기 메모리 셀 어레이 영역(20)에 가까운 상부 게이트 콘택 영역(G_Cb)을 포함할 수 있다. 상기 게이트 적층 구조물(GS)의 상기 게이트 전극(G_L, G_M, G_D, G_U) 사이를 채우며 상기 게이트 적층 구조물(GS)을 덮는 절연 구조물(INS)이 배치될 수 있다.
상기 게이트 적층 구조물(GS)을 상기 제1 방향(X)으로 가로지르며 상기 게이트 적층 구조물(GS)을 제2 방향(Y)으로 서로 이격시키고, 상기 게이트 적층 구조물(GS)을 제3 방향(Z)으로 관통하는 복수의 주 분리 구조물(MS)이 배치될 수 있다. 상기 제1 방향(X) 및 상기 제2 방향(Y)은 서로 교차하며 상기 상부 기판(115)의 상부면(115s)과 평행할 수 있다. 상기 제3 방향(Z)은 상기 상부 기판(115)의 상부면(115s)과 수직할 수 있다.
상기 복수의 주 분리 구조물(MS) 사이에서, 상기 상부 게이트 전극(G_U)를 상기 제2 방향(Y)으로 분리시키는 절연성 분리 라인(SL)이 배치될 수 있다. 상기 절연성 분리 라인(SL)은 상기 복수의 중간 게이트 전극(G_M) 상에 배치될 수 있다.
상기 주 분리 구조물(MS) 하부의 상기 상부 기판(115) 내에 불순물 영역(172)이 배치될 수 있다. 상기 불순물 영역(172)은 N형의 도전형일 수 있고, 공통 소스 라인일 수 있다.
상기 게이트 적층 구조물(GS)을 관통하는 복수의 수직 채널 구조물(VS)이 배치될 수 있다. 상기 복수의 수직 채널 구조물(VS)은 상기 메모리 셀 어레이 영역(20) 내에 배치될 수 있다.
상기 복수의 수직 채널 구조물(VS) 상에 복수의 비트라인(BL)이 배치될 수 있다. 상기 복수의 비트라인(BL)과 상기 복수의 수직 채널 구조물(VS) 사이에 상기 복수의 비트라인(BL)과 상기 복수의 수직 채널 구조물(VS)을 전기적으로 연결하는 복수의 비트라인 콘택 플러그(BLC)가 배치될 수 있다.
상기 절연성 분리 라인(SL)을 관통하며 상기 절연성 분리 라인(SL) 하부에 위치하는 상기 게이트 적층 구조물(GS)을 관통하는 더미 수직 구조물(VSd)이 배치될 수 있다. 상기 더미 수직 구조물(VSd)은 상기 수직 채널 구조물(VS)과 동일한 구조로 형성되며, 상기 비트라인(BL)과 전기적으로 절연될 수 있다.
상기 복수의 중간 게이트 콘택 영역(G_Ca) 상에 복수의 중간 게이트 콘택 플러그(MCa)가 배치될 수 있다. 상기 상부 게이트 콘택 영역(G_Cb) 상에 상부 게이트 콘택 플러그(MCb)가 배치될 수 있다.
상기 상부 기판(115)을 관통하는 제1 관통 영역(TH1)이 배치될 수 있다. 일 예에서, 상기 제1 관통 영역(TH1)은 상기 상부 기판(115)을 관통하며 상기 하부 게이트 전극(G_L)에 의해 덮일 수 있다. 상기 상부 기판(115)을 관통하며 상부로 연장되어 상기 게이트 적층 구조물(GS)을 관통하는 제2 관통 영역(TH2)이 배치될 수 있다.
일 예에서, 상기 제1 관통 영역(TH1)은 상기 제1 연장 영역(E_ST1)과 중첩할 수 있다. 상기 제1 관통 영역(TH1)은 상기 제2 방향(Y)으로 연장되는 라인 모양일 수 있다.
일 예에서, 상기 제2 관통 영역(TH2)은 상기 제1 연장 영역(E_ST1) 내의 상기 게이트 적층 구조물(GS)을 관통할 수 있다. 상기 제2 관통 영역(TH2)은 복수개가 배치될 수 있다. 상기 복수개의 제2 관통 영역(TH2)은 상기 제2 방향(Y)으로 서로 이격되면서 배열될 수 있다.
평면으로 볼때, 상기 제2 관통 영역(TH2)은 상기 복수의 중간 게이트 콘택 영역(G_Ca)과 상기 상부 게이트 콘택 영역(G_Cb) 사이에 배치될 수 있다.
일 예에서, 상기 제1 관통 영역(TH1)은 상기 제2 관통 영역(TH2) 보다 상기 메모리 셀 어레이 영역(20)에 가까울 수 있다. 상기 제1 관통 영역(TH1)은 상기 제2 관통 영역(TH2) 보다 상기 수직 채널 구조물(VS)에 가까울 수 있다.
상기 제1 주변 배선(108a)의 적어도 일부는 상기 제1 관통 영역(TH1) 하부에 배치될 수 있고, 상기 제2 주변 배선(108b)의 적어도 일부는 상기 제2 관통 영역(TH2) 하부에 배치될 수 있고, 상기 제3 주변 배선(108c)의 적어도 일부는 상기 제2 관통 영역(TH2) 하부에 배치될 수 있다. 상기 제1 관통 영역(TH1)은 상기 게이트 적층 구조물(GS)에 의해 덮일 수 있다.
상기 제1 관통 영역(TH1)을 지나는 제1 주변 연결 플러그(P_Pa)가 배치될 수 있다. 상기 제1 주변 연결 플러그(P_Pa)는 상기 제1 주변 배선(108a) 상에 배치되며 상부 방향(Z)로 연장되어 상기 제1 관통 영역(TH1)을 지나고, 상기 하부 게이트 전극(G_L)과 전기적으로 연결될 수 있다. 상기 제1 주변 연결 플러그(P_Pa)는 상기 게이트 적층 구조물(GS)에 의해 덮이면서 상기 제1 주변 배선(108a)과 상기 하부 게이트 전극(G_L)을 전기적으로 연결시킬 수 있다. 상기 제1 주변 연결 플러그(P_Pa)는 상기 제1 주변 배선(108a)의 상부면과 상기 하부 게이트 전극(G_L)의 하부면 사이에 개재될 수 있다.
상기 제2 관통 영역(TH2)을 지나는 제2 주변 연결 플러그(P_Pb) 및 제3 주변 연결 플러그(P_Pc)가 배치될 수 있다. 상기 제2 주변 연결 플러그(P_Pb)는 복수개가 배치될 수 있다. 상기 복수의 제2 주변 연결 플러그(P_Pb) 및 상기 복수의 중간 게이트 콘택 플러그(MCa)를 전기적으로 연결하는 복수의 중간 게이트 연결 배선(G_Ia)이 배치될 수 있다. 예를 들어, 상기 복수의 중간 게이트 연결 배선(G_Ia) 중 어느 하나의 중간 게이트 연결 배선은 상기 복수의 제2 주변 연결 플러그(P_Pb) 중 어느 하나의 제2 주변 연결 플러그와 상기 복수의 중간 게이트 콘택 플러그(MCa) 중 어느 하나의 중간 게이트 콘택 플러그를 전기적으로 연결할 수 있다. 상기 제2 연결 플러그(P_Pc) 및 상기 상부 게이트 콘택 플러그(MCb)를 전기적으로 연결하는 상부 게이트 연결 배선(G_Ib)이 배치될 수 있다.
다음으로, 도 7 및 도 8을 참조하여, 도 4 내지 도 6을 참조하여 설명한 구성요소들 중 일부 구성요소들의 예시적인 예를 설명하기로 한다. 도 7 및 도 8에서, 도 7은 도 6의 'A1'으로 표시된 부분을 확대한 부분 확대도이고, 도 8은 도 6의 'A2'로 표시된 부분을 확대한 부분 확대도이다.
도 4 내 도 6과 함께, 도 7 및 도 8을 참조하면, 상기 상부 기판(115)은 제1 영역(115a), 상기 제1 영역(115a) 상의 제2 영역(115b) 및 상기 제2 영역(115b) 상의 제3 영역(115c)을 포함할 수 있다. 상기 제2 영역(115b)은 상기 제3 영역(115c) 보다 탄소를 더 포함하는 영역일 수 있다. 상기 제1 영역(115a)은 상기 제3 영역(115c) 보다 높은 불순물 농도를 갖는 영역일 수 있다. 예를 들어, 상기 제1 영역(115a)은 상기 제3 영역(115c) 보다 P형의 불순물 농도가 높은 영역일 수 있다. 상기 상부 기판(115)은 폴리 실리콘으로 형성될 수 있다.
상기 절연 구조물(INS)은 상기 게이트 적층 구조물(GS)의 게이트 전극(G_L, G_M, G_D, G_U) 사이에 개재되는 층간 절연 층(IL), 상기 게이트 적층 구조물(GS)과 상기 상부 기판(115) 사이에 개재되는 최하위 층간 절연 층(ILa), 상기 게이트 적층 구조물(GS)을 덮는 제1 캐핑 절연 층(CIa), 상기 제1 캐핑 절연 층(CIa) 상의 제2 캐핑 절연 층(CIb), 상기 제2 캐핑 절연 층(CIb) 상의 제3 캐핑 절연 층(CIc)을 포함할 수 있다.
상기 수직 채널 구조물(VS)은 상기 게이트 적층 구조물(GS)을 관통하면서 연장되어 상기 층간 절연 층(IL), 상기 최하위 층간 절연 층(ILa) 및 상기 제1 캐핑 절연 층(CIa)을 관통할 수 있다.
상기 수직 채널 구조물(VS)은 상기 상부 기판(115)의 표면과 수직한 방향(Z)으로 연장되며 상기 게이트 적층 구조물(GS)을 관통하는 절연성 코어 층(148), 상기 절연성 코어 층(148)의 측면 및 바닥면을 덮으며 상기 상부 기판(115)과 접촉할 수 있는 채널 반도체 층(146), 상기 채널 반도체 층(146)의 외측을 둘러싸는 제1 게이트 유전체(140), 상기 절연성 코어 층(148) 상에 배치되며 상기 채널 반도체 층(146)과 전기적으로 연결되는 패드 층(150)을 포함할 수 있다.
상기 채널 반도체 층(146)은 상기 상부 기판(115)과 전기적으로 연결될 수 있다. 상기 채널 반도체 층(146)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 패드 층(150)은 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다. 상기 절연성 코어 층(148)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)과 상기 수직 채널 구조물(VS) 사이에 배치되며 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)의 상부면 및 하부면 상으로 연장되어 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)과 상기 절연성 구조물(INS) 사이에 개재되는 제2 게이트 유전체(168)가 배치될 수 있다. 상기 제2 게이트 유전체(168)는 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)과 상기 제2 관통 영역(TH2) 사이로 연장될 수 있다.
일 예에서, 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)은 상기 제2 게이트 유전체(168)에 의해서 상기 절연성 구조물(INS)과 이격될 수 있고, 상기 하부 게이트 전극(G_L)은 상기 절연성 구조물(INS)과 접촉할 수 있다.
일 예에서, 상기 하부 게이트 전극(G_L)은 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)과 다른 도전성 물질로 형성될 수 있다. 예를 들어, 상기 하부 게이트 전극(G_L)은 제1 도전성 물질(e.g., 폴리 실리콘)로 형성될 수 있고, 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)은 제2 도전성 물질(e.g., Ti, W, TiN, TaN 등)로 형성될 수 있다.
일 예에서, 상기 하부 게이트 전극(G_L)은 각각의 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U) 보다 두껍게 형성될 수 있다.
상기 제1 게이트 유전체(140)는 정보를 저장할 수 있는 층을 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체(140)는 터널 유전체(144), 정보 저장 층(143) 및 블로킹 유전체(142)를 포함할 수 있다. 상기 정보 저장 층(143)은 상기 터널 유전체(144) 및 상기 블로킹 유전체(142) 사이에 배치될 수 있다. 상기 터널 유전체(144)는 상기 채널 반도체 층(146)과 가까울 수 있고, 상기 블로킹 유전체(142)는 상기 게이트 적층 구조물(GS)과 가까울 수 있다.
상기 터널 유전체(144)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(142)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(143)은 상기 채널 반도체 층(146)과 상기 중간 게이트 전극(G_M) 사이에서, 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(143)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(146)으로부터 상기 터널 유전체(144)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(143) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 게이트 유전체(168)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
상기 정보 저장 층(143)은 상기 게이트 적층 구조물(GS) 중에서 도 1, 도 3a 및 도 3b에서 설명한 워드라인(WL, WL0~WLn)에 대응할 수 있는 상기 중간 게이트 전극(G_M)과 마주보는 영역들에서 정보를 저장할 수 있다.
상기 주 분리 구조물(MS)은 도전성 패턴(176) 및 상기 도전성 패턴(176)의 측면을 덮는 스페이서(174)를 포함할 수 있다. 상기 스페이서(174)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 스페이서(174)는 상기 도전성 패턴(176)과 상기 게이트 적층 구조물(GS)을 이격시킬 수 있다. 상기 도전성 패턴(176)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물, 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 일 예에서, 상기 도전성 패턴(176)은 소스 콘택 플러그로 명명될 수도 있다.
상기 제1 관통 영역(TH1)은 상기 상부 기판(115)을 관통하는 홀 또는 개구부를 채우는 절연성 물질(e.g., 실리콘 산화물)로 형성될 수 있다. 상기 제2 관통 영역(TH2)은 상기 상부 기판(115)을 관통하며 상부로 연장되어 상기 게이트 적층 구조물(GS)을 관통하는 홀을 채우는 절연성 물질(e.g., 실리콘 산화물)로 형성될 수 있다. 상기 제2 관통 영역(TH2)은 상기 게이트 적층 구조물(GS), 상기 층간 절연 층(IL) 및 상기 제1 캐핑 절연 층(CIa)을 관통할 수 있다.
상기 상부 게이트 콘택 플러그(MCb)는 상기 제1 내지 제3 캐핑 절연 층들(CIa, CIb, CIc)을 관통하며 상기 상부 게이트 전극(G_U)의 상기 상부 게이트 콘택 영역(G_Cb)과 전기적으로 연결될 수 있다.
상기 제2 및 제3 주변 연결 플러그들(P_Pb, P_Pc)은 상기 제2 및 제3 캐핑 절연 층들(CIb, CIc), 및 상기 제2 관통 영역(TH2)을 지나면서 하부로 연장되어 상기 제2 주변 배선(108b)과 전기적으로 연결될 수 있다.
일 예에서, 상기 제1 관통 영역(TH1)은 상기 상부 기판(115)을 관통하며 상기 최하위 층간 절연 층(ILa)을 관통할 수 있고, 상기 제1 주변 연결 플러그(P_Pa)는 상기 제1 주변 배선(108a) 상에서 상부로 연장되어 상기 제1 관통 영역(TH1)을 지나면서 상기 하부 게이트 전극(G_L)의 하부면과 접촉할 수 있다.
다음으로, 도 8에서 상기 제1 관통 영역(TH1), 상기 상부 기판(115), 상기 하부 게이트 전극(G_L), 상기 최하위 층간 절연 층(ILa), 상기 제1 주변 연결 플러그(P_Pa) 및 상기 제1 주변 배선(108a)을 나타내는 'B'로 표시된 부분의 다양한 변형 예들에 대하여 도 9a 내지 도 9d를 각각 참조하여 설명하기로 한다. 도 9a 내지 도 9d는 도 8의 'B'로 표시된 부분의 변형예들을 각각 나타낸 부분 확대도들이다.
변형 예에서, 도 9a를 참조하면, 제1 관통 영역(TH1)은 상기 상부 기판(115)을 관통하며 상기 최하위 층간 절연 층(ILa) 하부에 배치될 수 있다. 제1 주변 연결 플러그(P_Pa)는 는 상기 제1 주변 배선(108a) 상에서 상부로 연장되어 상기 제1 관통 영역(TH1)을 지나면서 상기 상부 기판(115)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 하부 게이트 전극(G_L)은 하부로 연장되어 상기 최하위 층간 절연 층(ILa)을 관통하며 상기 제1 주변 연결 플러그(P_Pa)와 접촉하는 하부 돌출부(G_La)를 포함할 수 있다.
다른 변형 예에서, 도 9b를 참조하면, 제1 관통 영역(TH1)은 상기 상부 기판(115)을 관통하며 상기 최하위 층간 절연 층(ILa) 하부에 배치될 수 있다. 제1 주변 연결 플러그(P_Pa)는 상기 제1 주변 배선(108a) 상에서 상부로 연장되어 상기 제1 관통 영역(TH1) 및 상기 최하위 층간 절연 층(ILa)을 차례로 지나면서 상기 하부 게이트 전극(G_L)과 접촉할 수 있다. 상기 제1 주변 연결 플러그(P_Pa)는 상기 하부 게이트 전극(G_L)과 일체로 형성될 수 있다. 따라서, 상기 제1 주변 연결 플러그(P_Pa) 및 상기 하부 게이트 전극(G_L)은 서로 동일한 물질, 예를 들어 폴리 실리콘으로 형성될 수 있다. 따라서, 상기 제1 주변 연결 플러그(P_Pa)는 상기 제2 및 제3 주변 연결 플러그들(도 8의 P_Pb, P_Pc)과 다른 도전성 물질로 형성될 수 있다. 예를 들어, 상기 제1 주변 연결 플러그(P_Pa)는 폴리 실리콘으로 형성될 수 있고, 상기 제2 및 제3 주변 연결 플러그들(도 8의 P_Pb, P_Pc)은 Ti, W, TiN 등과 같은 금속, 금속 질화물 등으로 형성될 수 있다.
다른 변형 예에서, 도 9c를 참조하면, 제1 관통 영역(TH1)은 상기 제1 주변 배선(108a) 상에서 상부로 연장되어 상기 상부 기판(115) 및 상기 최하위 층간 절연 층(ILa)을 관통할 수 있다. 제1 주변 연결 플러그(P_Pa)는 상기 제1 관통 영역(TH1)을 관통하며 상기 제1 주변 배선(108a)과 상기 하부 게이트 전극(G_L)을 전기적으로 연결할 수 있다.
다른 변형 예에서, 도 9d를 참조하면, 제1 관통 영역(TH1)은 상기 제1 주변 배선(108a) 상에서 상부로 연장되어 상기 상부 기판(115)을 관통하고 상기 최하위 층간 절연 층(ILa) 하부에 배치될 수 있다. 제1 주변 연결 플러그(P_Pa)는 상기 제1 관통 영역(TH1)을 관통할 수 있다. 상기 하부 게이트 전극(G_L)은 하부로 연장되어 상기 최하위 층간 절연 층(ILa)을 관통하며 상기 제1 주변 연결 플러그(P_Pa)와 접촉하는 하부 돌출부(G_La)를 포함할 수 있다.
다시, 도 7 및 도 8을 참조하면, 도 7 및 도 8을 참조하여 설명한 바와 같이, 상기 하부 게이트 전극(G_L)은 상기 중간, 더미 및 상부 게이트 전극(G_M, G_D, G_U)과 다른 도전성 물질로 형성될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 하부 게이트 전극(G_L)은 상기 중간, 더미 및 상부 게이트 전극(G_M, G_D, G_U)과 동일한 도전성 물질로 형성될 수 있다. 이와 같이, 상기 하부 게이트 전극(G_L)이 상기 중간, 더미 및 상부 게이트 전극(G_M, G_D, G_U)과 동일한 도전성 물질로 형성되면서 변형될 수 있는 구성요소들의 변형 예에 대하여 도 10 및 도 11을 참조하여 설명하기로 한다. 도 10은 도 6의 'A1'으로 표시된 부분을 확대한 부분 확대도이고, 도 11은 도 6의 'A2'로 표시된 부분을 확대한 부분 확대도이다. 이하에서, 도 7 및 도 8을 참조하여 설명한 구성요소들을 직접적으로 인용하면서 자세한 설명은 생략하고, 도 7 및 도 8을 참조하여 설명한 구성요소들 중 변형된 부분을 중심으로 설명하기로 한다. 따라서, 이하에서 별도의 언급이 없더라도 도 7 및 도 8에서 설명한 구성요소들은 별도의 설명 없이 직접적으로 인용될 수 있다.
도 4 내지 도 6과 함께 도 10 및 도 11을 참조하면, 상기 하부 게이트 전극(G_L)은 상기 중간, 더미 및 상부 게이트 전극(G_M, G_D, G_U)과 동일한 도전성 물질로 형성되면서 동일한 두께로 형성될 수 있다. 수직 채널 구조물(VS)은 상기 하부 게이트 전극(G_L)을 관통하며 상기 상부 기판(115)과 접촉하는 하부 채널 반도체 층(135), 상기 하부 채널 반도체 층(135) 상에 배치되며 상기 상부 기판(115)의 표면과 수직한 방향(Z)으로 연장되며 상기 중간, 더미 및 상부 게이트 전극(G_M, G_D, G_U)을 관통하는 절연성 코어 층(148'), 상기 절연성 코어 층(148')의 측면 및 바닥면을 덮으며 상기 하부 채널 반도체 층(135)과 접촉하는 상부 채널 반도체 층(146'), 상기 상부 채널 반도체 층(146')의 외측을 둘러싸는 제1 게이트 유전체(140'), 상기 절연성 코어 층(148') 상에 배치되며 상기 상부 채널 반도체 층(146')과 전기적으로 연결되는 패드 층(150)을 포함할 수 있다.
상기 하부 채널 반도체 층(135)은 상기 상부 기판(115)으로부터 성장된 에피택시얼 층일 수 있다. 예를 들어, 상기 하부 채널 반도체 층(135)은 실리콘으로 형성될 수 있는 에피택시얼 층일 수 있다. 상기 상부 채널 반도체 층(146'), 상기 절연성 코어 층(148'), 상기 제1 게이트 유전체(140'), 및 상기 패드 층(150)은 도 7 및 도 8에서 설명한 상기 채널 반도체 층(146), 상기 절연성 코어 층(148), 상기 제1 게이트 유전체(140), 및 상기 패드 층(150)과 동일한 물질로 형성될 수 있다.
도 7 및 도 8을 참조하여 상술한 바와 같이, 상기 제2 게이트 유전체(168)은 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)과 상기 수직 채널 구조물(VS) 사이에 배치되며 상기 중간, 더미 및 상부 게이트 전극(G_M, G_M, G_U)의 상부면 및 하부면 상으로 연장될 수 있다. 또한, 상기 제2 게이트 유전체(168)는 상기 하부 게이트 전극(G_L)과 상기 수직 채널 구조물(VS) 사이에 배치되며 상기 하부 게이트 전극(G_L)의 상부면 및 하부면 상으로 연장될 수 있다.
상기 하부 채널 반도체 층(135)과 상기 하부 게이트 전극(G_L) 사이에 하부 게이트 유전체(167)가 배치될 수 있다. 상기 하부 게이트 유전체(167)는 상기 하부 채널 반도체 층(135)을 열 산화시키어 형성될 수 있다. 예를 들어, 상기 하부 채널 반도체 층(135)은 실리콘 산화물로 형성될 수 있다. 상기 제2 게이트 유전체(168)의 일부는 상기 하부 게이트 유전체(167)와 상기 하부 게이트 전극(G_L) 사이에 배치될 수 있다.
도 7 및 도 8에서와 같이, 상기 제1 관통 영역(TH1)은 상기 상부 기판(115)을 관통하며 상기 최하위 층간 절연 층(ILa)을 관통할 수 있고, 상기 제1 주변 연결 플러그(P_Pa)는 상기 제1 주변 배선(108a) 상에서 상부로 연장되어 상기 제1 관통 영역(TH1)을 관통할 수 있다. 상기 하부 게이트 전극(G_L)의 하부면을 덮는 상기 제2 게이트 유전체(168)는 상기 제1 관통 영역(TH1)의 상부면 및 상기 제1 주변 연결 플러그(P_Pa)의 상부면을 덮을 수 있다. 따라서, 상기 제2 게이트 유전체(168)의 일부(168t)는 상기 하부 게이트 전극(G_L)의 하부면과 상기 제1 관통 영역(TH1)의 상부면 사이에 개재될 수 있고, 상기 하부 게이트 전극(G_L)의 하부면과 상기 제1 주변 연결 플러그(P_Pa)의 상부면 사이에 개재될 수 있다. 상기 하부 게이트 전극(G_L)과 상기 제1 주변 연결 플러그(P_Pa) 사이에 위치하는 상기 제2 게이트 유전체(168)의 부분(168t)은 상기 하부 게이트 전극(G_L) 및 상기 제1 주변 연결 플러그(P_Pa)을 절연시키지 못하고 터널링될 수 있다. 여기서, 상기 하부 게이트 전극(G_L)과 상기 제1 주변 연결 플러그(P_Pa) 사이에 위치하는 상기 제2 게이트 유전체(168)의 부분(168t)은 '터널 유전 층'으로 지칭될 수도 있다. 따라서, 상기 제1 주변 연결 플러그(P_Pa) 및 상기 하부 게이트 전극(P_L)은 상기 터널 유전 층(168t)를 통하여 전기적으로 연결될 수 있다.
다음으로, 도 10에서 상기 제1 관통 영역(TH1), 상기 상부 기판(115), 상기 하부 게이트 전극(G_L), 상기 최하위 층간 절연 층(ILa), 상기 제1 주변 연결 플러그(P_Pa) 및 상기 제1 주변 배선(108a)을 나타내는 'C'로 표시된 부분의 다양한 변형 예들에 대하여 도 12a 및 도 12b를 각각 참조하여 설명하기로 한다. 도 12a 및 도 12b는 도 10의 'C'로 표시된 부분의 변형예들을 각각 나타낸 부분 확대도들이다.
변형 예에서, 도 12a를 참조하면, 제1 관통 영역(TH1)은 상기 상부 기판(115)을 관통하며 상기 최하위 층간 절연 층(ILa) 하부에 배치될 수 있다. 제1 주변 연결 플러그(P_Pa)는 상기 제1 주변 배선(108a) 상에서 상부로 연장되어 상기 제1 관통 영역(TH1)을 지나면서 상기 상부 기판(115)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 하부 게이트 전극(G_L)은 하부로 연장되어 상기 최하위 층간 절연 층(ILa) 내로 연장되는 하부 돌출부(G_La)를 포함할 수 있다. 상기 하부 게이트 전극(G_L)의 하부면 상에 위치하는 상기 제2 게이트 유전체(168)는 상기 하부 돌출부(G_La)의 측면 상으로 연장되며 상기 하부 돌출부(G_La)와 상기 제1 주변 연결 플러그(P_Pa) 사이로 연장될 수 있다. 상기 하부 돌출부(G_La)와 상기 제1 주변 연결 플러그(P_Pa) 사이에 위치하는 상기 제2 게이트 유전체(168)의 부분은 터널 유전 층(168t)일 수 있다.
다른 변형 예에서, 도 12b를 참조하면, 제1 관통 영역(TH1)은 상기 제1 주변 배선(108a) 상에서 상부로 연장되어 상기 상부 기판(115) 및 상기 최하위 층간 절연 층(ILa)을 관통할 수 있다. 상기 하부 게이트 전극(G_L)의 하부면 상에 위치하는 상기 제2 게이트 유전체(168)는 상기 하부 게이트 전극(G_L)과 상기 제1 관통 영역(TH1) 사이, 및 상기 하부 게이트 전극(G_L)과 상기 제1 주변 연결 플러그(P_Pa) 사이로 연장될 수 있다. 상기 하부 게이트 전극(G_L)과 상기 제1 주변 연결 플러그(P_Pa) 사이에 위치하는 상기 제2 게이트 유전체(168)의 부분은 터널 유전 층(168t)일 수 있다.
다시, 도 4 내지 도 6을 참조하면, 앞에서 상술한 바와 같이, 상기 제1 관통 영역(TH1) 및 상기 제1 관통 영역(TH1)을 관통하는 상기 제1 주변 연결 플러그(P_Pa)는 상기 제1 연장 영역(E_ST1) 내에 배치되며 상기 제2 관통 영역(TH2) 보다 상기 메모리 셀 어레이 영역(20)에 가깝게 배치될 수 있으며, 상기 제1 관통 영역(TH1)은 상기 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이하에서, 상기 제1 관통 영역(TH1)의 배치의 변형 예들에 대하여 설명하기로 한다. 이하에서, 별도의 설명이 없더라도 상기 제1 주변 연결 플러그(P_Pa)은 변형될 수 있는 제1 관통 영역을 관통하는 것으로 설명될 수 있으므로, 이하에서 상기 제1 주변 연결 플러그(P_Pa)의 배치에 대한 별도의 설명은 생략하기로 한다.
도 13a, 도 13b 및 도 14는 상기 제1 관통 영역(TH1)의 배치의 변형예를 설명하기 위한 도면들이고, 도 15a, 도 15b 및 도 16은 상기 제1 관통 영역(TH1) 및 상기 제1 주변 연결 플러그(P_Pa)의 배치의 다른 변형예를 설명하기 위한 도면들이고, 도 17은 상기 제1 관통 영역(TH1) 및 상기 제1 주변 연결 플러그(P_Pa)의 배치의 또 다른 변형예를 설명하기 위한 평면도이고, 도 18은 상기 제1 관통 영역(TH1) 및 상기 제1 주변 연결 플러그(P_Pa)의 배치의 또 다른 변형예를 설명하기 위한 평면도이다.
변형 예에서, 도 13a, 도 13b 및 도 14를 참조하면, 제1 관통 영역(TH1)은 상기 제2 연장 영역(E_ST2) 내에 배치될 수 있다. 따라서, 상기 제2 관통 영역(TH2)은 상기 제1 연장 영역(E_ST1) 내에 배치될 수 있고, 상기 제1 관통 영역(TH1)은 상기 제2 연장 영역(E_ST2) 내에 배치될 수 있다.
다른 변형 예에서, 도 15a, 도 15b 및 도 16을 참조하면, 제1 관통 영역(TH1) 은 상기 제1 연장 영역(E_ST1) 내에 배치되는 부분 및 상기 제2 연장 영역(E_ST2) 내에 배치되는 부분을 포함할 수 있다. 상기 제2 관통 영역(TH2)은 상기 제1 연장 영역(E_ST1) 내에 배치될 수 있다. 상기 제1 관통 영역(TH1) 중 상기 제1 연장 영역(E_ST1) 내에 배치되는 부분은 상기 제2 관통 영역(TH2)과 상기 메모리 셀 어레이 영역(20) 사이에 배치될 수 있다.
또 다른 변형 예에서, 도 17을 참조하면, 제1 관통 영역(TH1)은 상기 제1 연장 영역(E_ST1) 내에서 서로 이격되는 복수의 부분들, 및 상기 제2 연장 영역(E_ST2) 내에 서로 이격되는 복수의 부분들을 포함할 수 있다. 상기 제1 관통 영역(TH1)의 복수의 부분들은 상기 메모리 셀 어레이 영역(20)을 사이에 두고 지그재그로 배열될 수 있다. 상기 제1 관통 영역(TH1)은 바 모양일 수 있다.
또 다른 변형 예에서, 도 18을 참조하면, 제1 관통 영역(TH1)은 상기 제2 관통 영역(TH2)과 상기 메모리 셀 어레이 영역(20) 사이에 배치되며, 서로 이격되는 복수의 부분들을 포함할 수 있다. 상기 제1 관통 영역(TH1)의 복수의 부분들의 각각은 평면에서 원 모양일 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 소자에서, 게이트 적층 구조물의 게이트 전극들의 적층 수가 증가하면서 게이트 전극들의 계단 모양은 다양한 형태로 형성될 수 있다. 이와 같은 게이트 적층 구조물의 게이트 전극들의 계단 모양의 예시적인 예에 대하여, 도 19a, 도 19b, 도 20a 및 도 20b를 참조하여 본 발명의 일 실시에에 따른 3차원 반도체 소자를 설명하기로 한다. 도 19a 내지 도 20b에서, 도 19a는 본 발명의 일 실시에에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 평면도이고, 도 19b는 도 19a의 'D'로 표시된 부분을 확대한 부분 확대도이고, 도 20a는 도 19b의 V-V'선 및 VI-VI'선을 따라 취해진 영역을 나타내는 개략적인 단면도이고, 도 20b는 도 19b의 VII-VII'선 및 VIII-VIII'선을 따라 취해진 영역을 나타내는 개략적인 단면도이다.
도 19a, 도 19b, 도 20a 및 도 20b를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 도 4 내지 도 6을 참조하여 설명한 것과 같은 하부 기판(103), 상기 주변 회로 구조물(106) 및 상기 상부 기판(115)이 배치될 수 있다. 상기 주변 회로 구조물(106)은 앞에서 상술한 바와 같은 주변 배선(108) 및 상기 주변 배선(108)을 덮는 하부 절연 층(110)을 포함할 수 있다. 상기 주변 배선(108)은 제1 주변 배선(108a), 제2 주변 배선(108b) 및 제3 주변 배선(108c)을 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 소자는 복수개의 게이트 전극을 포함하는 게이트 적층 구조물(GS), 복수개의 분리 구조물(MS, SS), 제1 관통 영역(TH1), 제2 관통 영역(TH2), 복수개의 주변 연결 플러그(P_Pa, P_Pb, P_Pc), 절연성 분리 라인(SL), 복수개의 게이트 연결 배선(G_I), 비트라인(BL), 비트라인 콘택 플러그(BLC), 복수개의 게이트 콘택 플러그(MCa, MCb), 수직 채널 구조물(VS), 더미 수직 구조물(VSd)을 포함할 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 소자는 절연성 구조물(INS)을 포함할 수 있다. 상기 절연성 구조물(INS)은 상기 게이트 적층 구조물(GS)과 상기 상부 기판(115) 사이의 최하위 층간 절연 층(ILa), 상기 게이트 적층 구조물(GS)의 복수의 게이트 전극 사이의 층간 절연 층(IL), 상기 게이트 적층 구조물(GS)을 차례로 덮는 제1 캐핑 절연 층(CIa), 제2 캐핑 절연 층(CIb) 및 제3 캐핑 절연 층(CIc)을 포함할 수 있다.
상기 게이트 적층 구조물(GS)의 복수개의 게이트 전극은 하부 게이트 전극(G_L), 상기 하부 게이트 전극(G_M) 상에 배치되는 복수개의 중간 게이트 전극(G_M), 상기 중간 게이트 전극(G_M) 상에 배치되는 하나 또는 복수개의 더미 게이트 전극(G_D), 상기 더미 게이트 전극(G_D) 상에 배치되는 하나 또는 복수개의 상부 게이트 전극(G_U)을 포함할 수 있다. 복수개의 상기 중간 게이트 전극(G_M) 중에서, 일부는 더미일 수 있고 나머지는 워드라인일 수 있다. 상기 상부 게이트 전극(G_U)은 스트링 선택 라인일 수 있다. 상기 하부 게이트 전극(G_L)은 접지 선택 라인일 수 있다.
도 21은 상기 상부 기판(115) 상에 배치될 수 있는 상기 게이트 적층 구조물(GS)의 상기 복수개의 게이트 전극을 설명하기 위하여 3차원적으로 나타내는 사시도이고, 도 22, 도 23a, 도 24a, 도 25a의 각각은 도 19a의 평면도에 나타낸 구성요소들을 쉽게 이해하기 위하여 구성요들의 일부를 나타낸 평면도이고, 도 23b, 도 24b 및 도 25b는 도 23a, 도 24a, 도 25a의 'D'로 표시된 부분을 각각 나타낸 부분 확대도들이다. 도 22 내지 도 25b에서, 도 22는 상기 상부 기판(115), 상기 제1 관통 영역(TH1), 상기 제2 관통 영역(TH2), 상기 제1, 제2, 제3 주변 연결 플러그(P_Pa, P_Pb, P_Pc)의 평면 모양을 나타내고, 도 23a 및 도 23b는 도 22의 평면도에서 상기 상부 기판(115) 상에 배치되는 상기 하부 게이트 전극(G_L), 하부 게이트 컷 영역(CT) 상기 분리 구조물(MS, SS) 및 상기 수직 채널 구조물(VS)을 나타내고, 도 24a 및 도 24b는 상기 분리 구조물(MS, SS) 및 상기 수직 채널 구조물(VS), 상기 제2 관통 영역(TH2), 상기 제2 및 제3 주변 연결 플러그(P_Pb, P_Pc), 및 어느 하나의 중간 게이트 전극(G_M)을 나타내고, 도 25a 및 도 25b는 상기 상부 기판(115), 상기 제1 관통 영역(TH1), 상기 제2 관통 영역(TH2), 상기 제1, 제2, 제3 주변 연결 플러그(P_Pa, P_Pb, P_Pc), 상기 절연성 분리 라인(SL), 및 상기 상부 게이트 전극(G_U)을 나타낼 수 있다. 이와 같은 도 22 내지 도 25b는 도 19a, 도 19b, 도 20, 도 21a 및 도 21b를 참조하여 설명하는 구성요소들을 보다 명확하게 나타내기 위한 평면도들로써, 이하에서 이들을 같이 참조하여 설명하기로 한다.
도 19a, 도 19b, 도 20a 및 도 20b과 함께, 도 21 내지 도 25b를 참조하면, 상기 게이트 적층 구조물(GS)의 게이트 전극들은 상기 상부 기판(115) 상의 메모리 셀 어레이 영역(20) 내에 배치되며 상기 상부 기판(115) 상의 연장 영역(E_ST1) 내로 연장될 수 있다. 상기 게이트 적층 구조물(GS)의 상기 중간 및 상부 게이트 전극(G_M, G_U)의 콘택 영역들(G_Ca, G_Cb)은 상기 연장 영역(E_ST1) 내에서 계단 모양으로 배열될 수 있다. 상기 연장 영역(E_ST1)은 도 4에서 설명한 상기 제1 연장 영역에 대응할 수 있다.
상기 게이트 적층 구조물(GS)의 복수개의 게이트 전극은 상기 상부 기판(115)의 상부면과 수직한 제3 방향(Z)으로 서로 이격되면서 적층될 수 있고, 상기 상부 기판(115)의 상부면과 평행한 제1 방향(X)으로 연장될 수 있다. 상기 수직 채널 구조물(VS)은 복수개가 배치될 수 있으며, 상기 메모리 셀 어레이 영역(20) 내의 상기 게이트 적층 구조물(GS)을 관통할 수 있다. 상기 수직 채널 구조물(VS)은 도 7 또는 도 10을 참조하여 설명한 것과 동일할 수 있다. 상기 제1 관통 영역(TH1)은 상기 상부 기판(115)을 관통할 수 있다. 상기 제1 주변 연결 플러그(P_Pa)는 상기 제1 주변 배선(108a) 상에 배치되며 상기 제3 방향(Z)로 연장되어 상기 제1 관통 영역(TH1)을 지나고, 상기 하부 게이트 전극(G_L)과 전기적으로 연결될 수 있다.
일 예에서, 상기 하부 게이트 전극(G_L), 상기 제1 관통 영역(TH1) 및 상기 제1 주변 연결 플러그(P_Pa)의 구조는 도 8, 도 9a 내지 도 9d를 각각 참조하여 설명한 상기 하부 게이트 전극(G_L), 상기 제1 관통 영역(TH1) 및 상기 제1 주변 연결 플러그(P_Pa)의 구조와 동일할 수 있다.
변형 예에서, 상기 하부 게이트 전극(G_L), 상기 제1 관통 영역(TH1) 및 상기 제1 주변 연결 플러그(P_Pa)의 구조는 도 11, 도 12a 및 도 12b를 각각 참조하여 설명한 상기 하부 게이트 전극(G_L), 상기 제1 관통 영역(TH1) 및 상기 제1 주변 연결 플러그(P_Pa)의 구조와 동일할 수 있다.
따라서, 상기 하부 게이트 전극(G_L), 상기 제1 관통 영역(TH1) 및 상기 제1 주변 연결 플러그(P_Pa)의 구조는 도 8, 도 9a 내지 도 9d를 각각 참조하여 설명한 내용, 또는 도 11, 도 12a 및 도 12b를 각각 참조하여 설명한 내용으로 이해될 수 있기 때문에, 여기서 자세한 설명은 생략하기로 한다.
상기 제2 관통 영역(TH2)은 상기 상부 기판(115) 및 상기 게이트 적층 구조물(GS)을 관통할 수 있다. 상기 제2 관통 영역(TH2)을 관통하며 상기 주변 배선(108)으로 연장되는 주변 연결 플러그(P_P)가 배치될 수 있다. 상기 주변 연결 플러그(P_P)은 상기 제2 주변 배선(108b)과 전기적으로 연결되는 상기 제2 주변 연결 플러그(P_Pb) 및 상기 제3 주변 배선(108c)과 전기적으로 연결되는 상기 제3 주변 연결 플러그(P_Pc)를 포함할 수 있다.
상기 더미 수직 구조물(VSd)은 상기 절연성 분리 라인(SL)을 관통하며 상기 절연성 분리 라인(SL) 하부에 위치하는 상기 게이트 적층 구조물(GS)을 관통할 수 있다. 상기 더미 수직 구조물(VSd)은 상기 수직 채널 구조물(VS)과 동일한 구조로 형성되며, 상기 비트라인(BL)과 전기적으로 절연될 수 있다.
상기 비트라인 콘택 플러그(BLC)는 상기 비트라인(BL)과 상기 수직 채널 구조물(VS) 사이에 개재되어, 상기 비트라인(BL)을 상기 수직 채널 구조물(VS)과 전기적으로 연결할 수 있다.
복수개가 배치될 수 있는 상기 분리 구조물(MS, SS)은 상기 게이트 적층 구조물(GS)을 관통할 수 있다. 상기 분리 구조물(MS, SS)은 주 분리 구조물(MS) 및 보조 분리 구조물(SS)을 포함할 수 있다. 상기 주 분리 구조물(MS)은 상기 게이트 적층 구조물(GS)을 제2 방향(Y)으로 이격시킬 수 있다. 상기 제2 방향(Y)은 상기 상부 기판(115)과 평행하며 상기 제1 방향(X)과 수직할 수 있다.
상기 주 분리 구조물(MS)은 상기 게이트 적층 구조물(GS)을 상기 제1 방향(X)으로 가로지르며 상기 게이트 적층 구조물(GS)을 상기 제2 방향(Y)으로 서로 이격시키킬 수 있다. 상기 주 분리 구조물(MS)은 제1 주 분리 구조물(MS1) 및 제2 주 분리 구조물(MS2)을 포함할 수 있다. 상기 제1 주 분리 구조물(MS1)은 상기 메모리 셀 어레이 영역(20)을 가로지르며 상기 연장 영역(E_ST1)을 가로지를 수 있다. 상기 주 분리 구조물(MS)에서, 서로 인접하는 어느 하나의 제1 주 분리 구조물(MS1)과 어느 하나의 제2 주 분리 구조물(MS2)은 하나의 메모리 블록(BLK)을 한정할 수 있다.
상기 제2 주 분리 구조물(MS2)은 서로 평행한 한 쌍의 제1 주 분리 구조물(MS1) 사이에 배치될 수 있다. 상기 제2 주 분리 구조물(MS2)은 상기 제2 관통 영역(TH2)을 둘러싸는 부분(MS2')을 포함할 수 있다.
상기 제2 주 분리 구조물(MS2)은, 평면으로 보았을 때, 상기 제2 관통 영역(TH2)을 둘러싸는 부분(MS2')으로부터 상기 메모리 셀 어레이 영역(20)을 향하는 방향으로 연장되는 제1 연장 부분들(MS2a) 및 상기 제2 관통 영역(TH2)을 둘러싸는 부분(MS2')으로부터 상기 메모리 셀 어레이 영역(20)에서 멀어지는 방향으로 연장되는 제2 연장 부분들(MS2b)을 포함할 수 있다.
상기 보조 분리 구조물(SS) 중 적어도 일부는 상기 서로 인접하는 한 쌍의 주 분리 구조물(MS1, MS2) 사이에서, 상기 제1 방향(X)으로 서로 마주보는 끝 부분들을 가질 수 있다.
상기 보조 분리 구조물(SS)은 상기 메모리 셀 어레이 영역(20)을 가로지르며 상기 연장 영역(E_ST1)의 일부 내로 연장되는 제1 보조 분리 구조물(SS1)을 포함할 수 있다. 상기 제1 보조 분리 구조물(SS1)은, 평면으로 보았을 때, 상기 상부 게이트 전극(G_U)을 가로지르며 상기 중간 게이트 전극(G_M)의 중간 게이트 콘택 영역들(G_Ca)과 이격될 수 있다.
상기 보조 분리 구조물(SS)은 상기 연장 영역(E_ST1) 내에 배치되는 제2 보조 분리 구조물(SS2) 및 제3 보조 분리 구조물(SS3)을 포함할 수 있다. 상기 제3 보조 분리 구조물(SS3)은 상기 제2 관통 영역(TH2)을 둘러싸는 상기 제2 주 분리 구조물(MS2)의 부분(MS2')에 의해 둘러싸일 수 있으며, 상기 제2 관통 영역(TH2)을 둘러쌀 수 있다.
상기 분리 구조물(MS, SS)에 의해 관통되는 상기 상부 게이트 전극(G_U)을 상기 제1 방향(X)으로 가로지르며 관통하는 절연성 분리 라인(SL)이 배치될 수 있다.
상기 주 분리 구조물(MS)은 도 20에서 도면 부호 MS_T로 표시되는 주 분리 트렌치를 채울 수 있고, 상기 보조 분리 구조물(SS)은 도 20에서 도면 부호 SS_T로 표시되는 보조 분리 트렌치를 채울 수 있고, 상기 절연성 분리 라인(SL)은 도 20에서 도면 부호 SL_T로 표시되는 절연성 분리 트렌치를 채울 수 있다.
상기 상부 게이트 전극(G_U)은 상부 게이트 콘택 영역(G_Cb)을 가질 수 있고, 상기 상부 게이트 전극(G_U)이 상기 제3 방향(Z)으로 복수개가 배치되는 경우에, 상기 상부 게이트 콘택 영역(G_Cb)은 상기 메모리 셀 어레이 영역(20)으로부터 멀어지는 제1 방향(X)으로 차례로 낮아지는 계단 모양으로 배열될 수 있다.
상기 중간 게이트 전극(G_M)은 복수개가 배치될 수 있다. 상기 중간 게이트 전극(G_M)은 복수개가 배치될 수 있고, 복수개의 상기 중간 게이트 전극(G_M) 중 적어도 일부는 워드라인 역할을 할 수 있다. 상기 중간 게이트 전극(G_M)은 계단 모양으로 배열되는 복수개의 중간 게이트 콘택 영역(G_Ca)을 가질 수 있다. 상기 중간 게이트 콘택 영역(G_Ca)은 상기 제1 방향(X)으로 제1 기울기로 낮아지도록 배열될 수 있고, 상기 제2 방향(Y)으로 상기 제1 기울기보다 완만한 제2 기울기로 낮아지도록 배열될 수 있다.
상기 중간 게이트 전극(G_M)의 상기 중간 게이트 콘택 영역(G_Ca) 상에 중간 게이트 콘택 플러그(MCa)가 배치될 수 있고, 상기 상부 게이트 전극(G_U)의 상기 상부 게이트 콘택 영역(G_Cb) 상에 상부 게이트 콘택 플러그(MCb)가 배치될 수 있다.
상기 게이트 연결 배선(G_I)은 상기 제2 주변 연결 플러그(P_Pb) 및 상기 중간 게이트 콘택 플러그(MCa)를 전기적으로 연결하는 중간 게이트 연결 배선(G_Ia), 및 상기 제2 연결 플러그(P_Pc) 및 상기 상부 게이트 콘택 플러그(MCb)를 전기적으로 연결하는 상부 게이트 연결 배선(G_Ib)을 포함할 수 있다.
상기 복수개의 중간 게이트 전극(G_M)은 상기 분리 구조물(MS, SS) 중 상기 제1 방향(X)으로 서로 마주보는 분리 구조물의 끝 부분들 사이에 위치하는 게이트 연결 영역(도 24b의 IR)을 포함할 수 있다. 예를 들어, 상기 복수개의 중간 게이트 전극(G_M)은 상기 제1 보조 분리 구조물(SS1) 및 상기 제2 보조 분리 구조물(SS2)이 서로 마주보는 끝 부분들 사이에 위치하는 게이트 연결 영역(도 24b의 IR)과, 상기 제1 보조 분리 구조물(SS1) 및 상기 제2 주 분리 구조물(MS2)의 상기 제1 연장 부분(MS2a)이 서로 마주보는 끝 부분들 사이에 위치하는 게이트 연결 영역(도 24b의 IR)을 포함할 수 있다. 서로 인접하는 한 쌍의 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이에서, 동일 평면에 위치하는 상기 중간 게이트 전극(G_M)은 전기적으로 연결된 하나의 게이트 전극일 수 있다.
상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이에서, 동일 평면에 위치하는 상기 하부 게이트 전극(G_L)은 상기 게이트 컷 영역(CT)에 의해 서로 분리될 수 있다. 상기 게이트 컷 영역(CT)은 상기 게이트 연결 영역(도 24b의 IR)과 중첩할 수 있다. 따라서, 상기 게이트 컷 영역(CT)은 상기 제1 보조 분리 구조물(SS1) 및 상기 제2 보조 분리 구조물(SS2)이 서로 마주보는 끝 부분들 사이에 위치하고, 상기 제1 보조 분리 구조물(SS1) 및 상기 제2 주 분리 구조물(MS2)의 상기 제1 연장 부분(MS2a)이 서로 마주보는 끝 부분들 사이에 위치할 수 있다.
실시 예에 따르면, 상기 복수개의 주 분리 구조물(MS) 중 서로 인접하는 한 쌍의 주 분리 구조물(MS1, MS2) 사이에서, 상기 게이트 적층 구조물(GS)은 동일 평면에 배치되며 상기 제2 방향(Y)으로 이격되는 복수개의 하부 게이트 전극(G_L), 상기 복수개의 하부 게이트 전극(G_L) 상에 배치되며 동일 평면에서 전기적으로 연결되는 중간 게이트 전극(G_M), 및 상기 중간 게이트 전극(G_M) 상에 배치되며 상기 제2 방향(Y)으로 서로 이격되는 복수개의 상부 게이트 전극(G_U)을 포함할 수 있다. 상기 제2 방향(Y)으로 이격되는 상기 상부 게이트 전극(G_U)의 개수는 상기 제2 방향(Y)으로 이격되는 상기 하부 게이트 전극(G_L)의 개수 보다 많을 수 있다.
다음으로, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 설명하기로 한다.
도 26a 및 도 26b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 나타내는 공정 흐름도들이고, 도 27, 도 28, 도 34 내지 도 37은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 나타내는 단면도들이다. 도 27, 도 28, 도 34 내지 도 37은 도 4의 I-I'선을 따라 취해진 영역 및 II-II'선을 따라 취해진 영역을 나타내는 단면도들이다. 도 29a 내지 도 33b는 도 28의 'E'로 표시된 부분을 확대한 부분 확대도들이다. 도 29a 내지 도 33b에서, 도 29a 내지 도 29d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타내는 부분 확대도들이고, 도 30a 내지 도 30d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타내는 부분 확대도들이고, 도 31a 내지 도 31c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 다른 변형 예를 나타내는 부분 확대도들이고, 도 32a 및 도 32b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 다른 변형 예를 나타내는 부분 확대도들이고, 도 33a 및 도 33b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 다른 변형 예를 나타내는 부분 확대도들이다.
도 26a, 도 26b 및 도 27을 참조하면, 하부 기판(103) 상에 주변 회로 구조물(106)을 형성할 수 있다 (S5). 상기 하부 기판(103)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 단결정 반도체 기판일 수 있다. 상기 주변 회로 구조물(106)은 주변 배선들(108) 및 상기 주변 배선들(108)을 덮는 하부 절연 층(110)을 포함할 수 있다. 상기 주변 배선들(108)은 제1 주변 배선(108a), 제2 주변 배선(108b) 및 제3 주변 배선(108c)을 포함할 수 있다.
상기 주변 회로 구조물(106) 상에 상부 기판(115)을 형성할 수 있다 (S10). 상기 상부 기판(115)은 폴리 실리콘으로 형성될 수 있다.
상기 상부 기판(115)을 패터닝하여 제1 관통 영역(TH1)을 형성할 수 있다 (S15). 상기 제1 관통 영역(TH1)을 형성하는 것은 포토 및 식각 공정을 진행하여 상기 상부 기판(115)을 관통하는 개구부를 형성하고, 증착 및 평탄화 공정을 진행하여, 상기 상부 기판(115)을 관통하는 개구부를 채우는 절연성 물질을 형성하는 것을 포함할 수 있다. 따라서, 상기 제1 관통 영역(TH1)은 실리콘 산화물 등과 같은 절연성 물질로 형성할 수 있다.
일 예에서, 상기 제1 관통 영역(TH1)을 형성하면서 상기 상부 기판(115)의 외측면을 둘러싸는 중간 절연 층(118)을 같이 형성할 수 있다.
도 26a, 도 26b 및 도 27을 참조하면, 상기 제1 관통 영역(TH1)을 지나며 상기 주변 회로 구조물(106)의 주변 배선(108) 상으로 연장되는 제1 주변 연결 플러그(P_Pa)를 형성할 수 있다 (S20). 상기 제1 주변 연결 플러그(P_Pa)는 상기 주변 배선(108)의 제1 주변 배선(108a)과 전기적으로 연결될 수 있다.
상기 상부 기판(115) 상에 상기 제1 주변 연결 플러그(P_Pa)와 전기적으로 연결되는 하부 게이트 전극(G_L)을 형성할 수 있다 (S25). 상기 하부 게이트 전극(G_L)을 형성하기 전에, 상기 상부 기판(115) 상에 최하위 층간 절연 층(ILa)을 형성할 수 있다.
상기 상부 기판(115), 상기 제1 관통 영역(TH1), 상기 제1 주변 연결 플러그(P_Pa), 상기 최하위 층간 절연 층(ILa) 및 상기 하부 게이트 전극(G_L)을 형성하는 방법의 일 예를 도 29a 내지 도 29d를 참조하여 설명하기로 한다.
도 29a를 참조하면, 상부 기판(115)은 제1 영역(115a), 상기 제1 영역(115a) 상의 제2 영역(115b) 및 상기 제2 영역(115b) 상의 제3 영역(115c)을 포함하도록 형성될 수 있다. 상기 제2 영역(115b)은 상기 제3 영역(115c) 보다 탄소를 더 포함하는 영역일 수 있고, 상기 제1 영역(115a)은 상기 제3 영역(115c) 보다 P형의 불순물 농도가 높은 영역일 수 있다.
도 29b를 참조하면, 상기 상부 기판(115) 상에 최하위 층간 절연 층(ILa)을 형성할 수 있다. 상기 최하위 층간 절연 층(ILa) 및 상기 상부 기판(115)을 관통하는 제1 관통 영역(TH1)을 형성할 수 있다.
도 29c를 참조하면, 상기 제1 관통 영역(TH1)을 관통하며 상기 하부 절연 층(110)의 일부를 지나면서 상기 제1 주변 배선(108a)과 전기적으로 연결되는 제1 주변 연결 플러그(P_Pa)를 형성할 수 있다. 따라서, 상기 제1 주변 연결 플러그(P_Pa)은 상기 상부 기판(115)의 상부면 보다 높은 상부면을 가질 수 있다.
도 29d를 참조하면, 상기 최하위 층간 절연 층(ILa) 및 상기 제1 주변 연결 플러그(P_Pa) 상에 하부 게이트 전극(G_L)을 형성할 수 있다.
다음으로, 상기 상부 기판(115), 상기 제1 관통 영역(TH1), 상기 제1 주변 연결 플러그(P_Pa), 상기 최하위 층간 절연 층(ILa) 및 상기 하부 게이트 전극(G_L)을 형성하는 방법의 변형 예를 도 30a 내지 도 30d를 참조하여 설명하기로 한다.
도 30a를 참조하면, 도 29a에서 설명한 것과 같은 상기 상부 기판(115)을 준비할 수 있다. 상기 상부 기판(115)을 관통하는 제1 관통 영역(TH1)을 형성할 수 있다.
도 30b를 참조하면, 상기 제1 관통 영역(TH1)을 관통하며 상기 하부 절연 층(110)의 일부를 지나면서 상기 제1 주변 배선(108a)과 전기적으로 연결되는 제1 주변 연결 플러그(P_Pa)를 형성할 수 있다. 따라서, 상기 제1 주변 연결 플러그(P_Pa)은 상기 상부 기판(115)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
도 30c를 참조하면, 상기 상부 기판(115) 상에 최하위 층간 절연 층(ILa)을 형성하고, 상기 최하위 층간 절연 층(ILa)을 패터닝하여 상기 제1 주변 연결 플러그(P_Pa)를 노출시킬 수 있다.
도 30d를 참조하면, 상기 최하위 층간 절연 층(ILa) 및 상기 제1 주변 연결 플러그(P_Pa) 상에 하부 게이트 전극(G_L)을 형성할 수 있다. 따라서, 상기 하부 게이트 전극(G_L)은 하부로 연장되어 상기 최하위 층간 절연 층(ILa)을 관통하며 상기 제1 주변 연결 플러그(P_Pa)와 전기적으로 연결되는 하부 돌출부(G_La)를 가질 수 있다.
다음으로, 상기 상부 기판(115), 상기 제1 관통 영역(TH1), 상기 제1 주변 연결 플러그(P_Pa), 상기 최하위 층간 절연 층(ILa) 및 상기 하부 게이트 전극(G_L)을 형성하는 방법의 다른 변형 예를 도 31a 내지 도 31c를 참조하여 설명하기로 한다.
도 31a를 참조하면, 도 30a에서 설명한 것과 같은 상기 상부 기판(115) 및 상기 제1 관통 영역(TH1)을 준비할 수 있다. 상기 상부 기판(115) 및 상기 제1 관통 영역(TH1) 상에 최하위 층간 절연 층(ILa)을 형성할 수 있다.
도 31b를 참조하면, 상기 최하위 층간 절연 층(ILa), 상기 제1 관통 영역(TH1) 및 상기 하부 절연 층(110)의 일부를 관통하며 상기 제1 주변 배선(108a)을 노출시키는 홀(Ph)을 형성할 수 있다.
도 31c를 참조하면, 상기 홀(Ph)을 채우며 상기 최하위 층간 절연 층(ILa)을 덮는 도전성 물질 층을 형성하고, 상기 도전성 물질 층을 패터닝할 수 있다. 따라서, 상기 최하위 층간 절연 층(ILa) 상에 하부 게이트 전극(G_L)이 형성될 수 있고, 상기 홀(Ph) 내에 제1 주변 연결 플러그(P_Pa)가 형성될 수 있다. 따라서, 상기 하부 게이트 전극(G_L) 및 상기 제1 주변 연결 플러그(P_Pa)는 일체로 형성되며 서로 동일한 도전성 물질(e.g., 폴리 실리콘)로 형성될 수 있다.
다음으로, 상기 상부 기판(115), 상기 제1 관통 영역(TH1), 상기 제1 주변 연결 플러그(P_Pa), 상기 최하위 층간 절연 층(ILa) 및 상기 하부 게이트 전극(G_L)을 형성하는 방법의 다른 변형 예를 도 32a 및 도 32b를 참조하여 설명하기로 한다.
도 32a를 참조하면, 도 29a에서 설명한 것과 같은 상기 상부 기판(115)을 준비할 수 있다. 상기 상부 기판(115) 상에 최하위 층간 절연 층(ILa)을 형성할 수 있다. 상기 최하위 층간 절연 층(ILa) 및 상기 상부 기판(115)을 차례로 관통하며, 상기 하부 절연 층(110) 내로 연장되어 상기 제1 주변 배선(108a)과 중첩하는 제1 관통 영역(TH1)을 형성할 수 있다.
도 32b를 참조하면, 상기 제1 관통 영역(TH1)을 관통하며 상기 제1 주변 배선(108a)과 전기적으로 연결되는 제1 주변 연결 플러그(P_Pa)를 형성할 수 있다. 상기 최하위 층간 절연 층(ILa) 및 상기 제1 주변 연결 플러그(P_Pa) 상에 하부 게이트 전극(G_L)을 형성할 수 있다.
다음으로, 상기 상부 기판(115), 상기 제1 관통 영역(TH1), 상기 제1 주변 연결 플러그(P_Pa), 상기 최하위 층간 절연 층(ILa) 및 상기 하부 게이트 전극(G_L)을 형성하는 방법의 또 다른 변형 예를 도 33a 및 도 33b를 참조하여 설명하기로 한다.
도 33a를 참조하면, 도 29a에서 설명한 것과 같은 상기 상부 기판(115)을 준비할 수 있다. 상기 상부 기판(115)을 관통하며, 상기 하부 절연 층(110) 내로 연장되어 상기 제1 주변 배선(108a)과 중첩하는 제1 관통 영역(TH1)을 형성할 수 있다.
도 33b를 참조하면, 상기 상부 기판(115) 및 상기 제1 관통 영역(TH1) 상에 최하위 층간 절연 층(ILa)을 형성할 수 있다. 상기 최하위 층간 절연 층(ILa)을 패터닝하여 상기 제1 주변 연결 플러그(P_Pa)를 노출시키고, 상기 최하위 층간 절연 층(ILa) 및 상기 제1 주변 연결 플러그(P_Pa) 상에 하부 게이트 전극(G_L)을 형성할 수 있다. 따라서, 상기 하부 게이트 전극(G_L)은 하부로 연장되어 상기 최하위 층간 절연 층(ILa)을 관통하며 상기 제1 주변 연결 플러그(P_Pa)와 전기적으로 연결되는 하부 돌출부(G_La)를 가질 수 있다.
이어서, 도 26a 및 도 26b과 함께, 도 34를 참조하면, 상기 하부 게이트 전극(G_L)을 갖는 상부 기판(115) 상에 교대로 반복적으로 적층되는 층간 절연 층(IL) 및 희생 층(124)을 포함하는 몰드 구조물(128)을 형성할 수 있다 (S30). 상기 층간 절연 층(IL)은 실리콘 산화물로 형성될 수 있고, 상기 희생 층(124)은 실리콘 질화물로 형성될 수 있다. 상기 몰드 구조물(128) 중에서 최하위의 층 및 최상위의 층은 층간 절연 층(IL)일 수 있다. 상기 몰드 구조물(128)은 패터닝되어 계단들이 형성될 수 있다.
도 26a, 도 26b 및 도 35를 참조하면, 상기 몰드 구조물(128) 상에 상부면이 평탄할 있는 제1 캐핑 절연 층(CIa)을 형성할 수 있다. 예를 들어, 상기 제1 캐핑 절연 층(CIa)을 형성하는 것은 상기 몰드 구조물(128)을 갖는 상부 기판 상에 절연성 물질 층을 증착하고, 상기 절연성 물질 층을 CMP 등과 같은 평탄화 공정으로 평탄화하는 것을 포함할 수 있다.
일 예에서, 상기 제1 캐핑 절연 층(CIa)을 형성하기 전에, 상기 몰드 구조물(128)에서 노출되는 층간 절연 층(IL)을 식각하여 제거하는 것을 더 포함할 수 있다.
상기 제1 캐핑 절연 층(CIa), 상기 몰드 구조물(128) 및 상기 상부 기판(115)을 관통하는 제2 관통 영역(TH2)을 형성할 수 있다 (S40). 상기 제2 관통 영역(TH2)을 형성하는 것은 상기 제1 캐핑 절연 층(CIa), 상기 몰드 구조물(128) 및 상기 상부 기판(115)을 관통하는 홀 또는 개구부를 형성하고, 상기 홀 또는 개구부를 채우는 절연성 물질(e.g., 실리콘 산화물)을 형성하는 것을 포함할 수 있다.
상기 몰드 구조물(128)의 상기 희생 층(124) 중 상부 희생 층을 관통하는 절연성 분리 라인(SL)을 형성할 수 있다.
상기 제1 캐핑 절연 층(CIa), 상기 몰드 구조물(128) 및 상기 하부 게이트 전극(G_L)을 관통하며 상기 상부 기판(115)과 연결되는 수직 채널 구조물(VS)을 형성할 수 있다 (S45). 상기 수직 채널 구조물(VS)은 도 7 또는 도 10을 참조하여 설명한 것과 동일한 구조로 형성될 수 있다. 예를 들어, 상기 제1 캐핑 절연 층(CIa), 상기 몰드 구조물(128) 및 상기 하부 게이트 전극(G_L)을 관통하며 상기 상부 기판(115)을 노출시키는 채널 홀을 형성하고, 상기 채널 홀 내에 도 7 또는 도 10을 참조하여 설명한 것과 동일한 구조의 상기 수직 채널 구조물(VS)을 형성할 수 있다.
도 26a, 도 26b 및 도 36을 참조하면, 상기 제1 캐핑 절연 층(CIa) 상에 제2 캐핑 절연 층(CIb)을 형성할 수 있다. 상기 몰드 구조물(128)을 관통하며 상기 희생 층(124)을 노출시키는 트렌치(T)를 형성할 수 있다 (S50). 상기 트렌치(T)는 상기 제2 캐핑 절연 층(CIb), 상기 제1 캐핑 절연 층(CIa), 상기 몰드 구조물(128) 및 상기 하부 게이트 전극(G_L)을 차례로 관통하며 상기 상부 기판(115)을 노출시키고 복수개로 형성될 수 있다.
도 26a, 도 26b 및 도 37을 참조하면, 상기 희생 층(124)을 제거하여 공간을 형성할 수 있다 (S55). 상기 공간 내에 게이트를 형성할 수 있다 (S60). 상기 공간 내에 형성되는 게이트는 복수개로 형성되는 중간 게이트 전극(G_M) 및 상기 중간 게이트 전극(G_M) 상의 더미 게이트 전극(G_D), 상기 더미 게이트 전극(G_D) 상의 상부 게이트 전극(G_U)을 포함할 수 있다. 상기 하부 게이트 전극(G_L), 상기 중간 게이트 전극(G_M) 및 상기 더미 게이트 전극(G_D) 및 상기 상부 게이트 전극(G_U)은 게이트 구조물(GS)을 구성할 수 있다.
도 26a, 도 26b 및 도 6을 참조하면, 상기 분리 트렌치(도 37의 T)를 내에 분리 구조물(MS)을 형성할 수 있다 (S65). 상기 제2 관통 영역(TH2)을 관통하며 상기 주변 회로 구조물(106)의 상기 주변 배선(108)으로 연장되는 제2 및 제3 주변 연결 플러그(P_Pb, P_Pc)를 형성할 수 있다 (S70).
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법은 도 26a 내지 도 37을 참조하여 설명한 방법에 한정되지 않는다. 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예에 대하여 도 38a, 도 38b 및 도 39를 참조하여 설명하기로 한다. 도 38a, 도 38b 및 도 39에서, 도 38a 및 도 38b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 나타내는 공정 흐름도들이고, 도 39는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 변형 예를 설명하기 위한 단면도이다.
도 38a, 도 38b 및 도 39를 참조하면, 도 26a 및 도 26b에서 설명한 S5 단계 및 S10단계와 동일하게 하부 기판(103) 상에 주변 배선(108)을 포함하는 주변 회로 구조물(106)을 형성하고(S105), 상기 주변 회로 구조물(106) 상에 상부 기판(115)을 형성할 수 있다 (S110). 상기 상부 기판(115)을 패터닝하여 제1 관통 영역(TH1)을 형성할 수 있다 (S115). 상기 제1 관통 영역(TH1)을 지나며 상기 주변 회로 구조물(106)의 주변 배선(108) 상으로 연장되는 제1 주변 연결 플러그(P_Pa)를 형성할 수 있다 (S120).
상기 상부 기판(115) 상에 교대로 반복적으로 적층되는 층간 절연 층(IL) 및 희생 층(214)을 포함하는 몰드 구조물(218)을 형성할 수 있다 (S130). 상기 몰드 구조물(218) 내에서, 복수개로 형성되는 상기 희생 층(214) 중 최하위의 희생 층은 상기 제1 주변 연결 플러그(P_Pa)와 접촉할 수 있다.
도 38a 및 도 38b과 함께, 다시 도 6 참조하면, 상기 몰드 구조물(도 39의 218) 및 상기 상부 기판(115)을 관통하는 제2 관통 영역(TH2)을 형성할 수 있다(S140). 상기 몰드 구조물(도 39의 218)을 관통하는 수직 채널 구조물(VS)을 형성할 수 있다 (S145). 이어서, 도 26b의 S50 단계, S55단계, S60 단계, S65 단계 및 S70 단계에 각각 대응하는 공정을 진행할 수 있다. 예를 들어, 상기 몰드 구조물(도 39의 218)을 관통하며 상기 희생 층(도 39의 214)을 노출시키는 트렌치(-도 36의 T에 대응할 수 있음-)를 형성하고(S150), 상기 희생 층(도 39의 214)을 제거하여 공간을 형성하고(S155), 상기 공간 내에 게이트를 형성하고(S160), 상기 트렌치 내에 분리 구조물(MS)을 형성하고(S165), 상기 제2 관통 영역(TH2)을 관통하며 상기 주변 회로 구조물(106)의 상기 주변 배선(108)으로 연장되는 제2 및 제3 주변 콘택 플러그들(P_Pb, P_Pc)을 형성할 수 있다 (S170).
실시예들에 따르면, 상기 제1, 제2 및 제3 주변 연결 플러그(P_Pa, P_Pb, P_Pc)를 이용하여 상기 게이트 적층 구조물(GS)의 하부, 중간 및 상부 게이트 전극(G_L, G_M, G_U)을 상기 주변 회로 구조물(106)의 상기 제1, 제2 및 제3 주변 배선(108a, 108b, 108c)과 전기적으로 연결함으로써, 집적도를 향상시킬 수 있다.
실시예들에 따르면, 하나의 메모리 블록(BLK) 내에 상기 제2 방향(Y)으로 서로 이격되면서 배열되는 복수개의 하부 게이트 전극(G_U)을 제공할 수 있다. 이와 같은 복수개의 하부 게이트 전극(G_U)은 복수개의 접지 선택 라인일 수 있다. 따라서, 하나의 메모리 블록(BLK)을 복수개의 접지 선택 라인을 이용하여 동작시킬 수 있으므로, 3차원 반도체 소자의 성능을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 3차원 반도체 소자 103 : 하부 기판
106 : 주변 회로 구조물 108 : 주변 배선
110 : 하부 절연 층 115 : 상부 기판
TH1 : 제1 관통 영역 TH2 : 제2 관통 영역
GS : 게이트 적층 구조물 G_L : 하부 게이트 전극
G_M : 중간 게이트 전극 G_U : 상부 게이트 전극
G_D : 더미 게이트 전극 G_Ca : 중간 게이트 콘택 영역
G_Cb : 상부 게이트 콘택 영역 MCa : 중간 게이트 콘택 플러그
MCb : 상부 게이트 콘택 플러그 VS : 수직 채널 구조물
BL : 비트라인 150 : 패드 층
140 : 제1 게이트 유전체 168 : 제2 게이트 유전체
P_Pa : 제1 주변 연결 플러그 P_Pb : 제2 주변 연결 플러그
P_Pc : 제3 주변 연결 플러그 G_Ia : 중간 게이트 연결 배선
G_Ib : 상부 게이트 연결 배선 MS : 분리 구조물
MS1 : 주 분리 구조물 MS2 : 보조 분리 구조물
174 : 스페이서 176 : 도전성 패턴
172 : 불순물 영역 SL : 절연성 분리 라인
INS : 절연성 구조물 ILa : 최하위 층간 절연 층
IL : 층간 절연 층 CIa, CIb, CIc : 캐핑 절연 층

Claims (20)

  1. 하부 기판;
    상기 하부 기판 상에 배치되고, 복수의 주변 배선을 포함하는 주변 회로 구조물;
    상기 주변 회로 구조물 상에 배치되는 상부 기판;
    상기 상부 기판에 배치되며, 상기 상부 기판의 상부면과 수직한 방향으로 서로 이격되며 적층되는 복수개의 게이트 전극을 포함하는 게이트 적층 구조물, 상기 복수개의 게이트 전극은 하부 게이트 전극, 상기 하부 게이트 전극 상에 배치되는 복수개의 중간 게이트 전극, 상기 복수개의 중간 게이트 전극 상에 배치되는 상부 게이트 전극을 포함하고;
    상기 상부 기판을 관통하며 상기 게이트 적층 구조물 하부에 배치되는 제1 관통 영역;
    상기 상부 기판 및 상기 게이트 적층 구조물을 관통하는 제2 관통 영역; 및
    상기 제1 관통 영역을 지나며 상기 하부 게이트 전극과 상기 주변 배선의 제1 주변 배선을 전기적으로 연결하는 제1 주변 연결 플러그를 포함하는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 주변 연결 플러그는 상기 하부 게이트 전극의 하부면과 상기 제1 주변 배선의 상부면 사이에 배치되는 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 주변 배선의 제2 주변 배선 상에 배치되며 상기 제2 관통 영역을 지나는 제2 주변 연결 플러그;
    상기 중간 게이트 전극의 중간 게이트 콘택 영역 상에 배치되는 중간 게이트 콘택 플러그; 및
    상기 중간 게이트 콘택 플러그 및 상기 제2 주변 연결 플러그를 연결하는 중간 게이트 연결 배선을 더 포함하는 3차원 반도체 소자.
  4. 제 3 항에 있어서,
    상기 주변 배선의 제3 주변 배선 상에 배치되며 상기 제2 관통 영역을 지나는 제3 주변 연결 플러그;
    상기 상부 게이트 전극의 상부 게이트 콘택 영역 상에 배치되는 상부 게이트 콘택 플러그; 및
    상기 상부 게이트 콘택 플러그 및 상기 제3 주변 연결 플러그를 연결하는 상부 게이트 연결 배선을 더 포함하는 3차원 반도체 소자.
  5. 제 1 항에 있어서,
    상기 하부 게이트 전극과 상기 상부 기판 사이의 최하위 층간 절연 층을 더 포함하는 3차원 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 주변 연결 플러그는 상기 상부 기판 및 상기 최하위 층간 절연 층을 지나면서 상기 하부 게이트 전극과 전기적으로 연결되는 3차원 반도체 소자.
  7. 제 5 항에 있어서,
    상기 하부 게이트 전극은 상기 최하위 층간 절연 층을 관통하며 상기 제1 주변 연결 플러그와 전기적으로 연결되는 하부 돌출부를 포함하는 3차원 반도체 소자.
  8. 제 1 항에 있어서,
    상기 게이트 적층 구조물을 관통하는 수직 채널 구조물;
    상기 수직 채널 구조물 상의 비트라인 콘택 플러그; 및
    상기 비트라인 콘택 플러그 상의 비트라인을 더 포함하는 3차원 반도체 소자.
  9. 제 8 항에 있어서,
    상기 중간 게이트 전극은 중간 게이트 콘택 영역을 갖고,
    상기 상부 게이트 전극은 상부 게이트 콘택 영역을 갖고,
    상기 상부 게이트 콘택 영역은 상기 중간 게이트 콘택 영역 보다 상기 수직 채널 구조물에 가깝고,
    상기 제2 관통 영역은, 평면에서, 상기 중간 게이트 콘택 영역과 상기 상부 게이트 콘택 영역 사이에 배치되는 3차원 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제1 관통 영역은, 평면에서, 상기 제2 관통 영역 보다 상기 수직 채널 구조물과 가까운 3차원 반도체 소자.
  11. 제 1 항에 있어서,
    상기 하부 게이트 전극의 하부면과 상기 제1 주변 연결 플러그 사이의 터널링 유전 층을 더 포함하는 3차원 반도체 소자.
  12. 하부 기판 상에 배치되는 주변 회로 구조물;
    상기 주변 회로 구조물 상에 배치되는 상부 기판;
    상기 상부 기판 상에 배치되는 게이트 적층 구조물;
    상기 게이트 적층 구조물을 제1 방향으로 가로지르며 상기 게이트 적층 구조물을 제2 방향으로 서로 이격시키고, 상기 게이트 적층 구조물을 제3 방향으로 관통하는 복수개의 주 분리 구조물, 상기 제1 방향 및 상기 제2 방향은 서로 교차하며 상기 상부 기판의 상부면과 평행하고, 상기 제3 방향은 상기 상부 기판의 상부면과 수직하고;
    상기 상부 기판을 관통하고 상기 게이트 적층 구조물 하부에 배치되는 제1 관통 영역;
    상기 상부 기판 및 상기 게이트 적층 구조물을 관통하는 제2 관통 영역;
    상기 제1 관통 영역을 통과하는 제1 주변 연결 플러그; 및
    상기 제2 관통 영역을 통과하는 제2 주변 연결 플러그를 포함하는 3차원 반도체 소자.
  13. 제 12 항에 있어서,
    상기 복수개의 주 분리 구조물 중 서로 인접하는 한 쌍의 주 분리 구조물 사이에서, 상기 게이트 적층 구조물은 동일 평면에 배치되며 상기 제2 방향으로 이격되는 복수개의 하부 게이트 전극, 상기 복수개의 하부 게이트 전극 상에 배치되며 동일 평면에서 전기적으로 연결되는 중간 게이트 전극, 및 상기 중간 게이트 전극 상에 배치되며 상기 제2 방향으로 서로 이격되는 복수개의 상부 게이트 전극을 포함하고,
    상기 제1 주변 연결 플러그는 복수개가 배치되고,
    상기 복수개의 하부 게이트 전극은 상기 복수개의 제1 주변 연결 플러그와 전기적으로 연결되는 3차원 반도체 소자.
  14. 제 13 항에 있어서,
    상기 서로 인접하는 한 쌍의 주 분리 구조물 사이에서, 상기 제1 방향으로 서로 마주보는 끝 부분들을 갖는 복수개의 보조 분리 구조물을 더 포함하되,
    상기 복수개의 보조 분리 구조물은 상기 게이트 적층 구조물은 상기 제3 방향으로 관통하는 3차원 반도체 소자.
  15. 제 14 항에 있어서,
    상기 중간 게이트 전극은 상기 복수개의 보조 분리 구조물의 상기 서로 마주보는 끝 부분들 사이에 위치하는 게이트 연결 영역을 포함하는 3차원 반도체 소자.
  16. 제 15 항에 있어서,
    상기 복수개의 보조 분리 구조물의 상기 서로 마주보는 끝 부분들 사이에서, 상기 하부 게이트 전극을 절단하는 게이트 컷 영역을 더 포함하는 3차원 반도체 소자.
  17. 제 13 항에 있어서,
    상기 복수개의 주 분리 구조물 중 서로 인접하는 한 쌍의 주 분리 구조물 사이에서,
    상기 제2 방향으로 이격되는 상기 상부 게이트 전극의 개수는 상기 제2 방향으로 이격되는 상기 하부 게이트 전극의 개수 보다 많은 3차원 반도체 소자.
  18. 제 12 항에 있어서,
    상기 복수개의 주 분리 구조물은 한 쌍의 제1 주 분리 구조물, 상기 한 쌍의 제1 주 분리 구조물 사이에 배치되는 제2 주 분리 구조물을 포함하되,
    상기 제2 관통 영역은 상기 한 쌍의 제1 주 분리 구조물 사이에 배치되고,
    상기 제2 주 분리 구조물은 상기 제2 관통 영역을 둘러싸는 부분을 포함하는 3차원 반도체 소자.
  19. 하부 기판 상에 배치되는 주변 회로 구조물;
    상기 주변 회로 구조물 상에 배치되는 상부 기판;
    상기 상부 기판 상에 배치되는 게이트 적층 구조물; 및
    상기 상부 기판을 관통하며 상기 주변 회로 구조물 내로 연장되고 상기 상부 기판과 이격되는 복수개의 제1 주변 연결 플러그를 포함하되,
    상기 게이트 적층 구조물은 동일 평면에 배치되며 상기 상부 기판의 상부면과 평행한 방향으로 이격되는 복수개의 하부 게이트 전극, 상기 복수개의 하부 게이트 전극 상에 배치되며 동일 평면에서 전기적으로 연결되는 중간 게이트 전극, 및 상기 중간 게이트 전극 상에 배치되며 상기 상부 기판의 상부면과 평행한 방향으로 이격되는 복수개의 상부 게이트 전극을 포함하고,
    상기 복수개의 하부 게이트 전극은 상기 복수개의 제1 주변 연결 플러그와 전기적으로 연결되는 3차원 반도체 소자.
  20. 제 19 항에 있어서,
    상기 게이트 적층 구조물을 관통하며 상기 상부 기판의 상부면과 평행한 방향으로 연장되는 복수개의 주 분리 구조물; 및
    상기 게이트 적층 구조물 및 상기 상부 기판을 차례로 관통하며 상기 주변 회로 구조물 내로 연장되고, 상기 게이트 적층 구조물에 의해 둘러싸이는 제2 주변 연결 플러그를 더 포함하는 3차원 반도체 소자.

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