KR20180006574A - 유전체 층을 포함하는 반도체 소자 - Google Patents
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Abstract
유전체 층을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 적층 구조체 및 상기 적층 구조체 내의 수직 구조체를 포함한다. 상기 수직 구조체는 제1 폭의 하부 영역 및 상기 제1 폭 보다 큰 제2 폭의 상부 영역을 갖는다. 상기 수직 구조체는 상기 상부 영역에서의 상부 두께에 대한 상기 하부 영역에서의 하부 두께의 비(ratio)가 서로 다른 두 개의 유전체 층들을 포함한다.
Description
본 발명의 기술적 사상은 유전체 층을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
낸드 플래쉬 메모리 등과 같은 반도체 소자에서, 집적도는 반도체 제품의 가격을 결정할 수 있는 중요한 요인 중 하나이다. 집적도를 증가시키기 위하여 3차원적으로 배열되는 메모리 셀들이 제안되고 있지만, 집적도가 점점 증가되면서 서로 다른 레벨에 배치되는 메모리 셀들의 산포 특성이 점점 열화되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 셀 산포 특성을 개선할 수 있는 반도체 소자 및 그 형성 방법에 관한 것이다
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 적층 구조체 및 상기 적층 구조체 내의 수직 구조체를 포함한다. 상기 수직 구조체는 제1 폭의 하부 영역 및 상기 제1 폭 보다 큰 제2 폭의 상부 영역을 갖는다. 상기 수직 구조체는 상기 상부 영역에서의 상부 두께에 대한 상기 하부 영역에서의 하부 두께의 비(ratio)가 서로 다른 두 개의 유전체 층들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 교대로 적층된 도전성 패턴들 및 층간 절연 층들을 포함한다. 상기 도전성 패턴들 및 상기 층간 절연 층들을 관통하는 홀 내의 수직 구조체가 배치된다. 상기 수직 구조체는 하부 영역 및 상기 하부 영역 상의 상부 영역을 갖되, 상기 상부 영역은 상기 하부 영역의 폭 보다 큰 폭을 갖는다. 상기 수직 구조체는 반도체 층 및 상기 반도체 층 보다 상기 도전성 패턴들에 가까운 유전 구조체를 포함한다. 상기 유전 구조체는 상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 하부 두께가 큰 층을 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 셀 산포 특성을 개선할 수 있는 반도체 소자를 제공할 수 있다.
도 1는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 부분 확대도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 9a 내지 도 9f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도들이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 부분 확대도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이다.
도 9a 내지 도 9f는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도들이다.
도 1, 도 2 및 도 3을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3은 도 2의 일부 구성요소들을 설명하기 위한 부분 확대도이다.
도 1, 도 2 및 도 3을 참조하면, 기판(3)이 제공될 수 있다. 상기 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다. 상기 기판(3)은 단결정 반도체 기판일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 기판(3)은 다결정 반도체 기판일 수도 있다.
상기 기판(3) 상에 적층 구조체(ST)가 배치될 수 있다. 상기 적층 구조체(ST)는 층간 절연 층들(8) 및 도전성 패턴들(60)을 포함할 수 있다. 상기 도전성 패턴들(60)은 상기 층간 절연 층들(8) 사이에 배치될 수 있다. 상기 층간 절연 층들(8) 및 상기 도전성 패턴들(60)은 상기 기판(3) 상에 교대로 그리고 반복적으로 적층될 수 있다.
일 예에서, 상기 도전성 패턴들(60)은 선택 게이트 전극들(57s, 57g) 및 셀 게이트 전극들(57w)을 포함할 수 있다.
상기 선택 게이트 전극들(57s, 57g) 중 최하위의 선택 게이트 전극(57g)은 접지 선택 게이트 전극 또는 접지 선택 라인(ground select line; GSL) 일 수 있고, 최상위의 선택 게이트 전극(57s)은 스트링 선택 게이트 전극 또는 스트링 선택 라인(string select line; SSL) 일 수 있다.
상기 셀 게이트 전극들(57w)은 상기 최상위 선택 게이트 전극(57s)과 상기 최하위 선택 게이트 전극(57g) 사이에 배치될 수 있다. 상기 셀 게이트 전극들(57w)은 메모리 셀 어레이의 워드라인들(WL1, ... , WLn-1, WLn)일 수 있다. 상기 셀 게이트 전극들(57w)은 서로 이격되며 상기 기판(3)에 수직한 방향으로 배열될 수 있다.
상기 층간 절연 층들(8)은 상기 최하위 선택 게이트 전극(57g)과 상기 기판(3) 사이의 제1 하부 층간 절연 층(5L), 상기 최하위 선택 게이트 전극(57g)과 상기 셀 게이트 전극들(57w) 중 최하위의 셀 게이트 전극 사이의 제2 하부 층간 절연 층(5U), 상기 셀 게이트 전극들(57w) 사이의 중간 층간 절연 층들(6), 상기 셀 게이트 전극들(57w) 중 최상위 셀 게이트 전극과 상기 최상위 선택 게이트 전극(57s) 사이의 제1 상부 층간 절연 층(7L), 상기 최상위 선택 게이트 전극(57s) 상의 제2 상부 층간 절연 층(7U)을 포함할 수 있다. 상기 제2 하부 층간 절연 층(5U)은 상기 각각의 중간 층간 절연 층들(6) 보다 두꺼울 수 있다.
상기 적층 구조체(ST)를 관통하는 홀(15) 내에 수직 구조체(42)가 배치될 수 있다. 일 예에서, 상기 수직 구조체(42)는 상기 적층 구조체(ST)를 관통할 수 있다. 상기 수직 구조체(42)는 제1 폭(W1)을 갖는 상부 영역(42U) 및 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 갖는 하부 영역(42L)을 가질 수 있다.
일 예에서, 상기 수직 구조체(42)의 상기 상부 영역(42U)은 상기 셀 게이트 전극들(57w) 중 최상위의 셀 게이트 전극(도 3의 WLn)에 인접할 수 있고, 상기 수직 구조체(42)의 상기 하부 영역(42L)은 상기 셀 게이트 전극들(57w) 중 최하위의 셀 게이트 전극(도 3의 WL1)에 인접할 수 있다.
실시 예들에서, 상기 수직 구조체(42)의 상기 상부 영역(42U)과 상기 하부 영역(42L)은 상대적인 위치를 설명하기 위한 용어들로써, 이들 용어들에 의해 본 발명의 기술적 사상이 한정되는 것은 아니다. 예를 들어, 도 2에서 화살표로 표시된 상기 수직 구조체(42)의 상기 상부 영역(42U)과 상기 하부 영역(42L)은 도 2에서 화살표로 지칭되는 부분에 한정되지 않을 수 있다. 예를 들어, 상기 수직 구조체(42)에서, 상기 상부 영역(42U)은 상대적으로 상기 하부 영역(42L) 보다 상기 기판(3)으로부터 멀리 떨어진 부분을 의미할 수 있다.
상기 수직 구조체(42)는 반도체 층(33) 및 상기 반도체 층(33)과 상기 적층 구조체(ST) 사이의 유전 구조체(30)를 포함할 수 있다.
상기 유전 구조체(30)는 제1 유전체 층(21), 제2 유전체 층(24), 및 제3 유전체 층(27)을 포함할 수 있다. 상기 제2 유전체 층(24)은 상기 제1 및 제3 유전체 층들(21, 27) 사이에 배치될 수 있다. 상기 제2 유전체 층(24)은 상기 제1 및 제3 유전체 층들(21, 27)과 접촉할 수 있다. 상기 제1 유전체 층(21)은 상기 반도체 층(33)에 가까울 수 있고, 상기 제3 유전체 층(27)은 상기 적층 구조체(ST)에 가까울 수 있다.
일 예에서, 상기 유전 구조체(30)는 상기 상부 영역(42U)에서의 상부 두께 보다 상기 하부 영역(42L)에서의 하부 두께가 큰 층을 포함할 수 있다. 예를 들어, 상기 유전 구조체(30)의 상기 제2 유전체 층(24)은 상부 영역의 상부 두께(Tu_2) 보다 하부 영역의 하부 두께(Tl_2)가 클 수 있다.
일 예에서, 상기 수직 구조체(42)는 상기 상부 영역(42U)에서의 상부 두께에 대한 상기 하부 영역(42L)에서의 하부 두께의 비(ratio)가 서로 다른 두 개의 층들을 포함할 수 있다. 상기 수직 구조체(42)는 상기 상부 영역(42U)에서의 상부 두께에 대한 상기 하부 영역(42L)에서의 하부 두께의 비(ratio)가 1 보다 큰 층과 상기 상부 영역(42U)에서의 상부 두께에 대한 상기 하부 영역(42L)에서의 하부 두께의 비(ratio)가 1 보다 작은 층을 포함할 수 있다. 예를 들어, 상기 상부 영역(42U)에서의 상부 두께에 대한 상기 하부 영역(42L)에서의 하부 두께의 비(ratio)가 1 보다 큰 층은 상기 제2 유전체 층(24)일 수 있고, 상기 상부 영역(42U)에서의 상부 두께에 대한 상기 하부 영역(42L)에서의 하부 두께의 비(ratio)가 1 보다 작은 층은 상기 제1 및 제3 유전체 층들(21, 27) 중 어느 하나 또는 둘 모두 일 수 있다. 예를 들어, 상기 유전 구조체(30)의 상기 제2 유전체 층(24)은 상기 상부 영역(42U)에서의 상부 두께(Tu_2) 보다 상기 하부 영역(42L)에서의 하부 두께(Tl_2)가 클 수 있고, 상기 유전 구조체(30)의 상기 제1 및 제3 유전체 층들(21, 27) 중 어느 하나 또는 둘 모두는 상기 상부 영역(42U)에서의 상부 두께(Tu_1, Tu_3) 보다 상기 하부 영역(42L)에서의 하부 두께(Tl_1, Tl_3)가 작을 수 있다. 따라서, 상기 제2 유전체 층(24)의 상기 상부 두께(Tu_2)에 대한 상기 하부 두께(Tl_2)의 비(ratio)는 상기 제1 및 제3 유전체 층들(21, 27) 중 어느 하나 또는 둘 모두의 상기 상부 두께(Tu_1, Tu_3)에 대한 상기 하부 두께(Tl_1, Tl_3)의 비와 다를 수 있다.
일 예에서, 상기 수직 구조체(42)는 코어 패턴(36) 및 상기 코어 패턴(36) 상의 패드(39)를 더 포함할 수 있다. 상기 코어 패턴(36)의 측면 및 바닥면은 상기 반도체 층(33)에 의해 덮일 수 있다. 상기 코어 패턴(36)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 패드(39)는 도전성 물질, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
일 예에서, 상기 홀(15) 내에 반도체 패턴(18)이 배치될 수 있다. 상기 반도체 패턴(18)은 상기 수직 구조체(42) 하부에 배치될 수 있다. 상기 반도체 패턴(18)은 에스이지(SEG) 공정을 이용하여 상기 기판(3)으로부터 성장시키어 형성된 에피택시얼 층일 수 있다. 상기 반도체 패턴(18)은 상기 반도체 층(33) 하부에 배치되면서 상기 반도체 층(33)과 연결될 수 있다.
상기 도전성 패턴들(60)과 상기 층간 절연 층들(6) 사이에 개재되면서 상기 도전성 패턴들(60)과 상기 유전 구조체(30) 사이로 연장될 수 있는 제4 유전체 층들(54)이 배치될 수 있다. 상기 제4 유전체 층(54)은 상기 제1 유전체 층(21)과 함께 블로킹 유전체를 구성할 수 있다. 또는, 상기 제1 유전체 층(21)은 장벽 유전체일 수 있고, 상기 제4 유전체 층(54)은 블로킹 유전체일 수 있다.
상기 제1 유전체 층(21)은 고-유전체의 에너지 밴드 갭 보다 큰 에너지 밴드 갭을 갖는 유전체, 예를 들어 실리콘 산화물로 형성될 수 있고, 상기 제4 유전체 층(54)은 고-유전체(high-k dielectric), 예를 들어 하프늄 산화물 또는 알루미늄 산화물로 형성될 수 있다.
상기 제2 유전체 층(24)은 정보 저장 층일 수 있다. 상기 제2 유전체 층(24)은 전하(charge)를 트랩(trap)하여 정보를 저장할 수 있는 차지 트랩 층(charge trap layer)일 수 있다. 상기 제3 유전체 층(27)은 터널 산화 층일 수 있다. 상기 제3 유전체 층(27)은 실리콘 산화물 또는 실리콘 산화물 계열의 유전체로 형성될 수 있다.
상기 정보 저장 층으로 이용될 수 있는 상기 제2 유전체 층(24)은 메모리 소자의 동작 조건에 따라, 상기 반도체 층(33)으로부터 상기 터널 산화 층으로 이용될 수 있는 상기 제3 유전체 층(27)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 제2 유전체 층(24) 내의 트랩된 전자를 소거할 수 있는 물질로 이루어질 수 있다. 예를 들어, 상기 제2 유전체 층(24)은 실리콘 질화물로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 유전체 층(24)은 실리콘산질화물(SiON)으로 형성될 수도 있다.
상기 적층 구조체(ST) 및 상기 수직 구조체(42) 상에 제1 상부 절연 층(45)이 배치될 수 있다. 상기 제1 상부 절연 층(45)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 기판(3) 상에 분리 패턴(78)이 배치될 수 있다. 상기 분리 패턴(78)은 상기 제1 상부 절연 층(45), 및 상기 적층 구조체(ST)를 관통할 수 있다. 일 예에서, 상기 분리 패턴(78)은 도전성 물질로 형성될 수 있다. 상기 적층 구조체(ST)와 상기 분리 패턴(78) 사이에 절연성 스페이서(72)가 배치될 수 있다.
상기 분리 패턴(78) 하부의 상기 기판(3) 내에 불순물 영역(75)이 배치될 수 있다. 상기 불순물 영역(75)은 상기 불순물 영역(75)에 인접하는 상기 기판(3)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 불순물 영역(75)은 N형의 도전형을 가질 수 있고, 상기 불순물 영역(75)에 인접하는 상기 기판(3)은 P 형의 도전형을 가질 수 있다.
일 예에서, 상기 불순물 영역(75) 및 상기 패드(39)는 동일한 도전형을 가질 수 있다. 예를 들어, 상기 불순물 영역(75) 및 상기 패드(39)는 N형의 도전형을 가질 수 있다. 상기 패드(39)는 드레인 영역일 수 있고, 상기 불순물 영역(75)은 소스 영역일 수 있다.
일 예에서, 상기 수직 구조체(42)는 복수개가 배치될 수 있으며, 상기 분리 패턴(78) 양 옆에 배치될 수 있다.
상기 제1 상부 절연 층(45) 및 상기 분리 패턴(78) 상에 제2 상부 절연 층(81)이 배치될 수 있다. 상기 제1 및 제2 상부 절연 층들(45, 81)을 관통하며 상기 수직 구조체(42)의 상기 패드(39)와 전기적으로 연결될 수 있는 콘택 플러그(84)가 배치될 수 있다. 상기 제2 상부 절연 층(81) 상에 상기 콘택 플러그(84)와 전기적으로 연결되는 비트라인(87)이 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 기판(3) 상에 수직한 방향으로 배열되는 셀 게이트 전극들(57w)은 워드라인들(WL1, ... , WLn-1, WLn)일 수 있고, 상기 기판(3) 상에 수직한 방향으로 연장되는 상기 수직 구조체(42)는 셀 트랜지스터의 채널로 이용될 수 있는 상기 반도체 층(33) 및 전하(charge)를 트랩(trap)하여 정보를 저장할 수 있는 차지 트랩 층(charge trap layer)을 포함하는 상기 유전 구조체(30)를 포함할 수 있다. 이러한 구성요소들은 낸드 플래시 메모리 소자를 구성할 수 있다.
본 발명의 실시예들에 따르면, 상기 워드라인들(도 3의 WL1, ... , WLn-1, WLn) 중에서 최상위 워드라인(WLn)에 인접하는 상기 수직 구조체(42)의 상기 상부 영역(42U)의 상부 폭(도 3의 W1)은 상기 워드라인들(도 3의 WL1, ... , WLn-1, WLn) 중에서 최하위 워드라인(WL1)에 인접하는 상기 수직 구조체(42)의 상기 하부 영역(42L)의 하부 폭(도 3의 W2) 보다 클 수 있다. 또한, 상기 유전 구조체(30)는 두께 비가 서로 다른 적어도 두 개의 유전체 층들을 포함할 수 있다. 예를 들어, 상기 수직 구조체(42)의 상기 유전 구조체(30)는 상기 상부 영역(42U)에서의 상부 두께에 대한 상기 하부 영역(42L)에서의 하부 두께의 비(ratio)가 서로 다른 두 개의 유전체 층들(21, 24)을 포함할 수 있다.
상기 유전 구조체(30)의 유전체 층들 중 어느 하나의 유전체 층, 예를 들어 상기 제2 유전체 층(24)을 다른 층, 예를 들어 상기 제1 유전체 층(21)과 다른 두께 비로 형성함으로써, 상하폭이 서로 다른 상기 수직 구조체(42) 및 상기 기판(3) 상에 수직한 방향으로 배열되는 상기 워드라인들(도 3의 WL1, ... , WLn-1, WLn)을 포함하는 3차원 메모리 셀 어레이의 셀 산포 특성을 개선할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 상기 수직 구조체(42)의 상기 유전 구조체(30)은 복수의 층들을 포함할 수 있고, 이러한 복수의 층들 중 어느 하나는 상기 상부 영역(42U)에서의 상부 두께 보다 상기 하부 영역(42L)에서의 하부 두께가 클 수 있다. 도 3에 도시된 바와 같이, 상기 상부 영역(42U)에서의 상부 두께 보다 상기 하부 영역(42L)에서의 하부 두께가 큰 층은 상기 유전 구조체(30)의 상기 제2 유전체 층(24)일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 유전 구조체(30)의 변형 예에 대하여 도 4를 참조하여 설명하기로 한다. 도 4는 도 3에서의 상기 유전 구조체(30)의 변형 예를 설명하기 위한 도면이다.
도 1 및 도 2와 함께 도 4를 참조하면, 유전 구조체(30')는 상기 적층 구조체(ST)에 가까운 제1 유전체 층(21'), 상기 반도체 층(33)에 가까운 제3 유전체 층(27'), 및 상기 제1 및 제3 유전체 층들(21', 27') 사이의 제2 유전체 층(24')을 포함할 수 있다.
상기 유전 구조체(30')에서, 상기 제1 유전체 층(21')은 상기 상부 영역(42U)에서의 상부 두께에 대한 상기 하부 영역(42L)에서의 하부 두께의 비(ratio)가 1 보다 클 수 있고, 상기 제2 및 제3 유전체 층들(24', 27') 중 어느 하나 또는 둘 모두는 상기 상부 영역(42U)에서의 상부 두께에 대한 상기 하부 영역(42L)에서의 하부 두께의 비(ratio)가 1 보다 작을 수 있다. 따라서, 상기 제1 유전체 층(21')은 상기 상부 영역(42U)에서의 상부 두께(Tu_1') 보다 상기 하부 영역(42L)에서의 하부 두께(Tl_1')가 클 수 있고, 상기 제2 및 제3 유전체 층들(24', 27') 중 어느 하나 또는 둘 모두는 상기 상부 영역(42U)에서의 상부 두께(Tu_2') 보다 상기 하부 영역(42L)에서의 하부 두께(Tl_2')가 작을 수 있다.
본 발명의 기술적 사상의 일 실시예 따르면, 상기 기판(3) 상의 상기 도전성 패턴들(60), 상기 수직 구조체(42), 상기 비트라인(87), 및 상기 불순물 영역(75)은 메모리 셀 어레이 영역을 구성할 수 있다. 이러한 메모리 셀 어레이 영역에 전기적으로 연결될 수 있는 주변 회로 영역은 상기 메모리 셀 어레이 영역의 하부에 배치될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 베이스(103)와 상기 기판(3) 사이에 주변 회로 영역(PC)이 배치될 수 있다. 상기 베이스(103)는 반도체 기판일 수 있다. 상기 주변 회로 영역(PC)은 상기 베이스(103)와 상기 기판(3) 사이의 하부 절연 층(110)에 의해 덮일 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 상기 수직 구조체(42)는 복수개가 형성될 수 있으며, 서로 이격될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 6 및 도 7을 참조하여 서로 연결되는 복수개의 수직 구조체들(242)을 포함하는 반도체 소자의 일 예에 대하여 설명하기로 한다. 도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 단면도이고, 도 7은 도 6의 일부 구성요소들을 설명하기 위한 부분 확대도이다.
도 6 및 도 7을 참조하면, 기판(201) 상에 절연 층(202)이 배치될 수 있다. 상기 절연 층(202) 상에 제1 백 게이트 전극 층(203a) 및 제2 백 게이트 전극 층(203b)이 차례로 배치될 수 있다.
상기 제2 백 게이트 전극 층(203b) 상에 서로 이격된 적층 구조체들(ST')이 배치될 수 있다. 상기 적층 구조체들(ST')은 교대로 적층된 층간 절연 층들(208) 및 도전성 패턴들(260)을 포함할 수 있다. 상기 층간 절연 층들(208)은 하부 층간 절연 층들(206) 및 상기 하부 층간 절연 층들(206) 상의 상부 층간 절연 층(207)을 포함할 수 있다. 상기 상부 층간 절연 층(207)은 상기 각각의 하부 층간 절연 층들(206) 보다 두꺼울 수 있다. 상기 도전성 패턴들(260)은 상기 층간 절연 층들(208) 사이에 개재될 수 있다.
상기 도전성 패턴들(260) 중 최상위 도전성 패턴(257s)은 선택 게이트 전극일 수 있다. 상기 도전성 패턴들(260) 중에서 상기 최상위 도전성 패턴(257s) 하부의 도전성 패턴들(257w)은 셀 게이트 전극들 또는 워드라인들일 수 있다.
상기 적층 구조체들(ST') 상에 제1 상부 절연 층(245) 및 제2 상부 절연 층(281)이 차례로 적층될 수 있다.
상기 제1 상부 절연 층(245) 및 상기 적층 구조체들(ST')을 관통하는 분리 패턴(274)이 배치될 수 있다. 상기 분리 패턴(274)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 적층 구조체들(ST')을 관통하는 수직 구조체들(242)이 배치될 수 있다. 상기 수직 구조체들(242)은 상기 분리 패턴(274)을 사이에 두고 서로 마주보는 제1 수직 구조체(242_1) 및 제2 수직 구조체(242_2)를 포함할 수 있다.
상기 제1 및 제2 수직 구조체들(242_1, 242_2)은 상기 제1 및 제2 수직 구조체들(242_1, 242_2)의 하부로부터 수평 방향으로 연장될 수 있는 연결 부(243)을 통하여 서로 연결될 수 있다. 상기 연결 부(243)은 상기 제1 및 제2 백 게이트 전극 층들(203a, 203b) 내에 매립될 수 있으며 상기 제1 및 제2 수직 구조체들(242_1, 242)의 하부 영역들을 연결할 수 있다.
상기 제1 및 제2 수직 구조체들(242_1, 242_2) 및 상기 연결 부(243)은 코어 패턴(236), 반도체 층(233), 유전 구조체(230) 및 패드들(239)을 포함할 수 있다.
상기 제1 및 제2 수직 구조체들(242_1, 242_2) 및 상기 연결 부(243)에서, 상기 코어 패턴(236)은 상기 적층 구조체들(ST')을 관통하면서 상기 적층 구조체들(ST') 및 상기 분리 패턴(274) 하부에서 연결될 수 있고, 상기 반도체 층(233)은 상기 코어 패턴(236)과 상기 유전체 층(230) 사이에 개재될 수 있다. 상기 패드들(239)은 상기 제1 및 제2 수직 구조체들(242_1, 242_2)의 상부 영역 내에 배치되면서 상기 반도체 층(233)과 연결될 수 있다. 상기 패드들(239)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 제2 상부 절연 층(281) 상에 비트라인(287)이 배치될 수 있다. 상기 비트라인(287)과 상기 제1 수직 구조체(242_1) 사이에 비트라인 콘택 플러그(286)이 배치될 수 있다. 상기 제1 상부 절연 층(245) 상에 소스라인(278)이 배치될 수 있다. 상기 소스라인(278)과 상기 제2 수직 구조체(242_2) 사이에 소스 콘택 플러그(277)이 배치될 수 있다.
일 예에서, 상기 셀 게이트 전극들(275w)는 수직 방향으로 배열되는 n개의 워드라인들(WL1, ... , WLn-1, WLn)을 포함할 수 있다.
일 예에서, 상기 제1 및 제2 수직 구조체들(242_1, 242_2)에서의 상기 유전 구조체(230)는 도 3에서 설명한 상기 제1 유전체 층(21), 상기 제2 유전체 층(24), 및 상기 제3 유전체 층(27)에 각각 대응할 수 있으며, 상기 연결부(243)로 연장되는 제1 유전체 층(221), 제2 유전체 층(224), 및 제3 유전체 층(227)을 포함할 수 있다. 상기 제1 내지 제3 유전체 층들(221, 224, 227)의 두께들 및 물질은 도 3에서 설명한 상기 제1 내지 제3 유전체 층들(도 3의 21, 24, 27)의 두께들 및 물질과 실질적으로 동일할 수 있으므로, 여기서 자세한 설명은 생략하기로 한다. 예를 들어, 상기 제2 유전체 층(224)은 도 3에서 설명한 상기 제2 유전체 층(24)과 동일하게 상부 영역에서의 상부 두께가 하부 영역에서의 하부 두께 보다 작을 수 있다. 또한, 상기 제2 유전체 층(224)은 상기 연결 부(243) 내로 연장될 수 있으며, 상기 연결 부(243) 내에서의 상기 제2 유전체 층(224)의 두께는 상기 제2 유전체 층(224)의 상기 상부 영역에서의 상부 두께 보다 클 수 있다. 이와 마찬가지로, 상기 제1 유전체 층(221)은 도 3에서 설명한 상기 제1 유전체 층(21)과 동일하게 상부 영역에서의 상부 두께가 하부 영역에서의 하부 두께 보다 클 수 있다. 또한, 상기 제1 유전체 층(221)은 상기 연결 부(243) 내로 연장될 수 있으며, 상기 연결 부(243) 내에서의 상기 제1 유전체 층(221)의 두께는 상기 제1 유전체 층(221)의 상부 영역의 상부 두께 보다 작을 수 있다.
상기 유전 구조체(230)는 도 8에 도시된 바와 같이 변형될 수 있다. 예를 들어, 도 8에 도시된 것과 같은 변형된 유전 구조체(230')는 도 4에서 설명한 상기 제1 유전체 층(21'), 상기 제2 유전체 층(24'), 및 상기 제3 유전체 층(27')에 각각 대응할 수 있으며, 상기 연결부(243)으로 연장되는 제1 유전체 층(221'), 제2 유전체 층(224'), 및 제3 유전체 층(227')을 포함할 수 있다. 상기 제1 내지 제3 유전체 층들(221', 224', 227')의 두께들 및 물질은 도 4에서 설명한 상기 제1 내지 제3 유전체 층들(도 4의 21', 24', 27')의 두께들 및 물질과 실질적으로 동일할 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.
다음으로, 도 9a 내지 도 9f를 참조하여 도 1, 도 2 및 도 3을 참조하여 설명한 상기 반도체 소자의 형성 방법의 일 예를 설명하기로 한다. 도 9a 내지 도 9f는 도 1의 I-I선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1 및 도 9a를 참조하면, 기판(3)을 준비할 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 기판(3)은 단결정 실리콘 기판 또는 폴리 실리콘 기판일 수 있다.
상기 기판(3) 상에 교대로 그리고 반복적으로 적층되는 층간 절연 층들(8) 및 희생 층들(13)을 형성할 수 있다. 상기 층간 절연 층들(8)은 상기 희생 층들(13)과 식각 선택성(etch selectivity)을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 층간 절연 층들(8)은 실리콘 산화물로 형성될 수 있고, 상기 희생 층들(13)은 실리콘 질화물로 형성될 수 있다.
상기 층간 절연 층들(8)은 제1 하부 층간 절연 층(5L), 상기 제1 하부 층간 절연 층(5L) 상의 제2 하부 층간 절연 층(5U), 상기 제2 하부 층간 절연 층(5U) 상의 복수의 중간 층간 절연 층들(6), 상기 중간 층간 절연 층들(6) 상의 제1 상부 층간 절연 층(7L), 상기 제1 상부 층간 절연 층(7L) 상의 제2 상부 층간 절연 층(7U)을 포함할 수 있다.
일 예에서, 상기 제2 하부 층간 절연 층(5U)은 상기 각각의 중간 층간 절연 층들(6) 보다 두꺼울 수 있다. 상기 제2 상부 층간 절연 층(7U)은 상기 각각의 중간 층간 절연 층들(6) 보다 두꺼울 수 있다.
상기 희생 층들(13)은 실질적으로 동일한 두께로 형성될 수 있다. 상기 희생 층들(13)은 상기 제1 하부 층간 절연 층(5L)과 상기 제2 하부 층간 절연 층(5U) 사이의 하부 희생 층(10), 상기 제1 및 제2 상부 층간 절연 층들(7L, 7U) 상이의 상부 희생 층(12), 및 상기 하부 희생 층(10)과 상기 상부 희생 층(12) 사이의 중간 희생 층들(11)을 포함할 수 있다.
상기 층간 절연 층들(8) 및 상기 희생 층들(13)을 관통하는 홀(15)을 형성할 수 있다. 상기 홀(15)은 복수개가 형성될 수 있으며, 상기 기판(3)을 노출시킬 수 있다.
상기 홀(15)은 상기 층간 절연 층들(6) 및 상기 희생 층들(12)을 관통하면서 상기 기판(3) 내로 연장될 수 있다. 상기 홀(15)은 상부 폭이 하부 폭 보다 클 수 있다.
일 예에서, 에스이지(SEG) 공정을 진행하여, 상기 홀(15)의 하부 영역 내에 반도체 패턴(18)을 형성할 수 있다. 상기 반도체 패턴(18)은 실리콘 에피택시얼 층일 수 있다.
일 예에서, 상기 반도체 패턴(18)의 상부면은 상기 제2 하부 층간 절연 층(5U)의 하부면 보다 높으며 상기 제2 하부 층간 절연 층(5U)의 상부면 보다 낮을 수 있다.
상기 홀(15) 및 상기 반도체 패턴(18)을 갖는 기판 상에 제1 유전체 층(21)을 형성할 수 있다. 상기 제1 유전체 층(21)은 실리콘 산화물 등과 같은 절연성 물질로 형성할 수 있다.
일 예에서, 상기 제1 유전체 층(21)은 상기 기판(3)으로부터 멀수록 두께가 두꺼울 수 있다. 상기 제1 유전체 층(21)은, 도 3에 도시된 바와 같이, 상부에서 하부로 갈수록 두께가 감소할 수 있다.
상기 제1 유전체 층(21) 상에 제2 예비 유전체 층(23)을 형성할 수 있다. 상기 제2 예비 유전체 층(23)은 상부에서 하부로 갈수록 두께가 감소할 수 있다. 상기 제2 예비 유전체 층(23)은 차지를 트랩 할 수 있는 단일 물질, 예를 들어 실리콘 질화물(SiN) 또는 실리콘산질화물(SiON)로 형성할 수 있다.
도 1 및 도 9b를 참조하면, 상기 제2 예비 유전체 층(도 9a의 23)을 산화시키어 희생 절연 층(25)을 형성하면서 상기 제2 예비 유전체 층(도 9a의 23) 보다 두께가 감소된 제2 유전체 층(24)을 형성할 수 있다. 상기 제2 예비 유전체 층(도 9a의 23)을 산화시키는 것은 라디칼 산화 공정 또는 플라즈마 산화 공정을 이용할 수 있다.
상기 제2 유전체 층(24)의 상/하부 두께 비는 상기 제2 예비 유전체 층(도 9a의 23)의 상/하부 두께 비와 다를 수 있다. 예를 들어, 상기 제2 예비 유전체 층(도 9a의 23)은 상부에서 하부로 갈수록 두께가 감소할 수 있고, 상기 제2 유전체 층(24)은 상부에서 하부로 갈수록 두께가 증가할 수 있다. 상기 제2 유전체 층(24)은, 도 3에서 설명한 바와 같이, 상부 영역의 상부 두께(도 3의 Tu_2) 보다 하부 영역의 하부 두께(도 3의 Tl_2)가 클 수 있다. 상기 희생 절연 층(25)은 상부에서 하부로 갈수록 두께가 감소할 수 있다.
도 1 및 도 9c를 참조하면, 식각 공정을 진행하여 상기 희생 절연 층(25)을 선택적으로 제거할 수 있다. 예를 들어, 상기 제2 유전체 층(24)은 실리콘 질화물로 형성되고, 상기 희생 절연 층(25)은 실리콘 산화물로 형성되는 경우에, 상기 희생 절연 층(25)은 희석된 불산 용액을 이용하는 습식 식각 공정을 진행하여 선택적으로 제거할 수 있다.
도 1 및 도 9d를 참조하면, 상기 제2 유전체 층(24) 상에 제3 유전체 층(27)을 형성할 수 있다. 상기 제3 유전체 층(27)은 터널 산화 층일 수 있다. 상기 제1 내지 제3 유전체 층들(21, 2427)을 이방성 식각하여 상기 반도체 패턴(18)을 노출시킬 수 있다. 이어서, 반도체 층(33)을 형성할 수 있다. 상기 반도체 층(33)은 실리콘으로 형성할 수 있다. 상기 반도체 층(33)은 상기 반도체 패턴(18)과 연결될 수 있다.
상기 반도체 층(33) 상에 상기 홀(15)을 부분적으로 채우는 코어 패턴(36)을 형성하고, 상기 홀(15)의 나머지 부분을 채우며 상기 반도체 층(33)을 덮는 패드 층을 형성하고, 상기 제2 상부 층간 절연 층(7U)이 노출될 때까지 평탄화 공정을 진행하여 패드(39)를 형성할 수 있다.
상기 제1 내지 제3 유전체 층들(21, 24, 27)은 유전 구조체(30)를 구성할 수 있다. 상기 패드(39), 상기 반도체 층(33), 상기 코어 패턴(36) 및 상기 유전 구조체(30)는 수직 구조체(42)를 구성할 수 있다. 상기 수직 구조체(42)는 상부 영역의 폭이 하부 영역의 폭 보다 클 수 있다.
도 1 및 도 9e를 참조하면, 상기 수직 구조체(42) 및 상기 제2 상부 층간 절연 층(7U)을 덮는 제1 상부 절연 층(45)을 형성할 수 있다. 상기 제1 상부 절연 층(45), 상기 층간 절연 층들(8) 및 상기 희생 층들(13)을 관통하는 분리 트렌치(54)를 형성할 수 있다. 이어서, 상기 분리 트렌치(54)에 의해 노출되는 상기 희생 층들(13)을 선택적으로 제거하여 빈 공간들(51)을 형성할 수 있다.
도 1 및 도 9f를 참조하면, 상기 빈 공간들(51) 내에 제4 유전체 층들(54) 및 도전성 패턴들(60)을 형성할 수 있다. 상기 제4 유전체 층들(54) 및 상기 도전성 패턴들(60)을 형성하는 것은 상기 빈 공간들(51)을 갖는 기판 상에 유전체 층 및 도전성 물질 층을 차례로 형성하고, 상기 도전성 물질 층을 에치 백하는 것을 포함할 수 있다. 일 예에서, 상기 도전성 물질 층을 에치 백 하면서 상기 유전체 층도 같이 식각될 수 있다.
상기 제4 유전체 층(54)은 고-유전체(high-k dielectric), 예를 들어 하프늄 산화물 또는 알루미늄 산화물로 형성될 수 있다. 상기 도전성 패턴들(60)은 금속 질화물(예를 들어, TiN 등) 및/또는 금속(예를 들어, W 등)으로 형성될 수 있다. 상기 도전성 패턴들(60)은 도 1, 도 2 및 도 3에서 설명한 것과 같이, 선택 게이트 전극들(57s, 57g) 및 셀 게이트 전극들(57w)을 포함할 수 있다.
상기 분리 트렌치(도 9e의 54)의 측벽들 상에 절연성 스페이서(72)를 형성할 수 있다. 이온 주입 공정을 진행하여, 상기 분리 트렌치(도 9e의 54) 하부의 상기 기판(3) 내에 불순물 영역(75)을 형성할 수 있다. 상기 불순물 영역(75)은 N형의 도전형으로 형성될 수 있다.
상기 분리 트렌치(도 9e의 54)를 채우는 분리 패턴(78)을 형성할 수 있다. 상기 분리 패턴(78)은 도전성 물질, 예를 들어 금속 질화물, 금속 실리사이드 또는 금속 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
다시, 도 1, 도 2 및 도 3을 참조하면, 상기 제1 상부 절연 층(45) 및 상기 분리 패턴(78) 상에 제2 상부 절연 층(81)을 형성할 수 있다. 상기 제2 상부 절연 층(81)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 제1 및 제2 상부 절연 층들(45, 81)을 관통하며 상기 수직 구조체(42)의 상기 패드(39)와 전기적으로 연결될 수 있는 콘택 플러그(84)를 형성할 수 있다. 상기 콘택 플러그(84)는 금속-실리사이드, 금속 질화물 및/또는 금속으로 형성될 수 있다. 상기 제2 상부 절연 층(81) 상에 상기 콘택 플러그(84)와 전기적으로 연결되는 비트라인(87)을 형성할 수 있다. 상기 비트라인(87)은 도전성 물질, 예를 들어 금속 질화물(예를 들어, TiN 등) 및/또는 금속(예를 들어, W 등)으로 형성될 수 있다.
따라서, 상기 유전 구조체(30)를 포함하는 반도체 소자의 형성 방법을 제공할 수 있다. 상기 유전 구조체(30)의 상기 제1 내지 제3 유전체 층들(21, 24, 27)의 두께들은 도 3에 도시된 바와 같을 수 있고, 도 1 및 도 2와 함께 도 3을 참조하여 설명한 바 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 도 3에서 설명한 상기 유전 구조체(30)에 한정되지 않고, 도 4에서 설명한 변형된 유전 구조체(30')를 포함할 수 있다. 따라서, 이와 같이 변형된 유전 구조체(도 4의 30')를 포함하는 반도체 소자의 형성 방법의 일 예에 대하여 도 10a 내지 도 10c를 참조하여 설명하기로 한다.
도 10a를 참조하면, 도 9a에서 설명한 바와 같이, 상기 기판(3) 상에 교대로 그리고 반복적으로 적층되는 상기 층간 절연 층들(8) 및 상기 희생 층들(13)을 형성하고, 상기 층간 절연 층들(8) 및 상기 희생 층들(13)을 관통하는 상기 홀(15)을 형성하고, 상기 홀(15)의 하부 영역 내에 상기 반도체 패턴(18)을 형성할 수 있다.
상기 홀(15) 및 상기 반도체 패턴(18)을 갖는 기판 상에 제1 예비 유전체 층(20)을 형성할 수 있다. 상기 제1 예비 유전체 층(20)은 실리콘 산화물로 형성할 수 있다. 상기 제1 예비 유전체 층(20)은 상부에서 하부로 갈수록 두께가 감소할 수 있다.
도 10b를 참조하면, 상기 제1 예비 유전체 층(도 10a의 20)을 질화시키어 희생 절연 층(22)을 형성하면서 상기 제1 예비 유전체 층(도 10a의 20) 보다 두께가 감소된 제1 유전체 층(21')을 형성할 수 있다.
상기 제1 유전체 층(21')은, 도 4에서 설명한 것과 같이, 상부 영역에서의 상부 두께(도 4의 Tu_1') 보다 하부 영역에서의 하부 두께(도 4의 Tl_1')가 클 수 있다.
도 10c를 참조하면, 습식 공정을 진행하여, 상기 희생 절연 층(도 10b의 22)을 선택적으로 제거할 수 있다. 따라서, 상기 제1 유전체 층(21')이 노출될 수 있다. 이어서, 제2 유전체 층(24') 및 제3 유전체 층(27')을 차례로 형성할 수 있다.
이어서, 도 9d에서 설명한 상기 수직 구조체(42)를 형성하는 공정부터 도 9f에서 설명한 상기 불순물 영역(75) 및 상기 분리 패턴(78)을 형성하는 공정을 진행할 수 있다.
상기 제1 내지 제3 유전체 층들(21', 24', 27')은 도 4에서 설명한 것과 같은 상기 유전 구조체(30')를 구성할 수 있다. 따라서, 이러한 유전 구조체(30')를 포함하는 반도체 소자의 형성 방법을 제공할 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 셀 산포 특성을 개선할 수 있는 반도체 소자의 구조 및 그 형성 방법을 제공할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 기판 8 : 층간 절연 층들
12 : 희생 층들 15 : 홀
18 : 반도체 패턴 20 : 제1 예비 유전체 층
22, 25 : 희생 절연 층 21, 21' : 제1 유전체 층
23 : 제2 예비 유전체 층 24, 24' : 제2 유전체
27, 27' 제3 유전체 층 30, 30' : 유전 구조체
33 : 반도체 층 36 : 코어 패턴
39 : 패드 42 : 수직 구조체
45 : 제1 상부 절연 층 48 : 분리 트렌치
51 : 빈 공간들 54 : 제4 유전체(제2 블로킹 유전체)
57g : 접지 선택 게이트 전극 57s : 스트링 선택 게이트 전극
57w : 셀 게이트 전극들(워드라인들) 63: 도전성 패턴들
ST : 적층 구조체 72 : 절연성 스페이스
75 : 불순물 영역 78 : 분리 패턴
81 : 제2 상부 절연 층 84 : 콘택 플러그
87 : 비트라인
12 : 희생 층들 15 : 홀
18 : 반도체 패턴 20 : 제1 예비 유전체 층
22, 25 : 희생 절연 층 21, 21' : 제1 유전체 층
23 : 제2 예비 유전체 층 24, 24' : 제2 유전체
27, 27' 제3 유전체 층 30, 30' : 유전 구조체
33 : 반도체 층 36 : 코어 패턴
39 : 패드 42 : 수직 구조체
45 : 제1 상부 절연 층 48 : 분리 트렌치
51 : 빈 공간들 54 : 제4 유전체(제2 블로킹 유전체)
57g : 접지 선택 게이트 전극 57s : 스트링 선택 게이트 전극
57w : 셀 게이트 전극들(워드라인들) 63: 도전성 패턴들
ST : 적층 구조체 72 : 절연성 스페이스
75 : 불순물 영역 78 : 분리 패턴
81 : 제2 상부 절연 층 84 : 콘택 플러그
87 : 비트라인
Claims (10)
- 적층 구조체; 및
상기 적층 구조체 내의 수직 구조체를 포함하되,
상기 수직 구조체는 제1 폭의 하부 영역 및 상기 제1 폭 보다 큰 제2 폭의 상부 영역을 갖고,
상기 수직 구조체는 상기 상부 영역에서의 상부 두께에 대한 상기 하부 영역에서의 하부 두께의 비(ratio)가 서로 다른 두 개의 유전체 층들을 포함하는 반도체 소자.
- 제 1 항에 있어서,
상기 두 개의 유전체 층들 중 어느 하나의 유전체 층은 상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 하부 두께가 크고, 다른 하나의 유전체 층은 상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 하부 두께가 작은 반도체 소자.
- 제 1 항에 있어서,
상기 수직 구조체는 터널 산화 층, 차지 트랩 층 및 블로킹 층을 포함하되,
상기 차지 트랩 층은 상기 터널 산화 층과 상기 블로킹 층 사이에 배치되고,
상기 두 개의 유전체 층들 중 하나의 유전체 층은 상기 차지 트랩 층이고, 다른 하나의 유전체 층은 상기 블로킹 층인 반도체 소자.
- 제 3 항에 있어서,
상기 수직 구조체는 반도체 층을 포함하되,
상기 터널 산화 층은 상기 반도체 층에 가깝하고, 상기 블로킹 층은 상기 적층 구조체에 가까운 반도체 소자.
- 기판 상에 교대로 적층된 도전성 패턴들 및 층간 절연 층들; 및
상기 도전성 패턴들 및 상기 층간 절연 층들을 관통하는 홀 내의 수직 구조체를 포함하되,
상기 수직 구조체는 하부 영역 및 상기 하부 영역 상의 상부 영역을 갖되, 상기 상부 영역은 상기 하부 영역의 폭 보다 큰 폭을 갖고,
상기 수직 구조체는 반도체 층 및 상기 반도체 층 보다 상기 도전성 패턴들에 가까운 유전 구조체를 포함하고,
상기 유전 구조체는 상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 하부 두께가 큰 층을 포함하는 반도체 소자.
- 제 5 항에 있어서,
상기 유전 구조체는 상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 하부 두께가 큰 상기 층과 접촉하며 상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 하부 두께가 작은 층을 포함하는 반도체 소자.
- 제 5 항에 있어서,
상기 유전 구조체는 제1 유전체 층, 제2 유전체 층 및 제3 유전체 층을 포함하고,
상기 제2 유전체 층은 상기 제1 및 제3 유전체 층들 사이에 개재되고,
상기 제1 유전체 층은 상기 제3 유전체 층 보다 상기 도전성 패턴들에 가깝고,
상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 하부 두께가 큰 상기 층은 상기 제1 및 제2 유전체 층들 중 어느 하나인 반도체 소자.
- 제 7 항에 있어서,
상기 제1 및 제2 유전체 층들 중 나머지 하나는 상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 두께가 작은 층인 반도체 소자.
- 제 8 항에 있어서,
상기 상부 영역에서의 상부 두께 보다 상기 하부 영역에서의 하부 두께가 큰 상기 층은 상기 제2 유전체 층인 반도체 소자.
- 제 5 항에 있어서,
상기 홀 내에 배치되며 상기 수직 구조체 하부에 배치되는 반도체 패턴을 더 포함하되,
상기 반도체 패턴의 측면은 상기 도전성 패턴들 중 최하위 도전성 패턴의 측면과 마주보고,
상기 반도체 패턴은 상기 반도체 층과 연결되는 반도체 소자.
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