KR20230018867A - 메모리 장치 및 이의 제조 방법 - Google Patents

메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

본 기술은 서로 이격되어 적층된 층간 절연막들; 상기 층간 절연막들 사이에 형성된 게이트 라인들; 및 상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하는 플러그를 포함하고, 상기 게이트 라인들 각각은, 상기 층간 절연막들과 상기 플러그의 내벽을 따라 형성된 배리어막; 상기 배리어막으로 둘러싸인 제1 도전막; 및 상기 제1 도전막으로 둘러싸이고, 상기 제1 도전막과 물성이 다른 제2 도전막을 포함하고, 상기 제2 도전막의 사이즈는 상기 게이트 라인들이 연장된 방향을 따라 가변되는 메모리 장치 및 이의 제조 방법을 포함한다.

Description

메모리 장치 및 이의 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 메모리 장치에 포함되는 워드 라인들의 저항을 감소시킬 수 있는 메모리 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항 메모리(resistive random access memory: ReRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM) 및 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등을 포함할 수 있다.
이 중에서 낸드 플래시 메모리에 포함되는 메모리 셀들은 워드 라인들과 비트 라인들 사이에 연결될 수 있으며, 워드 라인들과 비트 라인들에 인가되는 전압에 따라 프로그램(program) 또는 리드(read)될 수 있다. 메모리 장치의 집적도가 증가함에 따라 워드 라인들의 사이드가 감소하면서 메모리 장치의 제조 공정의 난이도가 점차 높아지고 있다.
본 발명의 실시예는 메모리 장치의 제조 공정 시 워드 라인들의 내부에 보이드(void), 에어갭(air gap) 또는 심(seam)이 형성되는 것을 방지하기 위한 메모리 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 서로 이격되어 적층된 층간 절연막들; 상기 층간 절연막들 사이에 형성된 게이트 라인들; 및 상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하는 플러그를 포함하고, 상기 게이트 라인들 각각은, 상기 층간 절연막들과 상기 플러그의 내벽을 따라 형성된 배리어막; 상기 배리어막으로 둘러싸인 제1 도전막; 및 상기 제1 도전막으로 둘러싸이고, 상기 제1 도전막과 물성이 다른 제2 도전막을 포함하고, 상기 제2 도전막의 사이즈는 상기 게이트 라인들이 연장된 방향을 따라 가변되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치는, 서로 교대로 적층된 층간 절연막들 및 게이트 라인들; 상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하는 플러그들; 및 상기 층간 절연막들 및 상기 게이트 라인들을 분리하여 서로 다른 메모리 블록들을 구분하는 제1 슬릿을 포함하고, 상기 게이트 라인들 각각은 배리어막, 상기 배리어막에 의해 둘러싸인 제1 도전막 및 상기 제1 도전막에 의해 둘러싸인 제2 도전막을 포함하고, 상기 제2 도전막의 사이즈는 상기 제1 슬릿에 가까워질수록 커지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치의 제조 방법은, 하부 구조물 상에 층간 절연막들 및 희생막들을 교대로 적층하는 단계; 상기 층간 절연막들 및 상기 희생막들을 수직으로 관통하는 플러그들을 형성하는 단계; 서로 다른 메모리 블록들 사이의 경계 영역에 상기 층간 절연막들 및 상기 희생막들을 수직으로 관통하는 슬릿을 형성하는 단계; 상기 슬릿의 측벽을 통해 노출된 상기 희생막들을 제거하는 단계; 상기 희생막들이 제거된 영역에 제1 도전막을 형성하는 단계; 및 상기 제1 도전막 형성 시 발생하는 보이드(void)의 내부에 상기 제1 도전막과 물성이 서로 다른 제2 도전막을 채우는 단계를 포함한다.
본 기술에 따르면, 워드 라인들의 내부에 보이드(void), 에어갭(air gap) 또는 심(seam)이 형성되는 것을 방지할 수 있고, 워드 라인들의 저항을 낮출 수 있으므로, 메모리 장치의 신뢰도가 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 회로도이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 평면도이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 장치를 설명하기 위한 평면도이다.
도 8은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 9는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 주변 회로(190) 및 메모리 셀 어레이(110)를 포함할 수 있다.
주변 회로(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation) 및 검증 동작(verify operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변 회로(190)는 전압 생성 회로(voltage generate circuit; 130), 로우 디코더(row decoder; 120), 소스 라인 드라이버(140), 컨트롤 회로(control circuit; 150), 페이지 버퍼(pager buffer; 160), 컬럼 디코더(column decoder; 170) 및 입출력 회로(input-output circuit; 180)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀들은 프로그램 방식에 따라 싱글 비트(single bit) 또는 2비트 이상의 멀티 비트(multi bit)의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 메모리 셀 스트링들(memory cell strings)을 구성할 수 있다. 각각의 메모리 셀 스트링은 채널 구조(channel structure)를 통해 서로 직렬로 연결된 복수의 메모리 셀들을 포함할 수 있다. 채널 구조는 복수의 비트 라인들(BL)을 통해 페이지 버퍼(160)에 연결될 수 있다.
전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 검증 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(130)는 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 들을 포함하는 동작 전압들(Vop)을 선택적으로 생성하고 출력할 수 있다.
로우 디코더(120)는 복수의 드레인 셀렉트 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 셀렉트 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 셀렉트 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 셀렉트 라인들(SSL)에 전달할 수 있다.
소스 라인 드라이버(140)는 소스 라인 신호(SL_S)에 응답하여 소스 전압(Vsl)을 메모리 셀 어레이(110)에 전송할 수 있다. 예를 들면, 소스 전압(Vsl)은 메모리 셀 어레이에 연결된 소스 라인(source line)에 전달될 수 있다.
컨트롤 회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스 라인 컨트롤 신호(SL_S), 페이지 버퍼 컨트롤 신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
페이지 버퍼(160)는 비트 라인(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(160)는 페이지 버퍼 컨트롤 신호(PB_S)에 응답하여 복수의 비트 라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(160)는 리드 동작 시 복수의 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼(160)에 전송하거나, 페이지 버퍼(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고 받을 수 있고, 데이터 라인들(DTL)을 통해 페이지 버퍼(160)와 데이터(DATA)를 주고 받을 수 있다.
입출력 회로(180)는 메모리 장치(100)에 연결된 외부 장치(예를 들면, 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 회로(150)에 전달할 수 있고, 컬럼 디코더(170)로부터 수신된 데이터를 외부 장치로 출력할 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 복수의 비트 라인들(BL)에 접속된 제1 및 제2 메모리 셀 스트링들(CS1, CS2)을 포함할 수 있다. 제1 및 제2 메모리 셀 스트링들(CS1, CS2)은 소스 라인(SL)에 공통으로 연결될 수 있다. 즉, 제1 및 제2 메모리 셀 스트링들(CS1, CS2)은 비트 라인들(BL)과 소스 라인(SL) 사이에 연결될 수 있다. 비트 라인들(BL) 각각에는 적어도 한 쌍의 제1 메모리 셀 스트링(CS1) 및 제2 메모리 셀 스트링(CS2)이 연결될 수 있다.
제1 메모리 셀 스트링(CS1) 또는 제2 메모리 셀 스트링(CS2)은 소스 라인(SL)과 비트 라인(BL) 사이에 배치된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 제1 및 제2 메모리 셀 스트링들(CS1, CS2)은 제1 및 제2 방향(X, Y 방향)으로 서로 이격되어 배열될 수 있으며, 제3 방향(Z 방향)으로 연장될 수 있다. 예를 들면, 제1 및 제2 방향(X, Y 방향)은 기판과 평행한 방향일 수 있고, 제3 방향(Z)은 기판으로부터 수직한 방향일 수 있다. 제1, 제2 및 제3 방향(X, Y, Z 방향)은 서로 수직일 수 있다.
소스 셀렉트 트랜지스터들(SST)은 복수의 메모리 셀들(MC)과 소스 라인(SL) 사이의 전기적인 연결을 제어할 수 있다. 도면에는 하나의 메모리 셀 스트링에 하나의 소스 셀렉트 트랜지스터(SST)가 포함된 것으로 도시되었으나, 하나의 메모리 셀 스트링에는 서로 직렬로 연결된 두 개 이상의 소스 셀렉트 트랜지스터들이 포함될 수도 있다. 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있다. 소스 셀렉트 트랜지스터들(SST)은 소스 셀렉트 라인(SSL)에 인가되는 전압에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이의 복수의 메모리 셀들(MC)은 서로 직렬로 연결될 수 있다. 복수의 메모리 셀들(MC)의 게이트들은 복수의 워드 라인들(WL)에 각각 연결될 수 있다. 메모리 셀들(MC)은 워드 라인들(WL)에 인가되는 전압에 의해 프로그램되거나 리드될 수 있다. 동일한 워드 라인(WL)에 연결된 메모리 셀들(MC)의 그룹은 페이지(page)가 되며, 프로그램 또는 리드 동작은 페이지 단위로 수행될 수 있다.
드레인 셀렉트 트랜지스터들(DST)은 복수의 메모리 셀들(MC)과 비트 라인들(BL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL1 또는 DSL2)에 접속될 수 있다. 드레인 셀렉트 트랜지스터들(DST)은 드레인 셀렉트 라인(DSL1 또는 DSL2)에 인가되는 전압에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다. 예를 들면, 제1 메모리 셀 스트링들(CS1)은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있고, 제2 메모리 셀 스트링들(CS2)은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다. 따라서, 프로그램 또는 리드 동작 시, 제1 및 제2 드레인 셀렉트 라인들(DSL1 및 DSL2) 중에서 선택된 드레인 셀렉트 라인에 연결된 메모리 셀 스트링들이 선택될 수 있다. 예를 들면, 제1 드레인 셀렉트 라인(DSL1)이 선택되면, 제1 드레인 셀렉트 라인(DSL1)에 연결된 제1 메모리 셀 스트링들(CS1)이 선택될 수 있다.
소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL1, DSL2)은 제1 방향(X 방향)으로 연장될 수 있고, 제3 방향으로 서로 이격되어 적층될 수 있다. 비트 라인들(BL)은 제2 방향(Y 방향)으로 연장될 수 있고, 제1 방향(X 방향)으로 서로 이격될 수 있다.
도면에 도시되지는 않았으나, 소스 셀렉트 라인(SSL)도 드레인 셀렉트 라인들(DSL1, DSL2)처럼 분리되어 제1 또는 제2 메모리 셀 스트링(CS1 또는 CS2)에 각각 연결될 수도 있다.
도 3은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 메모리 장치는 데이터가 저장되는 메모리 블록을 포함할 수 있으며, 메모리 블록은 서로 적층된 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 서로 적층된 게이트 라인들(GL)을 수직으로 관통하는 플러그(plug; PL) 내에 포함될 수 있다. 게이트 라인들(GL)의 일부는 워드 라인으로 사용될 수 있고 다른 일부는 셀렉트 라인으로 사용될 수 있다.
게이트 라인들(GL) 사이에는 층간 절연막들(ISL)이 형성될 수 있다. 따라서, 플러그(PL)는 층간 절연막들(ISL)과 게이트 라인들(GL)을 수직으로 관통하도록 형성될 수 있다. 층간 절연막들(ISL)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 게이트 라인들(GL) 각각은 배리어막(barrier layer; BRL), 제1 도전막(first conductive layer; 1CDL) 및 제2 도전막(second conductive layer; 2CDL)을 포함할 수 있다. 배리어막(BRL)은 게이트 라인들(GL)과 층간 절연막들(ISL) 사이와, 게이트 라인들(GL)과 플러그(PL) 사이에서 불순물의 확산을 방지하기 위하여 형성될 수 있다. 따라서, 배리어막(BRL)은 제1 도전막(1CDL)을 둘러싸도록 형성될 수 있다. 배리어막(BRL)은 티타늄 나이트라이드(TiN)로 형성될 수 있다.
제1 도전막(1CDL)은 배리어막(BRL)으로 둘러싸인 영역에 형성될 수 있고, 제2 도전막(2CDL)은 제1 도전막(1CDL)으로 둘러싸인 영역에 형성될 수 있다. 다시 말하면, 제2 도전막(2CDL)은 제1 도전막(1CDL)의 내부에 형성된 빈 공간에 채워질 수 있다. 본 실시 예에서, 제2 도전막(2CDL)은 메모리 장치의 제조 공정 시 제1 도전막(1CDL)의 내부에 발생할 수 있는 보이드(void), 에어갭(air gap) 또는 심(seam)을 채우기 위하여 형성되기 때문에, 메모리 블록의 영역에 따라 사이즈가 다를 수 있으며, 제2 도전막(2CDL)이 형성되지 않는 영역이 있을 수도 있다.
제2 도전막(2CDL)은 제1 도전막(1CDL)과 물성(physical properties)이 서로 다른 물질로 형성될 수 있다. 예를 들면, 제1 도전막(1CDL)은 텅스텐(W)으로 형성될 수 있고, 제2 도전막(2CDL)은 몰리브덴(Mo)으로 형성될 수 있다.
플러그(PL)는 메모리막(memory layer; ML) 및 코어 절연막(core insulation layer; CIS)을 포함할 수 있다. 메모리막(ML)은 층간 절연막들(ISL) 및 게이트 라인들(GL)을 제3 방향(Z 방향)으로 관통하는 원통 형태로 형성될 수 있다. 메모리막(ML)은 블로킹막(blocking layer; BLC), 전하 트랩막(charge trap layer; CTL) 및 터널 절연막(tunnel insulation layer; TOL)을 포함할 수 있다. 블로킹막(BCL)은 층간 절연막들(ISL) 및 게이트 라인들(GL)을 수직 방향(Z 방향)으로 관통하는 원통 형태로 형성될 수 있으며, 절연물질로 형성될 수 있다. 예를 들면, 블로킹막(BCL)은 산화막으로 형성될 수 있다. 전하 트랩막(CTL)은 블로킹막(BCL)의 내벽을 따라 원통 형태로 형성될 수 있으며, 프로그램 동작 시 음전하를 저장할 수 있는 물질로 형성될 수 있다. 예를 들면, 전하 트랩막(CTL)은 질화막으로 형성될 수 있다. 터널 절연막(TOL)은 전하 트랩막(CTL)의 내벽을 따라 원통 형태로 형성될 수 있다. 터널 절연막(TOL)은 절연물질로 형성될 수 있으며, 예를 들면 산화막으로 형성될 수 있다. 채널막(CHL)은 터널 절연막(TOL)의 내벽을 따라 원통 형태로 형성될 수 있으며, 비트 라인 또는 소스 라인을 통해 전압이 인가될 수 있다. 예를 들면, 채널막(CHL)은 폴리실리콘막으로 형성될 수 있다. 코어 절연막(CIS)은 채널막(CHL)의 내벽을 따라 형성되거나 내부 영역을 모두 채우도록 형성될 수 있다. 예를 들면, 코어 절연막(CIS)은 채널막(CHL)의 내부 영역에서 원통 형태로 형성될 수 있다. 코어 절연막(CIS)은 절연물질로 형성될 수 있으며, 예를 들면, 산화막으로 형성될 수 있다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 4a를 참조하면, 하부 구조물(bottom structure; BST)의 상부에 층간 절연막들(ISL) 및 희생막들(SCL)이 교대로 적층될 수 있고, 층간 절연막들(ISL) 및 희생막들(SCL)을 수직으로 관통하는 플러그들(PL)이 형성될 수 있다.
하부 구조물(BST)은 기판(substrate)일 수 있으며, 기판 상에 형성된 주변 회로 구조물(peripheral circuit structure)일 수 있다. 층간 절연막들(ISL)은 산화막으로 형성될 수 있으며, 희생막들(SCL)은 질화막으로 형성될 수 있다.
플러그들(PL) 각각은 메모리막(ML), 채널막(CHL) 및 코어 절연막(CIS)을 포함할 수 있다. 메모리막(ML)은 도 3을 참조하여 설명된 바와 같이 블로킹막(BCL), 전하 트랩막(CTL) 및 터널 절연막(TOL)을 포함할 수 있다. 플러그들(PL)은 일정한 간격을 가지고 서로 이격되어 배치될 수 있으며, 메모리 블록들을 구분하기 위한 슬릿(slit) 영역(41)에는 형성되지 않는다. 예를 들면, 플러그들(PL)은 하부 구조물(BST) 상에서 제3 방향(Z 방향)으로 연장되고, 제1 및 제2 방향(X, Y 방향)을 따라 서로 이격되어 배치될 수 있다.
도 4b를 참조하면, 슬릿 영역(41)에 슬릿(SLT)을 형성하기 위하여, 슬릿 영역(41)에 적층된 층간 절연막들(ISL) 및 희생막들(SCL)의 일부를 식각하는 단계가 수행될 수 있다. 슬릿(SLT)을 형성하기 위한 식각 공정은 건식 식각 공정으로 수행될 수 있다. 식각 공정은 슬릿(SLT)을 통해 하부 구조물(BST)이 노출될 때까지 수행될 수 있다. 슬릿(SLT)은 층간 절연막들(ISL) 및 희생막들(SCL)을 수직 방향으로 관통하도록 형성되기 때문에, 슬릿(SLT)의 측벽을 통해 층간 절연막들(ISL) 및 희생막들(SCL)이 노출될 수 있다.
도 4c를 참조하면, 슬릿(SLT)의 내부를 통해 노출된 희생막들(SCL)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 층간 절연막들(ISL)과 플러그들(PL) 사이에 형성된 희생막들(SCL)이 용이하게 제거될 수 있도록 습식 식각 공정으로 수행될 수 있다. 식각 공정에서 사용되는 식각액은 층간 절연막들(ISL), 플러그들(PL) 및 하부 구조물(BST)보다 희생막들(SCL)에 대한 선택비가 높은 식각액이 사용될 수 있다.
식각액이 슬릿(SLT)을 통해 공급되기 때문에, 희생막들(SCL) 중에서 슬릿(SLT)에 가까운 희생막들(SCL)부터 식각될 수 있다. 식각 공정이 수행되면, 층간 절연막들(ISL) 사이의 희생막들(SCL)이 제거되므로, 층간 절연막들(ISL) 사이에는 빈 공간인 리세스(recess)가 형성될 수 있다.
도 4d를 참조하면, 희생막들이 제거되어 노출된 전체 구조의 표면을 따라 배리어막(BRL)이 형성될 수 있다. 배리어막(BRL)은 후속 공정에서 형성될 게이트 라인(GL)과 플러그(PL) 사이와, 게이트 라인(GL)과 층간 절연막(ISL) 사이에서 불순물의 확산을 방지하기 위하여 형성될 수 있다. 배리어막(BRL)을 형성하기 위한 소스 가스는 슬릿(SLT)을 통해 공급될 수 있다. 따라서, 배리어막(BRL)은 슬릿(SLT)과 리세스(RCS)를 통해 노출된 전체 구조의 표면을 따라 형성될 수 있다. 배리어막(BRL)은 티타늄 나이트라이드(TiN)로 형성될 수 있다.
도 4e를 참조하면, 배리어막(BRL)이 형성된 전체 구조의 표면을 따라 제1 도전막(1CDL)이 형성될 수 있다. 제1 도전막(1CDL)은 텅스턴(W)으로 형성될 수 있다. 제1 도전막(1CDL)은 층간 절연막들(ISL) 사이가 완전히 채워지도록 형성되어야 하지만, 층간 절연막들(ISL) 사이의 간격이 감소함에 따라 제1 도전막(1CDL)이 형성되는 일부 영역에서 보이드(void; VD), 에어갭(air gap) 또는 심(seam)이 형성될 수 있다. 이하 설명에서는 보이드(VD)가 형성되는 경우를 예를 들어 설명하도록 한다.
제1 도전막(1CDL)을 형성하기 위한 소스 가스는 슬릿(SLT)을 통해 공급되므로, 제1 도전막(1CDL)은 슬릿(SLT)으로부터 거리가 먼 영역부터 채워질 수 있다. 따라서 슬릿(SLT)으로부터 가까운 영역(42)에 형성된 보이드(VD)는 슬릿(SLT)으로부터 상대적으로 먼 영역(43)에 형성된 보이드(VD)보다 크다. 즉, 제1 도전막(1CDL)에 형성되는 보이드(VD)의 사이즈는 슬릿(SLT)에 가까울수록 커지고, 슬릿(SLT)으로부터 멀어질수록 작아질 수 있다. 또한, 보이드(VD)의 사이즈는 층간 절연막들(ISL) 사이의 간격, 거리 또는 두께에 따라 달라질 수 있다.
제1 도전막(1CDL)은 배리머막(BRL)의 모든 내벽을 따라 형성되지만, 슬릿(SLT)으로부터 거리가 먼 영역(43)에 보이드(VD)가 형성된 상태에서 가까운 영역(42)이 차단되지 않도록 형성될 수 있다. 다시 말하면, 제1 도전막(1CDL)은 배리어막(BRL)의 모든 내벽을 따라 형성되고, 제1 도전막(1CDL)을 형성하는 공정은 제1 도전막(1CDL) 사이에 형성되는 보이드(VD)가 모두 연결된 상태에서 중단될 수 있다.
도 4f를 참조하면, 제1 도전막(1CDL) 사이의 보이드(VD)에 제2 도전막(2CDL)이 형성될 수 있다. 제2 도전막(2CDL)은 제1 도전막(1CDL)과 물성이 서로 다른 물질로 이루어진 도전막일 수 있다. 제2 도전막(2CDL)은 제1 도전막(1CDL)보다 녹는점이 낮은 물질로 형성될 수 있다. 예를 들면, 제2 도전막(2CDL)은 몰리브덴(Mo)으로 형성될 수 있다.
몰리브덴(Mo)은 텅스턴(W)보다 작은 사이즈를 가지는 결정 구조로 이루어지기 때문에, 제1 도전막(1CDL) 사이에 형성된 보이드(VD)를 용이하게 채울 수 있다. 또한, 제2 도전막(2CDL)이 형성된 후, 제2 도전막(2CDL) 내부에 보이드, 에어갭 또는 심이 발생한 경우, 열처리 공정이 더 수행될 수 있다. 열처리 공정이 수행되면, 제2 도전막(2CDL)이 재 결정화되면서 보이드, 에어갭 또는 심이 제거될 수 있다.
제2 도전막(2CDL)은 제1 도전막(1CDL)의 내벽을 따라 형성될 수 있다. 제2 도전막(2CDL)은 층간 절연막들(ISL) 사이에서는 보이드(VD)가 모두 채워지도록 형성되지만, 슬릿(SLT)이 형성된 영역에서는 슬릿(SLT)이 모두 채워지도록 형성되거나 슬릿(SLT)의 일부만 채워지도록 형성될 수 있다.
도 4g를 참조하면, 슬릿(SLT)에 형성된 배리어막(BRL), 제1 도전막(1CDL) 및 제2 도전막(2CDL)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 건식 식각 공정으로 수행될 수 있다. 식각 공정에 의해 슬릿(SLT) 내부의 배리어막(BRL), 제1 도전막(1CDL) 및 제2 도전막(2CDL)이 제거되면, 슬릿(SLT)의 측벽을 통해 층간 절연막(ISL), 배리어막(BRL), 제1 도전막(1CDL) 및 제2 도전막(2CDL)이 노출될 수 있다. 도면에는 도시되지 않았으나 슬릿(SLT)의 내부에 절연막 및 도전막을 채우는 공정이 수행될 수 있다. 슬릿(SLT)의 내부에 채워지는 도전막은 하부 구조물(BST)에 포함된 소스 라인에 접할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 평면도이다.
도 5를 참조하면, 플러그들(PL)은 게이트 라인들(GL)을 수직 방향(Z 방향)으로 관통하도록 형성될 수 있으며, 제1 및 제2 방향(X, Y 방향)을 따라 서로 지그재그 형태로 배열될 수 있다. 게이트 라인들(GL)은 배리어막(BRL), 제1 도전막(1CDL) 및 제2 도전막(2CDL)을 포함할 수 있다. 배리어막(BRL)은 플러그들(PL)의 외벽을 따라 서로 균일한 두께를 가지고 형성될 수 있다. 제1 도전막(1CDL)은 게이트 라인들(GL)의 대부분을 구성하며, 게이트 라인들(GL) 중에서 배리어막(BRL) 및 제1 도전막(1CDL)이 형성되지 않는 나머지 영역에서는 제2 도전막(2CDL)이 형성될 수 있다.
제2 도전막(2CDL)은 슬릿(SLT)을 통해 공급되는 소스 가스에 의해 형성되므로, 게이트 라인들(GL) 내에서 형성되는 보이드와 동일한 사이즈를 가질 수 있다. 즉, 게이트 라인들(GL) 내에 형성된 보이드가 제2 도전막(2CDL)으로 채워지기 때문에, 제2 도전막(2CDL)의 사이즈는 슬릿(SLT)에 가까울수록 커지고, 슬릿(SLT)으로부터 멀어질수록 작아진다. 또한, 제2 도전막(2CDL)의 사이즈는 서로 이격되어 적층된 게이트 라인들(GL)의 두께에 따라 변경될 수 있다.
도 5는 슬릿(SLT)과의 거리에 따른 제2 도전막(2CDL)의 사이즈를 설명하기 위한 도면이므로, 제2 도전막(2CDL)의 형태는 도 5에 도시된 형태로 제한되지 않고 제1 도전막(1CDL) 형성 시 형성되는 보이드의 형태에 따라 달라질 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치를 설명하기 위한 단면도이다.
도 6을 참조하면, 도 4g에 도시된 바와 같이 슬릿(SLT)에 형성된 배리어막(BRL), 제1 도전막(1CDL) 및 제2 도전막(2CDL)을 제거한 후, 드레인 셀렉트 라인들(DSL)을 구분하기 위한 게이트 분리 트렌치(GVT)가 형성될 수 있다. 예를 들면, 제1 및 제2 슬릿들(1SLT, 2SLT)이 형성되는 경우, 게이트 분리 트렌치(GVT)는 제1 및 제2 슬릿들(1SLT, 2SLT) 사이에 형성될 수 있다. 게이트 분리 트렌치(GVT)는 일부 플러그들(PL)과 일부 게이트 라인들(GL)을 식각하여 형성될 수 있다. 예를 들면, 드레인 셀렉트 라인(DSL)에 해당하는 게이트 라인들(GL)은 게이트 분리 트렌치(GVT)에 의해 제1 및 제2 드레인 셀렉트 라인들(DSL1, DSL2)로 서로 분리될 수 있다. 제1 드레인 셀렉트 라인들(DSL1)과 제2 드레인 셀렉트 라인들(DSL2)은 게이트 분리 트렌치(GVT)에 의해 서로 분리되어 있으므로, 제1 드레인 셀렉트 라인들(DSL1)과 제2 드레인 셀렉트 라인들(DSL2)에는 서로 다른 전압들이 인가될 수 있다.
제1 및 제2 슬릿들(1SLT, 2SLT)이 형성되는 메모리 장치에서도 제1 도전막(1CDL)을 형성하기 위한 소스 가스가 제1 및 제2 슬릿들(1SLT, 2SLT)을 통해 층간 절연막들(ISL) 사이로 공급되므로, 제1 도전막(1CDL) 내부에 형성되는 보이드의 사이즈는 제1 또는 제2 슬릿(1SLT 또는 2SLT)에 인접한 영역에서 크고 제1 또는 제2 슬릿들(1SLT 또는 2SLT)로부터 멀어질수록 작아질 수 있다. 다시 말하면, 제1 도전막(1CDL)의 내부에 형성되는 보이드의 사이즈는 제1 또는 제2 슬릿(1SLT 또는 2SLT)에서 게이트 분리 트렌치(GVT)로 갈수록 작아질 수 있다.
따라서, 보이드의 내부에 형성되는 제2 도전막(2CDL)의 사이즈도 제1 또는 제2 슬릿(1SLT 또는 2SLT)에 인접한 영역에서 크고 제1 및 제2 슬릿들(1SLT, 2SLT)로부터 멀어질수록 작아질 수 있다. 다시 말하면, 제2 도전막(2CDL)의 사이즈는 제1 또는 제2 슬릿(1SLT 또는 2SLT)에서 게이트 분리 트렌치(GVT)로 갈수록 작아질 수 있다. 또한, 제2 도전막(2CDL)의 사이즈는 서로 이격되어 적층된 게이트 라인들(GL)의 두께에 따라 변경될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 장치를 설명하기 위한 평면도이다.
도 7을 참조하면, 플러그들(PL)은 게이트 라인들(GL)을 수직 방향(Z 방향)으로 관통하도록 형성될 수 있으며, 제1 및 제2 방향(X, Y 방향)을 따라 서로 지그재그 형태로 배열될 수 있다. 게이트 라인들(GL)은 배리어막(BRL), 제1 도전막(1CDL) 및 제2 도전막(2CDL)을 포함할 수 있다. 배리어막(BRL)은 플러그들(PL)의 외벽을 따라 서로 균일한 두께를 가지고 형성될 수 있다. 제1 도전막(1CDL)은 게이트 라인들(GL)의 대부분을 구성하며, 게이트 라인들(GL) 중에서 배리어막(BRL) 및 제1 도전막(1CDL)이 형성되지 않는 나머지 영역에 제2 도전막(2CDL)이 형성될 수 있다.
제2 도전막(2CDL)은 제1 및 제2 슬릿들(1SLT, 2SLT)을 통해 공급되는 소스 가스에 의해 형성되므로, 게이트 라인들(GL) 내에 형성되는 보이드와 동일한 사이즈를 가질 수 있다. 즉, 게이트 라인들(GL) 내에 형성된 보이드가 제2 도전막(2CDL)으로 채워지기 때문에, 제2 도전막(2CDL)의 사이즈는 제1 또는 제2 슬릿(1SLT 또는 2SLT)에 가까워질수록 커지고, 게이트 분리 트렌치(GVT)에 가까워질수록 작아진다.
도 7은 제1 또는 제2 슬릿(1SLT 또는 2SLT)과 게이트 분리 트렌치(GVT) 사이의 거리에 따른 제2 도전막(2CDL)의 사이즈를 설명하기 위한 도면이므로, 제2 도전막(2CDL)의 형태는 도 7에 도시된 형태로 제한되지 않고 제1 도전막(1CDL) 형성 시 형성되는 보이드의 형태에 따라 달라질 수 있다.
도 8은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 8을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 공급받을 수 있다. SSD(4200)는 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 공급 장치(4230) 및 버퍼 메모리(4240)를 포함한다.
본 발명의 실시 예에 따르면, 복수의 플래시 메모리들(4221~422n) 각각은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(universal flash storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 공급 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 전원 전압을 충전할 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)에게 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 공급 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 공급 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 사용될 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터, 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 9는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
BST: 하부 구조물
ISL: 층간 절연막
SCL: 희생막
1CDL: 제1 도전막
2CDL: 제2 도전막
BRL: 배리어막
GL: 게이트 라인
DSL: 드레인 셀렉트 라인
SLT: 슬릿
GVT: 게이트 분리 트렌치
VD: 보이드

Claims (28)

  1. 서로 이격되어 적층된 층간 절연막들;
    상기 층간 절연막들 사이에 형성된 게이트 라인들; 및
    상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하는 플러그를 포함하고,
    상기 게이트 라인들 각각은,
    상기 층간 절연막들과 상기 플러그의 내벽을 따라 형성된 배리어막;
    상기 배리어막으로 둘러싸인 제1 도전막; 및
    상기 제1 도전막으로 둘러싸이고, 상기 제1 도전막과 물성이 다른 제2 도전막을 포함하고,
    상기 제2 도전막의 사이즈는 상기 게이트 라인들이 연장된 방향을 따라 가변되는 메모리 장치.
  2. 제1항에 있어서,
    상기 배리어막은 티타늄 나이트라이드(TiN)로 형성되는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 도전막은 텅스텐(W)으로 형성되는 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 도전막은 상기 제1 도전막보다 녹는점이 낮은 물질로 형성되는 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 도전막은 상기 제1 도전막보다 작은 결정 구조로 이루어지는 메모리 장치.
  6. 제1항에 있어서,
    상기 제2 도전막은 열처리 공정에 의해 재 결정화되는 물질로 이루어진 메모리 장치.
  7. 제1항에 있어서,
    상기 제2 도전막은 몰리브덴(Mo)으로 형성되는 메모리 장치.
  8. 제1항에 있어서, 상기 플러그는,
    상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하는 블로킹막;
    상기 블로킹막의 내벽을 따라 형성된 전하 트랩막;
    상기 전하 트랩막의 내벽을 따라 형성된 터널 절연막;
    상기 터널 절연막의 내벽을 따라 형성된 채널막; 및
    상기 채널막에 의해 둘러싸인 공간을 채우는 코어 절연막을 포함하는 메모리 장치.
  9. 서로 교대로 적층된 층간 절연막들 및 게이트 라인들;
    상기 층간 절연막들 및 상기 게이트 라인들을 수직으로 관통하는 플러그들; 및
    상기 층간 절연막들 및 상기 게이트 라인들을 분리하여 서로 다른 메모리 블록들을 구분하는 제1 슬릿을 포함하고,
    상기 게이트 라인들 각각은 배리어막, 상기 배리어막에 의해 둘러싸인 제1 도전막 및 상기 제1 도전막에 의해 둘러싸인 제2 도전막을 포함하고,
    상기 제2 도전막의 사이즈는 상기 제1 슬릿에 가까워질수록 커지는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 도전막은 텅스텐(W)으로 형성되는 메모리 장치.
  11. 제9항에 있어서,
    상기 제2 도전막은 상기 제1 도전막보다 녹는점이 낮은 물질로 형성되는 메모리 장치.
  12. 제9항에 있어서,
    상기 제2 도전막은 상기 제1 도전막보다 작은 결정 구조로 이루어지는 메모리 장치.
  13. 제9항에 있어서,
    상기 제2 도전막은 몰리브덴으로 형성되는 메모리 장치.
  14. 제9항에 있어서,
    상기 제2 도전막의 사이즈는 상기 게이트 라인들의 두께에 따라 변경되는 메모리 장치.
  15. 제9항에 있어서,
    상기 플러그들이 비트 라인들과 소스 라인 사이에 접하는 경우,
    상기 게이트 라인들 중 상기 비트 라인들에 인접한 일부 게이트 라인들을 각각 분리시키는 게이트 분리 트렌치를 더 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 게이트 분리 트렌치는 상기 비트 라인들이 연장된 방향에 수직한 방향을 따라 형성되는 메모리 장치.
  17. 제15항에 있어서,
    상기 제2 도전막의 사이즈는 상기 게이트 분리 트렌치에 가까워질수록 작아지는 메모리 장치.
  18. 제9항에 있어서,
    상기 제1 슬릿으로부터 이격된 영역에 형성된 제2 슬릿을 더 포함하는 메모리 장치.
  19. 제16항에 있어서,
    상기 제2 도전막의 사이즈는,
    상기 제1 또는 제2 슬릿들에 가까워질수록 커지고,
    상기 제1 및 제2 슬릿들 사이의 중앙으로 갈수록 작아지는 메모리 장치.
  20. 제18항에 있어서,
    상기 제2 도전막의 사이즈는,
    상기 제1 및 제2 슬릇들 사이의 상기 중앙을 기준으로 서로 대칭되는 메모리 장치.
  21. 하부 구조물 상에 층간 절연막들 및 희생막들을 교대로 적층하는 단계;
    상기 층간 절연막들 및 상기 희생막들을 수직으로 관통하는 플러그들을 형성하는 단계;
    서로 다른 메모리 블록들 사이의 경계 영역에 상기 층간 절연막들 및 상기 희생막들을 수직으로 관통하는 슬릿을 형성하는 단계;
    상기 슬릿의 측벽을 통해 노출된 상기 희생막들을 제거하는 단계;
    상기 희생막들이 제거된 영역에 제1 도전막을 형성하는 단계; 및
    상기 제1 도전막 형성 시 발생하는 보이드(void)의 내부에 상기 제1 도전막과 물성이 서로 다른 제2 도전막을 채우는 단계를 포함하는 메모리 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 도전막은 텅스텐(W)으로 형성되는 메모리 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 제2 도전막은 상기 제1 도전막보다 녹는점이 낮은 물질로 형성되는 메모리 장치의 제조 방법.
  24. 제21항에 있어서,
    상기 제2 도전막은 상기 제1 도전막보다 작은 결정 구조로 이루어지는 메모리 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 제2 도전막은 열처리 공정에 의해 재 결정화되는 물질로 이루어진 메모리 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 제2 도전막은 몰리브덴(Mo)으로 형성되는 메모리 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 제2 도전막을 형성하기 위한 소스 가스는 상기 슬릿을 통해 공급되는 메모리 장치의 제조 방법.
  28. 제21항에 있어서,
    상기 제2 도전막을 채우는 단계 이후, 상기 제2 도전막의 결정 구조를 더욱 작게 변형시키기 위하여 열처리 공정을 수행하는 단계를 더 포함하는 메모리 장치의 제조 방법.
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