CN115696933A - 存储器装置及其制造方法 - Google Patents

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CN115696933A CN202210132781.4A CN202210132781A CN115696933A CN 115696933 A CN115696933 A CN 115696933A CN 202210132781 A CN202210132781 A CN 202210132781A CN 115696933 A CN115696933 A CN 115696933A
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Abstract

本申请涉及一种存储器装置及其制造方法，该存储器装置包括：层间绝缘层，其彼此间隔开并层叠；栅极线，其形成于层间绝缘层之间；以及插塞，其垂直穿过层间绝缘层和栅极线。每条栅极线包括：阻隔层，其沿插塞和层间绝缘层的内壁形成；第一导电层，其被阻隔层围绕；以及第二导电层，其被第一导电层围绕。第二导电层的材料不同于第一导电层的材料，并且第二导电层的尺寸沿栅极线延伸的方向是可变的。

Description

存储器装置及其制造方法
技术领域
本公开涉及存储器装置及制造该存储器装置的方法，更具体地，涉及能够降低存储器装置中包括的字线的电阻的存储器装置及制造该存储器装置的方法。
背景技术
存储器装置可以分为当供电中断时所存储的数据丢失的易失性存储器装置或即使供电中断时仍保持所存储的数据的非易失性存储器装置。
非易失性存储器装置可以包括NAND闪存、NOR闪存、电阻随机存取存储器(ReRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。
NAND闪存中包括的存储器单元可以连接在字线和位线之间，并且可以根据施加至字线和位线的电压被编程或读取。随着存储器装置的集成度增加，字线的侧边减小，从而存储器装置的制造难度增加。
发明内容
本公开的实施方式提供用于在存储器装置的制造过程期间防止在字线中形成空隙、气隙或缝隙的存储器装置及其制造方法。
根据本公开的实施方式，一种存储器装置包括：层间绝缘层，其彼此间隔开并且层叠；栅极线，其形成于层间绝缘层之间；以及插塞，其垂直穿过层间绝缘层和栅极线。每条栅极线包括：阻隔层，其沿插塞和层间绝缘层的内壁形成；第一导电层，其被阻隔层围绕；以及第二导电层，其被第一导电层围绕。第二导电层的材料不同于第一导电层的材料，且第二导电层的尺寸沿栅极线延伸的方向是可变的。
根据本公开的实施方式，一种存储器装置包括：层间绝缘层和栅极线，其彼此交替地层叠；插塞，其垂直穿过层间绝缘层和栅极线；以及第一狭缝，其垂直地穿过层间绝缘层和栅极线以将层间绝缘层和栅极线分为不同的存储块。每条栅极线包括：阻隔层；第一导电层，其被阻隔层围绕；以及第二导电层，其被第一导电层围绕。第二导电层的尺寸随着第二导电层距第一狭缝的距离减小而增大。
根据本公开的实施方式，一种存储器装置的制造方法包括：在下结构上交替地层叠层间绝缘层和牺牲层；形成垂直穿过层间绝缘层和牺牲层的插塞；在不同存储块之间的边界区域中形成垂直穿过层间绝缘层和牺牲层的狭缝；去除通过狭缝的侧壁暴露出的牺牲层；在去除了牺牲层的区域中形成第一导电层；以及用第二导电层填充在形成第一导电层时产生的空隙。第二导电层的材料不同于第一导电层的材料。
根据本公开的实施方式，可以防止在字线中形成空隙、气隙或缝隙，并且可以降低字线的电阻。因此，可以提高显示装置的可靠性。
附图说明
图1是例示了根据本公开的实施方式的存储器装置的框图。
图2是例示了图1中所示的存储器单元阵列的实施方式的电路图。
图3是例示了根据本公开的实施方式的存储器装置的截面图。
图4A至图4G是例示了根据本公开的实施方式的制造存储器装置的方法的图。
图5是例示了根据本公开的实施方式的存储器装置的平面图。
图6是例示了根据本公开的另一实施方式的存储器装置的截面图。
图7是例示了根据本公开的另一实施方式的存储器装置的平面图。
图8是例示了应用本公开的存储器装置的固态驱动器(SSD)系统的图。
图9是例示了应用本公开的存储器装置的存储卡系统的图。
具体实施方式
例示了本说明书或申请中公开的实施方式的具体结构或功能描述以描述本公开的概念。根据本公开的概念的实施方式可以以各种形式实施并且不应被解释为限于所呈现的实施方式。
图1是例示了根据本公开的实施方式的存储器装置的框图。
参照图1，存储器装置100可以包括外围电路190和存储器单元阵列110。
外围电路190可以被配置为执行用于将数据存储在存储器单元阵列110中的编程操作和验证操作、用于输出存储器单元阵列110中存储的数据的读取操作、或者用于擦除存储器单元阵列110中存储的数据的擦除操作。外围电路190可以包括电压生成电路130、行解码器120、源极线驱动器140、控制电路150、页缓冲器160、列解码器170和输入-输出电路180。
存储器单元阵列110可以包括存储数据的多个存储器单元。在实施方式中，存储器单元阵列110可以是三维存储器单元阵列。多个存储器单元可以根据编程方法存储单位数据或者两位或更多位的多位数据。多个存储器单元可以构成多个存储器单元串。每个存储器单元串可以包括通过沟道结构彼此串联连接的多个存储器单元。沟道结构可以通过多条位线BL连接至页缓冲器160。
电压生成电路130可以响应于操作信号OP_S而生成用于编程操作、验证操作、读取操作或擦除操作的各种操作电压Vop。例如，电压生成电路130可以选择性地生成并输出包括编程电压、验证电压、通过电压、读取电压和擦除电压的操作电压Vop。
行解码器120可以通过多条漏极选择线DSL、多条字线WL和多条源极选择线SSL连接至存储器单元阵列110。行解码器120可以响应于行地址RADD而向多条漏极选择线DSL、多条字线WL和多条源极选择线SSL发送操作电压Vop。
源极线驱动器140可以响应于源极线控制信号SL_S而向存储器单元阵列110发送源极电压Vsl。例如，可以向连接至存储器单元阵列的源极线发送源极电压Vsl。
控制电路150可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
页缓冲器160可以通过位线BL连接至存储器单元阵列110。页缓冲器160可以响应于页缓冲器控制信号PB_S而临时存储通过多条位线BL接收的数据DATA。页缓冲器160可以在读取操作期间感测多条位线BL的电压或电流。
列解码器170可以响应于列地址CADD而向页缓冲器160发送从输入-输出电路180输入的数据DATA，或者向输入-输出电路180发送页缓冲器160中存储的数据DATA。列解码器170可以通过列线CLL向输入-输出电路180发送数据DATA和从输入-输出电路180接收数据DATA，并且可以通过数据线DTL向页缓冲器160发送数据DATA和从页缓冲器160接收数据DATA。
输入-输出电路180可以向控制电路150发送从连接至存储器装置100的外部装置(例如，控制器)接收的命令CMD和地址ADD，并且向外部装置输出从列解码器170接收的数据。
图2是例示了图1所示的存储器单元阵列的实施方式的电路图。
参照图2，存储器单元阵列可以包括连接至多条位线BL的第一存储器单元串CS1和第二存储器单元串CS2。第一存储器单元串CS1和第二存储器单元串CS2可以共同连接至源极线SL。也就是说，第一存储器单元串CS1和第二存储器单元串CS2可以连接在位线BL和源极线SL之间。至少一对第一存储器单元串CS1和第二存储器单元串CS2可以连接至位线BL中的每一条。
第一存储器单元串CS1和第二存储器单元串CS2可以包括设置于源极线SL和位线BL之间的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DST。第一存储器单元串CS1和第二存储器单元串CS2可以布置为在第一方向和第二方向(X方向和Y方向)上彼此间隔开，并且可以在第三方向(Z方向)上延伸。例如，第一方向和第二方向(X方向和Y方向)可以是平行于基板的方向，而第三方向(Z方向)可以是垂直于基板的方向。第一方向、第二方向和第三方向(X、Y和Z方向)可以彼此垂直。
源极选择晶体管SST可以控制多个存储器单元MC和源极线SL之间的电连接。尽管附图示出了一个存储器单元串中包括一个源极选择晶体管SST，但是一个存储器单元串中可以包括串联连接的两个或更多个源极选择晶体管。源极选择晶体管SST的栅极可以连接至源极选择线SSL。源极选择晶体管SST可以根据施加至源极选择线SSL的电压而导通或截止。
多个存储器单元MC可以连接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC可以彼此串联连接。多个存储器单元MC的栅极可以分别连接至多条字线WL。可以通过施加至字线WL的电压来编程或读取存储器单元MC。连接至同一字线WL的一组存储器单元MC可以成为一页，并且可以以页为单位执行编程操作或读取操作。
漏极选择晶体管DST可以控制多个存储器单元MC和位线BL之间的电连接。漏极选择晶体管DST的栅极可以连接至漏极选择线DSL1或DSL2。漏极选择晶体管DST可以根据施加至漏极选择线DSL1或DSL2的电压而导通或截止。例如，第一存储器单元串CS1可以连接至第一漏极选择线DSL1，并且第二存储器单元串CS2可以连接至第二漏极选择线DSL2。因此，在编程操作或读取操作期间，可以选择连接至从第一漏极选择线DSL1和第二漏极选择线DSL2当中选择的漏极选择线的存储器单元串。例如，当选择第一漏极选择线DSL1时，可以选择连接至第一漏极选择线DSL1的第一存储器单元串CS1。
源极选择线SSL、字线WL和漏极选择线DSL1和DSL2可以在第一方向(X方向)上延伸，并且可以在第三方向(Z方向)上彼此间隔开并层叠。位线BL可以在第二方向(Y方向)上延伸并且可以在第一方向(X方向)上彼此间隔开。
虽然附图中未示出，但是源极选择线SSL也可以像漏极选择线DSL1和DSL2一样分开，并且分别连接至第一存储器单元串CS1和第二存储器单元串CS2。
图3是例示了根据本公开的实施方式的存储器装置的截面图。
参照图3，存储器装置可以包括存储数据的存储块，并且存储块可以包括彼此层叠的多个存储器单元MC。多个存储器单元MC可以被包括在垂直穿过彼此层叠的栅极线GL的插塞PL中。栅极线GL的一部分可以用作字线并且另一部分可以用作选择线。
层间绝缘层ISL可以形成于栅极线GL之间。因此，插塞PL可以形成为垂直穿过层间绝缘层ISL和栅极线GL。层间绝缘层ISL可以由氧化物层或氧化硅层形成。每条栅极线GL可以包括阻隔层BRL、第一导电层1CDL和第二导电层2CDL。阻隔层BRL可以形成为防止栅极线GL和层间绝缘层ISL之间以及栅极线GL和插塞PL之间的杂质扩散。因此，阻隔层BRL可以形成为围绕第一导电层1CDL。阻隔层BRL可以由氮化钛(TiN)形成。
第一导电层1CDL可以形成在由阻隔层BRL围绕的区域中，而第二导电层2CDL可以形成在由第一导电层1CDL围绕的区域中。换言之，第二导电层2CDL可以填充在形成于第一导电层1CDL中的空的空间中。在本实施方式中，因为第二导电层2CDL被形成为填充在存储器装置的制造过程期间在第一导电层1CDL中可能产生的空隙、气隙或缝隙，所以第二导电层2CDL的尺寸可以根据存储块的区域而不同，并且可以存在不形成第二导电层2CDL的区域。
第二导电层2CDL可以由物理特性与第一导电层1CDL的物理特性不同的材料形成。例如，第一导电层1CDL可以由钨(W)形成，并且第二导电层2CDL可以由钼(Mo)形成。
插塞PL可以包括存储器层ML和芯绝缘层CIS。存储器层ML可以形成为在第三方向(Z方向)上穿过层间绝缘层ISL和栅极线GL的圆筒形状。存储器层ML可以包括阻挡层BCL、电荷俘获层CTL和隧道绝缘层TOL。阻挡层BCL可以形成为在垂直方向(Z方向)上穿过层间绝缘层ISL和栅极线GL的圆筒形状，并且可以由绝缘材料形成。例如，阻挡层BCL可以由氧化物层形成。电荷俘获层CTL可以沿着阻挡层BCL的内壁形成为圆筒形状，并且可以由能够在编程操作期间存储负电荷的材料形成。例如，电荷俘获层CTL可以由氮化物层形成。隧道绝缘层TOL可以沿着电荷俘获层CTL的内壁形成为圆筒形状。隧道绝缘层TOL可以由例如氧化物层之类的绝缘材料形成。沟道层CHL可以沿着隧道绝缘层TOL的内壁形成为圆筒形状，并且可以通过位线或源极线施加电压。例如，沟道层CHL可以由多晶硅层形成。芯绝缘层CIS可以沿着沟道层CHL的内壁形成或者可以形成为填充整个内部区域。例如，芯绝缘层CIS可以在沟道层CHL的内部区域中形成为圆柱形状。芯绝缘层CIS可以由例如氧化物层之类的绝缘材料形成。
图4A至图4G是例示了根据本公开的实施方式的制造存储器装置的方法的图。
参照图4A，层间绝缘层ISL和牺牲层SCL可以交替地层叠在下结构BST上，并且可以形成垂直地穿过层间绝缘层ISL和牺牲层SCL的插塞PL。
下结构BST可以是基板或形成于基板上的外围电路结构。层间绝缘层ISL可以由氧化物层形成，并且牺牲层SCL可以由氮化物层形成。
每个插塞PL可以包括存储器层ML、沟道层CHL和芯绝缘层CIS。如参照图3所描述的，存储器层ML可以包括阻挡层BCL、电荷俘获层CTL和隧道绝缘层TOL。插塞PL可以彼此间隔开预定距离，并且不形成在用于划分存储块的狭缝区域41中。例如，插塞PL可以在第三方向(Z方向)上延伸至下结构BST并且可以被设置为沿着第一方向和第二方向(X方向和Y方向)彼此间隔开。
参照图4B，为了在狭缝区域41中形成狭缝SLT，可以执行对层间绝缘层ISL和牺牲层SCL的层叠在狭缝区域41上的一部分进行蚀刻的步骤。可以通过干蚀刻工艺来执行用于形成狭缝SLT的蚀刻工艺。可以执行蚀刻工艺直到通过狭缝SLT暴露出下结构BST。因为狭缝SLT被形成为垂直地穿过层间绝缘层ISL和牺牲层SCL，所以层间绝缘层ISL和牺牲层SCL可以通过狭缝SLT的侧壁暴露出来。
参照图4C，可以执行用于去除通过狭缝SLT的内部暴露出的牺牲层SCL的蚀刻工艺。可以通过湿蚀刻工艺执行蚀刻工艺，使得可以去除形成于层间绝缘层ISL和插塞PL之间的牺牲层SCL。作为在蚀刻工艺中使用的蚀刻剂，可以使用对牺牲层SCL比对层间绝缘层ISL、插塞PL和下结构BST具有更高选择性的蚀刻剂。
因为通过狭缝SLT提供蚀刻剂，所以可以蚀刻牺牲层SCL当中的靠近狭缝SLT的牺牲层SCL。当执行蚀刻工艺时，因为层间绝缘层ISL之间的牺牲层SCL被去除，所以可以在层间绝缘层ISL之间形成作为空的空间的凹部。
参照图4D，可以沿着通过去除牺牲层而暴露出的整个结构的表面形成阻隔层BRL。可以形成阻隔层BRL以防止在后续工艺中要形成的栅极线GL和插塞PL之间以及栅极线GL和层间绝缘层ISL之间的杂质扩散。可以通过狭缝SLT提供用于形成阻隔层BRL的源气体。因此，可以沿着通过狭缝SLT和凹部RCS暴露出的整个结构的表面形成阻隔层BRL。阻隔层BRL可以由氮化钛(TiN)形成。
参照图4E，可以沿着形成有阻隔层BRL的整个结构的表面形成第一导电层1CDL。第一导电层1CDL可以由钨(W)形成。需要将第一导电层1CDL形成为完全填充层间绝缘层ISL之间的空间，但是随着层间绝缘层ISL之间的距离减小，在形成有第一导电层1CDL的一些区域中可能形成空隙、气隙或缝隙。在下文中，描述了形成有空隙VD的情况作为示例。
因为通过狭缝SLT提供用于形成第一导电层1CDL的源气体，所以可以从远离狭缝SLT的区域开始填充第一导电层1CDL。因此，形成于靠近狭缝SLT的区域42中的空隙VD大于形成于相对远离狭缝SLT的区域43中的空隙VD。也就是说，形成于第一导电层1CDL中的空隙VD的尺寸可以随着空隙VD靠近狭缝SLT而增加，并且可以随着空隙VD远离狭缝SLT而减小。另外，空隙VD的尺寸可以根据层间绝缘层ISL之间的空间、距离或厚度而变化。
第一导电层1CDL可以沿着阻隔层BRL的所有内壁形成，但是可以形成为使得在远离狭缝SLT的区域43中形成有空隙VD的状态下不阻挡靠近区域(close area)42。换言之，第一导电层1CDL可以沿着阻隔层BRL的所有内壁形成，并且在形成于第一导电层1CDL之间的所有空隙VD连接的状态下，可以停止形成第一导电层1CDL的工艺。
参照图4F，可以在第一导电层1CDL之间的空隙VD中形成第二导电层2CDL。第二导电层2CDL可以是由物理特性与第一导电层1CDL的物理特性不同的材料形成的导电层。第二导电层2CDL可以由熔点低于第一导电层1CDL的熔点的材料形成。例如，第二导电层2CDL可以由钼(Mo)形成。
因为钼(Mo)具有尺寸比钨(W)的尺寸小的晶体结构，所以可以填充形成于第一导电层1CDL之间的空隙VD。另外，当在形成第二导电层2CDL之后在第二导电层2CDL中产生空隙、气隙或缝隙时，可以进一步执行热处理工艺。当执行热处理工艺时，可以在使第二导电层2CDL再结晶的同时去除空隙、气隙或缝隙。
第二导电层2CDL可以沿着第一导电层1CDL的内壁形成。第二导电层2CDL可以形成为使得填充在层间绝缘层ISL之间的所有空隙VD，但是在形成有狭缝SLT的区域中，第二导电层2CDL可以形成为使得填充所有狭缝SLT或仅填充狭缝SLT的一部分。
参照图4G，可以执行用于去除形成于狭缝SLT中的阻隔层BRL、第一导电层1CDL和第二导电层2CDL的蚀刻工艺。该蚀刻工艺可以通过干蚀刻工艺来执行。当通过蚀刻工艺去除狭缝SLT内部的阻隔层BRL、第一导电层1CDL和第二导电层2CDL时，可以通过狭缝SLT的侧壁暴露出层间绝缘层ISL、阻隔层BRL、第一导电层1CDL和第二导电层2CDL。尽管附图中未示出，但是可以执行用绝缘层和导电层填充狭缝SLT内部的工艺。填充狭缝SLT内部的导电层可以与下结构BST中所包含的源极线接触。
图5是例示了根据本公开的实施方式的存储器装置的平面图。
参照图5，插塞PL可以形成为在垂直方向(Z方向)上穿过栅极线GL，并且可以沿着第一方向和第二方向(X方向和Y方向)以Z字图案布置。栅极线GL可以包括阻隔层BRL、第一导电层1CDL和第二导电层2CDL。阻隔层BRL可以沿插塞PL的外壁形成为具有均匀厚度。第一导电层1CDL可以构成栅极线GL的大部分，而第二导电层2CDL可以形成在栅极线GL中的没有形成阻隔层BRL和第一导电层1CDL的其余区域中。
因为第二导电层2CDL由通过狭缝SLT提供的源气体形成，所以第二导电层2CDL可以具有与形成于栅极线GL中的空隙相同的尺寸。也就是说，因为用第二导电层2CDL填充形成于栅极线GL中的空隙，所以第二导电层2CDL的尺寸随着第二导电层2CDL靠近狭缝SLT而增加，并且随着第二导电层2CDL远离狭缝SLT而减小。另外，第二导电层2CDL的尺寸可以是基于彼此分开地层叠的栅极线GL的厚度的。
因为图5是例示了第二导电层2CDL的根据距狭缝SLT的距离的尺寸的图，所以第二导电层2CDL的形状不限于图5所示的形状，而是可以根据在形成第一导电层1CDL时形成的空隙的形状而变化。
图6是例示了根据本公开的另一实施方式的存储器装置的截面图。
参照图6，如图4G所示，在去除形成于狭缝SLT中的阻隔层BRL、第一导电层1CDL和第二导电层2CDL之后，可以形成用于分离漏极选择线DSL的栅极分离沟槽GVT。例如，当形成第一狭缝1SLT和第二狭缝2SLT时，可以在第一狭缝1SLT和第二狭缝2SLT之间形成栅极分离沟槽GVT。可以通过蚀刻一些插塞PL和一些栅极线GL来形成栅极分离沟槽GVT。例如，与漏极选择线DSL相对应的栅极线GL可以通过栅极分离沟槽GVT彼此分离成第一漏极选择线DSL1和第二漏极选择线DSL2。因为第一漏极选择线DSL1和第二漏极选择线DSL2通过栅极分离沟槽GVT彼此分开，所以可以向第一漏极选择线DSL1和第二漏极选择线DSL2施加不同的电压。
同样在形成有第一狭缝1SLT和第二狭缝2SLT的存储器装置中，因为用于形成第一导电层1CDL的源气体通过第一狭缝1SLT和第二狭缝2SLT而提供到位于层间绝缘层之间的区域，所以形成于第一导电层1CDL中的空隙的尺寸在与第一狭缝1SLT或第二狭缝2SLT相邻的区域中可以较大，并且可以随着空隙远离第一狭缝1SLT或第二狭缝2SLT而减小。换言之，形成于第一导电层1CDL中的空隙的尺寸可以从第一狭缝1SLT或第二狭缝2SLT到栅极分离沟槽GVT减小。
因此，形成于空隙中的第二导电层2CDL的尺寸在与第一狭缝1SLT或第二狭缝2SLT相邻的区域中也可以较大，并且可以随着空隙远离第一狭缝1SLT和第二狭缝2SLT而减小。换言之，第二导电层2CDL的尺寸可以从第一狭缝1SLT或第二狭缝2SLT到栅极分离沟槽GVT减小。另外，第二导电层2CDL的尺寸可以根据彼此分开地层叠的栅极线GL的厚度而变化。
图7是例示了根据本公开的另一实施方式的存储器装置的平面图。
参照图7，插塞PL可以形成为在垂直方向(Z方向)上穿过栅极线GL，并且可以沿着第一方向和第二方向(X方向和Y方向)以Z字图案布置。栅极线GL可以包括阻隔层BRL、第一导电层1CDL和第二导电层2CDL。阻隔层BRL可以沿插塞PL的外壁形成为具有均匀厚度。第一导电层1CDL可以构成栅极线GL的大部分，而第二导电层2CDL可以形成在栅极线GL中的没有形成阻隔层BRL和第一导电层1CDL的其余区域中。
因为第二导电层2CDL由通过第一狭缝1SLT和第二狭缝2SLT提供的源气体形成，所以第二导电层2CDL可以具有与形成于栅极线GL中的空隙相同的尺寸。也就是说，因为用第二导电层2CDL填充形成于栅极线GL中的空隙，所以第二导电层2CDL的尺寸随着第二导电层2CDL靠近第一狭缝1SLT或第二狭缝2SLT而增加，并且随着第二导电层2CDL靠近栅极分离沟槽GVT而减小。
因为图7是例示了第二导电层2CDL的根据第一狭缝1SLT或第二狭缝2SLT与栅极分离沟槽GVT之间的距离的尺寸的图，因此形状不限于图7所示的形状，而是可以根据在形成第一导电层1CDL时所形成的空隙的形状而变化。
图8是例示了应用根据本公开的存储器装置的固态驱动器(SSD)系统的图。
参照图8，SSD系统4000包括主机4100和SSD 4200。SSD 4200可以通过信号连接器4001与主机4100交换信号并通过电源连接器4002接收电力。SSD 4200包括控制器4210、多个闪存4221至422n、辅助电源4230和缓冲器存储器4240。
根据本公开的实施方式，多个闪存4221至422n中的每一个可以与参照图1描述的存储器装置100相同地配置。
控制器4210可以响应于从主机4100接收到的信号而控制多个闪存4221至422n。例如，该信号可以基于主机4100和SSD 4200之间的接口。例如，该信号可以由诸如以下的多个接口中的至少一个来定义：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、火线(FireWire)、通用闪存(UFS)、Wi-Fi、蓝牙(Bluetooth)和NVMe。
辅助电源4230可以通过电源连接器4002连接至主机4100。辅助电源4230可以从主机4100接收电源电压并对该电源电压进行充电。当来自主机4100的供电不顺畅时，辅助电源4230可以向SSD 4200提供电源电压。例如，辅助电源4230可以位于SSD 4200中或可以位于SSD 4200外部。例如，辅助电源4230可以位于主板上并且可以向SSD 4200提供辅助电源。
缓冲器存储器4240可以用作SSD 4200的缓冲器存储器。例如，缓冲器存储器4240可以临时存储从主机4100接收的数据或从多个闪存4221至422n接收的数据，或者可以临时存储闪存4221至422n的元数据(例如，映射表)。缓冲器存储器4240可以包括诸如DRAM、SDRAM、DDR SDRAM和LPDDR SDRAM之类的易失性存储器，或诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
图9是例示了应用根据本公开的存储器装置的存储卡系统的图。
参照图9，存储器系统70000可以被实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。
存储器装置1100可以与图1所示的存储器装置100相同地配置。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可以根据主机60000的协议在主机60000和控制器1200之间进行数据交换。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议以及芯片(IC)间-USB协议。这里，卡接口7100可以指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000连接至诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器(μP)6100的控制下通过卡接口7100和控制器1200与存储器装置1100执行数据通信。
相关申请的交叉引用
本申请要求于2021年7月30日向韩国知识产权局提交的韩国专利申请No.10-2021-0100874的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。

Claims (28)

1.一种存储器装置，该存储器装置包括：
层间绝缘层，所述层间绝缘层彼此间隔开并层叠；
栅极线，所述栅极线形成于所述层间绝缘层之间；以及
插塞，该插塞垂直穿过所述层间绝缘层和所述栅极线，
其中，每条所述栅极线包括：
阻隔层，该阻隔层沿着所述插塞和所述层间绝缘层的内壁形成；
第一导电层，该第一导电层被所述阻隔层围绕；以及
第二导电层，该第二导电层被所述第一导电层围绕，其中，所述第二导电层的材料不同于所述第一导电层的材料，并且其中，所述第二导电层的尺寸沿着所述栅极线延伸的方向是能变化的。
2.根据权利要求1所述的存储器装置，其中，所述阻隔层包括氮化钛TiN。
3.根据权利要求1所述的存储器装置，其中，所述第一导电层包括钨W。
4.根据权利要求1所述的存储器装置，其中，所述第二导电层的材料具有比所述第一导电层的材料低的熔点。
5.根据权利要求1所述的存储器装置，其中，所述第二导电层的材料具有比所述第一导电层的材料小的晶体结构。
6.根据权利要求1所述的存储器装置，其中，所述第二导电层的材料通过热处理工艺被再结晶。
7.根据权利要求1所述的存储器装置，其中，所述第二导电层的材料包括钼Mo。
8.根据权利要求1所述的存储器装置，其中，所述插塞包括：
阻挡层，该阻挡层垂直穿过所述层间绝缘层和所述栅极线；
电荷俘获层，该电荷俘获层沿着所述阻挡层的内壁形成；
隧道绝缘层，该隧道绝缘层沿着所述电荷俘获层的内壁形成；
沟道层，该沟道层沿着所述隧道绝缘层的内壁形成；以及
芯绝缘层，该芯绝缘层填充所述沟道层所围绕的空间。
9.一种存储器装置，该存储器装置包括：
层间绝缘层和栅极线，所述层间绝缘层和所述栅极线彼此交替地层叠；
插塞，所述插塞垂直穿过所述层间绝缘层和所述栅极线；以及
第一狭缝，该第一狭缝垂直地穿过所述层间绝缘层和所述栅极线，以将所述层间绝缘层和所述栅极线分为不同的存储块，
其中，每条所述栅极线包括：
阻隔层；
第一导电层，该第一导电层被所述阻隔层围绕；以及
第二导电层，该第二导电层被所述第一导电层围绕，其中，所述第二导电层的尺寸随着所述第二导电层距所述第一狭缝的距离减小而增大。
10.根据权利要求9所述的存储器装置，其中，所述第一导电层包括钨W。
11.根据权利要求9所述的存储器装置，其中，所述第二导电层的材料具有比所述第一导电层的材料低的熔点。
12.根据权利要求9所述的存储器装置，其中，所述第二导电层的材料具有比所述第一导电层的材料小的晶体结构。
13.根据权利要求9所述的存储器装置，其中，所述第二导电层包括钼。
14.根据权利要求9所述的存储器装置，其中，所述第二导电层的尺寸是基于所述栅极线的厚度的。
15.根据权利要求9所述的存储器装置，该存储器装置还包括：
栅极分离沟槽，该栅极分离沟槽在所述插塞与位线和源极线接触时，将所述栅极线当中的与所述位线相邻的一些栅极线的每一条分离。
16.根据权利要求15所述的存储器装置，其中，所述栅极分离沟槽沿着与所述位线延伸的方向垂直的方向形成。
17.根据权利要求15所述的存储器装置，其中，所述第二导电层的尺寸随着距所述栅极分离沟槽的距离减小而减小。
18.根据权利要求9所述的存储器装置，该存储器装置还包括：
第二狭缝，该第二狭缝与所述第一狭缝间隔开。
19.根据权利要求18所述的存储器装置，其中，所述第二导电层的尺寸随着距所述第一狭缝或所述第二狭缝的距离减小而增加，并且随着距所述第一狭缝和所述第二狭缝之间的中央的距离减小而减小。
20.根据权利要求18所述的存储器装置，其中，所述第二导电层的尺寸关于所述第一狭缝和所述第二狭缝之间的中央对称。
21.一种制造存储器装置的方法，该方法包括以下步骤：
在下结构上交替地层叠层间绝缘层和牺牲层；
形成垂直穿过所述层间绝缘层和所述牺牲层的插塞；
在不同存储块之间的边界区域中形成垂直穿过所述层间绝缘层和所述牺牲层的狭缝；
去除通过所述狭缝的侧壁暴露出的牺牲层；
在去除了所述牺牲层的区域中形成第一导电层；以及
用第二导电层填充在形成所述第一导电层时产生的空隙，其中，所述第二导电层的材料不同于所述第一导电层的材料。
22.根据权利要求21所述的方法，其中，所述第一导电层包括钨W。
23.根据权利要求21所述的方法，其中，所述第二导电层的材料具有比所述第一导电层的材料低的熔点。
24.根据权利要求21所述的方法，其中，所述第二导电层的材料具有比所述第一导电层的材料小的晶体结构。
25.根据权利要求21所述的方法，其中，通过热处理工艺使所述第二导电层的材料再结晶。
26.根据权利要求21所述的方法，其中，所述第二导电层的材料包括钼Mo。
27.根据权利要求21所述的方法，其中，通过所述狭缝提供用于形成所述第二导电层的源气体。
28.根据权利要求21所述的方法，该方法还包括以下步骤：
在用所述第二导电层填充在形成所述第一导电层时产生的所述空隙之后，执行热处理工艺，以使所述第二导电层的晶体结构进一步变形为更小尺寸。
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