CN116264773A - 存储器装置和操作存储器装置的方法 - Google Patents

存储器装置和操作存储器装置的方法 Download PDF

Info

Publication number
CN116264773A
CN116264773A CN202211172998.4A CN202211172998A CN116264773A CN 116264773 A CN116264773 A CN 116264773A CN 202211172998 A CN202211172998 A CN 202211172998A CN 116264773 A CN116264773 A CN 116264773A
Authority
CN
China
Prior art keywords
sub
plug
line
memory cell
main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211172998.4A
Other languages
English (en)
Inventor
张晶植
朴寅洙
郑羽杓
崔正达
金在雄
金定焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN116264773A publication Critical patent/CN116264773A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

本公开提供了存储器装置和操作存储器装置的方法。该存储器装置包括：第一主插塞，其在垂直方向上形成在基板上方并布置在第一方向上；第二主插塞；第三主插塞，其布置在第一主插塞和第二主插塞之间，所述第三主插塞与所述第一主插塞和所述第二主插塞相邻；以及位线，其在所述第一主插塞至所述第三主插塞上方，其中，所述第一主插塞至第三主插塞中的每一个包括彼此面对的第一子插塞和第二子插塞，其中，所述第一主插塞和所述第三主插塞中的每一个中所包括的所述第一子插塞和所述第二子插塞的部分联接到不同的选择线，并且其中，所述第二主插塞和所述第三主插塞中的每一个中所包括的所述第一子插塞和所述第二子插塞的部分联接到不同的选择线。

Description

存储器装置和操作存储器装置的方法
技术领域
各种实施方式总体上涉及存储器装置，并且更具体地，涉及三维存储器装置和存储器装置的操作方法。
背景技术
存储器装置可以分为当电力供应受阻时丢失所存储的数据的易失性存储器装置以及即使在电力供应受阻时也保留所存储的数据的非易失性存储器装置。
非易失性存储器装置可以包括NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(ReRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和自旋传递力矩随机存取存储器(STT-RAM)。
在这些存储器当中，NAND闪存存储器中所包括的存储器单元可以联接在字线和位线之间，并可以通过施加到字线和位线的电压进行编程或读取。
发明内容
根据实施方式，一种存储器装置可以包括：第一主插塞，该第一主插塞在垂直方向上形成在基板上方并布置在第一方向上；第二主插塞，该第二主插塞与所述第一主插塞基本上平行地布置；第三主插塞，该第三主插塞在所述第一主插塞和所述第二主插塞之间布置在所述第一方向上，所述第三主插塞在斜向方向上与所述第一主插塞和所述第二主插塞相邻；以及位线，该位线在所述第一主插塞至所述第三主插塞上方彼此分隔开，其中，第一主插塞至第三主插塞中的每一个包括在与所述第一方向基本上正交的第二方向上彼此面对的第一子插塞和第二子插塞，其中，所述第一主插塞和所述第三主插塞中的每一个中所包括的所述第一子插塞的部分和所述第二子插塞的部分联接到不同的选择线，并且其中，所述第二主插塞和所述第三主插塞中的每一个中所包括的所述第一子插塞的部分和所述第二子插塞的部分联接到不同的选择线。
根据实施方式，一种操作存储器装置的方法可以包括以下步骤：将M位的页数据划分为均包括M/2位的页数据的第一数据组和第二数据组，其中，M为正整数；将所述第一数据组编程到与所选字线联接的第一存储器单元中；以及将所述第二数据组编程到与所选字线联接的第二存储器单元中。
根据实施方式，一种操作存储器装置的方法可以包括以下步骤：将M位的页数据划分为第一数据组和第二数据组，其中，M为正整数；将所述第一数据组中所包括的逻辑页数据划分为第一逻辑页数据组和第二逻辑页数据组；将所述第二数据组中所包括的逻辑页数据划分为第三逻辑页数据组和第四逻辑页数据组；将所述第一逻辑页数据组编程到通过第一选择线选择的第一存储器单元中；将所述第二逻辑页数据组编程到通过与所述第一选择线形成一对的第二选择线选择的第二存储器单元中；将所述第三逻辑页数据组编程到通过第三选择线选择的第三存储器单元中；以及将所述第四逻辑页数据组编程到通过与所述第三选择线形成一对的第四选择线选择的第四存储器单元中。
附图说明
图1是例示了根据本公开的实施方式的存储器系统的示图；
图2是例示了根据本公开的实施方式的存储器装置的示图；
图3是例示了存储器单元阵列和外围电路的布置的示图；
图4是例示了存储器单元阵列的结构的示图；
图5是例示了存储块的结构的示图；
图6是例示了子插塞的结构的平面图；
图7是例示了沿着图5的线A-A’截取的子插塞的结构的截面图；
图8是例示了沿着图5的线B-B’截取的子插塞的结构的截面图；
图9是例示了根据本公开的第一实施方式的存储块的结构的平面图；
图10是例示了图9中示出的子插塞的结构的平面图；
图11A是例示了沿着图9的线C-C’截取的存储块的结构的截面图；
图11B是例示了沿着图9的线D-D’截取的存储块的结构的截面图；
图12是例示了根据本公开的第一实施方式的操作存储器装置的方法的视图；
图13是例示了根据本公开的第一实施方式的编程存储器单元的阈值电压的示图；
图14是例示了根据本公开的第二实施方式的存储块的结构的平面图；
图15是例示了图14中示出的子插塞的结构的平面图；
图16A是例示了沿着图14的线E-E’截取的存储块的结构的截面图；
图16B是例示了沿着图14的线F-F’截取的存储块的结构的截面图；
图17是例示了图14中示出的存储块的电路图；
图18是例示了根据本公开的第二实施方式的操作存储器装置的方法的示图；
图19是例示了根据本公开的第二实施方式的编程存储器单元的阈值电压的示图；
图20是例示了用于划分逻辑页数据的另一实施方式的示图；
图21是例示了应用根据本公开的存储器装置的固态驱动器(SSD)系统的示图；以及
图22是例示了应用根据本公开的存储器装置的存储卡系统的示图。
具体实施方式
根据本说明书中公开的构思的实施方式的示例的特定结构或功能描述仅被例示用于描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以按各种形式实施，但描述不限于该说明书中描述的实施方式的示例。
应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它可以直接在另一元件或层上或者连接或联接到另一元件或层，或者可以存在中间元件或层。相比之下，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在中间元件或层。类似的附图标记始终表示类似的元件。如本文中使用的，术语“和/或”包括一个或更多个关联的所列项的任何和全部组合。
应该理解，尽管本文中可以使用术语第一、第二、第三等来描述各种元件、部件、区域、层、插塞、线和/或片段等，但这些元件、部件、区域、层、插塞、线和/或片段不应该受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层、插塞、线或片段等与另一区域、层、插塞、线或片段等区分开。因此，在不脱离本公开的教导的情况下，以下讨论的第一元件、部件、区域、层、插塞、线或片段等可以被称为第二元件、部件、区域、层、插塞、线或片段等。
各种实施方式涉及能够提高集成度的存储器装置。
各种实施方式涉及操作速度提高的存储器装置的方法。
图1是例示了根据本公开的实施方式的存储器系统1000的示图。
参照图1，存储器系统1000可以包括多个存储器装置和控制器。
控制器可以控制多个存储器装置存储数据，或者输出或擦除所存储的数据。多个存储器装置可以包括易失性存储器装置和非易失性存储器装置。以下，将基于作为示例的非易失性存储器装置进行描述。然而，该实施方式适用于易失性存储器装置。
控制器可以被配置为响应于主机的请求RQ而控制存储器装置，或者在没有主机的请求RQ的情况下通过后台操作来管理多个存储器装置。控制器可以被配置为响应于主机的请求RQ而输出用于控制存储器装置的命令CMD。例如，当从主机输出的请求RQ是编程请求时，控制器可以输出编程命令。例如，当从主机输出的请求RQ是读取请求时，控制器可以输出读取命令。存储器装置可以响应于从控制器输出的命令CMD而执行编程操作、读取操作或擦除操作。
主机可以在编程操作期间将针对编程的请求RQ、逻辑地址LADD和第一数据DATA1传送到控制器，并可以在读取操作或擦除操作期间将针对读取或擦除的请求RQ和逻辑地址LADD传送到控制器。在读取操作期间，当从存储器系统1000输出第一数据DATA1时，主机可以接收第一数据DATA1。
当控制器接收到从主机输出的逻辑地址LADD时，控制器可以选择映射到所接收到的逻辑地址LADD的物理地址PADD，并可以根据物理地址PADD将从主机输出的第一数据DATA1传送到所选存储器装置。
将如下地描述对作为多个存储器装置之一的存储器装置100执行的操作。
在编程操作(11)期间，存储器装置100可以被配置为根据从控制器传送的命令CMD和物理地址PADD，用第一数据DATA1对至少一个所选存储块进行编程。物理地址PADD可以包括用于对第一数据DATA1进行编程的各种地址。例如，物理地址PADD的示例可以包括存储器装置地址、平面地址、存储块地址、页地址、漏极选择线地址等。根据本公开的实施方式，存储器装置100可以将物理地址PADD中所包括的第一漏极选择线地址ADD_dsl1分离成多个漏极选择线地址ADD_dsl11、ADD_dsl12、……，并可以根据漏极选择线地址ADD_dsl11、ADD_dsl12、……的数目将第一数据DATA1分离成多个数据组DATA1-1、DATA1-2、……。在根据本公开的实施方式的存储器装置100中，一条漏极选择线可以被分离成多条漏极选择线，并且多个子插塞可以分别联接到分离的漏极选择线。多个数据组DATA1-1、DATA1-2、……可以被编程到分别与分离的漏极选择线联接的子插塞的存储器单元中。根据本公开的实施方式，存储器装置100可以包括用于映射到从外部装置接收的漏极选择线地址的多个漏极选择线地址的映射表。
与编程操作(11)相反，在读取操作(12)期间，存储器装置100可以将从分别联接到多个漏极选择线地址ADD_dsl11、ADD_dsl12、……的子插塞读取的数据合并到第一数据DATA1中，并可以将第一数据DATA1作为与第一漏极选择线地址ADD_dsl1对应的数据输出。
图2是例示了根据本公开的实施方式的存储器装置100的示图。
参照图2，存储器装置100可以包括外围电路190和存储器单元阵列110。
外围电路190可以执行用于将数据存储在存储器单元阵列110中的编程操作和验证操作、用于输出存储在存储器单元阵列110中的数据的读取操作以及用于擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路190可以包括电压发生器130、行解码器120、源极线驱动器140、控制电路150、页缓冲器160、列解码器170和输入/输出电路180。
存储器单元阵列110可以包括存储数据的多个存储器单元。根据实施方式，存储器单元阵列110可以包括三维存储器单元阵列。根据编程方案，多个存储器单元可以存储单位的数据或两位或更多位的多位数据。多个存储器单元可以形成多个串。包括在串中的每个中的存储器单元可以通过沟道彼此电联接。串中所包括的沟道可以通过位线BL联接到页缓冲器160。
电压发生器130可以响应于操作信号OP_S而生成用于编程操作、读取操作或擦除操作的各种操作电压Vop。例如，电压发生器130可以选择性生成并输出包括编程电压、验证电压、通过电压、读取电压和擦除电压的各种操作电压Vop。
行解码器120可以通过多条漏极选择线DSL、多条字线WL和多条源极选择线SSL联接到存储器单元阵列110。行解码器120可以响应于行地址RADD而将操作电压Vop传送到多条漏极选择线DSL、多条字线WL和多条源极选择线SSL。
源极线驱动器140可以响应于源极线信号SL_S而将源极电压Vsl传送到存储器单元阵列110。例如，源极电压Vsl可以被传送到与存储器单元阵列110联接的源极线。
控制电路150可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
页缓冲器160可以通过位线BL联接到存储器单元阵列110。页缓冲器160可以响应于页缓冲器控制信号PB_S而临时存储通过多条位线BL接收到的数据DATA。页缓冲器160可以在读取操作期间感测多条位线BL中的电压或电流。
列解码器170可以响应于列地址CADD，将从输入/输出电路180输入的数据DATA传送到页缓冲器160，或者可以将存储在页缓冲器160中的数据DATA传送到输入/输出电路180。列解码器170可以通过列线CLL与输入/输出电路180交换数据DATA，并通过数据线DTL与页缓冲器160交换数据DATA。
输入/输出电路180可以将从联接到存储器装置100的外部装置(例如，控制器)传送的命令CMD和地址ADD传送到控制电路150，并可以将从列解码器170接收到的数据输出到外部装置。
图3是例示了存储器单元阵列110和外围电路190的布置的示图。
参照图3，存储器单元阵列110可以层叠在外围电路190的顶部上。例如，当在X-Y平面中形成基板时，外围电路190可以从基板起在Z方向上层叠，并且存储器单元阵列110可以层叠在外围电路190上方。在一个实施方式中，如图3中所示，X方向可以与Y方向基本上正交。
图4是例示了存储器单元阵列110的结构的示图。
参照图4，存储器单元阵列110可以包括第一存储块BLK1至第i存储块BLKi，其中，i是正整数。第一存储块BLK1至第i存储块BLKi可以在Y方向上布置并彼此分隔开，并共同联接到第一位线BL1至第j位线BLj。例如，第一位线BL1至第j位线BLj可以在Y方向上延伸并在X方向上彼此分隔开。第一存储块BLK1至第i存储块BLKi可以包括在Z方向延伸的多个主插塞(未示出)。主插塞可以包括存储数据的多个存储器单元。以下，将描述包括多个主插塞的存储块的结构。
图5是例示了存储块的结构的平面图。
参照图5，存储块可以包括多个主插塞Pm。主插塞Pm可以在X方向和Y方向上彼此分隔开并具有在Z方向上延伸的圆柱形形状。主插塞Pm中的每一个可以包括在Y方向上彼此分隔开的第一子插塞1Ps和第二子插塞2Ps。第一子插塞1Ps和第二子插塞2Ps可以通过沟道隔离图案cDP彼此分离。因此，主插塞Pm中所包括的存储器单元可以被分离成第一子插塞1Ps中所包括的存储器单元和第二子插塞2Ps中所包括的存储器单元。换句话说，第一子插塞1Ps中所包括的存储器单元和第二子插塞2Ps中所包括的存储器单元可以彼此独立地存储数据。以下，参考图6描述如图5中所示的第一子插塞1Ps和第二子插塞2Ps。在一个实施方式中，Z方向可以是垂直方向。例如，主插塞Pm可以在基板上方在垂直方向上形成。在一个实施方式中，主插塞Pm可以形成在基板上方，并且基板可以包括源极线SL。在一个实施方式中，X方向可以是第一方向，Y方向可以是第二方向，并且主插塞Pm可以在第一方向和第二方向上布置。
图6是例示了第一子插塞1Ps和第二子插塞2Ps的结构的平面图。
参照图6，第一子插塞1Ps和第二子插塞2Ps可以包括相对于沟道隔离图案cDP具有对称结构的芯柱CP、沟道层CH、隧道隔离层TO、电荷捕获层CT和阻挡层BX。芯柱CP可以形成在彼此面对的第一子插塞1Ps和第二子插塞2Ps的中央处，并可以包括绝缘材料。沟道层CH可以指电子或空穴在其中移动的层。沟道层CH可以具有围绕芯柱CP的圆柱形形状，并包括硅层、掺杂硅层或多晶硅层。可以设置隧道隔离层TO以防止或减轻电子在沟道层CH和电荷捕获层CT之间的移动。隧道隔离层TO可以具有围绕沟道层CH的圆柱形形状并包括绝缘材料。例如，隧道隔离层TO可以包括氧化物层(例如，氧化硅层)。可以设置电荷捕获层CT来捕获电子。电荷捕获层CT可以具有围绕隧道隔离层TO的圆柱形形状并包括氮化物层。阻挡层BX可以使电荷捕获层CT与栅极线(未示出)电绝缘。阻挡层BX可以具有围绕电荷捕获层CT的圆柱形形状并包括绝缘材料。例如，阻挡层BX可以包括氧化物层或氧化硅层。
第一子插塞1Ps和第二子插塞2Ps可以具有取决于沟道隔离图案cDP的各种形状。例如，芯柱CP、沟道层CH、隧道隔离层TO、电荷捕获层CT和阻挡层BX可以被沟道隔离图案cDP分离，由此形成第一子插塞1Ps和第二子插塞2Ps(51)。另选地，可以仅分离芯柱CP和沟道层CH，而隧道隔离层TO、电荷捕获层CT和阻挡层BX形成彼此联接的第一子插塞1Ps和第二子插塞2Ps。换句话说，第一子插塞1Ps和第二子插塞2Ps可以由沟道层CH被分离的结构限定。例如，除了图6中示出的结构之外，第一子插塞1Ps和第二子插塞2Ps可以包括由沟道隔离图案cDP分离的芯柱CP和沟道层CH，或者可以包括由沟道隔离图案cDP分离的芯柱CP、沟道层CH、隧道隔离层TO和电荷捕获层CT。另外，尽管图6例示了沟道隔离图案cDP在X方向上延伸，但沟道隔离图案cDP可以在Y方向上延伸，或者在X方向和Y方向之间的任何方向上延伸。包括由沟道隔离图案cDP分离的沟道层CH的第一子插塞1Ps和第二子插塞2Ps中所包括的存储器单元可以彼此独立地存储数据。
图7是例示了沿着图5的线A-A’截取的子插塞的结构的截面图。
参照图7，多条栅极线GL可以被层叠并彼此分隔开，并且第一子插塞1Ps可以垂直穿过多条栅极线GL。多条栅极线GL可以包括源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL可以联接到源极选择晶体管SST的栅极。字线WL可以联接到存储器单元MC的栅极。漏极选择线DSL可以联接到漏极选择晶体管DST的栅极。源极选择晶体管SST可以电阻断或联接源极线SL和存储器单元MC。漏极选择晶体管DST可以电阻断或联接位线BL和存储器单元MC。源极线SL可以接触沟道层CH的下部部分，并且位线BL可以接触沟道层CH的上部部分。然而，取决于存储器装置的配置，位线BL可以布置在沟道层CH的下方，并且源极线SL可以布置在沟道层CH的顶部上。用于改善漏极选择晶体管DST的电特性的导电层CD可以形成在芯柱CP的顶部上。
尽管在图7中未示出，但栅极线GL还可以包括虚设线。虚设线可以联接到虚设单元的栅极。虚设单元不会存储实质数据，并可以被用于防止或减轻存储器单元或晶体管的电特性劣化。虚设线可以布置在源极选择线SSL和字线WL之间、字线WL和漏极选择线DSL之间以及字线WL之间。
图8是例示了沿着图5的线B-B’截取的子插塞的结构的截面图。
参照图8，沟道隔离图案cDP可以形成在第一子插塞1Ps和第二子插塞2Ps之间。沟道隔离图案cDP可以将第一子插塞1Ps和第二子插塞2Ps中所包括的沟道层CH分离，并可以垂直地分离第一子插塞1Ps与第二子插塞2Ps。沟道隔离图案cDP可以垂直地分离沟道层CH，并可以不分离栅极线GL。联接到同一字线WL的存储器单元可以通过沟道隔离图案cDP分离。例如，联接到同一字线WL的存储器单元可以通过沟道隔离图案cDP被分离成第一子插塞1Ps中所包括的第一存储器单元MC1和第二子插塞2Ps中所包括的第二存储器单元MC2。
图9是例示了根据本公开的第一实施方式的存储块的结构的平面图。
参照图9，第一子插塞1Ps可以通过第一接触件1CT电联接到位线BL，并且第二子插塞2Ps可以通过第二接触件2CT电联接到位线BL。同一主插塞Pm中所包括的第一子插塞1Ps和第二子插塞2Ps可以通过第一接触件1CT和第二接触件2CT联接到不同的位线BL。例如，布置在Y方向上的第一子插塞1Ps可以通过第一接触件1CT联接到第j位线BLj，并且布置在Y方向上的第二子插塞2Ps可以通过第二接触件2CT联接到第j+1位线BLj+1。
为了增大与在斜向方向(diagonal direction)上相邻的主插塞联接的接触件之间的距离，与在斜向方向上彼此相邻的主插塞联接的接触件可以布置在相反方向上。例如，基于包括通过第一接触件1CT与第j位线BLj联接的第一子插塞1Ps和通过第二接触件2CT与第j+1位线BLj+1联接的第二子插塞2Ps的主插塞(81)，在在斜向方向上与主插塞(81)相邻的主插塞(82)中，第二子插塞2Ps可以通过第二接触件2CT联接到第j+2位线BLj+2并且第一子插塞1Ps可以通过第一接触件1CT联接到第j+3位线BLj+3。
漏极选择线可以在Y方向上分离并在X方向上延伸。例如，第10漏极选择线DSL10、第11漏极选择线DSL11、第12漏极选择线DSL12和第13漏极选择线DSL13可以通过在X方向上延伸的选择隔离图案sDP分离。在一些主插塞Pm中，第一子插塞1Ps和第二子插塞2Ps可以联接到不同的漏极选择线。在其它主插塞Pm中，第一子插塞1Ps和第二子插塞2Ps可以联接到同一漏极选择线。
例如，布置在X方向上的主插塞Pm中所包括的第一子插塞1Ps和第二子插塞2Ps可以联接到同一漏极选择线，并且在斜向方向上与对应的主插塞Pm相邻的主插塞Pm的第一子插塞1Ps和第二子插塞2Ps可以联接到不同的漏极选择线。
如下描述图9中示出的结构。
图10是例示了图9中示出的子插塞的结构的平面图。
参照图10，第一接触件1CT可以接触第一子插塞1Ps中所包括的沟道层CH，并且第二接触件2CT可以接触第二子插塞2Ps中所包括的沟道层CH。在如图10中所示的结构中，第一接触件1CT可以被布置为比第二接触件2CT更靠近左侧。然而，当插塞在斜向方向上彼此相邻时，第一接触件1CT可以被布置为比第二接触件2CT更靠近右侧。
图11A是例示了沿着图9的线C-C’截取的存储块的结构的截面图。
参照图11A，源极选择线SSL、第一虚设线DWL1、第一字线WL1至第n字线WLn、第二虚设线DWL2和漏极选择线DSL可以在源极线SL上方层叠并彼此分隔开。源极选择线SSL、第一虚设线DWL1、第一字线WL1至第n字线WLn和第二虚设线DWL2当中的形成在同一层上的线可以彼此联接。另一方面，即使当漏极选择线DSL在同一层上时，漏极选择线DSL也可以通过选择隔离图案sDP被分离成多条漏极选择线。例如，漏极选择线DSL可以通过选择隔离图案sDP被分离成第11漏极选择线DSL11和第12漏极选择线DSL12。
垂直穿过源极选择线SSL、第一虚设线DWL1、第一字线WL1至第n字线WLn、第二虚设线DWL2以及第11漏极选择线DSL11和第12漏极选择线DSL12的第一子插塞1Ps和第二子插塞2Ps可以通过沟道隔离图案cDP被分离。
因此，在沿着线C-C'截取的截面中，第11漏极选择线DSL11或第12漏极选择线DSL12可以共同联接到包括在不同主插塞中并在Y方向上彼此面对的第一子插塞1Ps和第二子插塞2Ps，并且第11漏极选择线DSL11和第12漏极选择线DSL12可以联接到同一主插塞中所包括的第一子插塞1Ps和第二子插塞2Ps。
第一接触件1CT可以形成在第一子插塞1Ps的顶部上，并且第j位线BLj可以形成在第一接触件1CT的顶部上。因此，不同的第一子插塞1Ps可以通过第一接触件1CT共同联接到第j位线BLj。第一接触件1CT不会联接到包括在同一主插塞中的第二子插塞2Ps的顶部部分。因此，第二子插塞2Ps不会联接到第j位线BLj。
图11B是例示了沿着图9的线D-D’截取的存储块的结构的截面图。
参照图11B，第二接触件2CT可以形成在第二子插塞2Ps的顶部上，并且第j+2位线BLj+2可以形成在第二接触件2CT的顶部上。在其中第二子插塞2Ps联接到第j+2位线BLj+2的主插塞中，第一子插塞1Ps不会联接到第j+2位线BLj+2。
由于第11漏极选择线DSL11和第12漏极选择线DSL12通过选择隔离图案sDP彼此分隔开，因此这些漏极选择线可以在其中未形成选择隔离图案sDP的区域中彼此电联接。例如，即使当形成在选择隔离图案sDP之间的第一子插塞1Ps和第二子插塞2Ps穿过第11漏极选择线DSL11时，第11漏极选择线DSL11也不会由第一子插塞1Ps和第二子插塞2Ps分离。因此，第一子插塞1Ps和第二子插塞2Ps可以共同联接到第11漏极选择线DSL11。
图12是例示了根据本公开的第一实施方式的存储器装置的操作方法的视图。
参照图12，当一个页包括N位(其中，N是正整数)时，可以根据一般编程方案执行将N位数据存储在单个存储器单元中的编程操作。页可以是指存储在单个存储器单元中的数据的位组。在将两位或更多位的数据存储在单个存储器单元中的编程操作中，存储器单元的阈值电压分布的数目可以为2^N。例如，在使用其中三位的数据被存储在单个存储器单元中的三层单元(TLC)方法的编程操作中，存储器单元的阈值电压分布的数目可以为2^3，即，8。更具体地，阈值电压分布可以被划分为一个擦除状态和七个编程状态。在另一示例中，在将六位的数据存储在单个存储器单元中的编程方法中，存储器单元的阈值电压分布的数目可以为2^6，即，64。更具体地，阈值电压分布可以为被划分为一个擦除状态和63个编程状态。
如所描述的，当存储在单个存储器单元中的位数增加时，阈值电压分布的数目的增加速率可以大于位数的增加速率。结果，在编程操作中使用的编程脉冲的数目可以增加，并且编程操作的时间可以增加。换句话说，完成程序操作所花费的时间可以增加。
因此，根据第一实施方式，由于主插塞被分离成第一子插塞和第二子插塞，因此一个存储器单元可以被分离成两个存储器单元并且漏极选择线也可以被分离。因此，在一个实施方式中，可以通过控制分离的漏极选择线来减少编程具有相同容量的数据所花费的时间。另外，在一个实施方式中，由于以与执行编程操作相同的方式执行读取操作，因此在读取操作中使用的读取电压的数目也可以减少。因此，在一个实施方式中，完成读取操作所花费的时间也可以减少。以下，将描述根据第一实施方式的操作方法。
可以假定，主机所传送的一页的数据为六位的数据。一页的数据可以对应于如以上参考图1描述的第一数据DATA1。六位的数据可以被划分为LSB、CSB、MSB、QSB、PSB和HSB逻辑页数据。LSB、CSB、MSB、QSB、PSB和HSB逻辑页数据中的每一个可以包括M位的数据(其中，M是正整数)。可以通过LSB、CSB、MSB、QSB、PSB和HSB逻辑页数据中的每一个中的一位数据的组合来执行编程操作。例如，一位的LSB数据、一位的CSB数据、一位的MSB数据、一位的QSB数据、一位的PSB数据和一位的HSB数据可以被组合，并且组合后的数据可以被编程到单个存储器单元中。
在比较编程操作中，编程操作的时间可以增加，因为可以通过一次性编程方法，将与LSB、CSB、MSB、QSB、PSB和HSB数据的组合对应的六位的数据编程到所选字线中所包括的存储器单元当中的通过第一漏极选择线DSL1选择的存储器单元中。根据一次性编程方法，待编程的所有位的数据可以被组合，并且可以使用组合的代码根据目标状态对存储器单元中的每一个进行编程。
然而，根据本公开，第一漏极选择线DSL1可以被分离成第11漏极选择线DSL11和第12漏极选择线DSL12，并且主插塞可以被分离成第一子插塞和第二子插塞，使得与六位的数据中的一半对应的数据可以被编程到与第11漏极选择线DSL11联接的存储器单元中，并且与数据中的剩余一半对应的数据可以被编程到与第12漏极选择线DSL12联接的存储器单元中。例如，如图1中所示的第一漏极选择线地址ADD_dsl1可以被分配给第一漏极选择线DSL1，第11漏极选择线地址(图1中的ADD_dsl11)可以被分配给第11漏极选择线DSL11，并且第12漏极选择线地址(图1中的ADD_dsl12)可以被分配给第12漏极选择线DSL12。与六位的数据中的一半对应的数据组可以对应于第(1-1)数据组DATA1_1和第(1-2)数据组DATA1-2，如以上参考图1描述的。
当编程操作开始时，可以根据其中组合有LSB、CSB和MSB位的数据来调整施加到第一位线BL1至第八位线BL8的电压。当导通电压被施加到第11漏极选择线DSL11并且编程电压被施加到所选字线Sel_WL时，可以用LSB、CSB和MSB数据对通过第11漏极选择线DSL11选择的存储器单元a1至a8进行编程。通过电压可以被施加到未选择的字线。随后，可以根据其中组合有QSB、PSB和HSB数据的数据来调整施加到第一位线BL1至第八位线BL8的电压。当导通电压被施加到第12漏极选择线DSL12并且编程电压被施加到所选字线Sel_WL时，可以用QSB、PSB和HSB数据对通过第12漏极选择线DSL12选择的存储器单元b1至b8进行编程。通过电压可以被施加到未选择的字线。
换句话说，由LSB、CSB和MSB组成的三位的数据可以通过TLC方法被编程到与第11漏极选择线DSL11联接的存储器单元中，并且由QSB、PSB和HSB组成的三位的数据可以通过TLC方法被编程到与第12漏极选择线DSL12联接的存储器单元中。因此，在一个实施方式中，与同时对6位的数据进行编程的方法相比，编程操作时间可以减少。
图13是例示了根据本公开的第一实施方式的编程存储器单元的阈值电压的示图。
参照图13，当一页包括包含LSB、CSB、MSB、QSB、PSB和HSB的六位的数据时，6位数据中的一半(1/2)可以被编程到第一子插塞1Ps中所包括的存储器单元中，并且数据中的剩余一半可以被编程到第二子插塞2Ps中所包括的存储器单元中。可以假定，第一子插塞1Ps是通过第11漏极选择线DSL11选择的并且第二子插塞2Ps是通过第12漏极选择线DSL12选择的。可以用LSB、CSB和MSB数据对第一子插塞1Ps中所包括的存储器单元进行编程。当第一子插塞1Ps中所包括的存储器单元的编程操作完成时，可以用QSB、PSB和HSB数据对第二子插塞2Ps中所包括的存储器单元进行编程。
在读取操作期间，可以通过TCL方法读取通过第11漏极选择线DSL11选择的存储器单元，并且可以通过TCL方法读取通过第12漏极选择线DSL12选择的存储器单元。
图14是例示了根据本公开的第二实施方式的存储块的结构的平面图。
参照图14，主插塞Pm可以包括通过沟道隔离图案cDP彼此分隔开的第一子插塞1Ps和第二子插塞2Ps。漏极选择线可以共同联接到沿着X方向以Z字形图案布置的子插塞，并可以在Y方向上彼此分离。例如，第10漏极选择线DSL10、第11漏极选择线DSL11、第12漏极选择线DSL12和第13漏极选择线DSL13可以通过在X方向上延伸的选择隔离图案sDP彼此分隔开。沟道隔离图案cDP可以形成在选择隔离图案sDP与主插塞Pm之间的交叠区域处。
位线BL可以在Y方向上延伸并在X方向上彼此分隔开。布置在与位线BL相同的方向(Y方向)上的第一子插塞1Ps和第二子插塞2Ps可以共同联接到同一位线BL。布置在X方向上的第一子插塞1Ps或第二子插塞2Ps可以联接到不同的位线BL。同一主插塞Pm中所包括的第一子插塞1Ps和第二子插塞2Ps可以通过同一接触件CT共同联接到位线BL，使得同一主插塞Pm中所包括的第一子插塞1Ps和第二子插塞2Ps可以电联接到同一位线BL。
图15是例示了图14中示出的子插塞的结构的平面图。
参照图15，接触件CT可以共同接触第一子插塞1Ps和第二子插塞2Ps。例如，接触件CT可以共同联接到第一子插塞1Ps中所包括的沟道层CH和第二子插塞2Ps中所包括的沟道层CH。
图16A是例示了沿着图14的线E-E’截取的存储块的结构的截面图。
参照图16A，选择隔离图案sDP可以形成在其中形成主插塞的区域中，并形成在主插塞之间。因此，形成在同一层上的漏极选择线DSL可以通过选择隔离图案sDP被分离成第10漏极选择线DSL10、第11漏极选择线DSL11、第12漏极选择线DSL12和第13漏极选择线DSL13。当第一主插塞1Pm至第三主插塞3Pm在Y方向上彼此分隔开时，第一主插塞1Pm中所包括的第二子插塞2Ps可以联接到第10漏极选择线DSL10。第二主插塞2Pm中所包括的第一子插塞1Ps可以联接到第11漏极选择线DSL11。第二子插塞2Ps可以联接到第12漏极选择线DSL12。第三主插塞3Pm中所包括的第一子插塞1Ps可以联接到第13漏极选择线DSL13。第一主插塞1Pm至第三主插塞3Pm中的每一个中所包括的第一子插塞1Ps和第二子插塞2Ps可以通过沟道隔离图案cDP彼此分离。然而，接触件CT中的每一个可以形成在同一主插塞中所包括的第一子插塞1Ps和第二子插塞2Ps上。位线BL可以形成在接触件CT的顶部上。因此，在Y方向上延伸的位线BL可以共同联接到第一主插塞1Pm至第三主插塞3Pm中的每一个中所包括的第一子插塞1Ps和第二子插塞2Ps。
图16B是例示了沿着图14的线F-F’截取的存储块的结构的截面图。
参照图16B，第一主插塞1Pm可以形成在第10漏极选择线DSL10和第11漏极选择线DSL11之间，并且第二主插塞2Pm可以形成在第12漏极选择线DSL12和第13漏极选择线DSL13之间。例如，第一主插塞1Pm中所包括的第一子插塞1Ps可以接触第10漏极选择线DSL10，并且第二子插塞2Ps可以接触第11漏极选择线DSL11。第二主插塞2Pm中所包括的第一子插塞1Ps可以联接到第12漏极选择线DSL12。第二子插塞2Ps可以联接到第13漏极选择线DSL13。源极选择线SSL、第一虚设线DWL1、第一字线WL1至第n字线WLn和第二虚设线DWL2中的每一个可以共同联接到第一主插塞1Pm和第二主插塞2Pm。
接触件CT中的每一个可以形成在第一主插塞1Pm和第二主插塞2Pm中的每一个中所包括的第一子插塞1Ps和第二子插塞2Ps的顶部上。位线BL可以形成在接触件CT的顶部上。因此，在Y方向上延伸的位线BL可以共同联接到第一主插塞1Pm和第二主插塞2Pm中的每一个中所包括的第一子插塞1Ps和第二子插塞2Ps。
图17是例示了图14中示出的存储块的电路图。
参照图17，第11串ST11至第22串ST22可以共同联接到第一位线BL1。
第11串ST11和第12串ST12可以被包括在一个主插塞中。第21串ST21和第22串ST22可以被包括在一个主插塞中。例如，第11串ST11可以对应于第一主插塞中所包括的第一子插塞1Ps，并且第12串ST12可以对应于第一主插塞中所包括的第二子插塞2Ps。第21串ST21可以对应于第二主插塞中所包括的第一子插塞1Ps，并且第22串ST22可以对应于第二主插塞中所包括的第二子插塞2Ps。
第11串ST11中所包括的漏极选择晶体管DST可以联接到第10漏极选择线DSL10。第12串ST12中所包括的漏极选择晶体管DST可以联接到第11漏极选择线DSL11。第21串ST21中所包括的漏极选择晶体管DST可以联接到第12漏极选择线DSL12。第22串ST22中所包括的漏极选择晶体管DST可以联接到第13漏极选择线DSL13。
因此，在编程操作或读取操作期间，当选择第10漏极选择线DSL10而不选择剩余的第11漏极选择线DSL11至第13漏极选择线DSL13时，可以选择第11串ST11并且不会选择剩余的第12串ST12至第22串ST22。例如，可以假定第一字线WL1是所选字线，导通电压被施加到第10漏极选择线DSL10，并且截止电压被施加到第11漏极选择线DSL11至第13漏极选择线DSL13。当编程电压被施加到第一字线WL1时，联接到第一字线WL1的第一存储器单元MC1当中的包括在第11串ST11中的第一存储器单元MC1可以根据施加到第一位线BL1的电压而被编程。换句话说，针对联接到同一字线的存储器单元，可以通过所选漏极选择线来改变所选存储器单元。以下，描述具有上述结构的存储器装置的操作方法。
图18是例示了根据本公开的第二实施方式的存储器装置的操作方法的平面图。
参照图18，根据第二实施方式，一个存储器单元可以被分离成第一子插塞和第二子插塞，并且漏极选择线可以被分离。在一个实施方式中，通过控制分离的子插塞和分离的漏极选择线，可以减少编程具有相同容量的数据所花费的时间，并且可以减少执行读取操作的时间。以下，将更详细地描述根据第二实施方式的操作方法。
可以假定，主机所传送的一(1)页的数据为六位的数据。6位的数据可以被划分为LSB、CSB、MSB、QSB、PSB和HSB数据。例如，LSB数据可以是一位，CSB数据可以是一位，MSB数据可以是一位，QSB数据可以是一位，PBS数据可以是一位，并且HSB数据可以是一位。
在比较编程操作中，因为可以通过一次性编程方法将六位的数据编程到所选字线中所包括的存储器单元当中的通过第一漏极选择线DSL1选择的存储器单元中，所以编程操作时间可以增加。根据一次性编程方法，待编程的所有位的数据可以被组合，并且可以使用组合的代码根据目标状态对存储器单元中的每一个进行编程。
根据本公开的第二实施方式，第一漏极选择线DSL1可以是第10漏极选择线DSL10、第11漏极选择线DSL11、第12漏极选择线DSL12和第13漏极选择线DSL13，并且主插塞可以被分离成第一子插塞和第二子插塞。可以用通过将N位(其中，N是正整数)的数据划分为两半(1/2)并且将每个划分的组中所包括的逻辑页数据划分为两半而获得的数据对通过漏极选择线选择的存储器单元进行编程。例如，可以假定页数据包括六位，并且六位的数据中所包括的逻辑页数据是LSB、CSB、MSB、QSB、PSB和HSB数据。换句话说，LSB、CSB、MSB、QSB、PSB和HSB数据中的每一个可以是包括M位(其中，M是正整数)的逻辑页数据。LSB、CSB、MSB、QSB、PSB和HSB数据可以被划分为“LSB、CSB、MSB”和“QSB、PSB、HSB”。通过将“LSB、CSB、MSB”中的每一个的逻辑页数据划分为两半得到的数据组合可以被编程到所选存储器单元中。
在编程操作期间，当假定第10漏极选择线DSL10、第11漏极选择线DSL11、第12漏极选择线DSL12和第13漏极选择线DSL13被顺序选择时，LSB、CSB和MSB数据中的每一个的一半的数据组合可以被编程到通过第10漏极选择线DSL10选择的存储器单元中，并且LSB、CSB和MSB数据中的每一个的剩余一半的数据组合可以被编程到通过第11漏极选择线DSL11选择的存储器单元中。随后，QSB、PSB和HSB中的每一个的一半的数据组合可以被编程到通过第12漏极选择线DSL12选择的存储器单元中。QSB、PSB和HSB中的每一个的剩余一半的数据组合可以被编程到通过第13漏极选择线DSL13选择的存储器单元中。
换句话说，可以通过TLC方法，用与LSB、CSB和MSB数据的全部中的一半对应的包括LSB、CSB和MSB的三位的数据对与第10漏极选择线DSL10联接的存储器单元进行编程。可以通过TLC方法，将与LSB、CSB和MSB数据的全部中的剩余一半对应的包括LSB、CSB和MSB的三位的数据编程到与第11漏极选择线DSL11联接的存储器单元中。可以通过TLC方法，用与QSB、PSB和HSB数据的全部中的一半对应的包括QSB、PSB和HSB的三位的数据对与第12漏极选择线DSL12联接的存储器单元进行编程。可以通过TLC方法，将与QSB、PSB和HSB数据的全部中的剩余一半对应的包括QSB、PSB和HSB的其它三位的数据编程到与第13漏极选择线DSL13联接的存储器单元中。
如上所述，在实施方式中，通过经由划分全部数据来执行编程操作，与同时对全部页数据进行编程的方法相比，执行编程操作的时间可以减少。以下，将描述上述的编程操作。
图19是例示了根据本公开的第二实施方式的编程存储器单元的阈值电压的示图。
参照图19，当一页包括包含LSB、CSB、MSB、QSB、PSB和HSB数据的六位的数据时，与六位的数据中的一半(1/2)对应的LSB、CSB和MSB数据可以被编程到通过第10漏极选择线DSL10或第11漏极选择线DSL11选择的存储器单元中，并且与数据中的剩余一半对应的QSB、PSB和HSB数据可以被编程到通过第12漏极选择线DSL12或第13漏极选择线DSL13选择的存储器单元中。
例如，与LSB、CSB和MSB数据中的一半对应的数据组合可以对应于如图1中所示的第1-1数据组DATA1-1，并且第1-1数据组DATA1-1可以被编程到通过第10漏极选择线DSL10选择的存储器单元中。例如，与LSB、CSB和MSB数据中的其它一半对应的数据组合可以对应于如图1中所示的第1-2数据组DATA1-2，并且第1-2数据组DATA1-2可以被编程到通过第11漏极选择线DSL11选择的存储器单元中。以这种方式，与QSB、PSB和HSB数据中的一半对应的数据组合可以被编程到通过第12漏极选择线DSL12选择的存储器单元中。另外，与QSB、PSB和HSB数据中的剩余一半对应的数据组合可以被编程到通过第13漏极选择线DSL13选择的存储器单元中。
在读取操作期间，可以通过TLC方法来读取通过第10漏极选择线DSL10、第11漏极选择线DSL11、第12漏极选择线DSL12和第13漏极选择线DSL13选择的存储器单元。
图20是例示了用于划分逻辑页数据的另一实施方式的示图。
参照图20，在上述的第一实施方式和第二实施方式中，LSB、CSB、MSB、QSB、PSB和HSB逻辑页数据可以被划分为之后可以被编程到所选存储器单元中的“LSB、CSB、MSB”和“QSB、PSB、HSB”。然而，逻辑页数据也可以根据其它各种方法进行划分。例如，LSB、CSB、MSB、QSB、PSB和HSB逻辑页数据可以被划分为包括LSB、MSB和PSB数据的一个数据组合以及包括CSB、QSB和HSB数据的另一数据组合。在LSB、MSB和PSB数据组合的编程操作期间，导通电压可以被施加到第10漏极选择线DSL10，以选择联接到第10漏极选择线DSL10的第一子插塞lPs。可以用LSB、CSB和MSB数据对第一子插塞1Ps中所包括的多个存储器单元当中的所选存储器单元MC11进行编程。当LSB、MSB和PSB数据的编程操作完成时，可以执行对CSB、QSB和HSB数据组合进行编程的编程操作。例如，截止电压可以被施加到第10漏极选择线DSL10，并且导通电压可以被施加到第11漏极选择线DSL11，以选择联接到第11漏极选择线DSL11的第二子插塞2Ps。可以用CSB、QSB和HSB数据对第二子插塞2Ps中所包括的多个存储器单元当中的所选存储器单元MC12进行编程。
图21是例示了根据本公开的实施方式的固态驱动器(SSD)系统4000的框图。
参照图21，SSD系统4000可以包括主机4100和SSD 4200。SSD 4200可以通过信号连接器4001与主机4100交换信号，并可以通过电源连接器4002接收电力。SSD 4200可以包括控制器4210、多个闪存存储器4221至422n、辅助电源4230和缓冲器存储器4240。在一个实施方式中，存储器4221至422n可以包括非易失性存储器(NMV)。
根据一个实施方式，多个闪存存储器4221至422n中的每一个可以按与如以上参考图1描述的存储器装置100进行配置的方式相同的方式进行配置。
控制器4210可以响应于从主机4100接收到的信号而控制多个闪存存储器4221至422n。在一个实施方式中，信号可以基于主机4100和SSD 4200的接口。例如，信号可以由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、固件(Firewire)、通用闪存存储(UFS)、WiFi、蓝牙(Bluetooth)和非易失性存储器快速(NVMe)接口这样的各种接口中的至少一个来定义。
辅助电源4230可以通过电源连接器4002联接到主机4100。辅助电源4230可以被供应来自主机4100的电力并由来自主机4100的电力进行充电。当从主机4100未平稳地供应电力时，辅助电源4230可以供应SSD 4200的电力。在一个实施方式中，辅助电源4230可以设置在SSD 4200的内部或外部。例如，辅助电源4230可以设置在主板中并向SSD 4200供应辅助电力。
缓冲器存储器4240可以用作SSD 4200的缓冲器存储器。例如，缓冲器存储器4240可以临时存储从主机4100接收到的数据或者从多个闪存存储器4221至422n接收到的数据，或者可以临时存储闪存存储器4221至422n的元数据(例如，映射表)。缓冲器存储器4240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM这样的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM这样的非易失性存储器。
图22是例示了根据本公开的实施方式的存储器系统70000的图。
参照图22，存储器系统70000可以包括存储卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。
存储器装置1100可以与以上图2中所示的存储器装置100以相同的方式进行配置。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据一个实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可以根据主机60000的协议对主机60000和控制器1200之间的数据交换进行对接。根据一个实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片(IC)间USB协议。卡接口7100可以是指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件、或数字机顶盒这样的主机60000的主机接口6200时，主机接口6200可以响应于微处理器6100的控制，通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。
根据本公开，在实施方式中，存储器装置的集成度可以提高，并且存储器装置的操作速度可以提高。
对于本领域技术人员将显而易见的是，可以在不脱离本公开的精神或范围的情况下对本公开的上述实施方式中的任何实施方式进行各种修改。因此，本公开旨在涵盖所有这些修改形式，只要它们落入所附权利要求书及其等同物的范围内。
相关申请的交叉引用
本申请要求于2021年12月13日在韩国知识产权局提交的韩国专利申请No.10-2021-0177893的优先权，该专利申请的全部公开内容以引用方式并入本文中。

Claims (21)

1.一种存储器装置，该存储器装置包括：
第一主插塞，所述第一主插塞在垂直方向上形成在基板上，并且布置在第一方向上；
第二主插塞，所述第二主插塞与所述第一主插塞平行地布置；
第三主插塞，所述第三主插塞在所述第一主插塞和所述第二主插塞之间布置在所述第一方向上，所述第三主插塞在斜向方向上与所述第一主插塞和所述第二主插塞相邻；以及
位线，所述位线在所述第一主插塞至所述第三主插塞上方彼此分隔开，并且
其中，所述第一主插塞至所述第三主插塞中的每一个包括在与所述第一方向正交的第二方向上彼此面对的第一子插塞和第二子插塞，
其中，所述第一主插塞和所述第三主插塞中的每一个中所包括的所述第一子插塞的部分和所述第二子插塞的部分联接到不同的选择线，并且
其中，所述第二主插塞和所述第三主插塞中的每一个中所包括的所述第一子插塞的部分和所述第二子插塞的部分联接到不同的选择线。
2.根据权利要求1所述的存储器装置，其中，所述位线包括：
第一位线，所述第一位线联接到所述第一主插塞和所述第二主插塞中所包括的所述第一子插塞；
第二位线，所述第二位线与所述第一位线相邻并且联接到所述第一主插塞和所述第二主插塞中所包括的所述第二子插塞；
第三位线，所述第三位线与所述第二位线相邻并且联接到所述第三主插塞中所包括的所述第二子插塞；以及
第四位线，所述第四位线与所述第三位线相邻并且联接到所述第三主插塞中所包括的所述第一子插塞。
3.根据权利要求2所述的存储器装置，该存储器装置还包括：
第一接触件，所述第一接触件形成在所述第一主插塞和所述第二主插塞中所包括的所述第一子插塞和所述第一位线之间；
第二接触件，所述第二接触件形成在所述第一主插塞和所述第二主插塞中所包括的所述第二子插塞和所述第二位线之间；
第三接触件，所述第三接触件形成在所述第三主插塞中所包括的所述第二子插塞和所述第三位线之间；以及
第四接触件，所述第四接触件形成在所述第三主插塞中所包括的所述第一子插塞和所述第四位线之间。
4.根据权利要求2所述的存储器装置，该存储器装置还包括在所述垂直方向上将所述第一子插塞和所述第二子插塞分离的沟道隔离图案。
5.根据权利要求4所述的存储器装置，其中，所述第一子插塞和所述第二子插塞中的每一个包括：
芯柱，所述芯柱在垂直方向上形成在所述基板上；
沟道层，所述沟道层围绕所述芯柱的侧表面；
隧道隔离层，所述隧道隔离层围绕所述沟道层的侧表面；
电荷捕获层，所述电荷捕获层围绕所述隧道隔离层的侧表面；以及
阻挡层，所述阻挡层围绕所述电荷捕获层的侧表面。
6.根据权利要求5所述的存储器装置，其中，所述沟道隔离图案在所述垂直方向上将所述第一子插塞中所包括的所述沟道层和所述芯柱与所述第二子插塞中所包括的所述沟道层和所述芯柱分离。
7.根据权利要求6所述的存储器装置，其中，所述沟道隔离图案还在所述垂直方向上将所述第一子插塞中所包括的所述隧道隔离层、所述电荷捕获层和所述阻挡层与所述第二子插塞中所包括的所述隧道隔离层、所述电荷捕获层和所述阻挡层分离。
8.根据权利要求1所述的存储器装置，其中，所述第一主插塞中所包括的所述第一子插塞联接到第一选择线，
其中，所述第二主插塞中所包括的所述第二子插塞联接到第二选择线，并且
其中，所述第三主插塞中所包括的所述第一子插塞和所述第二子插塞、所述第一主插塞中所包括的所述第二子插塞和所述第二主插塞中所包括的所述第一子插塞联接到布置在所述第一选择线和所述第二选择线之间的第三选择线。
9.根据权利要求8所述的存储器装置，其中，所述第一选择线至所述第三选择线形成在同一层上。
10.根据权利要求8所述的存储器装置，该存储器装置还包括在所述第一选择线至所述第三选择线与所述基板之间层叠并彼此分隔开的源极线、第四选择线和字线。
11.根据权利要求10所述的存储器装置，其中，所述源极线、所述第四选择线和所述字线共同接触所述第一主插塞至所述第三主插塞。
12.一种操作存储器装置的方法，该方法包括以下步骤：
将M位的页数据划分为均包括M/2位的页数据的第一数据组和第二数据组，其中，M为正整数；
将所述第一数据组编程到与所选字线联接的第一存储器单元中；以及
将所述第二数据组编程到与所述所选字线联接的第二存储器单元中。
13.根据权利要求12所述的方法，其中，将所述第一数据组或所述第二数据组编程到所述第一存储器单元或所述第二存储器单元中的步骤是通过将所述M/2位的页数据编程到一个存储器单元中来执行的。
14.根据权利要求12所述的方法，其中，将所述第一数据组编程到与所述所选字线联接的所述第一存储器单元中的步骤包括以下步骤：
向与所述第一存储器单元对应的选择线施加导通电压；
根据包括所述M/2位的页数据的所述第一数据组的数据控制位线的电压；以及
向所述所选字线施加编程电压。
15.根据权利要求12所述的方法，其中，将所述第二数据组编程到与所述所选字线联接的所述第二存储器单元中的步骤包括以下步骤：
向与所述第二存储器单元对应的选择线施加导通电压；
根据包括所述M/2位的页数据的所述第二数据组的数据控制位线的电压；以及
向所述所选字线施加编程电压。
16.根据权利要求12所述的方法，其中，在读取所述M位的页数据的操作期间，分别执行所述第一存储器单元的读取操作和所述第二存储器单元的读取操作。
17.根据权利要求16所述的方法，其中，通过读取所述M/2位的页数据来执行所述第一存储器单元和所述第二存储器单元中的一个的所述读取操作。
18.一种操作存储器装置的方法，该方法包括以下步骤：
将M位的页数据划分为第一数据组和第二数据组，其中，M为正整数；
将所述第一数据组中所包括的逻辑页数据划分为第一逻辑页数据组和第二逻辑页数据组；
将所述第二数据组中所包括的逻辑页数据划分为第三逻辑页数据组和第四逻辑页数据组；
将所述第一逻辑页数据组编程到通过第一选择线选择的第一存储器单元中；
将所述第二逻辑页数据组编程到通过与所述第一选择线形成一对的第二选择线选择的第二存储器单元中；
将所述第三逻辑页数据组编程到通过第三选择线选择的第三存储器单元中；以及
将所述第四逻辑页数据组编程到通过与所述第三选择线形成一对的第四选择线选择的第四存储器单元中。
19.根据权利要求18所述的方法，其中，将所述第一逻辑页数据组至所述第四逻辑页数据组编程到所述第一存储器单元至所述第四存储器单元的步骤是通过将M/2位的页数据编程到一个存储器单元中来执行的。
20.根据权利要求18所述的方法，其中，包括所述第一存储器单元的第一子串和包括所述第二存储器单元的第二子串共享位线，
其中，当通过施加到所述第一选择线的导通电压选择所述第一子串时，不选择所述第二子串，并且
其中，当通过施加到所述第二选择线的所述导通电压选择所述第二子串时，不选择所述第一子串。
21.根据权利要求18所述的方法，其中，包括所述第三存储器单元的第三子串和包括所述第四存储器单元的第四子串共享位线，
其中，当通过施加到所述第三选择线的导通电压选择所述第三子串时，不选择所述第四子串，并且
其中，当通过施加到所述第四选择线的所述导通电压选择所述第四子串时，不选择所述第三子串。
CN202211172998.4A 2021-12-13 2022-09-26 存储器装置和操作存储器装置的方法 Pending CN116264773A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210177893A KR20230089346A (ko) 2021-12-13 2021-12-13 메모리 장치 및 이의 동작 방법
KR10-2021-0177893 2021-12-13

Publications (1)

Publication Number Publication Date
CN116264773A true CN116264773A (zh) 2023-06-16

Family

ID=86498627

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211172998.4A Pending CN116264773A (zh) 2021-12-13 2022-09-26 存储器装置和操作存储器装置的方法

Country Status (5)

Country Link
US (1) US12106806B2 (zh)
KR (1) KR20230089346A (zh)
CN (1) CN116264773A (zh)
DE (1) DE102022210841A1 (zh)
TW (1) TW202324710A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12046302B2 (en) * 2021-12-21 2024-07-23 Sandisk Technologies Llc Edge word line concurrent programming with verify for memory apparatus with on-pitch semi-circle drain side select gate technology

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170062456A1 (en) 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
KR20180113230A (ko) * 2017-04-05 2018-10-16 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20190056118A (ko) * 2017-11-16 2019-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10566348B1 (en) * 2018-11-05 2020-02-18 Macronix International Co., Ltd. Tilted hemi-cylindrical 3D NAND array having bottom reference conductor
KR102684115B1 (ko) 2019-07-19 2024-07-12 에스케이하이닉스 주식회사 반도체 메모리 소자
US11935585B2 (en) * 2021-10-25 2024-03-19 Sandisk Technologies Llc Pseudo multi-plane read methods and apparatus for non-volatile memory devices

Also Published As

Publication number Publication date
TW202324710A (zh) 2023-06-16
KR20230089346A (ko) 2023-06-20
US20230186989A1 (en) 2023-06-15
DE102022210841A1 (de) 2023-06-15
US12106806B2 (en) 2024-10-01

Similar Documents

Publication Publication Date Title
US10236065B2 (en) Nonvolatile memory device including multi-plane structure
US11296021B2 (en) Semiconductor memory device and manufacturing method thereof
US12119046B2 (en) Nonvolatile memory device having multi-stack memory block and method of operating the same
US20240161789A1 (en) Page buffer circuits in three-dimensional memory devices
KR20150031778A (ko) 비휘발성 메모리 장치 및 그것의 동작 방법
CN115497544A (zh) 非易失性存储器的程序循环中的下一状态验证的触发
CN116264773A (zh) 存储器装置和操作存储器装置的方法
US11158384B1 (en) Apparatus and methods for configurable bit line isolation in non-volatile memory
US20230154542A1 (en) Non-volatile memory device and erase method thereof
US11984193B2 (en) Page buffer circuits in three-dimensional memory devices
US11615835B2 (en) Memory device
US11646080B2 (en) Memory device having word line groups and operating method of the memory device
US20240196620A1 (en) Memory device
US11894431B2 (en) Memory device with fixed negative charge plug
US20230297240A1 (en) Memory device including select lines
US11881268B2 (en) Semiconductor memory device and storage system including semiconductor memory device
US20240038306A1 (en) Memory device and operating method of the memory device
US20230290729A1 (en) Memory device and method of manufacturing the same
US20240192857A1 (en) Three-dimensional nand memory device and system and method for performing read operations thereof
CN117651419A (zh) 存储器装置及存储器装置的制造方法
CN118450711A (zh) 存储器装置
TW202406112A (zh) 記憶體及其步驟方法、記憶體系統
CN117373515A (zh) 存储器设备和该存储器设备的操作方法
CN115440275A (zh) 存储器设备及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination