KR20150031778A - 비휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명은 시간 제어 유닛을 포함한 비휘발성 메모리 장치에 관한것이다. 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 제 1 워드 라인이 제공되고, 제 1 워드 라인에 제공되는 전압을 발생하는 전압 발생기를 포함한다. 그리고, 비휘발성 메모리 장치는 전압 발생기를 제어하는 컨트롤 로직을 포함하고, 컨트롤 로직은 제 1 워드 라인에 제공되는 제 1 전압 및 제 2 전압 값의 차이에 기초하여, 제 2 전압의 워드 라인 세트 업(set up) 시간을 가변적으로 설정하는 시간 제어 유닛(time control unit)을 더 포함한다.

Description

비휘발성 메모리 장치 및 그것의 동작 방법 {NON-VOLATILE MEMORY DEVICE AND METHOD OF OPERATION THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 비휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리로 분류된다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리 장치는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리 장치는 하나의 메모리 셀에 싱글 비트 데이터(single bit data)를 저장할 수도 있고, 두 비트 이상의 멀티 비트 데이터(multi bit data)를 저장할 수 있다. 싱글 비트 데이터를 저장하는 플래시 메모리 장치(이하, SLC 플래시 메모리 장치라 함)는 문턱 전압 분포에 따라 하나의 소거 상태와 하나의 프로그램 상태를 갖는다. 멀티 비트 데이터를 저장하는 플래시 메모리 장치(이하, MLC 플래시 메모리 장치라 함)는 문턱 전압 분포에 따라 하나의 소거 상태와 복수의 프로그램 상태를 갖는다.
특히 MLC 플래시 메모리 장치는 각 프로그램 상태들 간의 읽기 마진(read margin)을 확보하는 것이 중요하다. 그러나 플래시 메모리 장치는 프로그램 동작 중에 여러 가지 원인으로 인해 문턱 전압이 변할 수 있다. 예를 들면, 메모리 셀의 문턱 전압의 상승으로 인해, 소거 상태가 프로그램 상태와 겹칠 수 있다. 그 결과로 읽기 동작 시에 읽기 페일이 발생할 수 있다. 메모리 셀의 문턱 전압을 변하게 할 수 있는 요인들로는 커플링 노이즈, 패스 전압 디스터번스, 그리고 프로그램 전압 디스터번스 등이 있다.
본 발명의 목적은 비휘발성 메모리 장치의 동작 속도를 향상시키는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작방법을 제공하는 데 있다.
본 발명은 시간 제어 유닛(TCU)을 포함하는 비휘발성 메모리 장치에 관한 것이다. 본 발명의 실시 예들에 따른 비휘발성 메모리 장치의 몇몇 태양(aspect)은 데이터를 저장하는 복수의 메모리 셀들을 포함하는 제 1 워드 라인, 그리고 제 1 워드 라인에 제공되는 전압을 발생하는 전압 발생기를 포함한다. 그리고, 전압 발생기를 제어하는 컨트롤 로직을 포함하고, 컨트롤 로직은 제 1 워드 라인에 제공되는 제 1 전압 및 제 2 전압 값의 차이에 기초하여, 제 2 전압의 워드 라인 세트 업(set up) 시간을 가변적으로 설정하는 시간 제어 유닛(time control unit)을 포함한다.
시간 제어 유닛은 워드 라인에 제공되는 제 1 전압 및 제 2 전압은 읽기 전압이고, 제 2 전압은 제 1 전압에 연속하여 제 1 워드 라인에 제공되며, 제 2 전압의 워드 라인 세트 업(set up) 시간은 프로그램 상태 오더링(state ordering)에 따라서 정해진다. 시간 제어 유닛은 제 1 전압 값과 제 2 전압 값의 차이가 기준 값보다 크면, 제 2 읽기 전압 세트 업 시간을 제 1 읽기 전압의 워드 라인 세트 업(set up) 시간보다 길게 설정하고, 시간 제어 유닛은 제 1 전압 값과 제 2 전압 값의 차이가 기준 값보다 작으면, 제 2 전압 세트 업 시간을 제 1 전압의 워드 라인 세트 업(set up) 시간보다 짧게 설정한다.
본 발명의 일 실시 예들에 따른 비휘발성 메모리 장치의 동작방법의 일 태양(aspect)은 제 1 워드 라인에 제 1 읽기 전압을 제공하고, 제 1 읽기 전압에 연속되는 제 2 읽기 전압을 제 1 워드 라인에 제공하며, 그리고, 제 1 읽기 전압 값과 제 2 읽기 전압 값의 차이에 기초하여, 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 가변적으로 설정한다.
비휘발성 메모리 장치는 워드 라인 전압의 세트 업(set up) 시간을 제 1 전압과 제 2 전압 값의 차이에 기초하여, 가변적으로 설정함으로, 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 시스템을 보여주는 블록도이다.
도 2는 3 비트 멀티 레벨 셀(3bit-MLC) 비휘발성 메모리 장치의 프로그램 수행 후 프로그램 상태 및 소거 상태의 문턱 전압 산포를 보여주는 도면이다.
도 3은 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 일 부분을 도시하고 있다.
도 5 및 도 6은 본 발명에 따른 플래시 메모리 장치의 메모리 셀 어레이를 3차원으로 구현한 예를 보여준다.
도 7은 도 5 및 도 6을 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다.
도 8은 채널 홀의 직경과 영역 캐패시턴스와의 관계를 보여주는 도면이다.
도 9 및 도 10은 본 발명의 일 실시 예에 따른 메모리 셀 어레이에 제공되는 읽기 전압의 세트 업(set up) 시간을 보여주는 타이밍도이다.
도 11 및 도 12는 본 발명의 다른 실시 예에 따른 데이터 프로그램 후에 검증 전압의 워드 라인 인가 시간을 보여주는 타이밍 도이다.
도 13은 검증 전압의 워드 라인 세트 업(set up) 시간을 결정하는 순서도이다.도 14는 도 12 및 도 13에서 검증 전압의 워드 라인 세트 업(set up) 시간을 결정시 시용되는 룩업(look up) 테이블의 예시를 보여준다.
도 15는 본 발명의 일 실시 예에 해당하는 읽기 동작시에 시간 제어 유닛이 워드 라인 세트 업(set up) 시간을 설정하는 동작을 보여주는 순서도이다.
도 16은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 19는 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 20은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 21은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 22는 도 21에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예 또는 적용 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 비휘발성 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 비휘발성 메모리 시스템(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 비휘발성 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 비휘발성 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력 받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
비휘발성 메모리 장치(1100)는 시간 제어 유닛(TCU, 1165)을 포함할 수 있다. 시간 제어 유닛(1165)은 워드 라인에 제공되는 전압의 세트 업(set up) 시간을 설정할 수 있다. 워드 라인에 제공되는 전압은 예를 들면, 읽기 전압, 검증 전압 또는 프로그램 전압일 수 있다.
시간 제어 유닛(1165)은 비휘발성 메모리 장치(1000)의 프로그램 상태 오더링(state ordering)에 기초하여, 읽기 전압의 워드 라인 세트 업 시간을 변경할 수 있다. 또한, 시간 제어 유닛(1165)은 제 1 읽기 전압 값과 제 2 읽기 전압 값의 차이에 기초하여, 제 1 읽기 전압에 연속된 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 설정할 수 있다.
그리고 시간 제어 유닛(1165)은 복수의 베리 파이 전압의 패스 또는 페일 여부를 참조하여, 워드 라인에 제공되는 검증 전압의 워드 라인 세트 업(set up) 시간을 설정할 수 있다. 또는 시간 제어 유닛(1165)은 셀 어레이 내의 워드 라인의 물리적 위치에 따라서 읽기 전압 또는 검증 전압의 제공 시간을 설정할 수 있다. 따라서, 비휘발성 메모리 장치(1100)의 읽기 동작 및 검증 동작 시간을 감소시켜, 메모리 시스템(1000)의 성능을 향상시킬 수 있다. 이에 대해서는 아래에서 상세히 설명하도록 한다.
도 2는 3 비트 멀티 레벨 셀(3bit-MLC) 비휘발성 메모리 장치의 프로그램 수행 후 프로그램 상태 및 소거 상태의 문턱 전압 산포를 보여주는 도면이다. MLC 플래시 메모리의 경우, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성되어야 한다. 다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성할 수 있다. 각각의 문턱 전압 산포 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응될 수 있다. 3 비트 MLC의 경우, 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1, P2, …, P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다.
도 3은 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 및 제어 로직(1160)을 포함한다. 그리고 제어 로직(1160)은 전압 인가 시간을 제어하는 시간 제어 유닛(time control unit; TCU, 1165)를 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(memory block, BLK1~BLKh)으로 구성될 수 있다. 각각의 메모리 블록은 복수의 물리 페이지(physical page)로 구성될 수 있다. 여기에서, 물리 페이지는 하나의 워드 라인에 연결되어 있는 메모리 셀의 집합을 의미한다. 메모리 셀 어레이(1110)는 메모리 셀의 2차원 구조 및 기판으로부터 수직 방향으로 메모리 셀들이 적층된 3차원 구조를 포함한다.
도 2에서 설명한 바와 같이, 하나의 메모리 셀에는 두 비트 이상의 멀티 비트 데이터가 저장될 수 있다. 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다. 2 비트 MLC 비휘발성 메모리 장치의 경우, 하나의 물리 페이지(physical page)에 두 개의 논리 페이지(logical page)가 저장될 수 있고, 4개의 프로그램 상태를 형성한다. 여기에서, 논리 페이지는 하나의 물리 페이지에 동시에 프로그램될 수 있는 데이터의 집합을 의미한다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인을 통해 메모리 셀 어레이(1110)와 연결된다. 프로그램 또는 읽기 동작 시에, 어드레스 디코더(1120)는 어드레스(ADDR)를 입력받고, 어느 하나의 워드 라인을 선택할 수 있다.
페이지 버퍼 회로(1130)는 비트 라인(BL)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 선택 페이지에 프로그램될 데이터나 선택 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR) 신호를 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생한다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)를 통해서 특정 워드 라인으로 제공된다. 전압 발생기(1150)는 프로그램 전압(Vpgm), 읽기 전압(Vread) 및 검증 전압(Vvef) 등을 발생한다. 그리고 전압 발생기(1150)는 발생 전압을 어드레스 디코더(1120)를 통해서 메모리 셀 어레이(1110)의 특정 워드 라인에 제공되도록 한다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 비휘발성 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 읽기 또는 검증 전압이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지(1111)에 프로그램 데이터가 제공되도록 할 수 있다.
한편, 제어 로직(1160)은 시간 제어 유닛(1165)을 포함할 수 있다. 시간 제어 유닛(1165)은 읽기 또는 검증 동작 시, 상황에 따라서 읽기 전압 또는 검증 전압의 워드 라인 세트업(set up) 시간을 설정할 수 있다. 시간 제어 유닛(1165)은 비휘발성 메모리 장치(1100)의 프로그램 상태 오더링(program state ordering)에 기초하여, 읽기 전압의 워드 라인 세트 업 시간을 변경할 수 있다.
또한, 시간 제어 유닛(1165)은 제 1 및 제 2 읽기 전압 값의 차이에 기초하여, 제 1 읽기 전압에 연속된 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 설정할 수 있다. 그리고, 시간 제어 유닛(1165)은 복수의 베리 파이 전압의 패스 또는 페일 여부를 참조하여, 워드 라인에 제공되는 검증 전압의 워드 라인 세트 업(set up) 시간을 설정한다.
시간 제어 유닛(1165)은 3차원 비휘발성 메모리 셀 어레이의 경우, 채널 홀의 직경이 워드 라인의 물리적 위치가 상이할 수 있는바, 셀 어레이 내의 워드 라인의 물리적 위치에 따라서 워드 라인에 제공되는 전압의 세트 업(set up) 시간을 설정할 수 있다. 따라서, 비휘발성 메모리 장치(1100)의 읽기 동작 및 검증 동작 시간을 감소시켜, 메모리 시스템(1000)의 성능을 향상시킬 수 있다. 상세하게는 도 4 이하에서 설명하도록 한다.
도 4는 도 3에 도시된 메모리 셀 어레이의 일 실시 예를 보여주는 회로도이다. 도 4는 2차원 구조인 비휘발성 메모리 셀 어레이(1110A)를 예시적으로 도시하고 있다. 도 3 및 도 4를 참조하면, 메모리 셀 어레이(1110A)의 하나의 블록은 n개의 워드 라인을 포함한다. 도 4를 참조하면, 메모리 셀 어레이의 n개의 워드 라인 중에 (n-1)번째 워드 라인(Wn-1, 1111)을 제 1 워드 라인으로 정의한다. 그리고 제 1 워드 라인은 복수의 로직컬 페이지를 포함한다.
MLC 비휘발성 메모리 장치의 읽기 동작 시에는, 상태 오더링(State ordering)에 따라서, 서로 다른 복수의 읽기 전압이 제 1 워드 라인(1111)에 제공된다. 제 1 읽기 전압을 제 1 워드 라인(1111)에 제공하고, 제 1 읽기 전압에 연속된 제 2 전압을 제 1 워드 라인(1111)에 제공할 때, 시간 제어 유닛(1165)은 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 제 1 읽기 전압 세트 업(set up) 시간 보다 더 길거나 짧게 설정할 수 있다.
시간 제어 유닛(1165)은 제 1 및 제 2 읽기 전압 값의 차이에 따라서, 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 설정한다. 제 2 읽기 전압 값은 상기 제 1 읽기 전압 값보다 큰 값을 가질 수 있다. 따라서, 시간 제어 유닛(1165)은 제 1 및 제 2 읽기 전압 값의 차이가 기준 값(reference value)보다 크면, 제 2 읽기 전압 세트 업 시간을 제 1 읽기 전압의 워드 라인 세트 업(set up) 시간보다 길게 설정할 수 있다. 그리고 시간 제어 유닛(1165)은 제 1 및 제 2 읽기 전압 값의 차이가 기준값(reference value)보다 작으면, 제 2 읽기 전압 세트 업 시간을 제 1 읽기 전압의 워드 라인 세트 업(set up) 시간보다 짧게 설정할 수 있다.
그리고, 도 2 내지 도 4를 참조하면, 시간 제어 유닛(1165)은 검증 동작 수행 시에, 프로그램 상태의 패스 또는 패일 정보를 참조하여, 검증 전압의 워드 라인 세트 업(set up) 시간을 가변적으로 설정할 수 있다.
비휘발성 메모리 장치(1100)는 데이터 프로그램을 수행 후에, 데이터의 프로그램을 검증하기 위해서 각 프로그램 상태에 대응되는 검증 전압을 제 1 워드 라인(1111)으로 제공할 수 있다. 시간 제어 유닛(1165)은 복수의 검증 전압 중에 패스된 검증 전압을 참조하여, 워드 라인에 제공되는 검증 전압의 워드 라인 세트 업(set up) 시간을 설정할 수 있다. 예를 들면, 제 1 내지 제 4 프로그램 상태를 프로그램하는 경우, 제 1 내지 제 4 검증 전압은 제 1 워드 라인(1111)에 순차적으로 인가된다. 제 2 프로그램 상태 및 제 3 프로그램 상태가 프로그램 동작 패스(pass)된 경우, 제 1 및 제 4 프로그램 상태에 대응되는 순수 검증 전압 증가분(β)을 계산한다. 시간 제어 유닛(1165)은 순수 차이 값(β)에 대응되는 오프 세트 시간을 확인한다. 그리고, 시간 제어 유닛(1165)은 룩업 테이블을 참조하여, 제 1 워드 라인(1111)에 제공될 제 4 프로그램 상태에 대응되는 검증 전압의 워드 라인 세트업(set up) 시간을 설정한다. 순수 검증 전압 증가분(β)에 대해서는 도 11 내지 도 12에서 상세히 설명하도록 한다.
도 5 및 도 6은 도 3에 도시된 메모리 셀 어레이를 3차원으로 구현한 예를 보여준다. 도 5에는 복수의 메모리 블록들(BLK1~BLKh) 중에 예시적으로 하나의 메모리 블록(BLK1)을 도시하고 있다. 메모리 블록(BLK1)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLK1)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(nand strings)을 포함한다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다. 각 낸드 스트링(NS)은 비트 라인(BL, 331~333), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다.
도 6은 도 5의 메모리 블록(BLK1)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 5 및 도 6을 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들, 즉 체널 홀들(113)이 제공된다. 팔라는 메모리 셀들을 전기적으로 연결하는 채널 홀을 형성한다. 예시적으로, 복수 개의 채널 홀들은(113) 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 채널 홀(113)은 복수의 물질들로 구성될 것이다. 예를 들면, 각 채널 홀(113)의 표면 층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 채널 홀(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 채널 홀(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 채널 홀(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 채널 홀(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 채널 홀들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부 면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부 면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부 면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부 면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 채널 홀들(113), 복수의 절연 물질들(112) 및 복수의 채널 홀들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 채널 홀들(113), 복수의 절연 물질들(112) 및 복수의 채널 홀들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 채널 홀들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 채널 홀(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 채널 홀(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 5 및 도 6에서, 각 채널 홀(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 채널 홀(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.
메모리 블록(BLK1)은 복수의 채널 홀들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLK1)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 5 내지 도 6에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
도 5 및 도 6을 참조하면, 채널 홀(113)의 직경은 기판에 가까워 질수록 작아진다. 채널 홀(113)의 직경은 에치(etch) 공정 원인으로, 트랜지스터 기준으로 균일하지 않을 수 있다. 도 5 및 도 6에서는 채널 홀(113)의 직경이 기판에 가까울수록 작아 지는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 채널 홀(113)의 직경은 메모리 셀(MC)별로 상이 할 수 있다. 채널 홀(113)의 직경에 따라서, 워드 라인 전압의 세트 업(set up) 시간이 달라질 수 있다. 이에 대해서는 도 8에서 상세히 설명하도록 한다.
도 7은 도 5 및도 6을 참조하여 설명된 메모리 블록(BLK1)의 등가 회로를 보여주는 회로도이다. 도 5 내지 도 7을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응할 것이다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결된다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인들(DWL)은 공통으로 연결된다.
예시적으로, 워드 라인들(WL) 또는 더미 워드 라인들(DWL)은 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 즉, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 접지 선택 라인(GSL)에 공통으로 연결된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결될 것이다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 내지 제 4 도핑 영역들(311~314)이 공통으로 연결될 수 있다.
도 7에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
도 5 내지 도 7을 참조하면, 도 1에서 설명한 바와 같이, 시간 제어 유닛(1165)은 읽기 전압의 워드 라인 세트 업 시간을 변경할 수 있다. 또한 시간 제어 유닛(1165)은 제 1 읽기 전압 값과 제 2 읽기 전압 값의 차이에 기초하여, 제 1 읽기 전압에 연속된 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 설정할 수 있다. 그리고, 시간 제어 유닛(1165)은 복수의 베리 파이 전압의 패스 또는 페일 여부를 참조하여, 워드 라인에 제공되는 검증 전압의 워드 라인 세트 업(set up) 시간을 설정한다. 또는 시간 제어 유닛(1165)은 셀 어레이 내의 채널 홀의 직경에 기초하므로, 워드 라인의 물리적 위치에 따라서 읽기 전압 또는 검증 전압의 제공 시간을 설정할 수 있다.
도 8은 채널 홀의 직경과 영역 캐패시턴스와의 관계를 보여주는 그래프이다. 도 8에서 가로축은 채널의 크기(D)이고 세로축은 면적 캐피시턴스(Carea)이다.
도 5 내지 도 8을 참조하면, 워드 라인(WL) 별로 채널 홀(113)의 직경이 다를 수 있다. 채널 홀(113)의 직경이 커지면, 직경에 따른 면적 캐패시턴스(Carea)가 증가한다. 그리고, 면적 캐패시턴스(Carea)가 증가하면, RC 지연(delay)가 증가하므로, 워드 라인에 제공된 전압의 세트 업(set up) 시간이 길어진다. 따라서, 도 1에서 도시한 시간 제어 유닛(1165)은 3차원 구조의 메모리 셀 어레이의 채널 홀(113)의 직경에 따라서, 워드 라인 세트 업(set up) 시간을 설정할 수 있다.
시간 제어 유닛(1165)은 채널 홀의 직경이 기준 직경(reference diameter)보다 크면, 워드 라인 전압 세트 업 시간을 미리 정해진 워드 라인 전압 세트업(set up) 시간보다 더 길게 설정한다. 따라서, 채널 홀의 직경이 기준 직경보다 크면, 추가적인 워드 라인 세트 업(set up) 시간이 설정되어, 워드 라인으로 제공된다. 그리고 시간 제어 유닛(1165)은 채널 홀의 직경이 기준 직경(reference diameter)보다 작으면, 워드 라인 전압의 세트 업(set up) 시간을 미리 정해진 워드 라인 전압 세트 업(set up) 시간보다 더 짧게 설정한다.
워드 라인 전압은 프로그램 전압, 읽기 전압 또는 검증 전압이 될 수 있다. 채널 홀(113)의 직경에 기초하면, 워드 라인의 물리적 위치에 따라서, 워드 라인 전압의 세트 업(set up) 시간이 다르게 설정된다.
본 발명의 실시 예들에 의한 비휘발성 메모리 장치(1100)는 워드 라인 전압의 세트 업(set up) 시간을 가변적으로 설정하므로서, 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 9 및 도 10은 본 발명의 일 실시 예에 따른 메모리 셀 어레이에 제공되는 읽기 전압의 세트업(set up) 시간을 보여주는 타이밍도이다. 도 9 및 도 10을 참조하면, 타이밍도의 X축은 시간이고, Y축은 읽기 전압을 나타낸다.
도 4 및 도 9 내지 10을 참조하면, 프로그램 상태에 따라서 복수의 읽기 전압이 메모리 셀 어레이로 제공될 수 있다. 구체적으로, 1 읽기 전압(Vr1), 제 2 읽기 전압(Vrd2), 및 제 3 읽기 전압(Vr3)이 특정 워드 라인, 예를 들면, 제 1 워드 라인(1111)에 제공된다. 제 2 읽기 전압(Vrd2)은 제 1 읽기 전압(Vr1)에 연속적으로 제공되는 전압이고, 제 1 읽기 전압보다 높은 레벨의 전압이다. 또한 제 3 읽기 전압(Vr3)은 제 2 읽기 전압(Vrd2)에 연속적으로 제공되는 전압이고, 제 2 읽기 전압보다 높은 레벨의 전압이다.
도 9는 각각의 읽기 전압의 워드 라인 세트 업(set up) 시간이 동일함을 보여준다. 도 9를 참조하면, 제 1 내지 제 3 읽기 전압(Vr1 내지 Vr3)의 워드 라인 세트업(set up) 시간은 tP2로 동일하다.
구체적으로, 제 1 읽기 전압 제공 시에, 제 1 센싱 프리차지 시간(tP1)이 소요되고, 추가적으로 프리차지 전압 유지 시간(tA)이 소요된다. 따라서, 제 1 읽기 전압의 워드 라인 세트 업(set up) 시간(tP2)은 제 1 센싱 프리차지 시간(tP1)과 프리차지 전압 유지 시간(tA)을 합한 시간이다.
그리고, 제 2 읽기 전압 제공 시에, 워드 라인 세트업(set up) 시간은 제 2 센싱 프리차지 시간(tP2)이 소요되고, 추가적인 프리차지 전압 유지 시간은 필요하지 않다. 또한, 제 3 읽기 전압 제공 시에, 워드 라인 세트 업(set up) 시간은 제 3 센싱 프리차지 시간(tP3) 및 프리차지 유지 시간(tB)을 합한 시간으로 tP2가 된다. 따라서, 도 9와 같이, 워드 라인 세트 업(set up) 시간(tP2)을 동일하게 설정한 경우, 센싱 프리차지 완료 후에, 프리차지 유지 시간으로 각각 tA 및 tB 만큼 더 소요된다.
제 1 내지 제 3 읽기 전압을 제공하여 읽기 동작 수행시에, 워드 라인 세트 업(set up)이 종료된 후에, 센싱 시간(tS)은 동일하게 소요된다.
도 3 및 도 10을 참조하면, 워드 라인 세트 업(set up) 시간은 읽기 전압 별로 상이하다. 시간 제어 유닛(1165)은 복수의 읽기 전압의 차이를 참조하여, 읽기 전압의 워드 라인 세트 업(set up) 시간을 설정할 수 있다.
구체적으로, 제 1 읽기 전압의 워드 라인 세트 업(set up) 시간은 제 1 센싱 프리차지 시간(tP1)으로, 도 9에서의 프리차지 유지 시간(tA)가 제외된 시간이다. 그리고 시간 제어 유닛(1165)은 제 1 읽기 전압과 연속된 제 2 읽기 전압 제공시에, 제 2 읽기 전압 값과 제 1 읽기 전압 값의 차이에 따라서, 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 결정한다. 제 2 읽기 전압 값과 제 1 읽기 전압 값의 차이가 기준 값(reference value) 보다 큰 값을 가지므로, 시간 제어 유닛(1165)은 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 제 1 읽기 전압의 워드 라인 세트 업(set up) 시간보다 길게 설정할 수 있다.
또한, 제 3 읽기 전압의 워드 라인 세트 업(set up) 시간은 도 9에서 설명한 제 3 읽기 전압 프리차지 시간(tP3)로 설정되며, 프리차지 유지 시간(tB)가 제외된 시간이다. 제 2 읽기 전압과 연속된 제 3 읽기 전압이 제공되는 경우, 시간 제어 유닛(1165)은 제 3 읽기 전압 값과 제 2 읽기 전압 값의 차이를 참조하여, 제 3 읽기 전압의 워드 라인 세트 업(set up) 시간을 설정할 수 있다. 제 3 읽기 전압 값과 제 2 읽기 전압 값의 차이가 기준 값(reference value)보다 작은 값을 가지므로, 시간 제어 유닛(1165)은 제 3 읽기 전압의 워드 라인 세트 업(set up) 시간을 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간보다 길게 설정할 수 있다.
도 9와 도 10을 비교하면, 시간 제어 유닛(1165)이 읽기 전압 별로 워드 라인 세트 업(set up) 시간을 가변적으로 설정하면, 프리차지 유지 시간인 tA와 tB를 더한(tA+tB)만큼 읽기 동작 시간이 감소한다. 따라서, 제공되는 읽기 전압 값의 차이에 따라서, 가변적으로 워드 라인 세트 업(set up) 시간을 설정하는 것은 읽기 동작 시간의 속도를 증가시켜, 비휘발성 메모리 장치의 성능을 향상시킨다.
따라서, 시간 제어 유닛(1165)은 제공되는 복수의 읽기 전압의 증가 폭에 따라 읽기 전압의 워드 라인 세트 업(set up) 시간을 가변적으로 설정한다. 복수의 읽기 전압의 증가폭은 데이터의 상태 오더링(state ordering)에 따라서 비휘발성 메모리 장치 제조 시에 결정될 수 있다. 시간 제어 유닛(1165)은 기설정된 스테이터스 오더링(state ordering)에 따라 읽기 전압 인가 시간을 결정할 수 있다.
도 11 및 도 12는 본 발명의 다른 실시 예에 따른 데이터 프로그램 후에 검증 전압의 워드 라인 인가 시간을 보여주는 타이밍 도이다.
도 3 및 도 11을 참조하면, 프로그램 동작 시에, 전압 발생기(1150)는 패스 전압(Vpass) 및 프로그램 전압(Vpgm_N)을 제 1 워드 라인(1111)에 제공하고, 패스 전압 및 프로그램 전압 인가 후에 복수의 제 1 내지 제 4 검증 전압(VvfyA, VvfyB, VvfyC, VvfyD)을 순차적으로 제공한다. 제 1 내지 제 4 검증 전압(VvfyA, VvfyB, VvfyC, VvfyD)의 레벨은 순차적으로 동일한 증가분(α)으로 증가하나, 제 1 내지 제 4 검증 전압(VvfyA, VvfyB, VvfyC, VvfyD)의 워드 라인 세트 업(set up) 시간(t)은 동일하다. 그리고, 검증 동작 시, 제 2 검증 전압 및 제 3 검증 전압(VvfyB, VvfyC)은 패스가 되었다고 가정한다. 도 11에서 패스 전압(Vpass) 및 프로그램 전압(Vpgm_N) 인가는 N번째 펄스(pulse)라고 정의한다. N번째 펄스 프로그램 후에, 전압 발생기(1150)는 패스 전압(Vpass) 및 프로그램 전압(Vpgm_N+1)을 제 1 워드 라인(1111)에 제공하고, 패스 전압 및 프로그램 전압(Vpgm_N+1) 제공 후에, N번째 루프에서 페일된 제 1 및 제 4 검증 전압(VvfyA, VvfyD)을 제 1 워드 라인(1111)에 제공한다. 제 1 및 제 4 검증 전압(VvfyA, VvfyD)의 차이는 α와 β값의 합한 값(α+β)이다.
따라서, 도 12에서의 제 1 및 제 4 검증 전압 (VvfyA, VvfyD)의 차이는 도 11에서의 검증 전압의 증가분인 α값보다 β값만큼 크다. 시간 제어 유닛(1165)은 β값을 확정하고, β값에 따라 오프세트 그룹을 확정한다. β값을 순수 검증 전압 증가분이라고 정의한다.
그리고, 시간 제어 유닛(1165)은 룩업 테이블(look up table)를 참조하여, 오프세트 그룹에 해당하는 오프세트 시간을 확인한다. 따라서, 시간 제어 유닛(1165)은 t에 그룹 별 오프세트 시간을 더하여, 워드 라인 세트 업(set up) 시간을 설정한다.
도 12의 경우, 제 4 검증 전압(VvfyD) 제공 시에는, 시간 제어 유닛(1165)은 제 4 검증 전압(VvfyD)의 워드 라인 세트 업(set up) 시간은 제 1 검증 전압(VvfyA)의 워드 라인 세트 업(set up) 시간보다 오프세트만큼 더 길게 설정한다. 룩업 테이블(look up table)에 대해서는 도 14에서 상세히 설명하도록 한다.
도 13은 검증 전압의 워드 라인 세트 업(set up) 시간을 결정하는 순서도이다. 도 12 및 도 13을 참조하면, 시간 제어 유닛(1165)은 검증 전압 제공 시에 직전 검증 전압과 비교하여, 순수 검증 전압 증가분인 β 값을 확정한다(S110). 그리고 시간 제어 유닛(1165)은 β값에 기초하여 오프세트 그룹을 결정한다(S120). 시간 제어 유닛(1165)은 룩업 테이블(look up table)을 참조하여, 오프세트 그룹에 해당하는 오프세트 시간을 서치하여 확인한다(S130). 그리고, 시간 제어 유닛(1165)은 검증 전압의 워드 라인 세트 업(set up) 시간을 확인된 오프세트 시간만큼 증가시켜 설정한다(S140).
도 14는 도 12 및 도 13에서 검증 전압의 워드 라인 세트 업(set up) 시간을 결정할 때 시용하는 룩업(look up) 테이블의 예시를 보여준다. 도 14를 참조하면, 룩업 테이블(look up table)은 오프세트 그룹에 대응되는 오프세트 시간 정보를 제공한다. 따라서, 룩업 테이블(look up table)은 검증 전압의 워드 라인 세트 업(set up) 시간 정보를 제공한다.
도 14에서는 룩업 테이블(look up table)은 예시적으로 6개의 오프세트 그룹(0 Group, 1 Group, 2 Group, 3 Group, 4 Group, 5 Group)을 포함하며, 각각 그룹에 대응되는 오프세트 시간을 나타내준다. 오프세트 그룹이 0 Group에 해당하면, 오프세트 시간은 0이 된다. 오프세트 그룹이 1 Group 해당하면, 오프세트 시간은 기결정된 t가 되어서, 해당 검증 전압의 워드 라인 세트 업(set up) 시간은 t에 오프세트 t를 합한 2t가 된다. 오프세트 그룹이 2 Group 해당하면, 오프세트 시간은 기결정된 2t가 되어서, 해당 검증 전압의 워드 라인 세트 업(set up) 시간은 t에 오프세트 2t를 합한 3t가 된다. 이와 같이, 오프세트 그룹이 3 Group 내지 5 Group에 해당되면, 각각의 검증 전압의 워드 라인 세트 업(set up) 시간은 t에 각각의 오프세트를 더한 시간이 된다.
룩업 테이블(look up table)은 도 3의 제어 로직(1160)에 저장될 수 있다. 그리고 룩업 테이블(look up table)은 비휘발성 메모리 장치 제조 당시에 결정되어 제어 로직(1160)에 저장할 수 있다. 또는 룩업 테이블(look up table)은 비휘발성 메모리 장치 제조 후에 업데이트 될 수 있다.
도 15는 본 발명의 일 실시 예에 해당하는 읽기 동작 시에 시간 제어 유닛(1165)이 워드 라인 세트 업(set up) 시간을 설정하는 동작을 보여주는 순서도이다.
전압 발생기(1150)는 제 1 워드 라인(1111)에 제 1 읽기 전압을 제공하고(S210), 제 1 읽기 전압에 연속되는 제 2 읽기 전압을 제 1 워드 라인(1111)에 제공한다(S220). 시간 제어 유닛(1165)은 제 1 읽기 전압 값과 제 2 읽기 전압 값의 차이에 기초하여, 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 가변적으로 설정한다(S230). 제 2 읽기 전압은 제 1 읽기 전압 보다 크며, 제 1 읽기 전압 값과 상기 제 2 읽기 전압 값의 차이는 상태 오더링(state ordering)에 따라 결정될 수 있다.
제 1 읽기 전압 값과 상기 제 2 읽기 전압 값의 차이가 기준값 보다 크면, 제 2 읽기 전압의 워드 라인 인가 시간은 제 1 읽기 전압의 워드 라인 인가 시간보다 더 길게 설정된다. 제 1 읽기 전압 값과 제 2 읽기 전압 값의 차이가 기준값 보다 작으면, 제 2 읽기 전압의 워드 라인 인가 시간은 제 1 읽기 전압의 워드 라인 인가 시간보다 더 짧게 설정된다.
도 16은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 시스템을 보여주는 블록도이다. 도 16을 참조하면, 비휘발성 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 도 1에 도시된 비휘발성 메모리 시스템(1000)과 동일하게, 비휘발성 메모리 시스템(2000)은 메모리 카드, USB 메모리, SSD 등과 같은 비휘발성 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
메모리 컨트롤러(2200)는 비휘발성 메모리 장치(2100)의 동작을 제어한다. 메모리 컨트롤러(2200)는 각각의 읽기 전압 또는 검증 전압 별로, 읽기 전압 또는 검증 전압의 제공 시간을 설정하는 시간 제어 유닛(2210)을 포함할 수 있다. 읽기 전압 또는 검증 전압의 제공 시간을 제어함으로 비휘발성 메모리 장치(2100)의 읽기 동작 및 검증 동작 시간을 감소시켜, 메모리 시스템(2000)의 성능을 향상시킬 수 있다.
비휘발성 메모리 장치(2100)는 메모리 컨트롤러(2200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 비휘발성 메모리 장치(2100)의 상세한 설명은 도 1에서 설명한 바와 동일하다.
도 17은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도를 나타낸다. 도 17을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 플래시 메모리 장치로 구현될 수 있는 비휘발성 메모리 장치(16000)와, 비휘발성 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
비휘발성 메모리 장치(16000)는 도 1 및 도 3에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 또한, 메모리 컨트롤러(15000)는 도 1에서 도시한 메모리 컨트롤러를 의미할 수 있다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어된다.
비휘발성 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 비휘발성 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다. 무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다. 프로세서(11000)는 비휘발성 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러(24000) 및 비휘발성 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도를 나타낸다. 도 18을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(25000)와, 비휘발성 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함한다.
비휘발성 메모리 장치(25000)는 도 1 및 도 3에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 또한, 메모리 컨트롤러(24000)는 도 1에서 도시한 메모리 컨트롤러를 의미할 수 있다. 전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어된다. 프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 비휘발성 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 19는 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도를 나타낸다. 도 19를 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 비휘발성 메모리 장치(34000), 예컨대 플래시 메모리 장치를 포함한다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 실시 예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000)와 접속된다. 실시 예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 읽기 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 비휘발성 메모리 장치(34000)로 전송한다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 비휘발성 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 읽기 또는 라이트하고자 하는 데이터를 수신하거나 전송한다.
비휘발성 메모리 장치(34000)는 도 1 및 도 3에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 또한, 메모리 컨트롤러(32000)는 도 1에서 도시한 메모리 컨트롤러(1200)를 의미할 수 있다.
도 19의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 비휘발성 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 20은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다. 도 20을 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(45000), 비휘발성 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함한다.
비휘발성 메모리 장치(45000)는 도 1 및 도 3에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 또한, 메모리 컨트롤러(44000)는 도 1에서 도시한 메모리 컨트롤러를 의미할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어 하에 비휘발성 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이된다. 또한, 비휘발성 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이된다.
도 21은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(61000) 및 비휘발성 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도를 나타낸다.
도 21을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다. 전자 장치(60000)는 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다. 비휘발성 메모리 장치(62000A, 62000B, 62000C)는 도 1 및 도 3에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 또한, 메모리 컨트롤러(61000)는 도 1에서 도시한 메모리 컨트롤러를 의미할 수 있다. 실시 예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 22는 도 21에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다. 도 21과 도 22를 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72000B ~72000N; N는 자연수)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72000B ~72000N) 각각은 도 21에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72000B ~72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 상기 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72000B ~72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 읽기 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 상기 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템(72000A, 72000B ~72000N)) 중에서 어느 하나의 메모리 시스템으로부터 읽기 데이터를 상기 호스트로 전송할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000; 플래시 메모리 시스템 1100; 플래시 메모리 장치
1110; 메모리 셀 어레이 1165; 시간 제어 유닛(TCU)

Claims (10)

  1. 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 메모리 셀들에 연결되는 제 1 워드 라인;
    상기 제 1 워드 라인에 제공되는 전압을 발생하는 전압 발생기; 및
    상기 전압 발생기를 제어하고, 상기 제 1 워드 라인에 제공되는 제 1 전압 및 제 2 전압 값의 차이에 기초하여, 제 2 전압의 워드 라인 세트 업(set up) 시간을 가변적으로 설정하는 시간 제어 유닛(time control unit)을 포함한 컨트롤 로직을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 워드 라인에 제공되는 제 1 전압 및 제 2 전압은 읽기 전압이고, 상기 제 2 전압은 상기 제 1 전압에 연속하여 상기 제 1 워드 라인에 제공되는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 전압의 워드 라인 세트 업(set up) 시간은 프로그램 상태 오더링(state ordering)에 따라서 정해지는 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 시간 제어 유닛은 상기 제 1 전압 값과 상기 제 2 전압 값의 차이가 기준 값보다 크면, 상기 제 2 읽기 전압 세트 업 시간을 상기 제 1 읽기 전압의 워드 라인 세트 업(set up) 시간보다 길게 설정하는 비휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 시간 제어 유닛은 상기 제 1 전압 값과 상기 제 2 전압 값의 차이가 기준 값보다 작으면, 상기 제 2 전압 세트 업 시간을 상기 제 1 전압의 워드 라인 세트 업(set up) 시간보다 짧게 설정하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    제 1 전압 및 제 2 전압은 검증 전압인 비휘발성 메모리 장치.
  7. 제 6 항 있어서,
    상기 시간 제어 유닛은 상기 제 1 및 제 2 전압 값의 차이에 기초한 워드 라인 세트 업(set up) 시간 정보를 포함하는 룩업 테이블(look-up table)을 참조하여, 상기 제 2 전압의 워드 라인 세트 업(set up) 시간을 결정하는 비휘발성 메모리 장치.
  8. 제 7 항 있어서,
    상기 룩업 테이블은 제 1 및 제 2 전압 값의 차이에 따른 워드 라인 세트 업(set up) 시간의 오프 세트(offset) 값을 갖는 비휘발성 메모리 장치.
  9. 제 1 워드 라인에 제 1 읽기 전압을 제공하고;
    상기 제 1 읽기 전압에 연속되는 제 2 읽기 전압을 상기 제 1 워드 라인에 제공하며, 그리고
    상기 제 1 읽기 전압 값과 상기 제 2 읽기 전압 값의 차이에 기초하여, 상기 제 2 읽기 전압의 워드 라인 세트 업(set up) 시간을 가변적으로 설정하는 비휘발성 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 제 1 읽기 전압 값과 상기 제 2 읽기 전압 값의 차이는 상태 오더링에 따라서 결정되는 비휘발성 메모리 장치의 동작 방법.
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