CN113674790A - 半导体装置和半导体装置的操作方法 - Google Patents

半导体装置和半导体装置的操作方法 Download PDF

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Abstract

本文描述了半导体装置和半导体装置的操作方法。一种操作半导体装置的方法包括：将第一电压施加到与存储器块之中未选择的存储器块中包括的存储器串的第一源极选择晶体管耦合的第一源极选择线；在第一电压施加到第一源极选择线之后，将第一源极选择线浮置；将第二电压施加到与未选择的存储器块中包括的存储器串的第二源极选择晶体管耦合的第二源极选择线，第二电压具有比第一电压低的电压水平；将预充电电压施加到公共源极线；以及将编程电压施加到与存储器块之中选择的存储器块中包括的存储器串的选择的存储器单元耦合的字线。

Description

半导体装置和半导体装置的操作方法
相关申请的交叉引用
本申请要求于2020年5月15日提交的韩国专利申请号10-2020-0058488的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开的各种实施例一般地涉及电子装置，并且更具体地涉及半导体装置和操作半导体装置的方法。
背景技术
半导体装置可以包括被配置为存储数据并输出所存储的数据的存储器装置。存储器装置可以是在没有电源的情况下丢失其存储的数据的易失性存储器。易失性存储器装置的示例可以包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。然而，存储器装置也可以是即使不供电也可以保留其存储的数据的非易失性存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
存储器装置可以包括存储数据的存储器单元阵列、执行诸如编程、读取和擦除操作的各种操作的外围电路、以及控制外围电路的控制逻辑。存储器装置可以包括二维地或三维地布置在衬底之上的存储器单元。
发明内容
本公开的各种实施例针对具有改进的操作特性的半导体装置。
根据一个实施例，一种操作半导体装置的方法，半导体装置包括共享公共源极线的存储器块，每个存储器块包括存储器串，存储器串各自包括第一源极选择线、第二源极选择线和存储器单元。该方法可以包括：将第一电压施加到与存储器块之中未选择的存储器块中包括的存储器串的第一源极选择晶体管耦合的第一源极选择线；在第一电压施加到第一源极选择线之后，将第一源极选择线浮置；将第二电压施加到与未选择的存储器块中包括的存储器串的第二源极选择晶体管耦合的第二源极选择线，第二电压具有比第一电压低的电压水平；将预充电电压施加到公共源极线；以及将编程电压施加到与存储器块之中选择的存储器块中包括的存储器串的选择的存储器单元耦合的字线。
根据一个实施例，一种操作半导体装置的方法，半导体装置包括共享公共源极线的存储器块，每个存储器块包括耦合在公共源极线和位线之间的存储器串，每个存储器串包括第一组源极选择晶体管、第二组源极选择晶体管和存储器单元，其中第一组被耦合在公共源极线和第二组之间。该方法可以包括：将正电压施加到与存储器块之中未选择的存储器块中包括的第一组存储器串耦合的第一源极选择线；在正电压施加到第一源极选择线之后，将第一源极选择线浮置；将用于关断第二组的电压施加到与未选择的存储器块中包括的第二组存储器单元串耦合的第二源极选择线；将预充电电压施加到公共源极线；以及将编程电压施加到与存储器块之中选择的存储器块中包括的存储器串的选择的存储器单元耦合的字线。
根据以下附图和详细描述，本发明的普通技术人员将更好地理解本发明的这些和其他特征和优点。
附图说明
图1是图示根据本公开的实施例的半导体装置的配置的简化框图；
图2是图示根据本公开的实施例的半导体装置的单元阵列结构的电路图；
图3A至图3C是图示根据本公开的实施例的存储器串的配置的图；
图4A至图4C是根据本公开的实施例的半导体装置的结构的截面图；
图5A至图5D是图示根据本公开的实施例的操作半导体装置的方法的图；
图6是图示根据本公开的实施例的操作半导体装置的方法的图；
图7是图示根据本公开的实施例的存储器系统的简化框图；
图8是图示根据本公开的实施例的存储器系统的简化框图；
图9是图示根据本公开的实施例的存储器系统的简化框图；
图10是图示根据本公开的实施例的存储器系统的简化框图；以及
图11是图示根据本公开的实施例的存储器系统的简化框图。
具体实施方式
在下文中，本说明书中公开了本公开的各种实施例的具体结构或功能描述。然而，实施例不仅限于在本说明书中描述的所呈现的实施例。
图1是图示根据本公开的实施例的半导体装置100的配置的简化框图。
参考图1，半导体装置100可以包括单元阵列110和外围电路120。外围电路120可以包括地址解码器电路121、读取和写入电路123、输入/输出电路124和控制逻辑电路125。半导体装置100可以是存储器装置。半导体装置100可以是易失性存储器装置。半导体装置100可以是非易失性存储器装置。例如，在一个实施例中，半导体装置100可以是闪存装置。
单元阵列110可以通过行线RL被耦合到地址解码器电路121，并且通过列线CL被耦合到读取和写入电路123。行线RL可以是字线，并且列线CL可以是位线。然而，字线和位线可以彼此相对确定。换言之，行线可以是位线，并且列线可以是字线。
单元阵列110可以包括一个或多个平面。每个平面可以包括多个存储器块。每个存储器块可以包括存储器串。此外，每个存储器块可以包括多个页。
控制逻辑电路125可以被耦合到地址解码器电路121、读取和写入电路123以及输入/输出电路124。控制逻辑电路125可以从输入/输出电路124接收命令CMD和地址ADDR。控制逻辑电路125可以响应于所接收的命令CMD而控制地址解码器电路121以及读取和写入电路123以执行内部操作。
地址解码器电路121可以通过行线RL被耦合到单元阵列110。例如，地址解码器电路121可以通过字线、虚设字线、源极选择线和漏极选择线被耦合到单元阵列110。另外，地址解码器电路121可以被配置为响应于控制逻辑电路125来控制行线RL。因此，地址解码器电路121可以从控制逻辑电路125接收地址ADDR，并且响应于所接收的地址ADDR而选择单元阵列110的一个存储器块。
半导体装置100的编程操作和读取操作可以以页为单位来执行。因此，在编程操作和读取操作期间，地址ADDR可以包括块地址和行地址。地址解码器电路121可以对所接收的地址ADDR中包括的块地址进行解码。地址解码器电路121可以响应于经解码的块地址而生成块选择信号，并且根据块选择信号来选择存储器块。
地址解码器电路121可以对所接收的地址ADDR中包括的行地址进行解码，并且根据经解码的行地址来选择所选择的存储器块的页。
半导体装置100的擦除操作可以以存储器块为单位来执行。因此，在擦除操作期间，地址ADDR可以包括块地址。地址解码器电路121可以对所接收的地址ADDR中包括的块地址进行解码。地址解码器电路121可以根据经解码的块地址来选择存储器块。
读取和写入电路123可以通过列线CL被耦合到单元阵列110。读取和写入电路123可以包括页缓冲器。页缓冲器可以通过列线CL来访问单元阵列110。
在编程操作期间，读取和写入电路123可以将从输入/输出电路124接收的数据DATA传送到列线CL，并且所选择的页的存储器单元可以响应于所传送的数据DATA来被编程。数据DATA可以是待被编程到每个存储器单元中的多位数据。在读取操作期间，读取和写入电路123可以通过列线CL从所选择的页的存储器单元读取数据DATA，并且可以将所读取的数据DATA输出到输入/输出电路124。在擦除操作期间，读取和写入电路123可以将列线CL浮置。编程操作和擦除操作可以包括验证操作。验证操作可以以与读取操作类似的方式来执行。
图2是图示根据本公开的实施例的半导体装置的单元阵列结构的电路图。
参考图2，单元阵列可以包括多个存储器块BLK。存储器块BLK可以被布置在第一方向I、与第一方向I交叉的第二方向II或第一方向I和第二方向II上。另外，存储器块BLK可以在第三方向III上彼此堆叠。存储器块BLK可以共享公共源极线CSL。
每个存储器块BLK可以包括多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可以在第三方向III上延伸。存储器单元MC可以在第三方向III上彼此堆叠，其中“m”是2或更大的整数。
存储器块BLK可以包括耦合在位线BL1至BLm与公共源极线CSL之间的存储器串MS11至MS1m和MS21至MS2m。在第二方向II上布置的存储器串MS11至MS1m和MS21至MS2m可以共享位线BL1至BLm。
存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。
存储器串MS11至MS1m和MS21至MS2m之一中包括的源极选择晶体管SST可以串联耦合在存储器单元MC和公共源极线CSL之间。源极选择晶体管SST的栅电极可以被耦合至源极选择线SSL。另外，处于相同水平的源极选择晶体管SST可以被耦合至相同的源极选择线SSL或不同的源极选择线SSL。
存储器串MS11至MS1m和MS21至MS2m之一中包括的存储器单元MC可以被串联耦合在源极选择晶体管SST和漏极选择晶体管DST之间。存储器单元MC的栅电极可以被耦合至字线WL，并且处于相同水平的存储器单元MC可以被耦合至相同字线WL。驱动所需的字线电压(编程偏置、预编程偏置和读取偏置)可以被施加到每个字线WL。
存储器串MS11至MS1m和MS21至MS2m之一中包括的至少一个漏极选择晶体管DST可以被串联耦合在位线BL1至BLm与存储器单元MC之间。漏极选择晶体管DST的栅电极可以被耦合至漏极选择线DSL。同一行(第一方向I)中布置的存储器串MS11至MS1m和MS21至MS2m的漏极选择晶体管DST之中，处于相同水平的漏极选择晶体管DST可以被耦合到相同的漏极选择线DSL。另外，不同行(第一方向I)中布置的漏极选择晶体管DST可以被耦合到不同的漏极选择线DSL。
尽管未在图2中示出，但是存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括管道晶体管。例如，存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括彼此串联耦合的多个源极选择晶体管SST、多个存储器单元MC、至少一个管道晶体管PT、多个存储器单元MC和至少一个漏极选择晶体管DST。在该示例中，存储器串MS11至MS1m和MS21至MS2m中的每一个可以以U形布置。
图3A至图3C是图示根据本公开的实施例的存储器串MS的配置的示图。为了简洁起见，省略了以上讨论的共同内容的描述。
参考图3A，存储器串MS可以包括第一源极选择晶体管SST1和第二源极选择晶体管SST2。第一源极选择晶体管SST1可以比第二源极选择晶体管SST2更靠近公共源极线CSL。更具体地，第一源极选择晶体管SST1可以相对靠近公共源极线CSL被定位，并且第二源极选择晶体管SST2可以相对靠近位线BL被定位。
第一源极选择线SSL1可以被耦合到第一源极选择晶体管SST1。第二源极选择线SSL2可以被耦合到第二源极选择晶体管SST2。第一源极选择线SSL1和第二源极选择线SSL2可以彼此电隔离并且彼此独立地被驱动。
存储器串MS可以进一步包括第三源极选择晶体管SST3。第三源极选择晶体管SST3可以被耦合在第一源极选择晶体管SST1和第二源极选择晶体管SST2之间。第三源极选择线SSL3可以被耦合到第三源极选择晶体管SST3。第三源极选择线SSL3可以与第一源极选择线SSL1和第二源极选择线SSL2电隔离并且独立地被驱动。
如结合本实施例所述，存储器串MS可以包括三个源极选择晶体管，即，第一源极选择晶体管SST1至第三源极选择晶体管SST3。然而，实施例不限于此。存储器串MS中包括的源极选择晶体管的数目可以变化。例如，两个或更多个源极选择晶体管可以被包括在存储器串MS中。
参考图3B，存储器串MS可以包括一个或多个第一源极选择晶体管SST1以及一个或多个第二源极选择晶体管SST2。存储器串MS中包括的第一源极选择晶体管SST1和第二源极选择晶体管SST2可以被划分为多个组。更具体地，存储器串MS可以包括第一组GR1和第二组GR2，第一组GR1包括第一源极选择晶体管SST1，第二组GR2包括第二源极选择晶体管SST2。第一组GR1中包括的第一源极选择晶体管SST1的数目和第二组GR2中包括的第二源极选择晶体管SST2的数目可以相同或不同。
与第二组GR2相比，第一组GR1可以更靠近公共源极线CSL。第一组GR1可以被耦合在公共源极线CSL和第二组GR2之间。
第一组GR1可以被耦合到至少一个第一源极选择线SSL1，并且第二组GR2可以被耦合到至少一个第二源极选择线SSL2。至少一个第一源极选择线SSL1和至少一个第二源极选择线SSL2可以彼此电隔离并且彼此独立地被驱动。
参考图3C，存储器串MS可以进一步包括第三组GR3。第三组GR3可以被耦合在第一组GR1和第二组GR2之间。第三组GR3可以包括至少一个第三源极选择晶体管SST3。第一组GR1中包括的第一源极选择晶体管SST1的数目、第二组GR2中包括的第二源极选择晶体管SST2的数目以及第三组GR3中包括的第三源极选择晶体管SST3的数目可以相同或彼此不同。
第三组GR3可以被耦合到至少一个第三源极选择线SSL3。至少一个第三源极选择线SSL3可以与第一源极选择线SSL1和第二源极选择线SSL2电隔离并且独立地被驱动。
如结合该实施例描述，存储器串MS可以包括三个组，即，第一组GR1至第三组GR3。然而，实施例不限于此。存储器串MS中包括的组的数目可以变化。例如，两个或更多个组可以被包括在存储器串MS中。
图4A至图4C是根据本公开的实施例的半导体装置的结构的截面图。图4A和图4B主要图示了诸如公共源极线和源极选择线的导电线。图4C主要图示了导电线和沟道结构。然而，其他元件未在图4A至图4C中被图示。
参考图4A，半导体装置可以包括公共源极线40、第一存储器块MB1和第二存储器块MB2。
第一存储器块MB1可以包括第一源极选择线41和第二源极选择线42。第一源极选择线41可以属于第一组GR1，并且第二源极选择线42可以属于第二组GR2。第二源极选择线42可以位于第一源极选择线41之上。第一源极选择线41可以位于第二源极选择线42与公共源极线40之间。
第二存储器块MB2可以包括第一源极选择线31和第二源极选择线32。第一源极选择线31可以属于第一组GR1，并且第二源极选择线32可以属于第二组GR2。第二源极选择线32可以位于第一源极选择线31之上。第一源极选择线31可以位于第二源极选择线32与公共源极线40之间。
第一存储器块MB1的第一源极选择线41可以与第二存储器块MB2的第一源极选择线31电隔离并且独立地被驱动。第一存储器块MB1的第二源极选择线42可以与第二存储器块MB2的第二源极选择线32电隔离并且独立地被驱动。
参考图4B，第一存储器块MB1可以进一步包括至少一个第三源极选择线43。第二存储器块MB2可以进一步包括至少一个第三源极选择线33。第一存储器块MB1的第三源极选择线43可以与第二存储器块MB2的第三源极选择线33电隔离并且独立地被驱动。
尽管在图4A和图4B中未示出，但是第一存储器块MB1和第二存储器块MB2可以进一步包括字线、漏极选择线、沟道结构等。参考图4C，半导体装置可以包括公共源极线CSL、源极选择线SSL、字线WL、漏极选择线DSL和沟道结构CH。源极选择线SSL、字线WL、漏极选择线DSL和沟道结构CH可以顺序地堆叠在公共源极线CSL之上。如上所述，源极选择线SSL可以包括第一源极选择线31至第三源极选择线33或第一源极选择线41至第三源极选择线43。
沟道结构CH可以在堆叠方向上穿过源极选择线SSL、字线WL和漏极选择线DSL。沟道结构CH可以包括沟道层22，并且可以进一步包括存储器层21和芯绝缘层23。存储器层21可以形成为包围沟道层22的侧壁。存储器层21可以包括隧道绝缘层、数据存储层和阻挡层中的至少一个。数据存储层可以包括浮栅、电荷俘获材料、多晶硅、氮化物、可变电阻材料、相变材料、纳米结构等。沟道层22可以指代形成选择晶体管、存储器单元等的沟道区域的层，并且可以包括半导体材料、纳米结构等。沟道层22可以延伸到公共源极线CSL中。
根据半导体装置的上述结构，源极选择晶体管可以位于沟道结构CH与源极选择线SSL之间的交叉处，存储器单元可以位于沟道结构CH与字线WL之间的交叉处，并且漏极选择晶体管可以位于沟道结构CH与漏极选择线DSL之间的交叉处。
源极选择线SSL可以与公共源极线CSL邻近地被定位。另外，绝缘层(未示出)可以被插入在最下面的源极选择线SSL与公共源极线CSL之间。因此，可能在最下面的源极选择线SSL与公共源极线CSL之间引起电容。
图5A至图5D是图示根据本公开的实施例的操作半导体装置的方法的图。图5A至图5D各自示出了多个存储器块之中的未选择的存储器块的预充电操作。选择的存储器块中的存储器串的沟道区域可以通过预充电操作利用电荷来被预充电。预充电操作可以是编程操作的一部分。预充电操作可以在施加编程电压之前执行。以下将描述如以上参考图2至图4C描述的存储器块和存储器串的操作。
参考图5A，在区段A中，第一电压V1可以被施加到与未选择的存储器块中包括的存储器串的第一源极选择晶体管耦合的第一源极选择线SSL1。第一电压V1可以被施加到与第一组GR1耦合的至少一个第一源极选择线SSL1。第二电压V2可以被施加到与存储器串的第二源极选择晶体管耦合的第二源极选择线SSL2。第二电压V2可以被施加到与第二组GR2耦合的第二源极选择线SSL2。公共源极线CSL可以处于初始状态并且具有接地水平。
第二电压V2可以具有比第一电压V1低的电压水平。根据实施例，第一电压V1可以是正电压，并且第二电压V2可以是接地电压Vss。在区段A中，第二源极选择晶体管可以被关断。因此，存储器串可以与公共源极线CSL电绝缘。第一源极选择晶体管可以根据第一电压V1的电压水平来被导通或关断。即使当第一源极选择晶体管被导通时，由于第二源极选择晶体管被关断，存储器串可以与公共源极线CSL分离。
在区段B中，预充电电压Vpre可以被施加到公共源极线CSL。当第一电压V1被施加到第一源极选择线SSL1并且第二电压V2被施加到第二源极选择线SSL2时，公共源极线CSL的电压水平可以增加到预充电水平。第一电压V1的电压水平可以等于或低于预充电电压Vpre的电压水平。
第一源极选择线SSL1可以位于第二源极选择线SSL2与公共源极线CSL之间。因此，当公共源极线CSL的电压水平增加时，公共源极线CSL可能受到第一源极选择线SSL1与公共源极线CSL之间的电容的影响。当第一源极选择线SSL1具有接地水平时，如果预充电电压Vpre被施加到公共源极线CSL，则公共源极线CSL的电压水平可能由于电容而缓慢增加。另一方面，根据实施例，当第一电压V1被施加到第一源极选择线SSL1时，预充电电压Vpre可以被施加到公共源极线CSL。因此，公共源极线CSL的电压水平可以通过第一源极选择线SSL1与公共源极线CSL之间的电容而快速增加。结果，公共源极线CSL的加载时间可以被减少。
在区段C中，第一源极选择线SSL1可以被浮置。当公共源极线CSL的电压水平达到预充电水平并且选择的存储器块的存储器串的沟道区域被预充电时，第一源极选择线SSL1可以被浮置。通过将第一源极选择线SSL1浮置，半导体装置的功耗可以被减少。第二源极选择线SSL2和公共源极线CSL的电压水平可以被维持。
根据上述操作，可以防止公共源极线CSL在预充电操作期间通过未选择的存储器块被缓慢充电。因此，公共源极线CSL的充电时间可以被减少，并且编程时间可以被减少。
图5B类似于图5A并且示出了其中施加到第二源极选择线SSL2的第二电压V2具有正水平的实施例。第二电压V2可以具有比第二源极选择晶体管的阈值电压低的电压水平。根据一个实施例，第一电压V1可以是第一正电压，并且第二电压V2可以是第二正电压，第二正电压具有比第一电压V1低的电压水平。
即使当第二正电压被施加到第二源极选择线SSL2时，第二源极选择晶体管也可以被关断。因此，不论第一源极选择晶体管的导通/关断状态如何，存储器串可以与公共源极线CSL电绝缘。
图5C类似于图5A或图5B并且图示了修改的实施例，其中第一源极选择线SSL1和第二源极选择线SSL2的电压水平在与图5A或图5B不同的时间增加。在区段B中，第一电压V1可以被施加到第一源极选择线SSL1，第二电压V2可以被施加到第二源极选择线SSL2，并且预充电电压Vpre可以被施加到公共源极线CSL。第二电压V2可以具有比第一电压V1低的电压水平。根据一个实施例，第二电压V2可以是接地电压Vss或正电压。
第一电压V1或第二电压V2可以与预充电电压Vpre同时被施加。备选地，第一电压V1和第二电压V2均可以与预充电电压Vpre同时被施加。结果，第一源极选择线SSL1的电压水平或第二源极选择线SSL2的电压水平可以与第三源极选择线SSL3的电压水平同时增加。
图5D类似于图5A、图5B或图5C并且示出了其中存储器串包括耦合在第一源极选择晶体管与第二源极选择晶体管之间的第三源极选择晶体管的实施例。在区段A、B和C中，与未选择的存储器块中包括的存储器串的第三源极选择晶体管耦合的第三源极选择线SSL3可以被浮置。
当第一电压V1被施加至第一源极选择线SSL1，第二电压V2被施加至第二源极选择线SSL2，并且第三源极选择线SSL3被浮置时，公共源极线CSL的电压水平可以增加到预充电水平。当在第一源极选择线SSL1和第二源极选择线SSL2之间的电压水平中存在较大差异时，半导体装置可能无法正常工作，或者载流子可能移动。因此，根据本公开的实施例，第一源极选择线SSL1与第二源极选择线SSL2之间的第三源极选择线SSL3可以被浮置。由于经浮置的第三源极选择线SSL3用作其之间的缓冲器，可以减少或避免错误操作或无意载流子移动。
图6是图示操作半导体装置的方法的图。在图6中示出了多个存储器块之中的选择的存储器块的编程操作。源极选择线SSL可以对应于如以上参考图1至图4C描述的第一源极选择线SSL1、第二源极选择线SSL2或第三源极选择线SSL3。
在第一时间Tl处，预充电电压Vpre可以被施加到公共源极线CSL。
在第二时间T2处，电源电压VDD可以被施加到多个存储器块之中选择的存储器块的源极选择线SSL，并且源极选择晶体管可以被导通。电源电压VDD可以被施加到未选择的字线unsel_WL和选择的字线sel_WL，并且存储器单元可以被导通。接地电压Vss可以被施加到漏极选择线(sel_DSL和unsel_DSL)，并且漏极选择晶体管可以被关断。结果，存储器串可以被电耦合到公共源极线CSL并且与位线BL分离。另外，存储器串的沟道区域可以通过公共源极线CSL被预充电。
在第三时间T3处，源极选择线SSL、未选择的字线unsel_WL和选择的字线sel_WL可以被放电。源极选择线SSL的电压水平可以下降到接地水平，并且源极选择晶体管SST可以被关断。存储器串可以与公共源极线CSL分离。
在第四时间T4处，电源电压VDD可以被施加到选择的漏极选择线sel_DSL，并且漏极选择晶体管可以被导通。结果，选择的存储器串可以被电耦合到位线BL。
在第五时间T5处，编程电压Vpgm可以被施加到选择的字线sel_WL。在选择的字线sel_WL的电压达到通过电压Vpass之后，选择的字线sel_WL的电压可以增加到编程电压Vpgm。通过电压Vpass可以被施加到未选择的字线WL。结果，选择的存储器串的选择的存储器单元可以被编程。另外，禁止编程的存储器串的沟道区域可以被升压，并且这些存储器串的编程可以被禁止。
在第六时间T6处，选择的字线sel_WL、未选择的字线unsel_WL和选择的漏极选择线sel_DSL可以被放电。
根据上述方法，可以执行包括预充电时段和编程时段的编程操作。第一时间T1和第三时间T3之间的时段可以是预充电时段，并且第四时间T4和第六时间T6之间的时段可以是编程时段。第一时间T1和第三时间T3之间的时段可以对应于如以上参考图5A至图5C描述的区段B和区段C。通过在预充电时段中将第一电压V1施加到未选择的存储器块的第一源极选择线SSL1，公共源极线CSL可以被快速充电。因此，选择的存储器块的存储器串的沟道区域可以被快速地预充电，并且编程速度可以被改进。
图7是图示根据本公开的实施例的存储器系统1000的图。
参考图7，存储器系统1000可以包括被配置为存储数据的存储器装置1200以及在存储器装置1200与主机2000之间执行通信的存储器控制器1100。
主机2000可以是被配置为将数据存储在存储器系统1000中或从存储器系统1000取回数据的装置或系统。主机2000可以生成针对各种操作的请求，并且将所生成的请求输出至存储器系统1000。请求可以例如包括用于编程操作的编程请求、用于读取操作的读取请求以及用于擦除操作的擦除请求。主机2000可以通过使用外围部件互连快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)、非易失性存储器快速(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子装置(IDE)中的至少一个接口协议来与存储器系统1000通信。
主机2000可以包括计算机、便携式数字装置、平板电脑、数字相机、数字音频播放器、电视、无线通信装置或蜂窝电话中的至少一个。然而，所公开的技术的实施例不限于此。
存储器控制器1100可以控制存储器系统1000的整体操作。存储器控制器1100可以响应于主机2000的请求来控制存储器装置1200。存储器控制器1100可以控制存储器装置1200以在主机2000的请求下执行编程操作、读取操作和擦除操作。备选地，在没有来自主机2000的请求的情况下，存储器控制器1100可以执行后台操作以用于改进存储器系统1000的性能。
为了控制存储器装置1200的操作，存储器控制器1100可以将控制信号和数据信号传送到存储器装置1200。控制信号和数据信号可以通过不同的输入/输出线被传送到存储器装置1200。数据信号可以包括命令、地址或数据。控制信号可以用于区分输入数据信号的时段。
存储器装置1200可以响应于存储器控制器1100的控制而执行编程操作、读取操作和擦除操作。存储器装置1200可以是当电源被切断时丢失数据的易失性存储器，或者可以在没有电源的情况下保留数据的非易失性存储器。根据一个实施例，存储器装置1200可以是上述半导体装置100，半导体装置100可以是闪存装置。
在来自主机2000的对编程、读取或擦除操作的请求下，存储器控制器1100可以命令存储器装置1200根据以上参考图1至图6描述的方法来执行编程、读取或擦除操作。根据该方法，块尺寸可以被减小，并且可以确保单元性能特性。
图8是图示根据本公开的实施例的存储器系统30000的图。
参考图8，存储器系统30000可以被体现为蜂窝电话、智能电话、平板电脑、个人计算机(PC)、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置2200和控制存储器装置2200的操作的存储器控制器2100。
存储器控制器2100可以响应于处理器3100的控制来控制存储器装置2200的数据访问操作，例如，存储器装置2200的编程操作、擦除操作或读取操作。
被编程到存储器装置2200中的数据可以响应于存储器控制器2100的控制，通过显示器3200来被输出。
无线电收发器3300可以通过天线ANT来交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并且将经处理的信号传送到存储器控制器2100或显示器3200。存储器控制器2100可以将由处理器3100处理的信号传送到存储器装置2200中。另外，无线电收发器3300可以将从处理器3100输出的信号更改为无线电信号，并且通过天线ANT来将无线电信号输出到外部装置。用于控制主机的操作的控制信号或待由处理器3100处理的数据可以通过输入装置3400来被输入，并且输入装置3400可以包括指示装置，诸如触摸板和计算机鼠标、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得从存储器控制器2100输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可以通过显示器3200来被输出。
根据一个实施例，能够控制存储器装置2200的操作的存储器控制器2100可以被实现为处理器3100的一部分，或者被实现为与处理器3100分离的芯片。
图9是图示根据本公开的实施例的存储器系统40000的图。
参考图9，存储器系统40000可以被体现为个人计算机(PC)、平板电脑、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置2200和存储器控制器2100，存储器控制器2100控制存储器装置2200的数据处理操作。
处理器4100可以根据通过输入装置4200输入的数据、通过显示器4300来输出存储器装置2200中存储的数据。输入装置4200的示例可以包括指示装置，诸如触摸板、计算机鼠标、小键盘或键盘。
处理器4100可以控制存储器系统40000的整体操作并且控制存储器控制器2100的操作。根据一个实施例，能够控制存储器装置2200的操作的存储器控制器2100可以被实现为处理器4100的一部分，或者被实现为与处理器4100分离的芯片。
图10是图示根据本公开的实施例的存储器系统50000的图。
参考图10，存储器系统50000可以被体现为图像处理器，例如，数字相机、附接有数字相机的蜂窝电话、附接有数字相机的智能电话或附接有数字相机的台式PC。
存储器系统50000可以包括存储器装置2200和存储器控制器2100，存储器控制器2100控制存储器装置2200的数据处理操作，例如，编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号。经转换的数字信号可以被传送到处理器5100或存储器控制器2100。响应于处理器5100的控制，经转换的数字信号可以通过显示器5300被输出或者通过存储器控制器2100被存储在存储器装置2200中。另外，根据处理器5100或控制器2100的控制，存储器装置2200中存储的数据可以通过显示器5300被输出。
根据一个实施例，能够控制存储器装置2200的操作的存储器控制器2100可以形成为处理器5100的一部分，或者形成为与处理器5100分离的芯片。
图11是图示根据本公开的实施例的存储器系统70000的图。
参考图11，存储器系统70000可以包括存储器卡或智能卡。存储器系统70000可以包括存储器装置2200、存储器控制器2100和卡接口7100。
存储器控制器2100可以控制存储器装置2200和卡接口7100之间的数据交换。根据一个实施例，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可以根据主机60000的协议在主机60000和存储器控制器2100之间对接数据交换。根据一个实施例，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)USB协议。卡接口7100可以指代能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000被连接到主机60000(诸如PC、平板电脑、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可以响应于微处理器6100的控制，通过卡接口7100和存储器控制器2100来执行与存储器装置2200的数据通信。
根据本公开的实施例，可以提供具有改进的操作特性和可靠性的半导体装置。
在上述实施例中，所有步骤可以被选择性地执行或跳过。另外，每个实施例中的步骤可以不总是以规则顺序执行。此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是限制本公开的范围。即，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，各种修改是可能的。对于本领域技术人员将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本公开的上述实施例进行各种修改。因此，意图是本公开的实施例覆盖所有这些修改，只要它们落入所附权利要求及其等同物的范围。

Claims (20)

1.一种操作半导体装置的方法，所述半导体装置包括共享公共源极线的存储器块，所述存储器块中的每个存储器块包括存储器串，所述存储器串各自包括第一源极选择线、第二源极选择线和存储器单元，所述方法包括：
将第一电压施加到与所述存储器块之中未选择的存储器块中包括的存储器串的第一源极选择晶体管耦合的第一源极选择线；
在所述第一电压被施加到所述第一源极选择线之后，将所述第一源极选择线浮置；
将第二电压施加到与所述未选择的存储器块中包括的所述存储器串的第二源极选择晶体管耦合的第二源极选择线，所述第二电压具有比所述第一电压低的电压水平；
将预充电电压施加到所述公共源极线；以及
将编程电压施加到与所述存储器块之中选择的存储器块中包括的存储器串的选择的存储器单元耦合的字线。
2.根据权利要求1所述的方法，其中所述存储器串被耦合在所述公共源极线和位线之间，并且所述第一源极选择晶体管比所述第二源极选择晶体管更靠近所述公共源极线。
3.根据权利要求1所述的方法，其中当所述第二电压被施加时，所述第二源极选择晶体管被关断。
4.根据权利要求1所述的方法，其中所述第二电压具有比所述第二源极选择晶体管的阈值电压低的电压水平。
5.根据权利要求1所述的方法，其中所述第一电压是正电压，并且所述第二电压是接地电压。
6.根据权利要求1所述的方法，其中所述第一电压是第一正电压，并且所述第二电压是第二正电压。
7.根据权利要求1所述的方法，其中所述第一电压的电压水平等于或低于所述预充电电压的电压水平。
8.根据权利要求1所述的方法，其中当所述第一电压被施加到所述第一源极选择线并且所述第二电压被施加到所述第二源极选择线时，所述公共源极线的水平被增加到预充电水平。
9.根据权利要求1所述的方法，其中当所述预充电电压被施加时，所述第一电压或所述第二电压被施加。
10.根据权利要求1所述的方法，其中使用所述第一源极选择线和所述公共源极线之间的电容，所述公共源极线的水平被增加到预充电水平。
11.根据权利要求1所述的方法，其中当所述第一电压被施加到所述第一源极选择线时，所述第二电压被施加到所述第二源极选择线。
12.根据权利要求1所述的方法，其中当所述第一源极选择线被浮置时，所述第二电压被施加到所述第二源极选择线。
13.根据权利要求1所述的方法，其中所述存储器串中的每个存储器串进一步包括第三源极选择晶体管，所述第三源极选择晶体管被耦合在所述第一源极选择晶体管和所述第二源极选择晶体管之间。
14.根据权利要求13所述的方法，进一步包括：将与所述第三源极选择晶体管耦合的第三源极选择线浮置。
15.根据权利要求13所述的方法，进一步包括：当所述第一电压被施加到所述第一源极选择线并且所述第二电压被施加到所述第二源极选择线时，将与所述第三源极选择晶体管耦合的第三源极选择线浮置。
16.根据权利要求13所述的方法，进一步包括：当所述第一源极选择线被浮置并且所述第二电压被施加到所述第二源极选择线时，将与所述第三源极选择晶体管耦合的第三源极选择线浮置。
17.根据权利要求1所述的方法，其中所述选择的存储器块中包括的所述存储器串的沟道区域使用所述预充电电压来被预充电。
18.一种操作半导体装置的方法，所述半导体装置包括共享公共源极线的存储器块，所述存储器块中的每个存储器块包括耦合在所述公共源极线和位线之间的存储器串，所述存储器串中的每个存储器串包括源极选择晶体管的第一组、源极选择晶体管的第二组和存储器单元，其中所述第一组被耦合在所述公共源极线和所述第二组之间，所述方法包括：
将正电压施加到与所述存储器块之中未选择的存储器块中包括的第一组存储器串耦合的第一源极选择线；
在所述正电压被施加到所述第一源极选择线之后，将所述第一源极选择线浮置；
将用于关断所述第二组的电压施加到与所述未选择的存储器块中包括的第二组存储器单元串耦合的第二源极选择线；
将预充电电压施加到所述公共源极线；以及
将编程电压施加到与所述存储器块之中选择的存储器块中包括的存储器串的选择的存储器单元耦合的字线。
19.一种半导体装置，包括：
公共源极线；
第一存储器块，包括耦合在所述公共源极线和第一位线之间的第一存储器串，所述第一存储器串中的每个第一存储器串包括第一源极选择晶体管、第二源极选择晶体管和存储器单元，其中所述第一源极选择晶体管与所述第二源极选择晶体管相比位于更靠近所述公共源极线；
第二存储器块，包括耦合在所述公共源极线和第二位线之间的第二存储器串，所述第二存储器串中的每个第二存储器串包括第三源极选择晶体管、第四源极选择晶体管和存储器单元，其中所述第三源极选择晶体管与所述第四源极选择晶体管相比位于更靠近所述公共源极线；
外围电路，被配置为对所述第一存储器串和所述第二存储器串执行编程操作；以及
控制逻辑电路，控制所述外围电路，以在所述第二存储器块被选择时将第一电压施加到与所述第一存储器串的第一源极选择晶体管耦合的第一源极选择线，在所述第一电压被施加到所述第一源极选择线之后将所述第一源极选择线浮置，将第二电压施加到与所述第一存储器串的第二源极选择晶体管耦合的第二源极选择线，所述第二电压具有比所述第一电压低的电压水平，将预充电电压施加到所述公共源极线，以及将编程电压施加到与所述第二存储器串的选择的存储器单元耦合的字线。
20.根据权利要求19所述的半导体装置，其中所述第一电压是正电压，所述第二电压具有比所述第二源极选择晶体管的阈值电压低的电压水平，并且所述第一源极选择线位于所述公共源极线和所述第二源极选择线之间。
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