CN109256165B - 存储装置及其操作方法 - Google Patents

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Abstract

提供了存储装置及其操作方法。存储装置可以包括联接至存储块的多条源极线。该存储装置可以包括联接至每条源极线的多个串。该存储装置可以包括行解码器，该行解码器被配置成选择性地将电压传输至与所述源极线当中的所选源极线对应的局部线。

Description

存储装置及其操作方法
技术领域
本公开的方面总体上涉及存储装置及其操作方法，更具体而言，涉及包括源极线的存储装置以及该存储装置的操作方法。
背景技术
存储系统可以包括存储装置和存储控制器。
存储装置可以存储数据或者输出所存储的数据。例如，存储装置可以被配置成其中所存储的数据在电源中断时消失的易失性存储装置或者被配置成其中所存储的数据在电源中断时被保留的非易失性存储装置。存储控制器可以控制主机和存储装置之间的数据通信。
主机可以通过使用接口协议(诸如快速外围部件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接的SCSI(SAS))通过存储控制器与存储装置通信。主机和存储系统之间的接口协议不限于上述示例，并且可以包括各种接口协议，诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。
发明内容
根据本公开的一个方面，提供了一种存储装置。该存储装置可以包括联接至存储块的多条源极线。该存储装置可以包括联接至每条源极线的多个串。该存储装置可以包括源极解码器，该源极解码器被配置成选择性地向所述源极线施加电压。所述存储装置可以包括行解码器，该行解码器被配置成选择性地将电压传输至与所述源极线当中的所选源极线对应的局部线。
根据本发明的一个方面，提供了一种存储装置。该存储装置可以包括多条源极线。该存储装置可以包括以所述源极线为单位划分的子存储块。所述存储装置可以包括包含所述子存储块的存储块。所述存储装置可以包括全局开关电路，该全局开关电路被配置成将操作电压传输至子全局线。所述存储装置可以包括局部开关电路，所述局部开关电路被配置成将施加至所述子全局线的操作电压选择性地传输至所述子存储块当中的所选子存储块的局部线。所述存储装置可以包括被配置成选择地将电压传输至所述源极线的源极开关电路。
根据本发明的一个方面，提供了一种用于操作存储装置的方法，在该存储装置中，在每个存储块中包括以多条源极线为单位划分的多个子存储块。所述方法可以包括向联接至所述子存储块当中的所选子存储块的源极线施加电压。所述方法可以包括通过多个全局开关电路当中与所选子存储块对应的全局开关电路将操作电压传输至子全局线。所述方法可以包括通过对应于所选子存储块的局部开关电路将施加至所述子全局线的操作电压传输至与所述子存储块联接的局部线。
根据本公开的一个方面，提供了一种存储装置。该存储装置可以包括多个局部开关电路，所述多个局部开关电路分别联接至与存储块的源极线对应的局部线，并且被配置成传输和中断到对应存储块的电压传输。该存储装置可以包括全局开关电路，所述全局开关电路联接至所述多个局部开关电路并且被配置成传输和中断到所述多个局部开关电路的电压传输。
附图说明
图1是例示根据本公开的实施方式的存储系统的图。
图2是例示图1的存储装置的图。
图3是例示图1的存储单元阵列和外围电路的配置的图。
图4是例示图1的存储单元阵列的图。
图5是例示存储块的配置的立体图。
图6是例示存储块的实施方式的立体图。
图7是例示存储块的实施方式的电路图。
图8是例示根据本公开的实施方式的源极线的配置的平面图。
图9至图11是例示根据本公开的实施方式的存储块的截面图。
图12是例示根据本公开的实施方式的行解码器和源极解码器的图。
图13是例示根据本公开的实施方式的存储装置的操作方法的图。
图14是例示根据本公开的实施方式的源极线的配置的平面图。
图15是例示包括图2所示的存储装置的存储系统的实施方式的图。
图16是例示包括图2所示的存储装置的存储系统的实施方式的图。
图17是例示包括图2所示的存储装置的存储系统的实施方式的图。
图18是例示包括图2所示的存储装置的存储系统的实施方式的图。
具体实施方式
在如下详细描述中，仅仅例示和描述本公开的实施方式的某些示例。本领域技术人员将意识到，所描述的实施方式可以以各种不同方式进行修改，所有都不会脱离本公开的精神或范围。因而，要将附图和描述看做本质上是例示性而非限制性的。
在整个说明书中，当将一元件称为“连接”或“联接”至另一个元件时，该元件可以直接连接或联接至另一个元件，或者利用插设在它们之间的一个或多个中间元件间接地连接或联接至另一个元件。另外，当将一元件称为“包括”部件时，这表示该元件可以进一步包括另一个部件，而不排除其它部件，除非有不同的公开内容。
本公开的实施方式可以提供一种存储装置，在该存储装置中，每个存储块联接多条源极线，并且在该存储装置中联接能够控制所述多条源极线所联接的存储块的行解码器。
现在将参照附图描述实施方式的示例，然而，这些实施方式可以以不同形式实施，并且不应该被解释为限于这里阐述的这些实施方式。相反，提供这些实施方式是为了使得本公开全面、完整，并且将示例实施方式的范围充分传达给本领域技术人员。
在附图中，为了清楚地例示可能将尺寸夸大。将理解，当将一元件称为“位于”两个元件“之间”时，该一元件可以是所述两个元件之间的唯一元件，或者还可以存在一个或多个中间元件。在所有附图中，相同附图标记指代相同元件。
图1是例示根据本公开的实施方式的存储系统的图。
参照图1，存储系统1000可以包括存储数据的存储装置1100和在主机2000的控制下控制存储装置1100的存储控制器1200。
存储装置1100可以被配置成在存储控制器1200的控制下存储数据，输出所存储的数据或者擦除所存储的数据。
主机2000可以通过使用接口协议(诸如快速外围部件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接的SCSI(SAS))与存储系统1000通信。另外，主机2000和存储系统1000之间的接口协议不限于上述示例，并且可以进一步包括诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)之类的接口协议。
存储控制器1200可以控制存储系统1000的总体操作，并且控制主机2000和存储装置1100之间的数据交换。例如，存储控制器1200可以转换所接收的信息，从而使得命令、地址和数据能够在主机2000和存储装置1100之间传送，并且存储和输出经转换的信息。如上所述，各种信息的片段可以存储在存储控制器1200中。因此，存储控制器1200可以包括存储这些片段的多个表。如果这些片段发生变化，则可以更新对应的表。存储控制器1200可以通过使用存储在这些表中的片段来控制存储装置1100。例如，存储控制器1200可以控制存储装置1100执行编程、读取和擦除操作。
存储装置1100可以在存储控制器1200的控制下执行编程、读取或擦除操作。而且，存储装置1100可以从存储控制器1200接收片段并且将这些片段存储在指定存储块中。在一些实施方式中，存储装置1100可以包括双倍数据率同步动态随机存取存储器(DDR SDRAM)、低功耗双倍数据率4(LPDDR4)SDRAM、图形双倍数据率(GDDR)SRAM、低功耗DDR(LPDDR)、兰巴斯动态随机存取存储器(rambus dynamic random access memory,RDRAM)和闪速存储器。
图2是例示图1的存储装置的图。
参照图2，存储装置1100可以包括存储数据的存储单元阵列100。存储装置1110可以包括外围电路200，该外围电路200被配置成执行用于在存储单元阵列100中存储数据的编程操作、用于输出所存储的数据的读取操作和用于擦除所存储的数据的擦除操作。存储装置1100可以包括在存储控制器(图1的1200)的控制下控制外围电路200的控制逻辑300。
存储单元阵列100可以包括多个存储块。存储装置1100的操作所需的用户数据和各种信息可以存储在存储块中。存储块可以以三维结构实现，并且可以包括多个子存储块。可以用包括垂直于基板的串的多个存储块来构成具有三维结构的存储块。子存储块可以根据源极线定义。例如，联接至一条源极线的串可以被定义为一个子存储块。
外围电路200可以被配置成在控制逻辑300的控制下执行编程、读取和擦除操作。例如，外围电路200可以包括电压产生电路210、行解码器220、源极解码器230、页面缓冲器组240、列解码器250、输入/输出电路260和电流感测电路270。
电压产生电路210可以响应于操作信号OP_CMD而产生用于编程、读取和擦除操作的各种操作电压。例如，电压产生电路210在控制逻辑300的控制下可以产生编程电压、读取电压、擦除电压、校验电压、通过电压、接通电压等，并且通过全局线GL将所产生的电压传输给行解码器220。此外，电压产生电路210可以产生将被施加至源极线SL的具有各种电平的源极线电压Vsl，并且将所产生的源极线电压Vsl传输至源极解码器230。源极线电压Vsl可以包括擦除电压、非擦除电压、地电压等等。
行解码器220可以响应于行地址RADD将操作电压传输至与存储单元阵列100的存储块当中的所选存储块联接的局部线LL。局部线LL可以包括局部字线、局部漏极选择线和局部源极选择线。另外，局部线LL可以包括虚拟字线。
源极解码器230可以响应于行地址RADD将源极线电压Vsl传输至存储单元阵列100的源极线SL。例如，在擦除操作中，源极解码器230可以将擦除电压传输到联接至所选存储块或所选子存储块的源极线SL，并且将非擦除电压或地电压传输至与其它未选存储块或其它未选子存储块联接的源极线SL或者允许源极线SL被浮置。
页面缓冲器组240可以联接至与存储单元阵列100的存储块联接的位线BL1至BLI。页面缓冲器组240可以包括与位线BL1至BLI联接的多个页面缓冲器PB1至PBI。页面缓冲器PB1至PBI可以响应于页面缓冲器控制信号PBSIGNALS操作。例如，页面缓冲器PB1至PBI可以任意地存储通过位线BL1至BLI接收的数据，或者感测读取或校验操作中位线BL1至BLI的电压或电流。
列解码器250可以响应于列地址CADD在输入/输出电路260和页面缓冲器组240之间传输数据。例如，列解码器250可以通过数据线DL将数据传输至页面缓冲器PB/从页面缓冲器PB接收数据，或者通过列线CL将数据传输至输入/输出电路260/从输入/输出电路260接收数据。
输入/输出电路260可以将从存储控制器(图1的1200)接收的命令CMD和地址ADD传输至控制逻辑300，或者将数据DATA传输至列解码器250/从列解码器250接收数据DATA。
在读取或校验操作中，电流感测电路270可以响应于允许位(permission bit)VRY_BIT<#>产生基准电流，并且通过将从页面缓冲器组240接收的感测电压VPB与由基准电流产生的基准电压进行比较而输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD通过输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。此外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定校验操作是通过了还是失败了。
图3是例示图1的存储单元阵列和外围电路的配置的图。
参照图3，存储单元阵列100可以布置在外围电路200的顶部。这种结构也被称为单元下外围结构(peripheral under cell,PUC)。例如，存储单元阵列100可以从外围电路200开始在Z方向上堆叠。
图4是例示图1的存储单元阵列的图。
参照图4，存储单元阵列100可以包括多个存储块BLK1至BLKi。存储块BLK1至BLKi可以相对于基板水平地在Y方向上布置。当存储块BLK1至BLKi在Y方向上布置时，位线在垂直于Y方向的X方向上布置，并且一个串中包括的存储单元可以在垂直于基板的Z方向上布置。
图5是示出存储块的配置的立体图。
参照图5，存储单元阵列100可以包括由狭缝分开的多个存储块BLK1、BLK2和BLK3。尽管在附图中示出了三个存储块BLK1、BLK2和BLK3，但是存储块的数量不限于此。存储块BLK1、BLK2和BLK3中的每个都可以沿着X方向延伸。存储块BLK1、BLK2和BLK3中的每个的边缘区域中的堆叠结构可以形成阶梯结构。存储块BLK1、BLK2和BLK3中的每个可以包括堆叠在源极层堆叠结构SLST的顶部上的源极选择堆叠结构SSLST、字线堆叠结构WLST和漏极选择堆叠结构DSLST。
尽管没有在图5中示出，但是源极层堆叠结构SLST可以包括多条源极线。多条源极线可以被包括在与一个存储块对应的源极层堆叠结构SLST中。
图6是例示存储块的实施方式的立体图。
在该实施方式中，多条源极线形成在一个存储块中。
参照图6，示出了以三维结构实现的存储块的一部分，并且公开了在源极线SL1和SL2上形成多个串ST的结构。串ST可以在Z方向上形成为垂直于基板的I形，并且布置在位线BL与源极线SL1和SL2之间。该结构还被称为位成本可扩展(bit cost scalable,BiCS)结构。例如，当源极线SL1和SL2水平地形成在基板上时，具有BiCS结构的串ST可以在竖直方向上形成在源极线SL1和SL2上。例如，串ST可以在X方向和Y方向上布置源极线SL1和SL2上。串ST可以包括在源极线SL1和SL2上堆叠成彼此间隔开的源极选择线SSL、字线WL和漏极选择线DSL。源极选择线SSL、字线WL和漏极选择线DSL的数量不限于图中所示的数量，而是可以根据存储装置改变。串ST可以包括竖直贯穿源极选择线SSL、字线WL和漏极选择线DSL的竖直沟道层。位线BL可以与从漏极选择线DSL向上延伸的竖直沟道层CH的顶部接触，位线BL可以在Y方向上延伸，并且可以在X方向上布置成彼此间隔开。存储单元可以形成在字线WL和竖直沟道层CH之间。接触插头CT可以进一步形成在位线BL和竖直沟道层CH之间。
图7是示出存储块的实施方式的电路图。
参照图7，例示了形成为三维结构的存储块BLK的一部分。存储块BLK可以包括多个串ST。串ST可以包括联接在第一源极线SL1或第二源极线SL2与位线BL1至BLI之间的源极选择晶体管SST、存储单元C1至Cn(n为正整数)和漏极选择晶体管DST。尽管在图中示出了两条源极线SL1和SL2联接至串ST的结构，但是多条源极线SL可以联接至一个存储块BLK。
包括在不同的串ST中的源极选择晶体管SST的栅极可以联接至源极选择线SSL，包括在串ST中的存储单元C1至Cn的栅极可以联接至字线WL1至WLn，而包括在串ST中的漏极选择晶体管DST的栅极可以联接至选择线DSL1至DSL3。
在图7中，示出了一条源极选择线SSL和一条漏极选择线(DSL1至DSL3中的任一条)联接至每个串ST，但是选择线的数量可以根据存储装置而增加。另外，串ST可以进一步包括联接至虚拟线(未示出)的虚拟单元(未示出)。例如，虚拟单元可以联接在一些存储单元C1至Cn之间，或者联接在存储单元C1至Cn与漏极选择晶体管DST或源极选择晶体管SST之间。
图8是例示根据本公开的实施方式的源极线的配置的平面图。
参照图8，多条源极线SL1至SL6可以形成在存储块BLK1至BLK3中。例如，第一源极线SL1和第二源极线SLK2可以形成在第一存储块BLK1中，第三源极线SL3和第四源极线SL4可以形成在第二存储块BLK2中，而第五源极线SL5和第六源极线SL6可以形成在第三存储块BLK3中。多个串ST可以形成在第一源极线SL1至第六源极线SL6中的每一条上。如上所述，如果多条源极线形成在一个存储块中，则可以选择性地执行以源极线为单位划分的串的编程操作、读取操作或擦除操作。如果以擦除操作作为示例来描述，则可以选择性地仅对联接至第一存储块BLK1的第一源极线SL1的串ST执行擦除操作。在这种情况下，联接至第一存储块BLK1的第二源极线SL2的串ST可以从擦除操作中排除。
将参照沿着图9至图11所示的线A-A’截取的截面图来描述在一个存储块中形成多条源极线的结构。
图9至图11是示出了根据本公开的实施方式的存储块的截面图。
参照图9，第一源极层307和第二源极层313可以堆叠在包括下绝缘层301和源极接触插头303的下结构的顶部上。例如，源极接触插头303可以竖直地形成在下绝缘层301之间。尽管没有在图9中示出，但是一些外围电路可以形成在下结构的底部上。因此，源极接触插头303的底部可以与外围电路中包括的线接触。
第一源极层307可以形成在下绝缘层301和源极接触插头303上，并且第二源极层313可以形成在第一源极层307上。第一源极层307可以由诸如钨(W)之类的金属层形成，以减小第一源极线SL1和第二源极线SL2的电阻。第二源极层313可以由包括杂质的掺杂多晶硅层形成。
第一源极线SL1和第二源极线SL2可以由竖直贯穿第一源极层307和第二源极层313的子绝缘层315划分。例如，子绝缘层315可以形成为与源极接触插头303之间的下绝缘层301接触。因此，与一个源极接触插头303接触的第一源极线SL1和第二源极线SL2可以形成一条源极线。在实施方式中，例如，与一个源极接触插头303(子绝缘层的左侧)接触的第一源极线SL1可以形成一条源极线。在实施方式中，例如，与一个源极接触插头303(子绝缘层的右侧)接触的第二源极线SL2可以形成一条源极线。为了选择性地向第一源极线SL1和第二源极线SL2施加电压，分别与第一源极线SL1和第二源极线SL2接触的源极接触插头303可以联接至不同电压源。
第一材料层321和第二材料层323可以交替地堆叠在第二源极层313和子绝缘层315上。例如，第一材料层321和第二材料层323可以以如下方式交替地堆叠，即：第一材料层321形成在第二源极层313和子绝缘层315上，第二材料层323形成在第一材料层321上，并且第一材料层321形成在第二材料层323上。第一材料层321可以形成为绝缘层，而第二材料层323可以形成为导电层。第二材料层323可以用作源极选择线SSL、字线WL和漏极选择线DSL。例如，在第二材料层323当中，位于下端的材料层可以用作源极选择线SSL，位于上端的材料层可以用作漏极选择线DSL，而位于源极选择线SSL和漏极选择线DSL之间的材料层可以用作字线WL。
多个沟道孔H可以形成在每个第二源极层313的上部处。例如，多个沟道孔H可以形成在第一源极线SL1的第二源极层313的上部处，并且多个沟道孔H可以形成在第二源极线SL2的第二源极层313的上部处。存储层331P可以沿着沟道孔H的内表面形成，并且竖直沟道层341可以沿着存储层331P的内表面形成。每个存储层331P可以包括与每个沟道孔H的内侧壁接触的隧穿绝缘层、与隧穿绝缘层的内侧壁接触的数据存储层以及与数据存储层的内侧壁接触的阻挡绝缘层。隧穿绝缘层可以由能够使电子隧穿的硅氮化物层形成。数据存储层可以由相变材料、铁电材料或纳米点形成。第一阻挡绝缘层可以由能够阻挡电荷的绝缘层形成。存储层331P可以在沟道孔H的下部开口，从而使得第二源极层313的一部分暴露。
竖直沟道层341可以形成为被填充在沟道孔H中，或者以具有空的中心的圆柱形形状形成。当沟道孔H以圆柱形形状形成时，每个沟道孔H的中心空间可以填充有竖直绝缘层343。竖直沟道层341可以由包括杂质的材料形成。如果第二源极层313的多个部分由于存储层331P的下部开口而暴露，则竖直沟道层341可以形成为与存储层331P和第二源极层313的暴露部分接触。
因此，在擦除操作中，如果通过与第一源极线SL1接触的源极接触插头303施加擦除电压，则可以将该擦除电压施加至串的形成在第一源极线SL1上的竖直沟道层341。同时，如果通过与第二源极线SL2接触的源极接触插头303施加通过电压，则可以将该通过电压施加至串的形成在第二源极线SL2上的竖直沟道层341。
参照图10，与图9的实施方式不同，竖直沟道层341的部分下部可以形成为源极结341A。源极结341A可以形成为在形成有源极选择线SSL的区域中减小竖直沟道层341的电阻。例如，源极结341A可以形成为具有比竖直沟道层341更高的杂质浓度。除了源极结341A之外的其它结构类似于图9的实施方式，因此将省略其详细描述。
参照图11，与图10的实施方式不同，竖直沟道341的部分上部可以形成为漏极结347。漏极结347可以形成为减小漏极选择晶体管的电阻。漏极结347可以形成在去除了竖直沟道层341和竖直绝缘层343的形成在沟道孔H的上部处的部分的区域中。例如，可以通过将与形成有漏极选择线DSL的区域对应的竖直沟道层341和竖直绝缘层343去除，并且在去除区域中填充掺杂的多晶硅层来形成漏极结347。除了漏极结347之外的其它结构类似于图10的实施方式，因此将省略其详细描述。
图12是例示根据本公开的实施方式的行解码器和源极解码器的图。
参照图12，每个行解码器220和源极解码器230可以包括多个开关电路以选择性地驱动多个存储块BLK1至BLK4和源极线SL1至SL8。
行解码器220可以包括用于选择性地将操作电压传输至多个存储块的通过开关组PSWG1和PSWG2。例如，第一通过开关组PSWG1可以被配置成控制施加至第一存储块BLK1和第二存储块BLK2的电压的开关操作，而第二通过开关组PSWG2可以被配置成控制施加至第三存储块BLK3和第四存储块BLK4的电压的开关操作。第一通过开关组PSWG1和第二通过开关组PSWG2彼此类似地配置，因此下面以第一通过开关组PSWG1作为示例进行描述。
第一通过开关组PSWG1可以包括第一全局开关电路GSW1和第一局部开关电路LSW1和第二局部开关电路LSW2。
第一全局开关电路GSW1可以被配置成选择性地施加与多个存储块对应的电压。例如，第一全局开关电路GSW1可以包括分别与每个存储块中包括的源极选择线、字线和漏极选择线对应的通过开关。第一全局开关电路GSW1可以响应于行地址RADD通过子全局线SGL将施加至全局线GL的电压传输至第一局部开关电路LSW1和第二局部开关电路LSW2。第一全局开关电路GSW1可以配置有用于施加高接通电压的高电压开关，因此在存储装置中高电压开关占据的区域与其它开关相比可以更多，这是因为在全局开关电路中使用的高电压开关可以比在存储装置内的其它电路(例如但不限于局部开关电路)的配置中使用的其它开关更宽或者具有更大的宽度。然而，由于一个全局开关电路被配置成与多个存储块对应，因此可以随着全局开关电路数量的减少而减小存储装置的总体大小。
第一局部开关电路LSW1可以响应于行地址RADD将通过子全局线SGL施加的电压传输至与第一存储块BLK1联接的局部线LL1至LLj。第一局部开关电路LSW1可以包括分别与每个存储块中包括的源极选择线、字线和漏极选择线对应的通过开关。也就是说，与一条源极线对应的存储单元可以构成一个子存储块。因此，第一局部开关电路LSW1可以将电压传输至与第一存储块BLK1中包括的第一子存储块联接的局部线。
第二局部开关电路LSW2可以响应于行地址RADD将通过子全局线SGL施加的电压传输至与第二存储块BLK2联接的局部线LL1至LLj。第二局部开关电路LSW2可以包括与每个存储块中所包括的源极选择线、字线和漏极选择线对应的通过开关。
这里，为了控制第一全局开关电路GSW1、第一局部开关电路LSW1和第二局部开关电路LSW2而施加的行地址RADD可以包括不同地址。因此，当第一局部开关电路LSW1接通时，第二局部开关电路LSW2可以断开。也就是说，尽管第一局部开关电路LSW1和第二局部开关电路LSW2通过子全局线SGL接收彼此相等的电压，但是，根据行地址RADD，只有第一局部开关电路LSW1可以将电压传输至第一存储块BLK1，只有第二局部开关电路LSW2可以将电压传输至第二存储块BLK2，或者第一局部开关电路LSW1和第二局部开关电路LSW2可以同时将电压传输至第一存储块BLK1和第二存储块BLK2，或者同时中断电压传输。另外，第一全局开关电路GSW1或第二全局开关电路GSW2可以响应于行地址RADD操作，因此，第二全局开关电路GSW2可以在第一全局开关电路GSW1接通时断开。
源极解码器230可以包括分别联接至第一源极线SL1至第八源极线SL8的第一源极开关电路SSW1至第八源极开关电路SSW8，并且响应于行地址RADD操作。行地址RADD也可以包括不同地址。第一源极开关电路SSW1至第八源极开关电路SSW8可以响应于行地址RADD选择性地接通或断开。例如，从不同电压源产生的电压可以被施加至相应的第一源极开关电路SSW1至第八源极开关电路SSW8，并且第一源极开关电路SSW1至第八源极开关电路SSW8可以响应于行地址RADD选择性地操作。
图13是示出根据本公开的实施方式的存储装置的操作方法的图。
参照图13和12作为示例来描述存储装置的擦除操作。另外，假定将对联接至第二存储块BLK2的第四源极线SL4的串S_ST进行擦除操作。
可以将擦除电压Vers施加至第四源极开关电路SSW4，并且可以将通过电压Vpass供应至第三源极开关电路SSW3。如果擦除操作开始，则可以将第四源极开关电路SSW4和第三源极开关电路SSW3接通，从而向第三源极线SL3施加通过电压Vpass，并且向第四源极线SL4施加擦除电压Vers。在这种情况下，第一源极开关电路SSW1和第二源极开关电路SSW2两者可以断开。如果第一源极开关电路SSW1和第二源极开关电路SSW2断开，则联接至第一存储块BLK1的第一源极线SL1和第二源极线SL2可以被浮置。
当第一全局开关电路GSW1接通时，可以向第一局部开关电路LSW1和第二局部开关电路LSW2施加供应至全局线GL的操作电压。操作电压Vop可以是分别施加至源极选择线、字线和漏极选择线的电压。例如，施加至源极选择线和漏极选择线的操作电压可以为0V，并且源极选择线和漏极选择线可以根据擦除操作的步骤而被浮置。可以将通过电压施加至与对应于第三源极线SL3的串联接的字线，或者这些字线可以被浮置。可以将0V的电压施加至与对应于所选的第四源极线SL4的串联接的字线。
响应于行地址RADD，第一局部开关电路LSW1可以断开，并且第二局部开关电路LSW2可以接通。由于第一局部开关电路LSW1断开，联接至第一存储块BLK1的所有局部线LL1至LLj都可以被浮置。
也就是说，如果在擦除操作中选择与第二存储块BLK2的第四源极线SL4对应的串，则第一全局开关电路GSW1、第二局部开关电路LSW2和第四源极开关电路SSW4可以接通而操作，并且其它未选开关电路LSW1和SSW1至SSW3可以断开或选择性地接通。
除了擦除操作之外，即使当执行编程或读取操作时，也可以通过根据所选存储块和所选源极线控制全局开关电路、局部开关电路和源极开关电路来选择性地操作在所选存储块中包括的串。
图14是例示根据本公开的实施方式的源极线的配置的平面图。
参照图14，尽管在上述实施方式中在一个存储块中形成两条源极线，但是在图14的实施方式中可以在一个存储块中形成三条或更多条源极线。在相应的存储块中形成的源极线的数量可以彼此相等或彼此不同。
图15是例示包括图2中所示的存储装置的存储系统的实施方式的图。
参照图15，存储系统30000可以实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储系统30000可以包括存储装置1100和能够控制存储装置1100的操作的存储控制器1200。存储控制器1200可以在处理器3100的控制下控制存储装置1100的数据存取操作，例如，编程操作、擦除操作、读取操作等等。
在存储装置1100中编程的数据可以在存储控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发送/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换成能够由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理后的信号传输至存储控制器1200或显示器3200。
存储控制器1200可以将由处理器3100处理的信号发送至存储装置1100。另外，无线电收发器3300可以将从处理器3100输出的信号转换成无线电信号，并通过天线ANT将所转换的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据的装置，并且可以实现为指示装置，诸如触摸板或计算机鼠标、小键盘或键盘。处理器3100可以控制显示器3200的操作，从而能够通过显示器3200输出从存储控制器1200输出的数据、从无线电收发器3300输出的数据或从输入设备3400输出的数据。
在一些实施方式中，能够控制存储装置1100的操作的存储控制器1200可以实现为处理器3100的一部分，或者实现为与处理器3100分开的芯片。
图16是例示包括图2所示的存储装置的存储系统的实施方式的图。
参照图16，存储系统40000可以实现为个人计算机(PC)、平板PC、网络本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储系统40000可以包括存储装置1100和能够控制存储装置1100的数据处理操作的存储控制器1200。
处理器4100可以根据通过输入设备4200输入的数据通过显示器4300输出存储在存储装置1100中的数据。例如，输入设备4200可以实现为诸如触摸板或计算机鼠标、小键盘或键盘之类的指示装置。
处理器4100可以控制存储系统40000的总体操作，并且控制存储控制器1200的操作。在一些实施方式中，能够控制存储装置1100的操作的存储控制器1200可以实现为处理器4100的一部分或者实现为与处理器4100分开的芯片。
图17是例示包括图2所示的存储装置的存储系统的实施方式的图。
参照图17，存储系统50000可以实现为图像处理装置，例如，数码相机、具有附接至其的数码相机的移动终端、具有附接至其的数码相机的智能电话或者具有附接至其的数码相机的平板PC。
存储系统50000可以包括存储装置1100和能够控制存储装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储控制器1200。
存储系统50000的图像传感器5200可以将光学图像转换成数字信号，并且可以将所转换的数字信号传输至处理器5100或存储控制器1200。在处理器5100的控制下，所转换的数字信号可以通过显示器5300输出，或者通过存储控制器1200存储在存储装置1100中。另外，存储在存储装置1100中的数据可以在处理器5100或存储控制器1200的控制下通过显示器5300而被输出。
在一些实施方式中，能够控制存储装置1100的操作的存储控制器1200可以实现为处理器5100的一部分或者实现为与处理器5100分开的芯片。
图18是例示包括图2所示的存储装置的存储系统的另一个实施方式的图。
参照图18，存储系统70000可以实现为存储卡或智能卡。存储系统70000可以包括存储装置1100、存储控制器1200和卡接口7100。
存储控制器1200可以控制存储装置1100和卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。
卡接口7100可以根据主机60000的协议在主机60000和存储控制器1200之间对数据交换进行交互(interface)。在一些实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口7100可以是指能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储系统70000联接至诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器(μP)6100的控制下通过卡接口7100和存储控制器1200与存储装置1100进行数据通信。
根据本公开，存储装置的大小可以通过减少全局开关电路的数量而减少。
这里已经公开了实施方式的示例，尽管采用了具体术语，但是仅在一般和描述性含义下使用和解释这些术语，并不是为了进行限制。在某些情况下，如将对本领域技术人员显而易见的是，除非另有明确说明，否则自提交本申请起，与具体实施方式有关地描述的特征、特性和/或要素可以单独使用或者和与其它实施方式有关地描述的特征、特性和/要素组合地使用。因而，本领域技术人员将理解，在不脱离如随附权利要求所阐述的本公开的精神和范围的情况下可以进行各种形式和细节上的改变。
相关申请的交叉引用
本申请要求2017年7月14日在韩国知识产权局提交的韩国专利申请No.10-2017-0089602的优先权，通过引用将该申请的全部公开结合在本文中。

Claims (23)

1.一种存储装置，该存储装置包括：
多条源极线，所述多条源极线联接至存储块，其中，所述多条源极线彼此分离；
多个串，所述多个串包括竖直沟道层、选择晶体管和存储单元，其中，所述竖直沟道层竖直地形成在所述多条源极线上方，其中，所述存储单元沿着所述竖直沟道层堆叠，其中，所述选择晶体管形成在所述存储单元和所述多条源极线之间，并且其中，所述选择晶体管的栅极联接至选择线；
源极解码器，所述源极解码器被配置成选择性地向所述多条源极线当中的所选源极线或未选源极线施加电压，其中，所述源极解码器包括源极开关电路，并且所述源极开关电路的数量与所述多条源极线的数量对应，并且其中，每个所述源极开关电路响应于行地址而将从不同电压源供应的电压传输至源极线；以及
行解码器，所述行解码器被配置成选择性地将电压传输至与所述所选源极线对应的局部线，
其中，所述多条源极线彼此分离以允许所述源极开关电路将电压选择性地施加至所述多条源极线。
2.根据权利要求1所述的存储装置，其中，所述多个串联接在位线和所述多条源极线之间。
3.根据权利要求1所述的存储装置，其中，所述源极开关电路分别联接至所述多条源极线，并且每个源极开关电路响应于所述行地址而选择性地操作。
4.根据权利要求1所述的存储装置，其中，所述源极开关电路中的每一个响应于所述行地址而将从所述不同电压源供应的电压传输至所述源极线，或者中断所述电压的传输。
5.根据权利要求1所述的存储装置，其中，所述行解码器包括：
全局开关电路，所述全局开关电路被配置成响应于所述行地址将供应至全局线的电压传输至子全局线；以及
局部开关电路，所述局部开关电路被配置成共同地接收施加至所述子全局线的电压，并且将施加至所述子全局线的电压选择性地传输至与所述多条源极线对应的局部线。
6.根据权利要求5所述的存储装置，其中，所述全局开关电路中的每一个被配置成与多个存储块对应。
7.根据权利要求5所述的存储装置，其中，所述局部开关电路的数量等于所述多条源极线的数量。
8.根据权利要求5所述的存储装置，其中，所述局部开关电路中的每一个被配置成将施加至所述全局线的电压传输至与所述源极线对应的局部线，或者中断所述电压的传输。
9.一种存储装置，该存储装置包括：
存储块，所述存储块包括子存储块，其中，所述子存储块包括竖直沟道层、沿着竖直沟道层堆叠的存储单元和选择晶体管，其中，所述选择晶体管的栅极联接至选择线；
多条源极线，所述多条源极线联接至每个所述子存储块中的所述选择晶体管，其中，所述多条源极线彼此分离，其中，所述竖直沟道层和所述存储单元竖直地形成在所述多条源极线上方；
全局开关电路，所述全局开关电路被配置成将操作电压传输至子全局线；
局部开关电路，所述局部开关电路被配置成将施加至所述子全局线的操作电压传输至所述子存储块当中的所选子存储块的局部线，其中，联接至未选子存储块的局部线被浮置；以及
源极开关电路，所述源极开关电路被配置成将不同的电压传输至联接至所述所选子存储块和未选子存储块的所述多条源极线，
其中，子存储块的源极线与另一子存储块的另一源极线分离以允许所述源极开关电路选择性地将不同的电压通过相应的源极线施加至所述子存储块。
10.根据权利要求9所述的存储装置，该存储装置还包括：
全局线，所述全局线共同地联接至所述全局开关电路并且被配置成将所述操作电压供应至所述全局开关电路。
11.根据权利要求9所述的存储装置，其中，在所述全局开关电路当中：
选择的全局开关电路将从全局线传输的操作电压传输至所述局部开关电路；并且
未选全局开关电路允许所述全局线和所述局部开关电路彼此断开。
12.根据权利要求11所述的存储装置，其中，在与所选全局开关电路对应的局部开关电路当中：
选择的局部开关电路将从所选全局开关电路传输的操作电压传输至与所选子存储块联接的选择的局部线；并且
未选局部开关电路允许所选全局开关和未选子存储块彼此断开。
13.根据权利要求11所述的存储装置，其中，在所述源极开关电路当中：
选择的源极开关电路将从电压源供应的电压传输至与所选子存储块联接的选择的源极线；并且
未选源极开关电路允许电压源和未选源极线彼此断开。
14.根据权利要求9所述的存储装置，其中，所述多条源极线中的至少两条联接至所述存储块。
15.一种操作存储装置的方法，在所述存储装置中，在每个存储块中包括与多条源极线对应的多个子存储块，其中，所述子存储块包括竖直地形成在所述多条源极线上方的竖直沟道层、选择晶体管和存储单元，其中，所述选择晶体管形成在所述存储单元和所述多条源极线之间，其中，所述选择晶体管的栅极联接至选择线，所述方法包括以下步骤：
向联接至所述子存储块当中的所选子存储块的源极线施加电压，并且向联接至所述子存储块当中的未选子存储块的所述多条源极线施加不同的电压，其中，子存储块的源极线与另一子存储块的另一源极线分离以允许地将不同的电压通过相应的源极线施加至所述子存储块；
通过多个全局开关电路当中与所选子存储块对应的全局开关电路将操作电压传输至子全局线；以及
通过与所选子存储块对应的局部开关电路将施加至所述子全局线的操作电压传输至与所述所选子存储块联接的局部线，
其中，所述局部线包括所述选择线。
16.根据权利要求15所述的方法，其中，当向联接至所述所选子存储块的所述源极线施加电压时，联接至所述未选子存储块的所述多条源极线被浮置。
17.根据权利要求15所述的方法，其中，当向联接至所述子存储块的所述局部线传输操作电压时，与在与所述所选子存储块相同的存储块中包括的其它未选子存储块联接的局部线被浮置。
18.一种存储装置，该存储装置包括：
多个局部开关电路，所述多个局部开关电路分别联接至与存储块的多条源极线对应的局部线，并且被配置成传输和中断到对应存储块的电压传输；以及
全局开关电路，所述全局开关电路联接在全局线和多个局部开关电路之间并且被配置成传输和中断供应给所述全局线的电压到所述多个局部开关电路的传输。
19.根据权利要求18所述的存储装置，其中，所述全局开关电路通过子全局线联接至所述局部开关电路中的两个或更多个。
20.根据权利要求18所述的存储装置，
其中，所述全局开关电路基于行地址进行电压的传输和中断；并且
其中，所述多个局部开关电路基于所述行地址进行电压的传输和中断。
21.根据权利要求18所述的存储装置，其中，所述全局开关电路被配置成传输和中断从全局线接收的电压。
22.根据权利要求18所述的存储装置，该存储装置还包括：
源极解码器，所述源极解码器被配置成基于行地址选择性地向所述多条源极线施加电压。
23.根据权利要求18所述的存储装置，其中，单个全局开关电路的面积大于单个局部开关电路的面积。
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