KR20210106670A - 수직형 메모리 장치 - Google Patents

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Abstract

수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 수평 게이트 전극들, 상기 제1 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 수직 채널, 상기 수직 채널과 상기 각 제1 수평 게이트 전극들 사이에 형성된 전하 저장 구조물, 상기 제1 수평 게이트 전극들을 관통하되 이들과 절연되며 상기 제1 방향으로 연장된 제1 수직 게이트 전극, 및 상기 제1 수직 게이트 전극에 인접한 상기 각 제1 수평 게이트 전극들 부분에 형성된 제1 수평 채널을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것으로, 보다 구체적으로는 VNAND 플래시 메모리 장치에 관한 것이다.
COP 구조의 VNAND 플래시 메모리 장치에서, 기판의 패드 영역 상에 형성되는 워드 라인의 패드들에 전기적 신호를 인가하기 위해서, 상기 워드 라인의 패드들 상에는 상부 콘택 플러그들 및 상부 배선들과 같은 상부 회로 패턴이 형성되고, 이에 연결되어 상기 워드 라인의 패드들을 관통하는 관통 비아가 형성되며, 상기 기판 상에 형성된 패스 트랜지스터들로부터 하부 회로 패턴을 통해 상기 관통 비아로 전기적 신호가 전달된다. 상기 워드 라인의 적층수가 점차 증가함에 따라서, 상기 각 워드 라인 패드들에 전기적 신호를 인가하기 위한 패스 트랜지스터들, 상하부 회로 패턴들 및 관통 비아들의 개수가 증가하며, 이에 따라 상기 기판의 패드 영역의 면적이 증가하여 집적도 향상에 장애가 된다.
본 발명의 과제는 개선된 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 수평 게이트 전극들, 상기 제1 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 수직 채널, 상기 수직 채널과 상기 각 제1 수평 게이트 전극들 사이에 형성된 전하 저장 구조물, 상기 제1 수평 게이트 전극들을 관통하되 이들과 절연되며 상기 제1 방향으로 연장된 제1 수직 게이트 전극, 및 상기 제1 수직 게이트 전극에 인접한 상기 각 제1 수평 게이트 전극들 부분에 형성된 제1 수평 채널을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 각각이 금속을 포함하는 제1 부분 및 불순물이 도핑된 폴리실리콘을 포함하는 제2 부분을 갖는 수평 게이트 전극들, 상기 수평 게이트 전극들의 상기 제1 부분들을 관통하여 상기 제1 방향으로 연장된 수직 채널, 상기 수직 채널과 상기 각 수평 게이트 전극들 사이에 형성된 전하 저장 구조물, 및 상기 수평 게이트 전극들의 상기 제2 부분들을 관통하고 상기 제1 방향으로 연장된 수직 게이트 전극, 상기 수직 게이트 전극의 측벽에 형성된 게이트 절연 패턴 및 상기 수평 게이트 전극의 상기 제2 부분에 형성된 수평 채널을 포함하는 스위칭 트랜지스터를 구비할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 수평 게이트 전극들, 상기 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 수직 채널, 상기 수직 채널과 상기 수평 게이트 전극들 사이에 형성된 터널 절연 패턴, 플로팅 게이트 및 게이트 절연 구조물, 상기 수평 게이트 전극들을 관통하되 이들과 절연되며 상기 제1 방향으로 연장된 수직 게이트 전극, 및 상기 수직 게이트 전극에 인접한 상기 각 수평 게이트 전극들 부분에 형성된 수평 채널을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 워드 라인들, 상기 워드 라인들 상에서 상기 제2 방향으로 연장된 선택 라인, 상기 선택 라인 및 상기 워드 라인들을 관통하여 상기 제1 방향으로 연장된 수직 채널, 상기 수직 채널의 측벽에 형성된 전하 저장 구조물, 상기 워드 라인들을 관통하여 상기 제1 방향으로 연장되며 이들과는 절연된 제1 수직 게이트 전극 및 상기 제1 수직 게이트 전극에 인접한 상기 각 워드 라인들 부분에 형성된 제1 수평 채널을 포함하며, 상기 워드 라인들로 인가되는 전기적 신호를 제어하는 제1 스위칭 트랜지스터, 및 상기 선택 라인을 관통하며 이와는 절연되고, 상기 제1 수직 게이트 전극과는 상기 제2 방향으로 이격된 제2 수직 게이트 전극 및 상기 제2 수직 게이트 전극에 인접한 상기 선택 라인 부분에 형성된 제2 수평 채널을 포함하며, 상기 선택 라인으로 인가되는 전기적 신호를 제어하는 제2 스위칭 트랜지스터를 구비할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향으로 상기 기판 상에 각각 연장된 수직 채널들, 상기 수직 채널들의 측벽에 각각 형성된 전하 저장 구조물들, 상기 기판 상에 상기 제1 방향으로 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되어 상기 전하 저장 구조물들을 둘러싸는 워드 라인들, 상기 제1 방향으로 연장되어 상기 워드 라인들을 관통하되 이들과 절연된 제1 수직 게이트 전극 및 상기 제1 수직 게이트 전극에 인접한 상기 각 워드 라인들 부분에 형성된 제1 수평 채널을 각각 포함하며, 상기 워드 라인들에 인가되는 전기적 신호를 제어하는 제1 스위칭 트랜지스터들, 상기 워드 라인들에 각각 전기적으로 연결되어 전기적 신호를 인가하는 제1 패스 트랜지스터들, 및 각각이 상기 제1 스위칭 트랜지스터들 중 일부에 전기적으로 연결된 제2 패스 트랜지스터들을 포함할 수 있으며, 상기 수직 채널들 중 일부, 이에 대응하는 상기 전하 저장 구조물들 중 일부, 및 이를 둘러싸는 상기 워드 라인들 중 일부는 소거 동작의 단위가 되는 메모리 블록을 정의할 수 있고, 상기 기판 상면에 평행하고 상기 제2 방향과 직교하는 제3 방향으로 상기 메모리 블록은 복수 개로 배치되며, 이들 중 일부의 각각에 포함되며 서로 동일한 층에 형성된 상기 워드 라인들이 서로 공유되어 각 층에 1개씩 형성된 상기 워드 라인을 포함하는 공유 메모리 블록이 정의될 수 있으며, 상기 공유 메모리 블록에 포함된 각 층에 형성된 상기 워드 라인에는 1개의 상기 제1 패스 트랜지스터가 전기적으로 연결되고, 상기 공유 메모리 블록에 포함된 상기 각 메모리 블록들에는 1개의 상기 제2 패스 트랜지스터가 전기적으로 연결될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 제1 및 제2 영역들을 포함하는 기판의 상기 제2 영역 상에 형성된 제1 패스 트랜지스터들, 상기 기판의 제1 영역 상에 형성된 제2 및 제3 패스 트랜지스터들, 상기 기판 상에 형성되어 상기 제1 내지 제3 패스 트랜지스터들에 각각 전기적으로 연결된 제1 내지 제3 하부 회로 패턴들, 상기 제1 내지 제3 하부 회로 패턴들 상에 형성된 공통 전극 플레이트(CSP), 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에 서로 이격되며, 상기 기판의 제1 및 제2 영역들 상에서 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 내지 제3 수평 게이트 전극들, 상기 기판의 제1 영역 상에서 상기 제1 내지 제3 수평 게이트 전극들을 관통하여 상기 제1 방향으로 각각 연장된 수직 채널들, 상기 수직 채널들의 측벽에 각각 형성된 전하 저장 구조물들, 상기 제1 내지 제3 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장되고 이들과는 절연된 제1 수직 게이트 전극 및 상기 제1 수직 게이트 전극에 인접한 상기 각 제2 수평 게이트 전극들 부분에 형성된 제1 수평 채널을 포함하며, 각각이 상기 기판의 제1 영역 상에 형성되어 상기 제2 수평 게이트 전극들로 인가되는 전기적 신호를 제어하는 제1 스위칭 트랜지스터들, 상기 제1 내지 제3 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장되고 이들과는 절연되며, 상기 제1 수직 게이트 전극과는 상기 제2 방향으로 이격된 제2 수직 게이트 전극 상기 제2 수직 게이트 전극에 인접한 상기 제3 수평 게이트 전극 부분에 형성된 제2 수평 채널을 포함하며, 각각이 상기 기판의 제1 영역 상에 형성되어 상기 제3 수평 게이트 전극에 인가되는 전기적 신호를 제어하는 제2 스위칭 트랜지스터들, 상기 기판의 제2 영역 상에서 제1 내지 제3 수평 게이트 전극들 상에 각각 형성되어 이에 전기적으로 연결된 제1 내지 제3 콘택 플러그들, 및 상기 기판의 제2 영역 상에서 상기 제1 내지 제3 콘택 플러그들에 각각 대응하여 형성되어 이들에 각각 전기적으로 연결되며, 상기 제1 내지 제3 수평 게이트 전극들 중 일부를 관통하되 이들과 절연되는 제1 내지 제3 관통 비아들을 포함할 수 있으며, 상기 제1 내지 제3 관통 비아들은 상기 제1 패스 트랜지스터들 중 대응하는 것들에 각각 전기적으로 연결될 수 있으며, 상기 제1 스위칭 트랜지스터들은 상기 제2 패스 트랜지스터들 중 대응하는 것들에 전기적으로 연결되고, 상기 제2 스위칭 트랜지스터들은 상기 제3 패스 트랜지스터들 중 대응하는 것들에 전기적으로 연결될 수 있다.
예시적인 실시예들에 따른 상기 수직형 메모리 장치에서, 워드 라인 패드들이 형성되는 패드 영역의 면적이 감소될 수 있으며, 상기 패드 영역에 형성되는 상부 회로 패턴의 배치 자유도가 증가될 수 있다.
도 1 내지 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 24는 비교예에 따른 수직형 메모리 장치를 설명하기 위한 평면도로서, 도 18에 대응하는 도면이다.
도 25 및 26은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들로서, 도 15에 대응하는 평면도들이다.
도 27 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도 및 단면도들이다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 31, 32a, 32b, 33a 및 도 33b는 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도 및 단면도들이다.
도 34, 35a, 35b, 36a, 36b 및 37은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도 및 단면도들이다.
도 38a 및 38b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 39 내지 도 49는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 50은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 51은 예시적인 실시예들에 따른 몰드를 설명하기 위한 사시도이고, 도 52 내지 도 54는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 55는 비교예에 따른 수직형 메모리 장치를 설명하기 위한 평면도로서, 도 52에 대응하는 도면이다.
도 56 및 57은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1)으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들(D2, D3)로 정의한다. 예시적인 실시예들에 있어서, 제2 및 제3 방향들(D2, D3)은 서로 직교할 수 있다.
도 1 내지 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1-2, 6, 8, 13, 15, 18 및 20은 평면도들이고, 도 3-5, 7, 9-12, 14, 16-17, 19, 21-23은 단면도들이다.
이때, 도 3-5, 7, 14, 16, 19 및 21은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 9-12 및 22는 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이며, 도 17 및 23은 대응하는 각 평면도들의 C-C'선을 절단한 단면도들이다. 한편, 도 2 내지 도 23은 도 1의 X 영역에 대한 도면들이고, 도 7b는 도 7a의 Y 영역에 대한 확대 단면도이다.
도 1을 참조하면, 기판(100)은 제1 영역(I) 및 이를 둘러싸는 제2 영역(II)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 예시적인 실시예들에 있어서, 기판(100)은 예를 들어, 붕소와 같은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 및 제2 영역들(I, II)은 각각 셀 어레이 영역 및 패드 영역(혹은 연장 영역)일 수 있으며, 이들은 함께 셀 영역을 형성할 수 있다. 즉, 기판(100)의 제1 영역(I) 상에는 각각이 게이트 전극, 채널 및 전하 저장 구조물을 포함하는 메모리 셀들이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에는 상기 메모리 셀들에 신호를 전달하는 상부 콘택 플러그들 및 이와 접촉하는 패드들이 형성될 수 있다. 한편 도시하지는 않았으나, 기판(100)의 제2 영역(II)을 둘러싸는 제3 영역(III)이 더 형성될 수도 있으며, 제3 영역(III) 상에는 상기 상부 콘택 플러그들을 통해 상기 메모리 셀들에 전기적 신호를 인가하는 상부 회로 패턴이 형성될 수 있다.
이하에서는 설명의 편의 상, 기판(100)의 제1 및 제2 영역들(I, II)의 일부를 포함하는 X 영역에 대해서 설명하기로 한다.
도 2 및 3을 참조하면, 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 층간 절연막들(150, 170)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(101)으로 구분될 수 있다. 소자 분리 패턴(110)은 예를 들어, STI 공정을 통해 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 메모리 셀들, 상부 콘택 플러그들, 및 상부 회로 패턴이 형성될 수 있다.
상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다.
이와는 달리, 상기 수직형 메모리 장치는 COP 구조를 갖지 않을 수도 있으며, 이 경우 상기 하부 회로 패턴 대신에 기판의 제3 영역(III) 상에 주변 회로 패턴이 형성될 수 있다. 즉, 이하에서 기판(100) 상에 형성되며 제1 및 제2 층간 절연막들(150, 170)에 의해 커버되는 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등은 모두 기판(100)의 제3 영역(III) 상에 형성되어 상기 상부 회로 패턴과 전기적으로 연결될 수 있다.
도 8, 9, 15 및 17과 함께 참조하면, 예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에는 제1 트랜지스터가 형성될 수 있으며, 기판(100)의 제1 영역(I) 상에는 제2 및 제3 트랜지스터들이 형성될 수 있다. 이때, 상기 제2 트랜지스터는 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 부분 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 각 제1 및 제2 트랜지스터들은 패스(pass) 트랜지스터일 수 있다.
구체적으로, 상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 하부 게이트 구조물(142), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제1 및 제2 불순물 영역들(102, 103)을 포함할 수 있고, 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 하부 게이트 구조물(144), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제3 및 제4 불순물 영역들(104, 105)을 포함할 수 있으며, 상기 제3 트랜지스터는 기판(100) 상에 형성된 제3 하부 게이트 구조물(146), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제5 및 제6 불순물 영역들(106, 107)을 포함할 수 있다.
제1 하부 게이트 구조물(142)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122) 및 제1 하부 게이트 전극(132)을 포함할 수 있고, 제2 하부 게이트 구조물(144)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(124) 및 제2 하부 게이트 전극(134)을 포함할 수 있으며, 제3 하부 게이트 구조물(146)은 기판(100) 상에 순차적으로 적층된 제3 하부 게이트 절연 패턴(126) 및 제3 하부 게이트 전극(136)을 포함할 수 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성되어 상기 제1 내지 제3 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 내지 제6 불순물 영역들(102, 103, 104, 105, 106, 107)에 각각 접촉하는 제1, 제2, 제4, 제5, 제7 및 제8 하부 콘택 플러그들(162, 163, 165, 166, 168, 169), 및 제1 및 제2 하부 게이트 전극들(132, 134)에 각각 접촉하는 제3 및 제6 하부 콘택 플러그들(164, 167)이 형성될 수 있다. 한편 도시하지는 않았으나, 제1 층간 절연막(150)을 관통하여 제3 하부 게이트 전극(136)에 접촉하는 제9 하부 콘택 플러그가 더 형성될 수 있다.
제1, 제2, 제4, 제5, 제7 및 제8 하부 배선들(182, 183, 185, 186, 188, 189)은 제1 층간 절연막(150) 상에 형성되어 제1, 제2, 제4, 제5, 제7 및 제8 하부 콘택 플러그들(162, 163, 165, 166, 168, 169) 상면에 각각 접촉할 수 있으며, 제3 및 제6 하부 배선들(184, 187)은 제1 층간 절연막(150) 상에 형성되어 제3 및 제6 하부 콘택 플러그들(164, 167) 상면에 각각 접촉할 수 있다.
제1 하부 배선(182) 상에는 제1 하부 비아(192), 제9 하부 배선(202), 제4 하부 비아(212) 및 제12 하부 배선(222)이 순차적으로 적층될 수 있고, 제4 하부 배선(185) 상에는 제2 하부 비아(194), 제10 하부 배선(204), 제5 하부 비아(214) 및 제13 하부 배선(224)이 순차적으로 적층될 수 있으며, 제7 하부 배선(188) 상에는 제3 하부 비아(196), 제11 하부 배선(206), 제6 하부 비아(216) 및 제14 하부 배선(226)이 순차적으로 적층될 수 있다.
제2 층간 절연막(170)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제14 하부 배선들(182, 183, 184, 185, 186, 187, 188, 189, 202, 204, 206, 222, 224, 226) 및 제1 내지 제6 하부 비아들(192, 194, 196, 212, 214, 216)을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 트랜지스터의 제1 하부 게이트 구조물(142)은 제3 하부 콘택 플러그(164) 및 제3 하부 배선(184)을 통해 구동 회로에 연결될 수 있으며, 또한 상기 제1 트랜지스터의 제2 불순물 영역(103)은 제2 하부 콘택 플러그(163) 및 제2 하부 배선(183)을 통해 구동 회로에 연결될 수 있다. 즉, 상기 각 구동 회로들로부터 인가된 전기적 신호를 상기 제1 트랜지스터는 제1 하부 콘택 플러그(162), 제1 하부 배선(182), 제1 하부 비아(192), 제9 하부 배선(202), 제4 하부 비아(212) 및 제12 하부 배선(222)으로 전달할 수 있다.
또한, 상기 제2 트랜지스터의 제2 하부 게이트 구조물(144)은 제5 하부 콘택 플러그(166) 및 제5 하부 배선(186)을 통해 구동 회로에 연결될 수 있으며, 또한 상기 제2 트랜지스터의 제4 불순물 영역(105)은 제6 하부 콘택 플러그(167) 및 제6 하부 배선(187)을 통해 구동 회로에 연결될 수 있다. 즉, 상기 각 구동 회로들로부터 인가된 전기적 신호를 상기 제2 트랜지스터는 제4 하부 콘택 플러그(165), 제4 하부 배선(185), 제2 하부 비아(194), 제10 하부 배선(204), 제5 하부 비아(214) 및 제13 하부 배선(224)으로 전달할 수 있다.
상기 하부 회로 패턴을 구성하는 각 구성 요소들은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
도 4를 참조하면, 제2 층간 절연막(170) 상에 공통 전극 플레이트(common source plate: CSP)(240), 희생막 구조물(290) 및 지지막(300)을 순차적으로 형성할 수 있다.
CSP(240)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, CSP(240)는 순차적으로 적층된 금속 실리사이드 막 및 n형 불순물이 도핑된 폴리실리콘 막으로 구성될 수도 있다. 이때, 상기 금속 실리사이드 막은 예를 들어, 텅스텐 실리사이드를 포함할 수 있다.
희생막 구조물(290)은 순차적으로 적층된 제1 내지 제3 희생막들(260, 270, 280)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(260, 280)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지막(300)은 제1 내지 제3 희생막들(260, 270, 280)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도시하지는 않았으나, 지지막(300)의 일부는 희생막 구조물(290)을 관통하여 CSP(240) 상면에 접촉하여 지지 패턴(도시되지 않음)을 형성할 수도 있다.
이후, 지지막(300) 상에 제1 절연막(310) 및 제1 게이트 전극막(320)을 제1 방향(D1)을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 제1 절연막들(310) 및 제1 게이트 전극막(320)을 포함하는 몰드막이 지지막(300) 상에 형성될 수 있다. 제1 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 게이트 전극막(320)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
다만 도 6을 함께 참조하면, 최하층 제1 게이트 전극막(320)의 일부를 관통하는 제1 분리 패턴(330)이 형성될 수 있다. 제1 분리 패턴(330)은 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 분리 패턴(330)은 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 5를 참조하면, 최상층에 형성된 제1 절연막(310) 상에 이를 부분적으로 커버하는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 최상층 제1 절연막(310) 및 그 하부의 최상층 제1 게이트 전극막(320)을 식각한다. 이에 따라, 최상층 제1 게이트 전극막(320) 하부에 형성된 제1 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 최상층 제1 절연막(310), 최상층 제1 게이트 전극막(320), 상기 노출된 제1 절연막(310), 및 그 하부의 제1 게이트 전극막(320)을 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제1 게이트 전극막(320) 및 제1 절연막(310)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제1 게이트 전극막(320) 및 제1 절연막(310) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 제2 방향(D2)을 따라 배치될 수 있다. 예시적인 실시예들에 있어서, 상기 몰드에 포함된 상기 계단들의 제2 방향(D2)으로의 길이는 일부를 제외하고는 일정할 수 있다. 이때, 상기 일부 계단들의 제2 방향(D2)으로의 길이는 다른 계단들의 제2 방향(D2)으로의 길이보다 클 수 있으며, 이하에서는 상대적으로 작은 길이를 갖는 계단들을 제1 계단들로, 상대적으로 큰 길이를 갖는 계단들을 제2 계단들로 지칭하기로 한다. 도 5에는 2개의 제2 계단들이 도시되어 있다. 한편, 도 6 이후의 각 평면도들에서 상기 계단들은 점선으로 표시되어 있다.
상기 몰드는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 지지막(300) 상에 형성될 수 있으며, 지지막(300)의 가장자리 상면의 일부는 상기 몰드에 의해 커버되지 않고 노출될 수 있다. 이때, 상기 몰드에 포함된 상기 각 계단들은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 6, 7a 및 7b를 참조하면, 상기 몰드 및 상기 노출된 지지막(300) 상면을 커버하는 제3 층간 절연막(340)을 CSP(240) 상에 형성하고, 최상층의 제1 절연막(310)의 상면이 노출될 때까지 제3 층간 절연막(340)을 평탄할 수 있다. 이에 따라, 상기 몰드의 측벽은 제3 층간 절연막(340)에 의해 커버될 수 있다. 이후, 상기 몰드의 상면 및 제3 층간 절연막(340)의 상면에 제4 층간 절연막(350)을 형성할 수 있다.
이후, 제4 층간 절연막(350), 상기 몰드, 지지막(300), 및 희생막 구조물(290)을 관통하여 기판(100)의 제1 영역(I) 상에 형성된 CSP(240) 부분의 상면을 노출시키며 제1 방향(D1)으로 연장되는 채널 홀을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀은 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있다.
상기 각 채널 홀들 측벽, 상기 노출된 CSP(240)의 상면, 및 제4 층간 절연막(350)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 각 채널 홀들의 나머지 부분을 채우는 충전막을 상기 채널막 상에 형성한다. 이후, 제4 층간 절연막(350)의 상면이 노출될 때까지 상기 충전막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화하여, 상기 각 채널 홀들 내에 순차적으로 적층된 전하 저장 구조물(400), 제1 채널(410) 및 충전 패턴(420)을 형성할 수 있다. 이때, 각 전하 저장 구조물(400), 제1 채널(410) 및 충전 패턴(420)은 제1 방향(D1)으로 연장될 수 있으며, 이에 따라 제1 채널(410)은 수직 채널로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(400)은 제1 채널(410)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(390), 전하 저장 패턴(380), 및 제1 블로킹 패턴(370)을 포함할 수 있다. 터널 절연 패턴(390) 및 제1 블로킹 패턴(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장 패턴(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 충전 패턴(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 상기 각 채널 홀들 내부에 순차적으로 적층된 전하 저장 구조물(400), 제1 채널(410) 및 충전 패턴(420)의 상부를 제거하여 제1 트렌치를 형성한 후, 이를 채우는 캐핑 패턴(430)을 형성할 수 있다. 캐핑 패턴(430)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 채널(410)은 각 제2 및 제3 방향들(D2, D3)을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 어레이는 제2 방향(D2)을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(410a)과, 제2 방향(D2)을 따라 복수 개로 형성된 제1 채널들을 포함하면서 제3 방향(D3)으로 제1 채널 열(410a)과 일정한 간격으로 이격된 제2 채널 열(410b)을 포함할 수 있다. 이때, 제1 채널 열(410a)에 포함된 제1 채널들은 제2 채널 열(410b)에 포함된 제1 채널들로부터 제2 방향(D2) 혹은 제3 방향(D3)과 예각을 이루는 방향에 각각 위치할 수 있다.
한편, 상기 제1 및 제2 채널 열들(410a, 410b)은 제3 방향(D3)을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 제3 방향(D3)을 따라 5개의 제1 채널 열들(410a) 및 4개의 제2 채널 열들(410b)이 서로 교대로 배치될 수 있으며, 이들은 하나의 채널 그룹을 형성할 수 있다.
이하에서는, 상기 채널 그룹 내에 배열된 4개의 채널 열들을 제3 방향(D3)을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(410a, 410b, 410c, 410d)로 지칭하고, 가운데에 배치된 채널 열은 제5 채널 열(410e)로 지칭하며, 나머지 4개의 채널 열들을 다시 제1, 제2, 제3 및 제4 채널 열들(410a, 410b, 410c, 410d)로 지칭하기로 한다.
이때, 제3 방향(D3)으로 배치된 2개의 채널 그룹들은 함께 채널 블록을 형성할 수 있다. 한편, 제1 채널들(410), 전하 저장 구조물들(400), 및 후술하는 게이트 전극들을 포함하는 메모리 셀들 역시 상기 채널 그룹 및 채널 블록에 대응하여 메모리 그룹 및 메모리 블록이 각각 정의될 수 있다. 이때, 상기 수직형 메모리 장치에서 소거(erase) 동작은 상기 메모리 블록 단위로 수행될 수 있다. 도 6에는 제3 방향(D3)을 따라 배치된 2개의 메모리 블록들이 도시되어 있으며, 상기 각 메모리 블록들은 제3 방향(D3)을 따라 배치된 2개의 메모리 그룹들을 포함한다.
이후, 제4 층간 절연막(350), 제1 절연막들(310)의 일부 및 제1 게이트 전극막들(320)의 일부를 식각함으로써, 이들을 관통하며 제2 방향(D2)으로 연장되는 제1 개구를 형성한 후, 이를 채우는 제2 분리 패턴(440)을 형성할 수 있다.
예시적인 실시예에 있어서, 제2 분리 패턴(440)은 일부 제1 채널들(410), 구체적으로 상기 각 채널 그룹들에서 제5 채널 열(410e)에 속하는 제1 채널들(410)의 상부를 관통할 수 있다. 또한, 제2 분리 패턴(440)은 상기 일부 제1 채널들(410)의 상부뿐만 아니라, 제4 층간 절연막(350), 상부 2개의 층들에 형성된 제1 게이트 전극막들(320), 및 상부의 2개의 층들에 형성된 제1 절연막들(310)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 제1 절연막(310)도 부분적으로 관통할 수 있다. 이때, 제2 분리 패턴(440)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 몰드에 포함된 상부 2개의 계단층들을 관통할 수 있다. 이에 따라, 제2 분리 패턴(440)에 의해서 상부 2개의 층들에 형성된 제1 게이트 전극막들(320)이 제3 방향(D3)을 따라 서로 분리될 수 있다.
도 8 및 9를 참조하면, 제4 층간 절연막(350), 캐핑 패턴(430) 및 제2 분리 패턴(440) 상에 제5 층간 절연막(450)을 형성한 후, 식각 공정을 통해 제3 내지 제5 층간 절연막들(340, 350, 450) 및 상기 몰드를 관통하는 제2 및 제3 개구들(460, 465)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제2 및 제3 개구들(460, 465)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있다. 이때 제2 개구(460)는 계단 형상의 상기 몰드의 제2 방향(D2)으로의 양단들까지 연장될 수 있으나, 제3 개구(465)는 기판(100)의 제2 영역(II) 상에서 부분적으로 절단될 수 있다. 이에 따라, 상기 몰드는 제2 개구(460)에 의해서 제3 방향(D3)으로 서로 완전히 분리되지만, 제3 개구(465)에 의해서는 제3 방향(D3)으로 완전히 분리되지는 않으며, 제3 개구(465)의 제3 방향(D3)으로의 양측들에 각각 형성된 몰드들은 제1 연결부(990)에 의해 서로 연결될 수 있다. 예시적인 실시예들에 있어서, 제1 연결부(990)는 상기 몰드에서 상부로부터 3번째 층에 형성된 계단으로부터 제1 방향(D1)을 따라 하부로 연장되도록 형성될 수 있으며, 또한 제1 분리 패턴(330)과 제1 방향(D1)으로 오버랩될 수 있다.
상기 식각 공정은 제2 및 제3 개구들(460, 465)이 지지막(300)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제2 및 제3 개구들(460, 465)이 형성됨에 따라서, 이의 측벽에 의해 상기 몰드에 포함된 제1 절연막들(310) 및 제1 게이트 전극막들(320)이 노출될 수 있으며, 이들은 각각 제2 방향(D2)으로 연장되는 제1 절연 패턴들(315) 및 게이트 전극들로 변환될 수 있다.
다만 전술한 바와 같이, 상기 몰드의 제1 연결부(990)에 의해서, 제3 개구(465)의 양측들에 각각 형성된 제1 절연 패턴들(315) 및 상기 게이트 전극들은 제3 방향(D3)으로 완전히 분리되지 않고 서로 부분적으로 연결될 수 있다. 즉, 상기 몰드의 제1 연결부(990)는 제1 절연 패턴(315)의 연결 패턴과 상기 게이트 전극의 연결 패턴을 포함할 수 있으며, 이들에 의해 제3 개구(465)의 양측들에 형성된 제1 절연 패턴들(315) 및 상기 게이트 전극들은 각각 서로 연결될 수 있다. 상기 몰드는 기판(100)의 제1 영역(I) 상에서는 편평한 상면을 갖고, 제1 영역(I)의 제2 방향(D2)으로의 각 양단 및 제2 영역(II) 상에서는 계단 형상을 가지며, 전체적으로 제2 방향(D2)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 각각 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 계단층으로 하는 계단 형상을 가질 수 있으며, 상기 각 계단층들에서 상층의 계단층들에 의해 오버랩되지 않는 부분인 각 계단들, 즉 제2 방향(D2)으로의 각 말단부들은 패드로 지칭될 수 있다.
또한, 상기 게이트 전극 구조물은 제3 방향(D3)을 따라 복수 개로 형성될 수 있으며, 이들은 제2 및 제3 개구들(460, 465)에 의해 제3 방향(D3)으로 서로 이격될 수 있다. 다만 전술한 바와 같이, 상기 몰드의 제1 연결부(990)에 포함된 상기 게이트 전극의 연결 패턴에 의해서 제3 개구(465)의 양측들에 형성된 상기 게이트 전극 구조물들은 제3 방향(D3)으로 완전히 분리되지는 않고 부분적으로 서로 연결될 수 있으므로, 제3 방향(D3)으로 서로 이웃하는 제2 개구들(460) 사이에 형성된 게이트 전극들을 전체적으로 하나의 게이트 전극 구조물로 지칭할 수도 있다.
상기 게이트 전극 구조물은 제1 방향(D1)을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(752, 754, 756)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(752)은 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(756)은 최상층 및 그 바로 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(754)은 제1 및 제3 게이트 전극들(752, 756) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다. 다만, 제1 게이트 전극(752)의 하부 및/또는 제3 게이트 전극(756) 상부에는 게이트 유도 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 erase를 가능하도록 게이트 전극이 추가적으로 배치될 수도 있다.
다만, 각 제1 내지 제3 게이트 전극들(752, 754, 756)이 형성되는 층의 개수는 이에 한정되지 않을 수 있다.
예시적인 실시예들에 있어서, 각 제2 및 제3 개구들(460, 465)은 기판(100)의 제1 영역(I) 상에서 상기 메모리 그룹들 사이에 제2 방향(D2)을 따라 연장되도록 형성될 수 있으며, 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 구체적으로, 제2 개구(460)는 워드 라인을 서로 공유하는 복수의 메모리 블록들을 포함하는 하나의 공유 메모리 블록의 제3 방향(D3)으로의 각 양측들에 형성될 수 있으며, 제3 개구(465)는 상기 공유 메모리 블록 내의 상기 메모리 블록들 사이, 및 상기 각 메모리 블록들 내에 포함된 메모리 그룹들 사이에 형성될 수 있다.
도 8에는 예시적으로 각각이 2개의 메모리 그룹들을 포함하는 2개의 메모리 블록들이 서로 워드 라인을 공유하여 1개의 공유 메모리 블록을 형성한 것이 도시되어 있으며, 이에 따라 상기 공유 메모리 블록의 양측들에 각각 제2 개구들(460)이 형성되어 있다. 또한, 상기 공유 메모리 블록에 포함된 상기 4개의 메모리 그룹들 사이에 3개의 제3 개구들(465)이 형성되어 있다. 다만, 상기 각 메모리 블록들이 포함하는 상기 메모리 그룹들의 개수, 및 상기 공유 메모리 블록이 포함하는 상기 메모리 블록들 개수는 이에 한정되지 않으며, 예를 들어 하나의 공유 메모리 블록은 4개, 8개 등의 임의의 복수의 메모리 블록들을 포함할 수 있다.
도 8에 도시된 상기 공유 메모리 블록 내에서, 각 층에 형성된 워드 라인들은 상기 몰드의 제1 연결부(990)에 포함된 상기 게이트 전극의 연결 패턴을 통해 서로 연결되어 공유될 수 있고, 각 층에 형성된 SSL들은 제2 분리 패턴(440) 및 제3 개구들(465)에 의해 8개로 분리될 수 있으며, GSL은 제1 분리 패턴(330) 및 제3 개구들(465)에 의해 4개로 분리될 수 있다. 즉, 상기 공유 메모리 블록에 포함된 각 메모리 블록들은 각 층의 2개의 워드 라인들이 제1 연결부(990)를 통해 서로 연결된 하나의 워드 라인을 포함할 수 있지만, 또한 상기 메모리 블록들에 각각 포함된 2개의 워드 라인들은 제1 연결부(990)를 통해 서로 연결되어 상기 공유 메모리 블록은 최종적으로 하나의 워드 라인을 포함할 수 있다.
이후, 제2 및 제3 개구들(460, 465)의 측벽 및 제5 층간 절연막(450) 상에 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 각 제2 및 제3 개구들(460, 465)의 저면에 형성된 부분을 제거하여 스페이서(470)를 형성할 수 있으며, 이에 따라 지지막(300)의 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 지지막(300) 부분 및 그 하부의 희생막 구조물(290) 부분을 제거함으로써, 각 제2 및 제3 개구들(460, 465)를 하부로 확장할 수 있다. 이에 따라, 각 제2 및 제3 개구들(460, 465)는 CSP(240)의 상면을 노출시킬 수 있으며, 나아가 CSP(240)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 스페이서(470)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 희생막 구조물(290)이 부분적으로 제거될 때, 각 제2 및 제3 개구들(460, 465)의 측벽은 스페이서(470)에 의해 커버되므로, 상기 몰드에 포함된 제1 절연 패턴들(315) 및 게이트 전극들(752, 754, 756)은 제거되지 않을 수 있다.
도 10을 참조하면, 제2 및 제3 개구들(460, 465)를 통해 희생막 구조물(290)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 갭(295)이 형성될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다.
제1 갭(295)이 형성됨에 따라서, 지지막(300) 저면 및 CSP(240)의 상면이 노출될 수 있다. 또한, 제1 갭(295)에 의해 전하 저장 구조물(400)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(400) 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 제1 채널(410)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(400)은 상기 몰드를 관통하여 제1 채널(410)의 대부분의 외측벽을 커버하는 상부와, 제1 채널(410)의 저면을 커버하며 CSP(240) 상부에 형성된 하부로 분리될 수 있다.
도 11을 참조하면, 스페이서(470)를 제거하고, 각 제2 및 제3 개구들(460, 465)의 측벽 및 제1 갭(295) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 각 제2 및 제3 개구들(460, 465) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제1 갭(295) 내에 채널 연결 패턴(480)을 형성할 수 있다.
채널 연결 패턴(480)이 형성됨에 따라서, 제3 방향(D3)으로 서로 이웃하는 제2 및 제3 개구들(460, 465) 사이에 형성된 제1 채널들(410), 즉 각 채널 그룹들에 속하는 제1 채널들(410)이 서로 연결될 수 있다.
채널 연결 패턴(480)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(480) 내에는 에어 갭(485)이 형성될 수도 있다.
도 12를 참조하면, 제2 및 제3 개구들(460, 465)을 각각 채우는 제3 및 제4 분리 패턴들(490, 495; 도 13 참조)을 형성할 수 있다.
제3 및 제4 분리 패턴들(490, 495)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 13 및 14를 참조하면, 제5 층간 절연막(450) 및 제3 및 제4 분리 패턴들(490, 495) 상에 제6 층간 절연막(500)을 형성한 후, 기판(100)의 제2 영역(II) 상에 제1 내지 제3 상부 콘택 플러그들(510, 520, 530)을 형성할 수 있다.
각 제1 내지 제3 상부 콘택 플러그들(510, 520, 530)은 제3 내지 제6 층간 절연막들(340, 350, 450, 500) 및 제1 절연 패턴(315)을 관통할 수 있으며, 제3, 제2 및 제1 게이트 전극들(756, 754, 752)의 패드들에 각각 접촉할 수 있다. 도 13에는 2개의 메모리 블록들이 서로 워드 라인을 공유하는 하나의 공유 메모리 블록이 도시되어 있으므로, 각 층에 형성되어 워드 라인 역할을 수행하는 하나의 제2 게이트 전극(754), 각 층에 형성되어 SSL 역할을 수행하는 8개의 제3 게이트 전극들(756), 및 GSL 역할을 수행하는 4개의 제1 게이트 전극들(752)에 각각 대응하여, 각 층에 형성된 하나의 제2 상부 콘택 플러그(520), 각 층에 형성된 8개의 제1 상부 콘택 플러그들(510), 및 4개의 제3 상부 콘택 플러그들(530)이 도시되어 있다.
다만, 제1 내지 제3 상부 콘택 플러그들(510, 520, 530)은 이들에 각각 대응하는 제3 내지 제1 게이트 전극들(756, 754, 752)의 패드들 상에서 도면에 도시된 위치에 한정되지 않고 자유롭게 배치될 수 있다.
도 15, 16a 및 17을 참조하면, 제6 층간 절연막(500) 및 제1 내지 제3 상부 콘택 플러그들(510, 520, 530) 상에 제7 층간 절연막(540)을 형성한 후, 기판(100)의 제2 영역(II) 상에 제1 내지 제3 관통 비아들(562, 564, 566)을 형성하고, 기판(100)의 제1 영역(I) 상에 제1 수직 게이트 전극(580)을 형성할 수 있다.
각 제1 내지 제3 관통 비아들(562, 564, 566) 및 제1 수직 게이트 전극(580)은 제3 내지 제7 층간 절연막들(340, 350, 450, 500, 540), 상기 몰드, 지지막(300), 채널 연결 패턴(480), CSP(240), 및 제2 층간 절연막(170) 상부를 관통하는 홀을 형성한 후 이를 채움으로써 제1 방향(D1)으로 연장되도록 형성할 수 있으며, 각 제1 내지 제3 관통 비아들(562, 564, 566)은 제12 하부 배선(222)에 접촉할 수 있고, 제1 수직 게이트 전극(580)은 제13 하부 배선(224)에 접촉할 수 있다. 제1 방향(D1)으로 연장되는 제1 수직 게이트 전극(580)과 대비하여, 제2 방향(D2) 즉, 상기 수평 방향으로 연장되는 각 제1 내지 제3 게이트 전극들(752, 754, 756)은 수평 게이트 전극으로 지칭될 수도 있다.
한편, 제1 내지 제3 관통 비아들(562, 564, 566)의 측벽에는 제2 내지 제4 절연 패턴들(552, 554, 556)이 각각 형성될 수 있고, 제1 수직 게이트 전극(580)의 측벽에는 제5 절연 패턴(570)이 형성될 수 있다. 이에 따라, 제1 내지 제3 관통 비아들(562, 564, 566) 및 제1 수직 게이트 전극(580)은 상기 몰드에 포함된 게이트 전극들(752, 754, 756), 지지막(300), 채널 연결 패턴(480), 및 CSP(240) 등과 전기적으로 절연될 수 있다.
제1 내지 제3 관통 비아들(562, 564, 566) 및 제1 수직 게이트 전극(580)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제2 내지 제5 절연 패턴들(552, 554, 556, 570)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 관통 비아들(562, 564, 566)은 제1 내지 제3 상부 콘택 플러그들(510, 520, 530)에 각각 대응하는 위치에서 상기 몰드의 상기 제2 계단을 관통하도록 형성될 수 있다. 다만, 제3 관통 비아(566)는 상기 몰드에 의해 커버되지 않고 노출된 지지막(300) 부분을 관통하도록 형성될 수도 있다.
한편, 도시하지는 않았으나, 상기 몰드에 의해 커버되지 않고 노출된 지지막(300) 부분에는 공통 소스 콘택 플러그가 더 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 수직 게이트 전극(580)은 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 부분 상에 형성될 수 있으며, 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 수직 게이트 전극(580)은 상기 각 메모리 그룹 내에서 제2 분리 패턴(440)의 제3 방향(D3)으로의 각 양측들에 형성될 수 있다. 이에 따라 도면 상에서는, 상부에서 보았을 때, 서로 일정한 간격으로 이격된 7개의 제1 수직 게이트 전극들(580)이 상기 각 메모리 그룹 내에서 제2 분리 패턴(440)의 각 양측들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 상기 각 메모리 그룹 내에서 제2 분리 패턴(440)의 각 양측들에 형성되는 제1 수직 게이트 전극(580)의 개수는 제한이 없다.
예시적인 실시예들에 있어서, 상부에서 보았을 때, 제1 수직 게이트 전극(580)은 원형, 타원형 혹은 정다각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 수직 게이트 전극(580), 이의 측벽을 커버하는 제5 절연 패턴(570), 및 이를 둘러싸면서 각 층에 형성된 제2 게이트 전극(754) 부분은 함께 제1 스위칭(switching) 트랜지스터(600)를 형성할 수 있다. 이때, 상기 제2 게이트 전극(754) 부분은 제1 스위칭 트랜지스터(600)의 채널 역할을 수행할 수 있으며, 이에 따라 이하에서는 이를 제2 채널(590)로 지칭하기로 한다. 즉, 제1 스위칭 트랜지스터(600)는 제1 수직 게이트 전극(580), 이를 둘러싸며 제1 수직 게이트 전극(580)에 대해 게이트 절연 패턴 역할을 수행하는 제5 절연 패턴(570), 및 이를 둘러싸며 채널 역할을 수행하는 제2 채널(590)을 포함할 수 있다. 한편, 제2 채널(590)은 제1 방향(D1)으로 연장되는 제1 채널(410)에 대비하여, 수평 채널로 지칭될 수 있으며, 이는 이후에 설명될 제2 내지 제5 채널들(590, 595, 597, 790)도 마찬가지이다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에서 상기 각 메모리 블록들의 하부에는 패스 트랜지스터 역할을 수행하는 하나의 제2 트랜지스터가 배치될 수 있으며, 이는 제13 하부 배선(224)을 통해 상기 각 메모리 블록 내에 형성된 복수의 제1 수직 게이트 전극들(580)과 전기적으로 연결될 수 있다. 이에 따라, 상기 각 공유 메모리 블록들 하부에는 공유하는 메모리 블록의 개수만큼의 상기 제2 트랜지스터들이 배치되어 이에 대응하는 메모리 블록들 각각에 선택적으로 전기적 신호를 인가할 수 있으며, 상기 제2 트랜지스터는 메모리 블록 선택 트랜지스터로 지칭될 수도 있다. 도면 상에서는 하나의 공유 메모리 블록 하부에 2개의 메모리 블록 선택 트랜지스터들이 배치된 것이 도시되어 있다.
한편, 상기 메모리 블록 선택 트랜지스터에 의해 전기적 신호를 인가받은 해당 메모리 블록의 제1 수직 게이트 전극들(580)을 포함하는 제1 스위칭 트랜지스터(600)에 의해서 이에 연결된 제2 수평 게이트 전극들(754) 즉, 워드 라인들에 인가되는 전기적 신호가 제어될 수 있다.
도 16b를 참조하면, 제1 내지 제3 관통 비아들(562, 564, 566) 및 제1 수직 게이트 전극(580)이 관통하는 CSL(240) 부분에 매립 절연 패턴(243)이 더 형성될 수도 있다.
즉, 도 4를 참조로 설명한 바와 같이, 제2 층간 절연막(170) 상에 CSP(240)를 형성한 후, 제1 내지 제3 관통 비아들(562, 564, 566) 및 제1 수직 게이트 전극(580)이 관통하는 영역에 홀을 형성한 후 이를 매립 절연 패턴(243)으로 채울 수 있다. 매립 절연 패턴(243)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 실리콘 질화물과 같은 질화물 등을 포함할 수 있다.
매립 절연 패턴(243)을 미리 형성함에 따라서, 이후 제1 내지 제3 관통 비아들(562, 564, 566) 및 제1 수직 게이트 전극(580) 형성을 위한 상기 홀 형성 시, CSP(240) 제거를 위한 식각 공정의 난이도가 감소할 수 있다.
도 18 및 19를 참조하면, 제7 층간 절연막(540), 제1 내지 제3 관통 비아들(562, 564, 566) 및 제1 수직 게이트 전극들(580) 상에 제8 층간 절연막(610)을 형성한 후, 제4 및 제5 상부 콘택 플러그들(622, 624), 제6 상부 콘택 플러그(도시되지 않음), 및 제7 및 제8 상부 콘택 플러그들(630, 640)을 형성할 수 있다.
제4 및 제5 상부 콘택 플러그들(622, 624) 및 상기 제6 상부 콘택 플러그는 제7 및 제8 층간 절연막들(540, 610)을 관통하여 제1 내지 제3 상부 콘택 플러그들(510, 520, 530) 상면에 각각 접촉할 수 있고, 제7 상부 콘택 플러그(630)는 제8 층간 절연막(610)을 관통하여 각 제1 내지 제3 관통 비아들(562, 564, 566)의 상면에 접촉할 수 있으며, 제8 상부 콘택 플러그(640)는 제5 내지 제8 층간 절연막들(450, 500, 540, 610)을 관통하여 캐핑 패턴(430) 상면에 접촉할 수 있다.
이후, 제8 층간 절연막(610), 제4 및 제5 상부 콘택 플러그들(622, 624), 상기 제6 상부 콘택 플러그, 및 제7 및 제8 상부 콘택 플러그들(630, 640) 상에 제9 층간 절연막(650)을 형성한 후, 이를 관통하는 제1 내지 제5 상부 배선들(662, 664, 666, 670, 675)을 형성할 수 있다.
제1 상부 배선(662)은 제4 상부 콘택 플러그(622) 및 제1 관통 비아(562) 상부에 형성된 제7 상부 콘택 플러그(630) 상면에 접촉할 수 있고, 제2 상부 배선(664)은 제5 상부 콘택 플러그(624) 및 제2 관통 비아(564) 상부에 형성된 제7 상부 콘택 플러그(630) 상면에 접촉할 수 있으며, 제3 상부 배선(666)은 상기 제6 상부 콘택 플러그 및 제3 관통 비아(566) 상부에 형성된 제7 상부 콘택 플러그(630) 상면에 접촉할 수 있다.
한편, 제3 방향(D3)으로 서로 이웃한 2개의 제8 상부 콘택 플러그들(640)은 한 쌍을 이룰 수 있으며, 상기 한 쌍을 이루는 제8 상부 콘택 플러그들(640)은 이들 상면에 형성된 각 제4 및 제5 상부 배선들(670, 675)에 의해 서로 연결될 수 있다. 이때, 제4 및 제5 상부 배선들(670, 675)은 제3 방향(D3)을 따라 지그재그 형태로 배치될 수 있다.
도 20, 21a, 22 및 도 23을 참조하면, 제9 층간 절연막(660), 제1 내지 제5 상부 배선들(662, 664, 666, 670, 675) 상에 제10 층간 절연막(680)을 형성하고 이를 관통하는 제1 상부 비아(690) 및 제2 상부 비아(도시되지 않음)을 형성할 수 있다.
제1 상부 비아(690)는 제4 상부 배선(670) 상면에 접촉할 수 있으며, 상기 제2 상부 비아는 제5 상부 배선(675) 상면에 접촉할 수 있다.
이후, 제10 층간 절연막(680), 제1 상부 비아(690) 및 상기 제2 상부 비아 상에 제11 층간 절연막(700)을 형성한 후, 이를 관통하여 제1 상부 비아(690) 상면에 접촉하는 제6 상부 배선(710) 및 상기 제2 상부 비아 상면에 접촉하는 제7 상부 배선(715)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제6 및 제7 상부 배선들(710, 715)은 제3 방향(D3)으로 연장될 수 있으며, 복수의 제1 상부 비아들(690) 및 복수의 상기 제2 상부 비아들에 각각 연결될 수 있다. 제6 및 제7 상부 배선들(710, 715)은 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치를 완성할 수 있다.
한편, 도 21b를 참조하면, 도 16b를 참조로 설명한 바와 같이, 제1 내지 제3 관통 비아들(562, 564, 566) 및 제1 수직 게이트 전극(580)이 관통하는 CSP(240) 부분에는 매립 절연 패턴(243)이 추가적으로 형성될 수도 있다.
상기 수직형 메모리 장치는 다음과 같은 구조적 특징을 가질 수 있다.
즉, 상기 수직형 메모리 장치는 기판(100) 제2 영역(II) 상에 형성된 제1 트랜지스터들, 기판(100)의 제1 영역(I) 상에 형성된 제2 트랜지스터들, 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들에 각각 전기적으로 연결된 하부 회로 패턴들, 상기 하부 회로 패턴들 상에 형성된 CSP(240), 제1 방향(D1)을 따라 CSP(240) 상에 서로 이격되며, 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 각각 연장된 제1 내지 제3 수평 게이트 전극들(752, 754, 756), 기판(100)의 제1 영역(I) 상에서 제1 내지 제3 수평 게이트 전극들(752, 754, 756)을 관통하여 제1 방향(D1)으로 각각 연장된 제1 채널들(410), 제1 채널들(410)의 측벽에 각각 형성된 전하 저장 구조물들(400), 제1 내지 제3 수평 게이트 전극들(752, 754, 756)을 관통하여 제1 방향(D1)으로 연장되고 이들과는 절연된 제1 수직 게이트 전극(580) 및 제1 수직 게이트 전극(580)에 인접한 각 제2 수평 게이트 전극들(754) 부분에 형성된 제1 수평 채널(590)을 포함하며, 각각이 기판(100)의 제1 영역(I) 상에 형성되어 제2 수평 게이트 전극들(754)로 인가되는 전기적 신호를 제어하는 제1 스위칭 트랜지스터들(600), 기판(100)의 제2 영역(II) 상에서 제1 내지 제3 수평 게이트 전극들(752, 754, 756) 상에 각각 형성되어 이에 전기적으로 연결된 제1 내지 제3 콘택 플러그들(510, 520, 530), 및 기판(100)의 제2 영역(II) 상에서 제1 내지 제3 콘택 플러그들(510, 520, 530)에 대응하여 형성되어 이들에 각각 전기적으로 연결되며, 제1 내지 제3 수평 게이트 전극들(752, 754, 756) 중 일부를 관통하되 이들과 절연되는 제1 내지 제3 관통 비아들(562, 564, 566)을 포함할 수 있으며, 제1 내지 제3 관통 비아들(562, 564, 566)은 상기 제1 트랜지스터들 중 대응하는 것들에 각각 전기적으로 연결될 수 있고, 제1 스위칭 트랜지스터들(600)은 상기 제2 패스 트랜지스터들 중 대응하는 것들에 전기적으로 연결될 수 있다.
전술한 바와 같이 상기 수직형 메모리 장치는 복수의 메모리 블록들이 각각 포함하는 워드 라인들을 서로 공유하여 공유 메모리 블록을 형성할 수 있으며, 이에 따라 상기 공유된 워드 라인에 신호를 인가하기 위해 기판(100)의 제2 영역(II) 상에 형성되는 제2, 제5 및 제7 상부 콘택 플러그들(520, 624, 630), 제2 상부 배선(664) 및 제2 관통 비아(564)와 같은 상부 회로 패턴, 그 하부에 형성되어 이에 전기적으로 연결되는 상기 제1 트랜지스터, 및 이에 전기적으로 연결되는 하부 회로 패턴의 개수를 줄일 수 있다. 따라서 기판(100)의 제2 영역(II)의 면적을 감소시킬 수 있으며, 혹은 기판(100)의 제2 영역(II) 상에 형성되는 상기 상부 회로 패턴의 배치 자유도를 증가시킬 수 있다.
한편, 상기 공유 메모리 블록 내에 포함된 상기 각 메모리 블록들의 워드 라인들이 개별적으로 동작할 수 있도록, 상기 각 워드 라인들에 전기적으로 연결되는 제1 스위칭 트랜지스터(600), 및 이에 전기적으로 연결되어 패스 트랜지스터 역할을 수행하는 상기 제2 트랜지스터, 즉 상기 메모리 블록 선택 트랜지스터를 추가로 형성할 수 있다. 이때, 제1 스위칭 트랜지스터(600)는 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 부분 상에 형성되므로 기판(100)의 제2 영역(II) 면적 증가와는 무관하며, 또한 상기 수직 방향으로 연장되는 제1 수직 게이트 전극(580), 이를 둘러싸는 제5 절연 패턴(570), 및 이를 둘러싸는 제2 채널(590)을 포함하므로, 이로 인해 증가되는 면적도 크지 않다.
특히, 제1 스위칭 트랜지스터(600)의 제2 채널(590)은 제2 게이트 전극(754)의 일부를 그대로 이용하므로, 이를 형성하기 위한 별도의 공정이 필요하지 않다. 다만, 제2 게이트 전극(754)의 일부가 제2 채널(590)을 수행하므로, 필요에 따라서는 제2 채널(590)이 제2 게이트 전극(754)의 다른 부분들과 다른 불순물 도핑 농도, 예를 들어 이들에 비해 상대적으로 낮은 불순물 도핑 농도를 갖도록 구성할 수도 있다. 제2 게이트 전극(754)의 다른 부분들이 제2 채널(590)보다 상대적으로 높은 불순물 도핑 농도를 갖는 경우 보다 낮은 저항을 가질 수 있다.
도 4를 참조로 설명한 바와 같이, 지지막(300) 상에 제1 절연막(310) 및 제1 게이트 전극막(320)을 교대로 반복적으로 적층할 때, 제2 채널(590)이 형성되는 영역과 제2 게이트 전극(754)의 다른 부분들이 형성되는 영역 사이에 불순물이 도핑되는 농도를 조절함으로써, 이들이 서로 다른 불순물 도핑 농도를 갖도록 구현할 수 있다.
한편, 각 구동 회로들로부터 인가된 전기적 신호를 하부 회로 패턴 및 상부 회로 패턴을 통해 워드 라인으로 전달하는 상기 제1 트랜지스터 및/또는 각 구동 회로들로부터 인가된 전기적 신호를 하부 회로 패턴을 통해 제1 스위칭 트랜지스터(600)로 전달하는 상기 제2 트랜지스터는 경우에 따라 형성되지 않고 생략될 수도 있으며, 이 경우 상기 각 구동 회로들로부터 전기적 신호가 직접 상기 하부 회로 패턴 및/또는 상부 회로 패턴을 통해 상기 워드 라인 혹은 제1 스위칭 트랜지스터(600)로 전달될 수 있다.
한편, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 COP 구조를 갖지 않을 수도 있다. 이 경우 상기 하부 회로 패턴 대신에 기판의 제3 영역(III) 상에 주변 회로 패턴이 형성될 수 있다. 즉, 상기 제1 내지 제3 트랜지스터들 및 이에 연결되는 하부 콘택 플러그들, 하부 비아들, 및 하부 배선들은 모두 CSP(240) 하부에 형성되는 대신에, 기판(100)의 제3 영역(III) 상에 형성되어 상기 상부 회로 패턴과 전기적으로 연결될 수 있다. 이 경우에 있어서도, 전술한 바와 같이 상기 제1 및 제2 트랜지스터들 및 이에 연결되는 회로 패턴의 개수 감소에 의해서 상기 수직형 메모리 장치는 향상된 집적도를 가질 수 있다.
이하에서는, 비교예와의 비교를 통해서, 예시적인 실시예들에 따른 수직형 메모리 장치에서, 상기 제1 트랜지스터의 개수 감소를 통한 면적 감소 및 상기 제2 트랜지스터의 추가로 인한 면적 증가를 구체적으로 설명하기로 한다.
도 24는 비교예에 따른 수직형 메모리 장치를 설명하기 위한 평면도로서, 도 18에 대응하는 도면이다.
도 24를 참조하면, 비교에에 따른 수직형 메모리 장치에서 각 메모리 블록들은 각 층에 형성된 하나의 워드 라인을 포함하며, 상기 워드 라인들을 서로 공유하지 않는 2개의 메모리 블록들이 제3 방향(D3)을 따라 배치되어 있다. 즉, 상기 메모리 블록들 사이에는 제4 분리 패턴(495) 대신에 제3 분리 패턴(490)이 형성되어, 상기 메모리 블록들은 서로 워드 라인을 공유하지 않고 완전히 분리될 수 있다. 한편, 상기 수직형 메모리 장치는 제1 스위칭 트랜지스터(600) 및 이에 연결되는 상기 제2 트랜지스터는 포함하지 않는다.
상기 수직형 메모리 장치의 2개의 메모리 블록들 내에는 각 층에 총 2개의 워드 라인들이 형성되므로, 이들에 각각 연결되는 2개의 상부 회로 패턴들이 형성될 수 있으며, 이들 하부에는 패스 트랜지스터 역할을 수행하는 2개의 제1 트랜지스터들이 형성될 수 있다. 이에 따라, 만약 상기 수직형 메모리 장치의 각 메모리 블록들이 100개의 층들에 각각 형성된 워드 라인들을 포함한다면, 총 200개의 제1 트랜지스터들이 기판(100)의 제2 영역(II) 상에 형성된다.
반면, 도 18을 참조하면, 예시적인 실시예들에 따른 수직형 메모리 장치에서 각 메모리 블록들에 포함된 워드 라인이 2개의 메모리 블록들에 의해 서로 공유되어 하나의 공유 메모리 블록이 형성되므로, 각 층에는 총 1개의 워드 라인이 형성된다. 이에 따라, 이들에 각각 연결되는 1개의 상부 회로 패턴이 형성될 수 있으며, 그 하부에는 1개의 제1 트랜지스터가 형성될 수 있다. 따라서 상기 각 메모리 블록들이 100개의 층들에 각각 형성된 워드 라인들을 포함한다면, 총 100개의 제1 트랜지스터들이 기판(100)의 제2 영역(II) 상에 형성된다.
한편, 상기 각 메모리 블록들마다 상기 워드 라인을 개별적으로 온-오프 동작시키기 위해 패스 트랜지스터 역할을 수행하는 1개의 제2 트랜지스터가 형성되므로, 기판(100)의 제1 영역(I) 상에는 총 2개의 제2 트랜지스터들이 형성된다.
결국, 예시적인 실시예들에 따른 수직형 메모리 장치에서, 메모리 블록마다 워드 라인들의 개별적인 동작을 위해 총 102개의 트랜지스터들이 필요하며, 이는 비교예에 따른 수직형 메모리 장치에서, 메모리 블록마다 워드 라인들의 개별적인 동작을 위해 필요한 총 200개의 트랜지스터들보다 작은 개수만으로도 동일한 기능을 수행할 수 있음을 나타낸다. 나아가, 상기 공유 메모리 블록이 2개보다 더 많은 메모리 블록들을 포함한다면, 이에 필요한 트랜지스터들의 개수는 더욱 더 감소할 수 있다.
도 25 및 26은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들로서, 도 15에 대응하는 평면도들이다.
도 25를 참조하면, 제1 스위칭 트랜지스터(600)를 구성하는 제1 수직 게이트 전극(580)은 상부에서 보았을 때, 제2 방향(D2)으로 연장되는 바(bar) 형상을 가질 수 있으며, 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있다.
이와는 달리, 도 26을 참조하면, 제1 스위칭 트랜지스터(600)를 구성하는 제1 수직 게이트 전극(580)은 상부에서 보았을 때, 제3 방향(D3)으로 연장되는 바(bar) 형상을 가질 수 있으며, 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제1 수직 게이트 전극들(580)은 제2 방향(D2)을 따라 지그재그 형상을 가질 수 있다.
다만, 본 발명의 개념은 이에 한정되지는 않으며, 제1 수직 게이트 전극들(580)은 도 15, 25 및 26에 각각 도시된 형상들을 혼합 형태로 가질 수도 있다.
도 27 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도 및 단면도들이다. 이때, 도 27은 평면도이고, 도 28은 도 27의 A-A'선을 따라 절단한 단면도이며, 도 29는 도 27의 D-D'선을 따라 절단한 단면도이다.
도 27 내지 도 29를 참조하면, 2개의 메모리 블록들에 포함된 워드 라인을 공유하는 공유 메모리 블록은 각 층에 형성된 SSL도 공유할 수 있다.
이에 따라, 도 20에 도시된 제2 분리 패턴(440)이 상부 2개 층들에 각각 형성되어 SSL 역할을 수행하는 제3 게이트 전극들(756)을 제3 방향(D3)으로 서로 완전히 분리하는 것과는 달리, 도 27에 도시된 제2 분리 패턴(440)은 기판(100)의 제1 영역(I) 상에서만 연장되어 각 층에 형성된 제3 게이트 전극들(756)을 제3 방향(D3)으로 분리하지 않을 수 있다.
일 실시예에 있어서, 제2 분리 패턴(440)은 기판(100)의 제1 영역(I)의 제2 방향(D2)으로의 중심으로부터 제2 방향(D2)을 따라 연장되어 그 말단이 제1 영역(I)의 말단 즉, 제1 스위칭 트랜지스터(600)의 상기 중심으로부터 먼 제1 말단과 일치할 수 있다. 다른 실시예에 있어서, 제2 분리 패턴(440)은 그 말단이 제1 스위칭 트랜지스터(600)의 상기 중심에 가까운 제2 말단과 일치할 수도 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 제2 분리 패턴(440)은 그 말단은 제1 스위칭 트랜지스터(600)의 상기 제1 및 제2 말단들 사이에 위치할 수도 있다. 나아가, 경우에 따라서는 제2 분리 패턴(440)이 아예 형성되지 않을 수도 있다.
한편, 상기 공유 메모리 블록 내에 형성되는 상기 몰드의 제1 연결부(990)는 상기 몰드에서 상부로부터 1번째 층에 형성된 계단과 2번째 층에 형성된 계단의 경계 부분으로부터 제1 방향(D1)을 따라 하부로 연장되도록 형성될 수 있으며, 이와 제1 방향(D1)으로 오버랩되는 영역에 제1 분리 패턴(330)이 형성될 수 있다.
이에 따라, 상기 공유 메모리 블록 내에서, 각 층에 형성된 워드 라인뿐만 아니라 각 층에 형성된 SSL들 역시 분리되지 않고 공유될 수 있으며, 이에 연결된 각 1개의 제1 및 제4 상부 콘택 플러그들(510, 622), 1개의 제1 상부 배선(662), 1개의 제1 관통 비아(562), 및 1개의 제1 트랜지스터가 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 따라서 상기 공유 메모리 블록 내의 각 층에 8개의 SSL들이 형성되고 이에 각각 전기적으로 연결되는 상부 회로 패턴들이 형성되는 것에 비해서, 기판(100)의 제2 영역(II)의 면적은 더욱 더 감소할 수 있다.
한편, 기판(100)의 제1 영역(I) 상에는 제1 스위칭 트랜지스터(600)에 인접하여 제2 스위칭 트랜지스터(605)가 더 형성될 수 있으며, 이는 제2 수직 게이트 전극(585), 이를 둘러싸는 제6 절연 패턴(575), 및 이를 둘러싸는 제3 채널(595)을 포함할 수 있다. 이때, 제1 스위칭 트랜지스터(600)에 포함된 제2 채널(590)이 각 제2 게이트 전극들(754)의 일부인 것과 유사하게, 제2 스위칭 트랜지스터(605)에 포함된 제3 채널(595)은 각 제3 게이트 전극들(756)의 일부일 수 있다. 다만 제2 채널(590)과 유사하게, 제3 채널(595) 역시 제3 게이트 전극(756)의 다른 부분들과 다른 불순물 도핑 농도, 예를 들어 이들에 비해 상대적으로 낮은 불순물 도핑 농도를 갖도록 구성될 수도 있다. 예시적인 실시예들에 있어서, 제2 스위칭 트랜지스터(605)는 상부에서 보았을 때, 제1 스위칭 트랜지스터(600)와 제1 채널들(410) 사이의 영역에 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 스위칭 트랜지스터(605)의 하부에는 패스 트랜지스터의 역할을 수행하는 제4 트랜지스터가 형성되어 이에 전기적으로 연결될 수 있다.
상기 제4 트랜지스터는 기판(100) 상에 형성된 제4 하부 게이트 구조물(148), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제7 및 제8 불순물 영역들(108, 109)을 포함할 수 있다. 제4 하부 게이트 구조물(148)은 기판(100) 상에 순차적으로 적층된 제4 하부 게이트 절연 패턴(128) 및 제4 하부 게이트 전극(138)을 포함할 수 있다.
한편, 제1 층간 절연막(150)을 관통하여 제7 및 제8 불순물 영역들(108, 109)에 각각 접촉하는 제10 및 제11 하부 콘택 플러그들(802, 804), 및 제4 하부 게이트 전극(138)에 접촉하는 제12 하부 콘택 플러그(806)이 형성될 수 있다. 또한, 제10 내지 제12 하부 콘택 플러그들(802, 804, 806) 상에는 각각 제15 내지 제17 하부 배선들(812, 814, 816)이 형성될 수 있다.
제15 하부 배선(812) 상에는 제7 하부 비아(822), 제18 하부 배선(832), 제8 하부 비아(842) 및 제18 하부 배선(852)이 순차적으로 적층될 수 있다. 상기 제4 트랜지스터의 제4 하부 게이트 구조물(148)은 제12 하부 콘택 플러그(806) 및 제17 하부 배선(816)을 통해 구동 회로에 연결될 수 있으며, 또한 상기 제4 트랜지스터의 제8 불순물 영역(109)은 제11 하부 콘택 플러그(804) 및 제16 하부 배선(814)을 통해 구동 회로에 연결될 수 있다.
상기 공유 메모리 블록이 각 층에 형성된 SSL을 공유함에 따라서, 상기 공유 메모리 블록 내에서 SSL들을 개별적으로 동작시키기 위해서 이들 하부에는 8개의 제4 트랜지스터들이 각각 연결되어 이들에 각각 대응하는 SSL들에 선택적으로 전기적 신호를 인가할 수 있으며, 이에 따라 상기 제4 트랜지스터는 SSL 선택 트랜지스터로 지칭될 수도 있다. 다만, 상기 SSL들은 2개의 층들에 형성되므로, 이들에 각각 연결되는 2개의 제1 트랜지스터들 및 8개의 제4 트랜지스터들을 더하면 총 10개의 트랜지스터들이 형성될 수 있다. 이는 도 20에 도시된 수직형 메모리 장치에서, 공유 메모리 블록이 SSL을 공유하지 않는 경우에, 총 16개의 트랜지스터들이 형성되는 것보다 작은 개수이다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 30을 참조하면, 도 29에서 기판(100)의 제1 영역(I)의 중심으로부터 제2 방향(D2)으로의 말단을 향해 제1 채널들(410), 제2 스위칭 트랜지스터(605) 및 제1 스위칭 트랜지스터(600)의 순서로 배치된 것과는 달리, 제1 채널들(410), 제1 스위칭 트랜지스터(600) 및 제2 스위칭 트랜지스터(605)의 순서로 배치될 수 있다.
이때, 제1 및 제2 스위칭 트랜지스터들(600, 605) 하부에는 각각 상기 제2 트랜지스터 및 상기 제4 트랜지스터가 형성될 수 있다.
도 31, 32a, 32b, 33a 및 도 33b는 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도 및 단면도들이다. 이때, 도 31은 평면도이고, 도 32a 및 32b는 도 31의 A-A'선을 따라 절단한 단면도이며, 도 33a 및 33b는 도 31의 D-D'선을 따라 절단한 단면도이다.
도 31, 32a 및 33a를 참조하면, 2개의 메모리 블록들에 포함된 워드 라인을 공유하는 공유 메모리 블록은 GSL도 공유할 수 있다.
이에 따라, 도 20에 도시된 것과는 달리, 제1 분리 패턴(330)이 형성되지 않으며, 이에 따라 상기 공유 메모리 블록 내에 형성된 4개의 GSL들은 상기 몰드의 제1 연결부(990) 내에 포함된 게이트 전극의 연결 패턴에 의해 서로 연결될 수 있다.
즉, 상기 공유 메모리 블록 내에는 1개의 제1 게이트 전극(752)이 형성되어 GSL 역할을 수행할 수 있으며, 이에 전기적으로 연결되는 상부 회로 패턴, 하부 회로 패턴, 및 제1 트랜지스터가 각각 1개씩 형성될 수 있다. 또한, 상기 공유 메모리 블록 내에 형성된 각 제4 트랜지스터들은 제3 스위칭 트랜지스터에 전기적으로 연결되어 상기 GSL이 상기 공유 메모리 블록 내에서 4개의 GSL들과 같이 동작하도록 선택적으로 전기적 신호를 인가할 수 있으며, 이에 따라 GSL 선택 트랜지스터로 지칭될 수도 있다. 즉, 상기 제4 트랜지스터는 SSL 선택 트랜지스터와 GSL 선택 트랜지스터의 역할을 함께 수행할 수 있다. 다만, 상기 제4 트랜지스터는 상기 각 메모리 블록들 내에서 예를 들어, 4개가 형성될 수 있으며, 상기 GSL은 상기 각 메모리 블록들 내에서 예를 들어, 2개씩 독립적으로 동작하면 되므로, 예를 들어, 상기 제4 트랜지스터들이 2개씩 한 쌍을 이루어 상기 제3 스위칭 트랜지스터에 전기적 신호를 인가할 수 있다.
한편, 상기 제3 스위칭 트랜지스터는 제2 수직 게이트 전극(585), 이를 둘러싸는 제6 절연 패턴(575), 및 이를 둘러싸는 제1 게이트 전극(752)의 일부인 제4 채널(597)을 포함할 수 있다. 제2 채널(590)과 유사하게, 제4 채널(597) 역시 제1 게이트 전극(752)의 다른 부분들과 다른 불순물 도핑 농도, 예를 들어 이들에 비해 상대적으로 낮은 불순물 도핑 농도를 갖도록 구성될 수도 있다.
다른 실시예들에 있어서, 도 31, 32b 및 33b를 참조하면, 상기 제4 트랜지스터 대신에 상기 제2 트랜지스터가 블록 선택 트랜지스터와 GSL 선택 트랜지스터의 역할을 함께 수행할 수 있다. 이때, 상기 제3 스위칭 트랜지스터는 제1 수직 게이트 전극(580), 이를 둘러싸는 제5 절연 패턴(570), 및 이를 둘러싸는 제1 게이트 전극(752)의 일부인 제4 채널(597)을 포함할 수 있다.
다만, 전술한 바와 같이, 상기 GSL은 상기 각 메모리 블록들 내에서 예를 들어, 2개씩 독립적으로 동작해야 하므로, 도 1 내지 도 23을 참조로 설명한 것과는 달리, 상기 제2 트랜지스터는 상기 각 메모리 블록들 내에서 예를 들어, 2개씩 형성되어 제3 스위칭 트랜지스터에 전기적 신호를 인가할 수 있다. 이때, 상기 각 메모리 블록들에 형성된 2개의 상기 제2 트랜지스터들은 한 쌍을 이루어 제1 스위칭 트랜지스터(600)에 전기적 신호를 인가할 수 있다.
도 34, 35a, 35b, 36a, 36b 및 37은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도 및 단면도들이다. 이때, 도 34는 도 15에 대응하는 평면도이고, 도 34, 35a, 35b, 36a, 36b 및 37은 도 34의 E-E'선을 따라 절단한 단면도이다.
도 34 및 35a를 참조하면, 각 제1 수직 게이트 전극들(580)은 측벽이 경사질 수 있으며, 이에 따라 상부에서 하부로 갈수록 그 폭이 점차 감소할 수 있다.
이에 따라, 제1 수직 게이트 전극들(580) 사이의 폭은 상부에서 하부로 갈수록 점차 커질 수 있다. 즉, 최상층 제2 게이트 전극(754)의 일부에 형성된 제2 채널(590)에서의 제1 수직 게이트 전극들(580) 사이의 제1 폭(W1)은 최하층 제2 게이트 전극(754)의 일부에 형성된 제2 채널(590)에서의 제1 수직 게이트 전극들(580) 사이의 제2 폭(W2)보다 작을 수 있으며, 이에 따라 제2 채널(590)에서 상기 수평 방향, 즉 F-F' 방향으로 전류가 흐를 경우 그 저항이 최상층에서 상대적으로 클 수 있다.
따라서 높이에 따른 제2 채널들(590) 사이의 저항 차이를 감소시켜 일정한 전기적 특성을 유지하기 위해서, 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함하는 제2 채널(590)의 불순물 도핑 농도를 각 층마다 조절할 수 있다. 즉, 도 4를 참조로 설명한 바와 같이, 지지막(300) 상에 제1 절연막(310) 및 제1 게이트 전극막(320)을 교대로 반복적으로 적층할 때, 하층에서부터 상층으로 갈수록 불순물 도핑 농도가 점차 증가하도록 제1 게이트 전극막들(320)을 증착시킬 수 있다. 이에 따라, 상층에 형성된 제2 채널(590)이 상대적으로 작은 면적을 갖더라도 상대적으로 큰 불순물 도핑 농도를 가짐으로써, 하층에 형성된 제2 채널(590)과 유사한 저항을 가질 수 있다.
도 35b를 참조하면, 각 제1 수직 게이트 전극들(580)은 순차적으로 적층된 하부, 중부 및 상부를 포함할 수 있고, 이때 각 제1 수직 게이트 전극들(580)의 폭은 상기 중부, 상부 및 하부의 순서대로 큰 값을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 전극들(754)의 불순물 도핑 농도는 각 제1 수직 게이트 전극들(580)의 폭에 대응하여 중층, 상층 및 하층의 순서대로 큰 값을 가질 수 있다. 이에 따라, 제2 게이트 전극들(754)의 일부인 제2 채널들(590)은 중층에 형성된 것이 상대적으로 작은 면적을 갖더라도 상대적으로 큰 불순물 도핑 농도를 가짐으로써, 상층 및 하층에 형성된 것들과 유사한 저항을 가질 수 있다.
즉, 도 35a 및 35b에 도시된 바와 같이, 제1 수직 게이트 전극(580)의 폭은 상기 제1 방향을 따라 변동할 수 있으며, 이에 대응하여 상대적으로 큰 폭을 갖는 제1 수직 게이트 전극(580) 부분과 동일한 층에 형성된 제2 게이트 전극(754)의 불순물 도핑 농도 즉, 제2 채널(590)의 불순물 도핑 농도는 상대적으로 작은 폭을 갖는 제1 수직 게이트 전극(580) 부분과 동일한 층에 형성된 제2 게이트 전극(754)의 불순물 도핑 농도 즉, 제2 채널(590)의 불순물 농도보다 클 수 있다.
도 36a를 참조하면, 제1 수직 게이트 전극(580)은 그 측벽에 상기 수평 방향으로 돌출된 제1 돌출부들(580a)을 포함할 수 있으며, 이에 따라 상기 측벽에는 요철이 형성될 수 있다.
즉, 도 15 내지 도 17을 참조로 설명한 바와 같이, 제1 수직 게이트 전극(580)을 형성하기 위한 홀을 형성한 후, 예를 들어 습식 식각 공정을 추가적으로 형성함으로써, 상기 홀에 의해 노출된 제1 내지 제3 게이트 전극들(752, 754, 756) 부분을 제거할 수 있다. 이때, 불순물이 도핑된 폴리실리콘을 포함하는 지지막(300), 채널 연결 패턴(480) 및 CSP(240) 역시 상기 홀에 의해 노출된 부분들이 함께 제거될 수 있다.
이후, 상기 홀의 측벽에 제5 절연 패턴(570)을 형성하고, 상기 홀의 나머지 부분을 채우도록 제1 수직 게이트 전극(580)을 형성함으로써, 제2 채널들(590)에 각각 대향하는 상기 수평 방향으로 돌출된 제1 돌출부들(580a)이 형성될 수 있다.
각 제1 수직 게이트 전극들(580)이 제1 돌출부들(580a)을 포함함에 따라서, 이들 사이에 형성된 제2 채널(590) 부분에 대한 각 제1 수직 게이트 전극들(580)의 제어가 강화될 수 있으며, 이에 따라 제1 스위칭 트랜지스터(600)의 온-오프 특성이 향상될 수 있다.
이와는 달리, 도 36b를 참조하면, 각 제1 수직 게이트 전극들(580)은 제2 돌출부들(580b)을 포함할 수 있으며, 이들은 각 제1 절연 패턴들(315)에 상기 수평 방향으로 대향할 수 있다.
제2 돌출부들(580b)은 제1 수직 게이트 전극(580)을 형성하기 위한 상기 홀을 형성한 후, 예를 들어 습식 식각 공정을 추가적으로 형성함으로써, 상기 홀에 의해 노출된 제1 절연 패턴들(315)을 부분적으로 제거함으로써 형성될 수 있으며, 이때 제4 내지 제7 층간 절연막들(350, 450, 500, 540)도 역시 상기 홀에 의해 노출된 부분들이 함께 제거될 수 있다.
도 37을 참조하면, 각 제1 수직 게이트 전극들(580)에 인접하는 제2 채널(590) 부분은 다른 부분에 비해 상대적으로 낮은 도핑 농도를 갖는 저 도핑부(590a)를 포함할 수 있으며, 이에 따라 제2 채널(590)의 불순물 농도는 각 제1 수직 게이트 전극들(580)에 인접하는 부분이 이로부터 먼 부분보다 더 낮을 수 있다.
즉, 도 15 내지 도 17을 참조로 설명한 바와 같이, 제1 수직 게이트 전극(580)을 형성하기 위한 홀을 형성한 후, 제1 내지 제3 게이트 전극들(752, 754, 756)에 도핑된 도전형과 반대 도전형의 불순물, 즉 p형 불순물 소스 가스를 사용하여 상기 홀에 인접한 제1 내지 제3 게이트 전극들(752, 754, 756) 부분에 p형 불순물을 도핑할 수 있다. 이에 따라, 각 제1 내지 제3 게이트 전극들(752, 754, 756)에 도핑된 n형 불순물의 도핑 농도에 비해서 작은 도핑 농도를 갖는 저 도핑부(590a)가 제1 수직 게이트 전극(580)에 인접한 제2 채널(590) 부분에 형성될 수 있다.
결국, 제1 수직 게이트 전극(580)에 인접한 제2 채널(590) 부분에 공핍 영역(depletion region)의 폭이 증가될 수 있으며, 이에 따라 제1 스위칭 트랜지스터(600)의 온-오프 특성이 향상될 수 있다.
도 38a 및 38b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 38b는 도 38a의 Z 영역의 확대 단면도이다.
도 38a 및 38b를 참조하면, 채널 홀 내에 형성되는 전하 저장 구조물 및 채널이 도 7a 및 7b와는 다소 다른 구조 및/또는 형상을 가질 수 있다.
즉, 상기 채널 홀의 측벽에는 게이트 절연 구조물(375), 플로팅 게이트(385) 및 터널 절연 패턴(390)이 상기 수평 방향을 따라 순차적으로 적층되어 각각 실린더 형상을 가질 수 있으며, 터널 절연 패턴(390)의 내측벽에는 컵 형상의 제1 채널(410)이 형성될 수 있고, 제1 채널(410)의 내측벽에 의해 형성되는 내부 공간은 충전 패턴(420)이 채울 수 있다.
예시적인 실시예들에 있어서, 게이트 절연 구조물(375)은 상기 채널 홀의 측벽으로부터 순차적으로 적층된 제1 질화막(372), 제1 산화막(374), 제2 질화막(376) 및 제2 산화막(378)을 포함할 수 있다. 플로팅 게이트(385)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 한편, 제1 채널(410)은 CSP(240) 상면에 직접 접촉하여 전기적으로 연결될 수 있다. 이에 따라, CSP(240) 상에는 채널 연결 패턴(480) 및 지지막(300)은 형성되지 않을 수 있다.
한편, CSP(240)와 제1 게이트 전극(752) 사이에는 절연 스페이서(295)가 더 형성될 수 있다.
도 39 내지 도 49는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 40-41, 44-45 및 48은 평면도들이고, 도 39, 42-43, 46-47 및 49는 단면도들이다. 이때, 도 39, 42, 46 및 49는 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 43 및 47은 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이다.
상기 수직형 메모리 장치 제조 방법은 도 1 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 39를 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 유사한 공정들을 수행한다. 다만, 제1 게이트 전극막(320) 대신에 제4 희생막(760)을 형성할 수 있으며, 제4 희생막(760)은 제1 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 40을 참조하면, 도 5 내지 도 11을 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다. 다만, 각 제2 및 제3 개구들(460, 465)은 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 부분에서 부분적으로 단절될 수 있으며, 상기 몰드에는 제2 연결부(995)가 형성될 수 있다.
이에 따라, 제1 절연막(310) 및 제4 희생막(760)은 각각 제2 및 제3 개구들(460, 465)에 의해 제3 방향(D3)으로 완전히 분리되지 않을 수 있다. 또한, 상기 몰드의 제2 연결부(995) 하부의 희생막 구조물(290) 부분은 제거되지 않고 잔류할 수 있다(도 42 참조).
도 41 내지 도 43을 참조하면, 제2 및 제3 개구들(460, 465)에 의해 노출된 제4 희생막들(760) 부분을 제거하여, 각 층에 형성된 제1 절연막들(310) 사이에 제2 갭을 형성할 수 있으며, 상기 제2 갭에 의해서 전하 저장 구조물(400)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제4 희생막들(760)을 제거할 수 있다.
상기 습식 식각 공정 시, 상기 몰드의 제2 연결부(995) 인접한 제4 희생막들(760) 부분, 즉 절연 구조물은 제거되지 않고 잔류할 수 있다.
이후, 노출된 전하 저장 구조물(400)의 외측벽, 상기 제2 갭들의 내벽, 제1 절연막들(310)의 표면, 지지막(300)의 측벽, 채널 연결 패턴(480)의 측벽, CSP(240)의 상면, 및 제5 층간 절연막(450)의 상면에 제2 블로킹 막(770)을 형성하고, 제2 블로킹 막(770) 상에 제2 게이트 전극막을 형성할 수 있다.
제2 블로킹 막(770)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 제2 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다.
이후, 상기 제2 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제2 갭들 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제2 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 다만, 상기 게이트 전극은 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 부분에서 상기 몰드의 제2 연결부(995)에 의해 부분적으로 절단될 수 있다.
상기 게이트 전극 구조물은 제1 방향(D1)을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(782, 784, 786)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(782)은 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(786)은 최상층 및 그 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(784)은 제1 및 제3 게이트 전극들(782, 786) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다.
도 44를 참조하면, 제2 및 제3 개구들(460, 465)을 채우는 제3 분리막을 제2 블로킹 막(770) 상에 형성하고, 제5 층간 절연막(450) 상면이 노출될 때까지 상기 제3 분리막 및 제2 블로킹 막(770)을 평탄화함으로써, 제2 및 제3 개구들(460, 465) 내에 각각 제3 및 제4 분리 패턴들(490, 495)을 형성하고, 제2 블로킹 막(770)은 제2 블로킹 패턴(775, 도 46 참조)으로 변환될 수 있다.
이후, 상기 몰드의 제2 연결부(995)에 오버랩되는 영역을 커버하지 않는 식각 마스크를 사용하여 제4 및 제5 층간 절연막들(350, 450), 상기 몰드, 지지막(300) 및 채널 연결 패턴(480)을 식각함으로써 CSP(240) 상부를 노출시키는 제4 및 제5 개구들(492, 497)을 형성하고, 이에 의해 노출된 제4 희생막들(760) 부분을 제거하여 각 층에 형성된 제1 절연막들(310) 사이에 제3 갭을 형성한 후, 이를 채우는 제5 채널(790)을 형성할 수 있다.
상기 식각 공정 시, 상기 제3 갭에 의해 노출된 제2 블로킹 패턴(775) 부분도 함께 제거되어 제1 내지 제3 게이트 전극들(782, 784, 786)의 측벽이 노출될 수 있으며, 이에 따라 상기 제3 갭을 채우도록 형성되는 제5 채널(790)은 상기 노출된 각 제1 내지 제3 게이트 전극들(782, 784, 786)의 측벽에 접촉할 수 있다.
한편 상기 식각 공정 시, 제4 및 제5 개구들(492, 497) 사이에는 제4 희생막(760)이 부분적으로 잔류할 수도 있고, 혹은 모두 제거될 수도 있다.
예시적인 실시예들에 있어서, 제5 채널(790)은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 45 내지 도 47을 참조하면, 제4 및 제5 개구들(492, 497)을 각각 채우는 제5 및 제6 분리 패턴들(493, 498)을 형성할 수 있다.
제5 및 제6 분리 패턴들(493, 498)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이에 따라, 제3 및 제5 분리 패턴들(490, 493)이 서로 연결되어 제2 방향(D2)으로 연장될 수 있으며, 또한 제4 및 제6 분리 패턴들(495, 498)이 서로 연결되어, 상기 몰드의 제1 연결부(990)를 제외한 영역에서 제2 방향(D2)으로 연장될 수 있다.
도 48 및 49를 참조하면, 도 13 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 1 내지 도 23을 참조로 설명한 수직형 메모리 장치와는 달리, 도 39 내지 도 49를 참조로 설명한 수직형 메모리 장치에서는, 제1 내지 제3 게이트 전극들(782, 784, 786)은 금속을 포함하고, 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 부분 상에서 이와 연결된 제5 채널(790)은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(782, 784, 786)뿐만 아니라 이에 연결된 제5 채널(790)도 함께 수평 게이트 전극의 역할을 수행한다고 볼 수 있으므로, 이들은 각각 수평 게이트 전극의 제1 부분 및 제2 부분으로 지칭될 수도 있다.
한편, 상면에서 보았을 때, 제5 채널(790)의 제2 방향(D2)으로의 각 양단들은 제3 방향(D3)으로 연장되면서 굴곡진 곡선 형상을 가질 수 있다. 이때, 제5 채널(790)의 각 양단들은 각 제5 및 제6 분리 패턴들(493, 498)에 인접하는 부분이 오목하고, 제2 분리 패턴(440)에 인접하는 부분이 볼록할 수 있다. 이에 따라, 제5 채널(790)은 각 제5 및 제6 분리 패턴들(493, 498)에 인접한 부분의 제2 방향(D2)으로의 폭이 제2 분리 패턴(440)에 인접하는 부분의 폭보다 작을 수 있다. 한편, 제4 희생막(760)은 제5 채널(790)의 상기 볼록한 부분에 인접하여 잔류할 수도 있다. 즉, 예를 들어 실리콘 질화물을 포함하는 제4 희생막(760)은 상기 수평 게이트 전극의 제1 및 제2 부분들 사이에 부분적으로 잔류할 수도 있다.
도 50은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 상기 수직형 메모리 장치는 도 39 내지 도 49를 참조로 설명한 수직형 메모리 장치와 유사하므로, 서로 다른 점에 대해서만 설명한다.
도 50을 참조하면, 상면에서 보았을 때, 제5 채널(790)의 제2 방향(D2)으로의 각 양단들은 각 제5 및 제6 분리 패턴들(493, 498)에 인접하는 부분이 볼록하고, 제2 분리 패턴(440)에 인접하는 부분이 오목할 수 있다. 이에 따라, 제5 채널(790)은 각 제5 및 제6 분리 패턴들(493, 498)에 인접한 부분의 제2 방향(D2)으로의 폭이 제2 분리 패턴(440)에 인접하는 부분의 폭보다 클 수 있다. 한편, 제4 희생막(760)은 제5 채널(790)의 상기 오목한 부분에 인접하여 잔류할 수도 있다.
상기 수직형 메모리 장치는 도 39 내지 도 49를 참조로 설명한 수직형 메모리 장치와는 달리, 제4 및 제5 개구들(492, 497)을 먼저 형성하고 이를 통해 노출된 제4 희생막(760) 부분을 제거하여 제5 채널(790)을 형성한 후, 제2 및 제3 개구들(490, 495)을 형성하고 이를 통해 노출된 제4 희생막(760) 부분을 제거하여 제1 내지 제3 게이트 전극들(782, 784, 786)을 형성함으로써 구현될 수 있다.
도 51은 예시적인 실시예들에 따른 몰드를 설명하기 위한 사시도이고, 도 52 내지 도 54는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 52는 평면도이고, 도 53은 도 52의 A-A'선을 따라 절단한 단면도이며, 도 54는 도 52의 C-C'선을 따라 절단한 단면도이다. 이때, 도 51 내지 도 54는 도 1의 W 영역에 대한 도면들이다.
도면의 복잡성을 피하기 위해서, 도 51에는 제1 절연막(310)은 도시하지 있지 않고 제1 게이트 전극막(320)을 패터닝하여 형성된 게이트 전극 패턴들만 도시한다. 한편, 도 52에서는, 제2 방향(D2)으로 배치된 계단들의 경계가 점선으로 표시된 것과는 달리, 제3 방향(D3)으로 배치된 계단들의 경계는 일점 쇄선으로 표시되어 있다.
도 51을 참조하면, 기판(100)의 제2 영역(II) 상에는 제1 내지 제5 게이트 전극 패턴들(322, 324, 326, 328, 329)이 형성될 수 있으며, 이들은 기판(100)의 제1 영역(I) 내에 잔류하는 제1 게이트 전극막들(320)과 함께 몰드를 형성할 수 있다.
제1 게이트 전극 패턴들(322)은 상기 몰드의 상부 복수의 층들에 각각 형성될 수 있으며, 제2 방향(D2)으로의 길이가 상층에서 하층으로 갈수록 점차 증가하는 계단 형상을 적층될 수 있다.
제2 게이트 전극 패턴들(324)은 상기 몰드의 하부 복수의 층들에 각각 형성될 수 있으며, 각 제2 및 제3 방향들(D2, D3)로의 길이가 상층에서 하층으로 갈수록 점차 증가하는 계단 형상으로 적층될 수 있다.
제3 게이트 전극 패턴들(326)은 제1 게이트 패턴들(322) 아래의 복수의 층들에 각각 형성될 수 있으며, 제1 방향(D1)으로 서로 인접한 일정한 개수의 제3 게이트 전극 패턴들(326)을 각각 포함하는 제3 게이트 전극 패턴 그룹들은 제2 방향(D2)으로의 길이가 상층에서 하층으로 갈수록 점차 증가하는 계단 형상으로 적층될 수 있다. 예시적인 실시예들에 있어서, 상부에 형성된 상기 제3 게이트 전극 패턴 그룹들에 의해 커버되지 않는 제2 방향(D2)으로의 말단 부분, 즉 계단의 제2 방향(D2)으로의 길이는 상기 제3 게이트 전극 패턴 그룹들 사이에 일정할 수 있다. 다만, 상기 제3 게이트 전극 패턴 그룹들 중에서 일부의 경우는 제2 방향(D2)으로의 계단 길이가 다른 것들보다 더 클 수 있다.
제4 게이트 전극 패턴들(328)은 최상층의 제3 게이트 전극 패턴(326) 상에서 제1 게이트 전극 패턴들(322)과 제2 방향(D2)으로 이격되도록 형성될 수 있으며, 각 제2 및 제3 방향들(D2, D3)로의 길이가 상층에서 하층으로 갈수록 점차 증가하는 계단 형상으로 적층될 수 있다.
제5 게이트 전극 패턴들(329)은 상기 각 제3 게이트 전극 패턴 그룹들의 최상층 제3 게이트 전극 패턴(326) 상에 형성될 수 있으며, 제3 방향(D3)으로의 길이가 상층에서 하층으로 갈수록 점차 증가하는 계단 형상으로 적층될 수 있다.
한편, 상부에서 보았을 때, 각 제5 게이트 전극 패턴들(329)의 제3 방향(D3)으로의 양단들은 제2 및 제4 게이트 전극 패턴들(324, 328)의 제3 방향(D3)으로의 양단들과 제2 방향(D2)으로 얼라인될 수 있다.
도 52 내지 도 54를 참조하면, 수직형 메모리 장치에 포함된 게이트 전극 구조물은 도 51에 도시된 계단 형상을 가질 수 있다.
즉, 제1 게이트 전극 패턴들(322) 중에서 상부 2개 층들에 각각 제3 게이트 전극들(756)이 형성될 수 있고, 제1 게이트 전극 패턴들(322)의 나머지 하부 2개 층들, 그 하부의 제3 및 제5 게이트 전극 패턴들(326, 329), 및 제2 게이트 전극 패턴들(324) 중에서 상부 3개 층들에 각각 제2 게이트 전극들(754)이 형성될 수 있으며, 제2 게이트 전극 패턴들(324) 중에서 최하층에 제1 게이트 전극(752)이 형성될 수 있다.
한편, 제3 분리 패턴(490)은 도 51에 도시된 W 영역의 제3 방향(D3)으로의 각 양단들에 형성되어 제2 방향(D2)으로 연장될 수 있다. 제4 분리 패턴(495)은 제4 게이트 전극 패턴들(328)의 제3 방향(D3)으로의 가운데 부분을 관통하면서 제2 방향(D2)으로 연장될 수 있으며, 또한 각 제2, 제4 및 제5 게이트 전극 패턴들(324, 328, 329)의 상부로부터 2번째 계단의 제3 방향(D3)으로의 각 양단들을 관통하면서 제2 방향(D2)으로 연장될 수 있다. 다만, 제4 분리 패턴(495)은 상기 몰드의 제1 연결부(990)에서는 단절될 수 있다.
도 52에는 도 20과 유사하게, 제3 방향(D3)으로 배치된 2개의 메모리 블록들이 몰드의 제1 연결부(990)를 통해서 각 층의 워드 라인들을 서로 공유하여 공유 메모리 블록을 형성하는 것이 도시되어 있다. 다만, 각 메모리 블록 내에서 상부 2개 층들에 형성된 워드 라인을 제외한 나머지 워드 라인들의 패드들은 상기 메모리 블록들이 서로 접하는 중심으로부터 제3 방향(D3)을 따라 서로 반대 방향으로 각각 4개의 계단들을 형성하는 것이 도시되어 있다.
이에 따라, 상기 각 메모리 블록들 내에서 제3 방향(D3)으로 배치된 4개의 워드 라인 패드들이 서로 공유되어 총 4개의 워드 라인 패드들을 형성하며, 이에 대응하여 4개의 상부 회로 패턴들이 형성되고, 이에 전기적으로 연결되는 4개의 제1 트랜지스터들이 그 하부에 형성될 수 있다. 한편, 상기 각 층에 공유된 워드 라인이 2개의 독립적인 워드 라인들로 기능할 수 있도록, 기판(100)의 제1 영역(I)에는 제1 스위칭 트랜지스터(600) 및 이에 전기적으로 연결되어 패스 트랜지스터 역할을 수행하는 2개의 제2 트랜지스터들이 형성될 수 있다.
이때, 상기 각 제2 트랜지스터들은 각 메모리 블록들에 형성된 제1 스위칭 트랜지스터들(600)에 공통적으로 전기적으로 연결되어 메모리 블록 선택 트랜지스터로 기능할 수 있다. 결국 상기 공유 메모리 블록에서 제3 방향(D3)을 따라 배치된 워드 라인 패드들을 통해 총 8개의 워드 라인들이 독립적으로 동작할 수 있다.
이하에서는, 비교예와의 비교를 통해서, 예시적인 실시예들에 따른 수직형 메모리 장치에서, 상기 제1 트랜지스터의 개수 감소를 통한 면적 감소 및 상기 제2 트랜지스터의 추가로 인한 면적 증가를 구체적으로 설명하기로 한다.
도 55는 비교예에 따른 수직형 메모리 장치를 설명하기 위한 평면도로서, 도 52에 대응하는 도면이다.
도 55를 참조하면, 비교에에 따른 수직형 메모리 장치에서는 2개의 메모리 블록들 사이에 제3 분리 패턴(490)이 형성됨으로써 이들 사이에 워드 라인이 공유되지 않을 수 있다.
따라서, 제3 방향(D3)으로 배치된 총 8개의 워드 라인 패드들에 대응하여 8개의 상부 회로 패턴들이 형성되고, 이에 전기적으로 연결되는 8개의 제1 트랜지스터들이 그 하부에 형성될 수 있다. 다만, 별도의 제2 트랜지스터들은 형성되지 않을 수 있다.
만약 상기 수직형 메모리 장치의 각 메모리 블록들에서, 상부의 2개 층들을 제외하고 100개의 워드 라인 패드들이 형성된다고 가정하면, 이들에 각각 연결되는 100개의 상부 회로 패턴들이 형성될 수 있으며, 이들 하부에는 패스 트랜지스터 역할을 수행하는 100개의 제1 트랜지스터들이 형성될 수 있다. 이에 따라, 상기 2개의 메모리 블록들에서 총 200개의 제1 트랜지스터들이 기판(100)의 제2 영역(II) 상에 형성된다.
반면, 도 52 내지 도 54를 참조로 설명한 예시적인 실시예들에 따른 수직형 메모리 장치에서는, 상기 2개의 메모리 블록들에서 기판(100)의 제2 영역(II) 상에는 총 100개의 제1 트랜지스터들이 형성되고, 기판(100)의 제1 영역(I) 상에는 총 2개의 제2 트랜지스터들이 형성되므로 전체적으로 총 102개의 트랜지스터들이 필요하다. 따라서, 비교예에 따른 수직형 메모리 장치에서보다 예시적인 실시예들에 따른 수직형 메모리 장치에서 보다 작은 개수의 트랜지스터들만으로도 동일한 기능을 수행할 수 있으며, 이에 따라 집적도를 향상시킬 수 있다.
나아가, 도 52 내지 도 54에 도시된 각 계단들의 제3 방향(D3)으로의 길이는 도 55에 도시된 각 계단들이 제3 방향(D3)으로의 길이의 2배로서 이보다 더 클 수 있으며, 따라서 상기 각 계단들 상에 배치되는 상부 회로 패턴의 자유도가 증가할 수 있다.
도 56 및 57은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들이다.
상기 수직형 메모리 장치들은 도 52 내지 도 54를 참조로 설명한 수직형 메모리 장치에, 도 27 및 도 30을 참조로 설명한 제2 스위칭 트랜지스터들(605)을 추가로 형성함으로써 구현될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101: 액티브 영역
102, 103, 104, 105, 106, 107, 108, 109: 제1 내지 제8 불순물 영역
110: 소자 분리 패턴
122, 124, 126, 128: 제1 내지 제4 하부 게이트 절연 패턴
132, 134, 136, 138: 제1 내지 제4 하부 게이트 전극
142, 144, 146, 148: 제1 내지 제4 하부 게이트 구조물
150, 170, 340, 350, 450, 500, 540, 610, 650, 680, 700: 제1 내지 제11 층간 절연막
162, 163, 164, 165, 167, 168, 169: 제1 내지 제8 하부 콘택 플러그
182, 183, 184, 185, 186, 187, 188, 189, 202, 204, 206, 222, 224, 226, 812, 814, 816, 832: 제1 내지 제18 하부 배선
192, 194, 196, 212, 214, 216, 822, 842: 제1 내지 제8 하부 비아
240: CSP
260, 270, 280, 760: 제1 내지 제4 희생막
290: 희생막 구조물 300: 지지막
310: 제1 절연막
315, 552, 554, 556, 570, 575: 제1 내지 제6 절연 패턴
320: 제1 게이트 전극막
322, 324, 326, 328, 329: 제1 내지 제5 게이트 전극 패턴
330, 440, 490, 495, 493, 498: 제1 내지 제6 분리 패턴
370, 775: 제1, 제2 블로킹 패턴 380: 전하 저장 패턴
390: 터널 절연 패턴 400: 전하 저장 구조물
410, 590, 595, 597, 790: 제1 내지 제5 채널
420: 충전 패턴 430: 캐핑 패턴
460, 465, 492, 497: 제2 내지 제5 개구
470: 스페이서 480: 채널 연결 패턴
510, 520, 530, 622, 624: 제1 내지 제5 상부 콘택 플러그
580, 585: 제1, 제2 수직 게이트 전극
580a: 돌출부 590a: 저 도핑부
600, 605: 제1, 제2 스위칭 트랜지스터
630, 640: 제7 및 제8 상부 콘택 플러그
662, 664, 666, 670, 710, 715: 제1 내지 제6 상부 배선
690: 제1 상부 비아 752, 782: 제1 게이트 전극
754, 784: 제2 게이트 전극 756, 786: 제3 게이트 전극
770; 제2 블로킹 막
802, 804, 806: 제10 내지 제12 하부 콘택 플러그
990, 995: 제1, 제2 연결부

Claims (20)

  1. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 수평 게이트 전극들;
    상기 제1 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 수직 채널;
    상기 수직 채널과 상기 각 제1 수평 게이트 전극들 사이에 형성된 전하 저장 구조물;
    상기 제1 수평 게이트 전극들을 관통하되 이들과 절연되며 상기 제1 방향으로 연장된 제1 수직 게이트 전극; 및
    상기 제1 수직 게이트 전극에 인접한 상기 각 제1 수평 게이트 전극들 부분에 형성된 제1 수평 채널을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 수평 게이트 전극들 및 상기 제1 수평 채널은 불순물이 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 제1 수직 게이트 전극의 폭은 상기 제1 방향을 따라 변동하며, 이에 대응하여 상대적으로 큰 폭을 갖는 상기 제1 수직 게이트 전극 부분과 동일한 층에 형성된 상기 제1 수평 게이트 전극의 불순물 도핑 농도는 상대적으로 작은 폭을 갖는 상기 제1 수직 게이트 전극 부분과 동일한 층에 형성된 상기 제1 수평 게이트 전극의 불순물 도핑 농도보다 큰 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제1 수직 게이트 전극의 폭은 상부에서 하부로 갈수록 점차 작아지며, 상기 제1 수평 게이트 전극들의 불순물 도핑 농도는 상층에서 하층으로 갈수록 점차 작아지는 수직형 메모리 장치.
  5. 제2항에 있어서, 상기 각 제1 수평 게이트 전극들 내에서, 상기 제1 수평 채널이 형성된 부분의 불순물 도핑 농도는 이것이 형성되지 않은 부분의 불순물 도핑 농도보다 낮은 수직형 메모리 장치.
  6. 제2항에 있어서, 상기 제1 수평 채널 내에서, 상기 제1 수직 게이트 전극에 인접한 부분의 불순물 도핑 농도는 상기 제1 수직 게이트 전극으로부터 먼 부분의 불순물 도핑 농도에 비해 낮은 수직형 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 수직 게이트 전극의 측벽에는 상기 각 제1 수평 채널들에 대향하여 상기 기판 상면에 평행한 수평 방향으로 돌출된 돌출부가 형성된 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 제1 수직 게이트 전극은 상기 기판 상면에 평행한 수평 방향으로 서로 이격되도록 복수 개로 형성된 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 각 제1 수직 게이트 전극들은 상부에서 보았을 때, 상기 기판 상면에 평행하고 상기 제2 방향과 직교하는 제3 방향으로 연장되는 바(bar) 형상을 가지며, 상기 제1 수직 게이트 전극들은 상기 제2 방향을 따라 지그재그 패턴으로 배치된 수직형 메모리 장치.
  10. 제1항에 있어서, 상기 제1 수직 게이트 전극과 상기 제1 수평 채널 사이에 형성되어, 상기 제1 수직 게이트 전극의 측벽을 커버하는 게이트 절연 패턴을 더 포함하며,
    상기 제1 수직 게이트 전극, 상기 게이트 절연 패턴 및 상기 제1 수평 채널은 상기 제1 수평 게이트 전극에 인가되는 전기적 신호를 제어하는 스위칭(switching) 트랜지스터를 형성하는 수직형 메모리 장치.
  11. 제1항에 있어서, 상기 기판은 제1 영역 및 이를 적어도 부분적으로 둘러싸는 제2 영역을 포함하며,
    상기 제1 수평 게이트 전극들은 상기 기판의 제1 및 제2 영역들 상에형성되되, 상기 제2 방향으로의 말단부들인 패드들이 상기 기판의 제2 영역 상에서 계단 형상으로 적층되고, 상기 수직 채널은 상기 기판의 제1 영역 상에 형성되며,
    상기 제1 수직 게이트 전극 및 상기 제1 수평 채널은 상기 제2 방향을 따라 상기 기판의 제2 영역에 인접한 상기 기판의 제1 영역 상에 형성된 수직형 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 수평 게이트 전극들의 패드들 상에 각각 형성되어 이에 전기적으로 연결된 제1 콘택 플러그들;
    상기 기판의 제2 영역 상에서 상기 제1 콘택 플러그들에 각각 대응하여 형성되며, 상기 제1 수평 게이트 전극들 중 일부를 관통하되 이들과 절연되는 관통 비아들; 및
    상기 기판의 제2 영역 상에 형성되어 상기 관통 비아들에 각각 전기적으로 연결된 제1 패스(pass) 트랜지스터들을 포함하는 수직형 메모리 장치.
  13. 제12항에 있어서, 상기 기판 상에 형성된 공통 전극 플레이트(CSP)를 더 포함하며,
    상기 제1 수평 게이트 전극들 및 상기 수직 채널은 상기 CSP 상에 형성되고, 상기 제1 수직 게이트 전극 및 상기 관통 비아들은 상기 CSP를 관통하되 이와 절연되며,
    상기 제1 패스 트랜지스터들은 상기 관통 비아들 하부에 형성된 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 기판의 제1 영역 상에서 상기 제1 수직 게이트 전극의 하부에 형성되어 이에 전기적으로 연결된 제2 패스 트랜지스터를 더 포함하는 수직형 메모리 장치.
  15. 제14항에 있어서, 상기 수직 채널은 상기 제2 방향, 및 상기 기판 상면에 평행하고 상기 제2 방향과 직교하는 제3 방향을 따라 복수 개로 형성되어 채널 어레이를 형성하며, 상기 채널 어레이는 각각이 상기 수직 채널들 중 일부를 포함하고 상기 제3 방향으로 배치된 복수의 채널 블록들을 포함하며,
    상기 각 채널 블록들에 대응하여, 상기 채널 블록들에 포함된 상기 수직 채널들, 상기 수직 채널들의 측벽에 형성된 상기 전하 저장 구조물들, 및 이를 둘러싸는 상기 제1 수평 게이트 전극들을 포함하고 소거(erase) 동작의 단위가 되는 메모리 블록이 정의되며,
    상기 제2 패스 트랜지스터는 상기 각 메모리 블록마다 1개씩 형성되는 수직형 메모리 장치.
  16. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 각각이 금속을 포함하는 제1 부분 및 불순물이 도핑된 폴리실리콘을 포함하는 제2 부분을 갖는 수평 게이트 전극들;
    상기 수평 게이트 전극들의 상기 제1 부분들을 관통하여 상기 제1 방향으로 연장된 수직 채널;
    상기 수직 채널과 상기 각 수평 게이트 전극들 사이에 형성된 전하 저장 구조물; 및
    상기 수평 게이트 전극들의 상기 제2 부분들을 관통하고 상기 제1 방향으로 연장된 수직 게이트 전극;
    상기 수직 게이트 전극의 측벽에 형성된 게이트 절연 패턴; 및
    상기 수평 게이트 전극의 상기 제2 부분에 형성된 수평 채널을 포함하는 스위칭 트랜지스터를 구비하는 수직형 메모리 장치.
  17. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 수평 게이트 전극들;
    상기 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 수직 채널;
    상기 수직 채널과 상기 수평 게이트 전극들 사이에 형성된 터널 절연 패턴, 플로팅 게이트 및 게이트 절연 구조물;
    상기 수평 게이트 전극들을 관통하되 이들과 절연되며 상기 제1 방향으로 연장된 수직 게이트 전극; 및
    상기 수직 게이트 전극에 인접한 상기 각 수평 게이트 전극들 부분에 형성된 수평 채널을 포함하는 수직형 메모리 장치.
  18. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 워드 라인들;
    상기 워드 라인들 상에서 상기 제2 방향으로 연장된 선택 라인;
    상기 선택 라인 및 상기 워드 라인들을 관통하여 상기 제1 방향으로 연장된 수직 채널;
    상기 수직 채널의 측벽에 형성된 전하 저장 구조물;
    상기 워드 라인들을 관통하여 상기 제1 방향으로 연장되며 이들과는 절연된 제1 수직 게이트 전극; 및
    상기 제1 수직 게이트 전극에 인접한 상기 각 워드 라인들 부분에 형성된 제1 수평 채널을 포함하며,
    상기 워드 라인들로 인가되는 전기적 신호를 제어하는 제1 스위칭 트랜지스터; 및
    상기 선택 라인을 관통하며 이와는 절연되고, 상기 제1 수직 게이트 전극과는 상기 제2 방향으로 이격된 제2 수직 게이트 전극; 및
    상기 제2 수직 게이트 전극에 인접한 상기 선택 라인 부분에 형성된 제2 수평 채널을 포함하며,
    상기 선택 라인으로 인가되는 전기적 신호를 제어하는 제2 스위칭 트랜지스터를 구비하는 수직형 메모리 장치.
  19. 기판의 상면에 수직한 제1 방향으로 상기 기판 상에 각각 연장된 수직 채널들;
    상기 수직 채널들의 측벽에 각각 형성된 전하 저장 구조물들;
    상기 기판 상에 상기 제1 방향으로 서로 이격되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장되어 상기 전하 저장 구조물들을 둘러싸는 워드 라인들;
    상기 제1 방향으로 연장되어 상기 워드 라인들을 관통하되 이들과 절연된 제1 수직 게이트 전극; 및
    상기 제1 수직 게이트 전극에 인접한 상기 각 워드 라인들 부분에 형성된 제1 수평 채널을 각각 포함하며,
    상기 워드 라인들에 인가되는 전기적 신호를 제어하는 제1 스위칭 트랜지스터들;
    상기 워드 라인들에 각각 전기적으로 연결되어 전기적 신호를 인가하는 제1 패스 트랜지스터들; 및
    각각이 상기 제1 스위칭 트랜지스터들 중 일부에 전기적으로 연결된 제2 패스 트랜지스터들을 포함하며,
    상기 수직 채널들 중 일부, 이에 대응하는 상기 전하 저장 구조물들 중 일부, 및 이를 둘러싸는 상기 워드 라인들 중 일부는 소거 동작의 단위가 되는 메모리 블록을 정의하고,
    상기 기판 상면에 평행하고 상기 제2 방향과 직교하는 제3 방향으로 상기 메모리 블록은 복수 개로 배치되며, 이들 중 일부의 각각에 포함되며 서로 동일한 층에 형성된 상기 워드 라인들이 서로 공유되어 각 층에 1개씩 형성된 상기 워드 라인을 포함하는 공유 메모리 블록이 정의되며,
    상기 공유 메모리 블록에 포함된 각 층에 형성된 상기 워드 라인에는 1개의 상기 제1 패스 트랜지스터가 전기적으로 연결되고, 상기 공유 메모리 블록에 포함된 상기 각 메모리 블록들에는 1개의 상기 제2 패스 트랜지스터가 전기적으로 연결되는 수직형 메모리 장치.
  20. 제1 및 제2 영역들을 포함하는 기판의 상기 제2 영역 상에 형성된 제1 패스 트랜지스터들;
    상기 기판의 제1 영역 상에 형성된 제2 및 제3 패스 트랜지스터들;
    상기 기판 상에 형성되어 상기 제1 내지 제3 패스 트랜지스터들에 각각 전기적으로 연결된 제1 내지 제3 하부 회로 패턴들;
    상기 제1 내지 제3 하부 회로 패턴들 상에 형성된 공통 전극 플레이트(CSP);
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에 서로 이격되며, 상기 기판의 제1 및 제2 영역들 상에서 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 내지 제3 수평 게이트 전극들;
    상기 기판의 제1 영역 상에서 상기 제1 내지 제3 수평 게이트 전극들을 관통하여 상기 제1 방향으로 각각 연장된 수직 채널들;
    상기 수직 채널들의 측벽에 각각 형성된 전하 저장 구조물들;
    상기 제1 내지 제3 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장되고 이들과는 절연된 제1 수직 게이트 전극; 및
    상기 제1 수직 게이트 전극에 인접한 상기 각 제2 수평 게이트 전극들 부분에 형성된 제1 수평 채널을 포함하며,
    각각이 상기 기판의 제1 영역 상에 형성되어 상기 제2 수평 게이트 전극들로 인가되는 전기적 신호를 제어하는 제1 스위칭 트랜지스터들;
    상기 제1 내지 제3 수평 게이트 전극들을 관통하여 상기 제1 방향으로 연장되고 이들과는 절연되며, 상기 제1 수직 게이트 전극과는 상기 제2 방향으로 이격된 제2 수직 게이트 전극; 및
    상기 제2 수직 게이트 전극에 인접한 상기 제3 수평 게이트 전극 부분에 형성된 제2 수평 채널을 포함하며,
    각각이 상기 기판의 제1 영역 상에 형성되어 상기 제3 수평 게이트 전극에 인가되는 전기적 신호를 제어하는 제2 스위칭 트랜지스터들;
    상기 기판의 제2 영역 상에서 상기 제1 내지 제3 수평 게이트 전극들 상에 각각 형성되어 이에 전기적으로 연결된 제1 내지 제3 콘택 플러그들; 및
    상기 기판의 제2 영역 상에서 상기 제1 내지 제3 콘택 플러그들에 각각 대응하여 형성되어 이들에 각각 전기적으로 연결되며, 상기 제1 내지 제3 수평 게이트 전극들 중 일부를 관통하되 이들과 절연되는 제1 내지 제3 관통 비아들을 포함하며,
    상기 제1 내지 제3 관통 비아들은 상기 제1 패스 트랜지스터들 중 대응하는 것들에 각각 전기적으로 연결되며,
    상기 제1 스위칭 트랜지스터들은 상기 제2 패스 트랜지스터들 중 대응하는 것들에 전기적으로 연결되고, 상기 제2 스위칭 트랜지스터들은 상기 제3 패스 트랜지스터들 중 대응하는 것들에 전기적으로 연결되는 수직형 메모리 장치.
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