KR20190007931A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 블록에 연결된 다수의 소스 라인들; 상기 소스 라인들 각각에 연결된 다수의 스트링들; 상기 소스 라인들에 전압들을 선택적으로 인가하도록 구성된 소스 디코더; 및 글로벌 라인들에 공급된 전압들을 상기 소스 라인들 중 선택된 소스 라인에 대응되는 로컬 라인들에 선택적으로 전달하도록 구성된 로우 디코더를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 소스 라인들을 포함하는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 메모리 컨트롤러는 호스트(host)와 메모리 장치 사이의 데이터 통신을 제어할 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시예는 메모리 블록마다 다수의 소스 라인들이 연결된 메모리 장치를 구비하고, 상기 메모리 장치 내에 상기 다수의 소스 라인들이 연결된 메모리 블록을 제어할 수 있는 로우 디코더를 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 블록에 연결된 다수의 소스 라인들; 상기 소스 라인들 각각에 연결된 다수의 스트링들; 상기 소스 라인들에 전압들을 선택적으로 인가하도록 구성된 소스 디코더; 및 글로벌 라인들에 공급된 전압들을 상기 소스 라인들 중 선택된 소스 라인에 대응되는 로컬 라인들에 선택적으로 전달하도록 구성된 로우 디코더를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 다수의 소스 라인들; 상기 소스 라인들 단위로 구분되는 서브 메모리 블록들; 상기 서브 메모리 블록들을 포함하는 메모리 블록; 동작 전압들이 공급되는 글로벌 라인들; 상기 동작 전압들을 서브 글로벌 라인들에 전달하도록 구성된 글로벌 스위치 회로들; 상기 서브 글로벌 라인들에 인가된 상기 동작 전압들을 상기 서브 메모리 블록들 중 선택된 서브 메모리 블록의 로컬 라인들에 선택적으로 전달하도록 구성된 로컬 스위치 회로들; 및 상기 소스 라인들에 선택적으로 전압을 전달하도록 구성된 소스 스위치 회로들을 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 메모리 블록들 각각에 다수의 소스 라인들로 구분되는 다수의 서브 메모리 블록들이 포함된 메모리 장치의 동작 방법에 있어서, 상기 서브 메모리 블록들 중 선택된 서브 메모리 블록에 연결된 소스 라인에 전압을 인가하는 단계; 글로벌 라인들에 동작 전압들을 공급하는 단계; 다수의 글로벌 스위치 회로들 중 상기 선택된 서브 메모리 블록에 대응되는 글로벌 스위치 회로를 통해, 상기 동작 전압들을 서브 글로벌 라인들에 전달하는 단계; 및 상기 선택된 서브 메모리 블록에 대응되는 로컬 스위치 회로를 통해, 상기 서브 글로벌 라인들에 인가된 상기 동작 전압들을 상기 서브 메모리 블록에 연결된 로컬 라인들에 전달하는 단계를 포함한다.
본 기술은 글로벌 스위치 회로들의 개수를 감소시킴으로써, 메모리 장치의 크기를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 1의 메모리 셀 어레이와 주변 회로들의 구성을 설명하기 위한 도면이다.
도 4는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 5는 메모리 블록들의 구성을 설명하기 위한 사시도이다.
도 6은 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 7은 메모리 블록의 실시예를 설명하기 위한 회로도이다.
도 8은 본 발명의 실시예에 따른 소스 라인들의 구성을 설명하기 위한 평면도이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 메모리 블록들을 설명하기 위한 단면도이다.
도 12는 본 발명의 실시예에 따른 로우 디코더 및 소스 디코더를 설명하기 위한 도면이다.
도 13은 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시예에 따른 소스 라인들의 구성을 설명하기 위한 평면도이다.
도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 데이터를 저장하거나, 저장된 데이터를 출력하거나, 저장된 데이터를 소거하도록 구성될 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 인터페이스 프로토콜들이 더 포함될 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 따라서, 메모리 컨트롤러(1200)에는 이처럼 다양한 정보의 세그먼트들(segments)이 저장될 수 있다. 따라서, 메모리 컨트롤러(1200)는 세그먼트들이 저장되는 다수의 테이블을(tables)을 포함할 수 있고, 세그먼트들이 가변 되면 해당 테이블을 업데이트할 수 있다. 메모리 컨트롤러(1200)는 테이블들에 저장된 세그먼트들을 사용하여 메모리 장치(1100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 프로그램(program), 리드(read) 및 소거(erase) 동작이 수행될 수 있도록 메모리 장치(1100)를 제어할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램, 리드 또는 소거 동작을 수행할 수 있다. 또한, 메모리 장치(1100)는 메모리 컨트롤러(120)로부터 세그먼트들을 수신받고, 지정된 메모리 블록에 세그먼트들을 저장할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1110)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1110)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 3차원 구조로 구현될 수 있으며, 다수의 서브 메모리 블록들을 포함할 수 있다. 3차원 구조의 메모리 블록들은 기판으로부터 수직한 스트링들을 포함하는 다수의 메모리 블록들로 이루어질 수 있다. 서브 메모리 블록들은 소스 라인들에 따라 정의될 수 있다. 예를 들면, 하나의 소스 라인에 연결된 스트링들이 하나의 서브 메모리 블록으로 정의될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 소스 디코더(SOURCE DECODER; 230), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 240), 컬럼 디코더(COLUMN DECODER; 250), 입출력 회로(INPUT/OUTPUT CIRCUIT; 260) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 리드 전압, 소거 전압, 검증 전압, 패스 전압 및 턴온 전압 등을 생성하고, 생성된 전압들을 글로벌 라인들(global lines: GL)을 통해 로우 디코더(220)로 전달할 수 있다. 또한, 전압 생성 회로(210)는 소스 라인들에 인가할 다양한 레벨의 소스 라인 전압들(Vsl)을 생성하고, 생성된 소스 라인 전압들(Vsl)을 소스 디코더(230)로 전송할 수 있다. 소스 라인 전압들(Vsl)은 소거 전압, 비 소거 전압 또는 접지 전압 등을 포함할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 더미(dummy) 워드 라인들을 포함할 수 있다.
소스 디코더(230)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 소스 라인들(SL)에 소스 라인 전압들(Vsl)을 전달할 수 있다. 예를 들면, 소거 동작 시, 소스 디코더(230)는 선택된 메모리 블록 또는 선택된 서브 메모리 블록들에 연결된 소스 라인들(SL)에는 소거 전압을 전달할 수 있고, 나머지 비선택된 메모리 블록들 및 비선택된 서브 메모리 블록들에 연결된 소스 라인들(SL)에는 비 소거 전압 또는 접지 전압을 전달하거나, 소스 라인들(SL)을 플로팅(floating) 시킬 수 있다.
페이지 버퍼 그룹(240)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(240)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(250)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(260)와 페이지 버퍼 그룹(240) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(250)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(260)와 데이터를 주고받을 수 있다.
입출력 회로(260)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(250)와 주고받을 수 있다.
전류 센싱 회로(270)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(240)으로부터 수신한 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 1의 메모리 셀 어레이와 주변 회로들의 구성을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 주변 회로들(200)의 상단에 배치될 수 있다. 이러한 구조를 PUC(Peripheral Under Cell)라 부르기도 한다. 예를 들면, 메모리 셀 어레이(100)는 주변 회로들(200)로부터 Z 방향으로 적층될 수 있다.
도 4는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)은 기판에 수평한 Y 방향으로 배열될 수 있다. 메모리 블록들(BLK1~BLKi)이 Y 방향으로 배열되는 경우, 비트 라인들은 Y 방향에 직교하는 X 방향으로 배열될 수 있고, 하나의 스트링에 포함되는 메모리 셀들은 기판으로부터 수직한 Z 방향으로 배열될 수 있다.
도 5는 메모리 블록들의 구성을 설명하기 위한 사시도이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 슬릿(slit)에 의해 분리된 다수의 메모리 블록들(BLK1, BLK2, BLK3)을 포함할 수 있다. 도면에서는 세 개의 메모리 블록들(BLK1, BLK2, BLK3)이 도시되어 있으나, 메모리 블록들의 개수는 이에 한정되지 않는다. 메모리 블록들(BLK1, BLK2, BLK3) 각각은 X 방향을 따라 연장될 수 있다. 메모리 블록들(BLK1, BLK2, BLK3) 각각의 엣지(edge) 영역의 적층체들은 계단 구조를 이룰 수 있다. 메모리 블록들(BLK1, BLK2, BLK3) 각각은 소스막 적층체(SLST)의 상부에 적층되는 소스 셀렉트 적층체(SSLST), 워드 라인 적층체(WLST), 및 드레인 셀렉트 적층체(DSLST)를 포함할 수 있다.
도 5에는 도시되어 있지 않으나, 소스막 적층체(SLST)는 다수의 소스 라인들을 포함할 수 있다. 하나의 메모리 블록에 대응되는 소스막 적층체(SLST)에는 다수의 소스 라인들이 포함될 수 있다.
도 6은 메모리 블록의 실시예를 설명하기 위한 사시도이다.
본 실시예에서는 하나의 메모리 블록 내에 다수의 소스 라인들이 형성되는데, 도 6에서는 하나의 소스 라인을 예를 들어 설명하도록 한다.
도 6을 참조하면, 3차원 구조로 구현된 메모리 블록의 일부가 도시되어 있으며, 하나의 소스 라인(SL) 상에 다수의 스트링들(ST)이 형성된 구조가 개시되어 있다. 스트링들(ST)은 기판 상에 Z 방향으로 수직한 I 자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable) 구조라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판 상에 수평하게 형성된 경우, BiCS 구조의 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들(ST)은 소스 라인(SL) 상에서 X 방향 과 Y 방향으로 배열될 수 있다. 스트링들(ST)은 소스 라인(SL) 상에 서로 이격되어 적층된 소스 셀렉트 라인들(source select lines; SSL), 워드 라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다. 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)을 포함할 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 연장된 수직 채널막들(CH)의 상부에 접할 수 있으며, Y 방향으로 연장되고 X 방향으로 서로 이격되어 배열될 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 7은 메모리 블록의 실시예를 설명하기 위한 회로도이다.
도 7을 참조하면, 3차원 구조로 형성된 메모리 블록(BLK)의 일부가 도시되어 있다. 메모리 블록(BLK)은 다수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST)은 소오스 라인(SL)과 비트 라인들(BL1~BLI) 사이에 연결된 소스 셀렉트 트랜지스터들(source select transistors; SST), 메모리 셀들(memory cells; C1~Cn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터들(drain select transistors; DST)을 포함할 수 있다. 도면에서는 하나의 소스 라인(SL)이 스트링들(ST)에 공통으로 연결된 구조로 도시되어 있으나, 하나의 메모리 블록(BLK)에는 다수의 소스 라인(SL)이 연결될 수 있다.
서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 메모리 셀들(C1~Cn)의 게이트들은 워드 라인들(WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL1~DSL3)에 연결될 수 있다.
도 7에서는 스트링들(ST) 각각에 하나의 소스 셀렉트 라인(SSL)과 하나의 드레인 셀렉트 라인(DSL1~DSL3 중 어느 하나)이 연결된 것으로 도시되었으나, 메모리 장치에 따라 셀렉트 라인들의 개수는 증가할 수 있다. 또한, 스트링들(ST)은 더미 라인들(미도시)에 연결된 더미 셀들(미도시)을 더 포함할 수 있다. 예를 들면, 더미 셀들은 일부 메모리 셀들(C1~C1n)의 사이에 연결되거나, 메모리 셀들(C1~C1n)과 드레인 또는 소스 셀렉트 트랜지스터들(DST 또는 SST) 사이에 연결될 수도 있다.
도 8은 본 발명의 실시예에 따른 소스 라인들의 구성을 설명하기 위한 평면도이다.
도 8을 참조하면, 메모리 블록들(BLK1~BLK3)에는 다수의 소스 라인들(SL1~SL6)이 형성될 수 있다. 예를 들면, 제1 메모리 블록(BLK1)에는 제1 및 제2 소스 라인들(SL1 및 SL2)이 형성될 수 있고, 제2 메모리 블록(BLK2)에는 제3 및 제4 소스 라인들(SL3 및 SL4)이 형성될 수 있고, 제3 메모리 블록(BLK3)에는 제5 및 제6 소스 라인들(SL5 및 SL6)이 형성될 수 있다. 제1 내지 제6 소스 라인들(SL1~SL6) 각각에는 다수의 스트링들(ST)이 형성될 수 있다. 이와 같이, 하나의 메모리 블로에 다수의 소스 라인들이 형성되면, 소스 라인 단위로 구분되는 스트링들의 프로그램, 리드 또는 소거 동작을 선택적으로 수행할 수 있다. 소거 동작을 예로 들면, 제1 메모리 블록(BLK1)의 제1 소스 라인(SL1)에 연결된 스트링들(ST)에서만 소거 동작을 선택적으로 수행할 수 있다. 이때, 제1 메모리 블록(BLK1)의 제2 소스 라인(SL2)에 연결된 스트링들(ST)은 소거 동작에서 제외시킬 수 있다.
하나의 메모리 블록에 다수의 소스 라인들이 형성된 구조를 상세히 설명하기 위하여, 도 9 내지 도 11에 도시된 A-A’ 방향의 단면도들을 참조하도록 한다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 메모리 블록들을 설명하기 위한 단면도이다.
도 9를 참조하면, 하부 절연막들(301) 및 소스 콘택 플러그들(303)을 포함하는 하부 구조체의 상단에 제1 및 제2 소스막들(307 및 313)이 적층될 수 있다. 예를 들면, 소스 콘택 플러그들(303)은 하부 절연막들(301) 사이에 수직으로 형성될 수 있다. 도 9에는 도시되어 있지 않으나, 하부 구조체의 하부에는 주변 회로들의 일부가 형성될 수 있다. 따라서, 소스 콘택 플러그들(303)의 하부는 주변 회로들에 포함된 배선들에 접할 수 있다.
하부 절연막들(301) 및 소스 콘택 플러그들(303) 상에는 제1 소스막들(307)이 형성되고, 제1 소스막들(307)의 상부에는 제2 소스막들(313)이 형성될 수 있다. 제1 소스막들(307)은 제1 및 제2 소스 라인들(SL1 및 SL2)의 저항을 낮추기 위하여 텅스텐(W) 등의 금속막으로 형성될 수 있다. 제2 소스막들(313)은 불순물을 포함하는 도프트 폴리 실리콘막(doped poly silicon layer)으로 형성될 수 있다.
제1 및 제2 소스 라인들(SL1 및 SL2)은 제1 및 제2 소스막들(307 및 313)을 수직으로 관통하는 서브 절연막들(315)에 의해 구분될 수 있다. 예를 들면, 서브 절연막들(315)은 소스 콘택 플러그들(303) 사이의 하부 절연막들(301)에 접하도록 형성될 수 있다. 따라서, 하나의 소스 콘택 플러그(313)에 접하는 제1 및 제2 소스막들(307 및 313)은 하나의 소스 라인을 이룰 수 있다. 제1 및 제2 소스 라인들(SL1 및 SL2)에 전압들을 선택적으로 인가하기 위하여, 제1 및 제2 소스 라인들(SL1 및 SL2)에 각각 접하는 소스 콘택 플러그(303)는 서로 다른 전압원(voltage source)에 연결될 수 있다.
제2 소스막들(313) 및 서브 절연막들(315) 상부에 제1 및 제2 물질막들(321 및 323)이 교대로 적층될 수 있다. 예를 들면, 제2 소스막들(313) 및 서브 절연막들(315) 상부에 제1 물질막(321)이 형성되고, 제1 물질막(321)의 상부에 제2 물질막(323)이 형성되고, 제2 물질막(323)의 상부에 제1 물질막(321)이 형성되는 방식으로 제1 및 제2 물질막들(321 및 323)이 교대로 적층될 수 있다. 제1 물질막들(321)은 절연막(insulating layer)으로 형성될 수 있고, 제2 물질막들(323)은 도전막(conductive layer)으로 형성될 수 있다. 제2 물질막들(323)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)로 사용될 수 있다. 예를 들면, 제2 물질막들(323) 중 하단에 위치한 물질막들은 소스 셀렉트 라인들(SSL)로 사용될 수 있고, 상단에 위치한 물질막들은 드레인 셀렉트 라인들(DSL)로 사용될 수 있으며, 소스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL) 사이에 위치한 물질막들은 워드 라인들(WL)로 사용될 수 있다.
제2 소스막들(313) 각각의 상부에는 다수의 채널홀들(channel holes; H)이 형성될 수 있다. 예를 들면, 제1 소스 라인(SL1) 용 제2 소스막(313)의 상부에는 다수의 채널홀들(H)이 형성될 수 있고, 제2 소스 라인(SL2) 용 제2 소스막(313)의 상부에도 다수의 채널홀들(H)이 형성될 수 있다. 채널홀들(H)의 내부 표면을 따라 메모리막들(memory layers; 331P)이 형성될 수 있고, 메모리막들(331P)의 내부 표면을 따라 수직 채널막들(341)이 형성될 수 있다. 메모리막들(331P)은 채널홀들(H)의 내부 측벽에 접하는 터널 절연막과, 터널 절연막의 내부 측벽에 접하는 데이터 저장막과, 데이터 저장막의 내부 측벽에 접하는 블로킹 절연막을 포함할 수 있다. 터널 산화막은 전자의 터널링이 가능한 실리콘 질화막으로 형성될 수 있다. 데이터 저장막은 상변화 물질, 강유전성 물질 또는 나노 닷(nano dot)으로 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 절연막으로 형성될 수 있다. 메모리막들(331P)은 채널홀들(H)의 하부에서는 제2 소스막들(313)의 일부가 노출되도록 오픈(open)될 수 있다.
수직 채널막들(341)은 채널홀들(H)이 채워지도록 형성되거나, 중앙이 비어있는 원통형으로 형성될 수도 있다. 채널홀들(H)이 원통형으로 형성되는 경우, 중앙 공간은 수직 절연막(343)으로 채워질 수 있다. 수직 채널막들(341)은 불순물이 포함된 물질로 형성될 수 있다. 메모리막(331P)의 하부가 오픈되어 제2 소스막들(313)의 일부가 노출되면, 수직 채널막들(341)은 메모리막들(331P)과 제2 소스막들(313)의 노출된 부분에 접하도록 형성될 수 있다.
따라서, 소거 동작 시, 제1 소스 라인(SL1)에 접하는 소스 콘택 플러그(303)를 통해 소거 전압이 인가되면, 소거 전압은 제1 소스 라인(SL1) 상에 형성된 스트링들의 수직 채널막들(341)에 인가될 수 있다. 이와 동시에, 제2 소스 라인(SL2)에 접하는 소스 콘택 플러그(303)를 통해 패스 전압이 인가되면, 패스 전압은 제2 소스 라인(SL2) 상에 형성된 스트링들의 수직 채널막들(341)에 인가될 수 있다.
도 10을 참조하면, 도 9의 실시예와 다르게, 수직 채널막(341)의 하부 일부가 소스 정션(source junction; 341A)으로 형성될 수 있다. 소스 정션(341A)은 소스 셀렉트 라인들(SSL)이 형성된 영역의 수직 채널막들(341)의 저항을 낮추기 위해 형성될 수 있다. 이를 위해, 소스 정션(341A)은 수직 채널막(341)보다 불순물의 농도가 높게 형성될 수 있다. 소스 정션(341A)을 제외한 나머지 구조는 도 9의 실시예와 유사하므로, 구체적은 설명은 생략하도록 한다.
도 11을 참조하면, 도 10의 실시예와 다르게, 수직 채널막(341)의 상부 일부가 드레인 정션(drain junction; 347)으로 형성될 수 있다. 드레인 정션(347)은 드레인 셀렉트 트랜지스터들의 저항을 낮추기 위해 형성될 수 있다. 드레인 정션(347)은 채널홀들(H)의 상부에 형성된 수직 채널막들(341)과 수직 절연막들(343)의 일부가 제거된 영역에 형성될 수 있다. 예를 들면, 드레인 정션(347)은 드레인 셀렉트 라인들(DSL)이 형성된 영역에 대응되는 수직 채널막들(341)과 수직 절연막들(343)이 제거되고, 제거된 영역에 도프트 폴리 실리콘막을 채워 형성할 수 있다. 드레인 정션(347)을 제외한 나머지 구조는 도 10의 실시예와 유사하므로, 구체적인 설명은 생략하도록 한다.
도 12는 본 발명의 실시예에 따른 로우 디코더 및 소스 디코더를 설명하기 위한 도면이다.
도 12를 참조하면, 다수의 메모리 블록들(BLK1~BLK4)과 소스 라인들(SL1~SL8)을 선택적으로 구동시키기 위하여, 로우 디코더(220)와 소스 디코더(230) 각각은 다수의 스위치 회로들을 포함할 수 있다.
로우 디코더(220)는 다수의 메모리 블록들에 동작 전압들을 선택적으로 전달하기 위한 패스 스위치 그룹들(pass switch groups; PSWG1 및 PSWG2)을 포함할 수 있다. 예를 들면, 제1 패스 스위치 그룹(PSWG1)은 제1 및 제2 메모리 블록들(BLK1 및 BLK2)에 인가되는 전압들의 스위칭 동작을 제어하도록 구성될 수 있고, 제2 패스 스위치 그룹(PSWG20은 제3 및 제4 메모리 블록들(BLK3 및 BLK4)에 인가되는 전압들의 스위칭 동작을 제어하도록 구성될 수 있다. 제1 및 제2 패스 스위치 그룹들(PSWG1 및 PSWG2)은 서로 유사하게 구성되므로, 제1 패스 스위치 그룹(PSWG1)을 예를 들어 설명하면 다음과 같다.
제1 패스 스위치 그룹(PSWG1)은 제1 글로벌 스위치 회로(global switch circuit; GSW1), 제1 및 제2 로컬 스위치 회로들(local switch circuits; LSW1 및 LSW2)을 포함할 수 있다.
제1 글로벌 스위치 회로(GSW1)는 다수의 메모리 블록들에 대응되어 전압들을 선택적으로 인가하도록 구성될 수 있다. 예를 들면, 제1 글로벌 스위치 회로(GSW1)는 메모리 블록에 포함된 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들 각각에 대응되는 패스 스위치들을 포함할 수 있다. 제1 글로벌 스위치 회로(GSW1)는 로우 어드레스(RADD)에 응답하여 글로벌 라인들(GL)에 인가된 전압들을 서브 글로벌 라인들(SGL)을 통해 제1 및 제2 로컬 스위치 회로들(LSW1 및 LSW2)에 전달할 수 있다. 제1 글로벌 스위치 회로(GSW1)는 로우 어드레스(RADD)에 응답하여 고전압의 턴온(turn on) 전압이 인가될 수 있으므로, 고전압용 스위치들로 이루어질 수 있으므로, 메모리 장치에서 다른 스위치들보다 차지하는 면적이 넓을 수 있다. 하지만, 다수의 메모리 블록들에 하나의 글로벌 스위치 회로가 대응되도록 구성되므로, 글로벌 스위치 회로의 개수 감소로 인해 메모리 장치의 전체적인 크기가 감소될 수 있다.
제1 로컬 스위치 회로(LSW1)는 로우 어드레스(RADD)에 응답하여 서브 글로벌 라인들(SGL)을 통해 인가받은 전압들을 제1 메모리 블록(BLK1)에 연결된 로컬 라인들(local lines; LL1~LLj)에 전달할 수 있다. 제1 로컬 스위치 회로(LSW1)는 메모리 블록에 포함된 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들 각각에 대응되는 패스 스위치들을 포함할 수 있다. 즉, 하나의 소스 라인에 대응되는 메모리 셀들은 하나의 서브 메모리 블록을 구성할 수 있다. 따라서, 제1 로컬 스위치 회로(LSW1)는 제1 메모리 블록(BLK1)에 포함된 제1 서브 메모리 블록에 연결된 로컬 라인들에 전압을 전달할 수 있다.
제2 로컬 스위치 회로(LSW2)도 로우 어드레스(RADD)에 응답하여 서브 글로벌 라인들(SGL)을 통해 인가받은 전압들을 제2 메모리 블록(BLK2)에 연결된 로컬 라인들(local lines; LL1~LLj)에 전달할 수 있다. 제2 로컬 스위치 회로(LSW2)도 메모리 블록에 포함된 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들 각각에 대응되는 패스 스위치들을 포함할 수 있다.
여기서, 제1 글로벌 스위치 회로(GSW1), 제1 로컬 스위치 회로(LSW1) 및 제2 로컬 스위치 회로(LSW2)를 제어하기 위해 인가되는 로우 어드레스(RADD)는 로우 어드레스(RADD)에 포함된 서로 다른 어드레스일 수 있다. 따라서, 제1 로컬 스위치 회로(LSW1)가 온(ON)될 때, 제2 로컬 스위치 회로(LSW2)은 오프(OFF)될 수 있다. 즉, 제1 및 제2 로컬 스위치 회로들(LSW1 및 LSW2)이 서브 글로벌 라인들(SGL)을 통해 서로 동일한 전압들을 인가 받더라도, 로우 어드레스(RADD)에 따라 제1 로컬 스위치 회로(LSW1)만 제1 메모리 블록(BLK1)에 전압들을 전달하거나, 제2 로컬 스위치 회로(LSW20 만 제2 메모리 블록(BLK2)에 전압들을 전달하거나, 제1 및 제2 로컬 스위치 회로들(LSW1 및 LSW2)이 동시에 제1 및 제2 메모리 블록들(BLK1 및 BLK2)에 전압들을 전달하거나 차단시킬 수 있다. 또한, 로우 어드레스(RADD)에 응답하여 제1 또는 제2 글로벌 스위치 회로(GSW1 또는 GSW2)가 동작할 수 있으므로, 제1 글로벌 스위치 회로(GSW1)가 온(ON)될 때, 제2 글로벌 스위치 회로(GSW2)는 오프(OFF)될 수 있다.
소스 디코더(230)는 제1 내지 제8 소스 라인들(SL1~SL8)에 각각 연결되고, 로우 어드레스(RADD)에 응답하여 동작할 수 있는 제1 내지 제8 소스 스위치들(SSW1~SSW8)을 포함할 수 있다. 소스 디코더(230)에 인가되는 로우 어드레스(RADD)도 로우 어드레스(RADD)에 포함된 서로 다른 어드레스일 수 있다. 제1 내지 제8 소스 스위치들(SSW1~SSW8)은 로우 어드레스(RADD)에 응답하여 선택적으로 온(ON) 또는 오프(OFF)될 수 있다. 예를 들면, 제1 내지 제8 소스 스위치들(SSW1~SSW8) 각각에는 서로 다른 전압원들로부터 생성된 전압들이 인가될 수 있고, 로우 어드레스(RADD)에 응답하여 선택적으로 동작할 수 있다.
도 13은 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 13 및 도 12를 참조하여, 메모리 장치의 소거 동작을 예를 들어 설명하도록 한다. 또한, 제2 메모리 블록(BLK2)의 제4 소스 라인(SL4)에 연결된 스트링들이 소거 대상인 경우를 가정하여 설명하면 다음과 같다.
제4 소스 스위치 회로(SSW4)에 소거 전압(Vers)이 인가되고, 제3 소스 스위치 회로 (SSW3)에는 패스 전압(Vpass)이 공급될 수 있다. 소거 동작이 시작되면, 제4 및 제3 소스 스위치 회로들(SSW3 및 SSW4)은 턴온(turn on)되어, 제3 소스 라인(SL3)에는 패스 전압(Vpass)이 인가되고, 제4 소스 라인(SL4)에는 소거 전압(Vers)이 인가될 수 있다. 이때, 제1 및 제2 소스 스위치 회로들(SSW1 및 SSW2)은 모두 턴오프(turn off)될 수 있다. 제1 및 제2 소스 스위치 회로들(SSW1 및 SSW2)이 턴오프(turn off)되면, 제1 메모리 블록(BLK1)에 연결된 제1 및 제2 소스 라인들(SL1 및 SL2)은 플로팅(floating)될 수 있다.
제1 글로벌 스위치 회로(GSW1)가 턴온(turn on)되어 글로벌 라인들(GL)에 공급된 동작 전압들(Vop)이 제1 및 제2 로컬 스위치 회로들(LSW1 및 LSW2)에 인가될 수 있다. 동작 전압들(Vop)은 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들에 각각 인가될 전압들일 수 있다. 예를 들면, 소스 및 드레인 셀렉트 라인들에 인가된 동작 전압들(Vop)은 0V일 수 있으며, 소거 동작 단계에 따라 소스 및 드레인 셀렉트 라인들은 플로팅(floating)될 수 있다. 제3 소스 라인(SL3)에 대응되는 스트링들에 연결된 워드 라인들에는 패스 전압이 인가되거나, 플로팅될 수 있다. 선택된 제4 소스 라인(SL4)에 대응되는 스트링들에 연결된 워드 라인들에는 0V 전압이 인가될 수 있다.
로우 어드레스(RADD)에 응답하여 제1 로컬 스위치 회로(LSW1)는 턴오프(turn off)되고, 제2 로컬 스위치 회로(LSW2)는 턴온(turn on)될 수 있다. 제1 로컬 스위치 회로(LSW1)가 턴온(turn on)되었으므로, 제1 메모리 블록(BLK1)에 연결된 로컬 라인들(LL1~LLj)은 모두 플로팅(floating)될 수 있다.
즉, 소거 동작 시 제2 메모리 블록의 제4 소스 라인(SL4)에 대응되는 스트링들이 선택되면, 제1 글로벌 스위치 회로(GSW1), 제2 로컬 스위치 회로(LSW2) 및 제4 소스 스위치 회로(SSW4)는 온(ON)되어 동작할 수 있고, 나머지 비선택된 스위치 회로들(LSW1, SSW1~SSW3)은 오프(OFF)되거나 선택적으로 온(ON)될 수도 있다.
소거 동작 외에도, 프로그램 또는 리드 동작이 수행될 때에도, 선택된 메모리 블록 및 선택된 소스 라인에 따라 글로벌 스위치 회로들, 로컬 스위치 회로들 및 소스 스위치 회로들을 제어하여 선택된 메모리 블록에 포함된 스트링들을 선택적으로 동작시킬 수 있다.
도 14는 본 발명의 다른 실시예에 따른 소스 라인들의 구성을 설명하기 위한 평면도이다.
도 14를 참조하면, 상술한 실시예에서는 하나의 메모리 블록 내에 두 개의 소스 라인들이 형성되었으나, 다른 실시예로써 도 14에 도시된 바와 같이 하나의 메모리 블록 내에 세 개 이상의 소스 라인들이 형성될 수도 있다. 메모리 블록 각각에 형성되는 소스 라인들의 개수는 메모리 블록들마다 서로 동일할 수 있고, 또는 서로 다를 수도 있다.
도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다.
메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 17은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 18은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1100: 메모리 장치 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직
GL: 글로벌 라인들 LL: 로컬 라인들
SL: 소스 라인들 BLK: 메모리 블록들
GSW: 글로벌 스위치 회로들 LSW: 로컬 스위치 회로들
SSW: 소스 스위치 회로들

Claims (18)

  1. 메모리 블록에 연결된 다수의 소스 라인들;
    상기 소스 라인들 각각에 연결된 다수의 스트링들;
    상기 소스 라인들에 전압들을 선택적으로 인가하도록 구성된 소스 디코더; 및
    글로벌 라인들에 공급된 전압들을 상기 소스 라인들 중 선택된 소스 라인에 대응되는 로컬 라인들에 선택적으로 전달하도록 구성된 로우 디코더를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 스트링들은 비트 라인들과 상기 소스 라인들 사이에 연결되는 메모리 장치.
  3. 제1항에 있어서,
    상기 소스 디코더는,
    상기 소스 라인들의 개수에 해당되는 소스 스위치 회로들을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 소스 스위치 회로들은 상기 소스 라인들에 각각 연결되고,
    로우 어드레스에 응답하여 각각 선택적으로 동작하는 메모리 장치.
  5. 제3항에 있어서,
    상기 소스 스위치 회로들 각각은 상기 로우 어드레스에 응답하여 서로 다른 전압원으부터 공급되는 전압을 소스 라인에 전달하거나 차단하도록 구성되는 메모리 장치.
  6. 제1항에 있어서,
    상기 로우 디코더는,
    상기 글로벌 라인들에 공급된 전압들을 로우 어드레스에 응답하여 서브 글로벌 라인들에 전달하도록 구성된 글로벌 스위치 회로들; 및
    상기 서브 글로벌 라인들에 인가된 전압들을 공통으로 전달받고, 상기 소스 라인들에 대응되는 로컬 라인들에 상기 서브 글로벌 라인들에 인가된 전압들을 선택적으로 전달하도록 구성된 로컬 스위치 회로들을 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 글로벌 스위치 회로들 각각은 다수의 메모리 블록들에 대응되도록 구성되는 메모리 장치.
  8. 제6항에 있어서,
    상기 로컬 스위치 회로들의 개수는 상기 소스 라인들의 개수와 동일한 메모리 장치.
  9. 제6항에 있어서,
    상기 로컬 스위치 회로들 각각은,
    상기 글로벌 라인들에 인가된 전압들을 상기 소스 라인에 대응되는 로컬 라인들에 전달하거나 차단하도록 구성되는 메모리 장치.
  10. 다수의 소스 라인들;
    상기 소스 라인들 단위로 구분되는 서브 메모리 블록들;
    상기 서브 메모리 블록들을 포함하는 메모리 블록;
    동작 전압들이 공급되는 글로벌 라인들;
    상기 동작 전압들을 서브 글로벌 라인들에 전달하도록 구성된 글로벌 스위치 회로들;
    상기 서브 글로벌 라인들에 인가된 상기 동작 전압들을 상기 서브 메모리 블록들 중 선택된 서브 메모리 블록의 로컬 라인들에 선택적으로 전달하도록 구성된 로컬 스위치 회로들; 및
    상기 소스 라인들에 선택적으로 전압을 전달하도록 구성된 소스 스위치 회로들을 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 글로벌 라인들은 상기 글로벌 스위치 회로들에 공통으로 연결되는 메모리 장치.
  12. 제10항에 있어서,
    상기 글로벌 스위치 회로들 중,
    선택된 글로벌 스위치 회로는 상기 글로벌 라인들로부터 전달된 상기 동작 전압들을 상기 로컬 스위치 회로들에 전달하고,
    비선택된 글로벌 스위치 회로들은 상기 글로벌 라인들과 상기 로컬 스위치 회로들을 서로 차단시키는 메모리 장치.
  13. 제12항에 있어서,
    상기 선택된 글로벌 스위치 회로에 포함된 상기 로컬 스위치 회로들 중,
    선택된 로컬 스위치 회로는 상기 선택된 글로벌 스위치 회로로부터 전달된 상기 동작 전압들을 상기 선택된 서브 메모리 블록에 연결된 선택된 로컬 라인들에 전달하고,
    비선택된 로컬 스위치 회로는 상기 선택된 글로벌 스위치와 비선택된 서브 메모리 블록들을 서로 차단시키는 메모리 장치.
  14. 제12항에 있어서,
    상기 소스 스위치 회로들 중,
    선택된 소스 스위치 회로는 전압원으로부터 공급받은 전압을 상기 선택된 서브 메모리 블록에 연결된 선택된 소스 라인에 전달하고,
    비선택된 소스 스위치 회로들은 전압원들과 비선택된 소스 라인들을 서로 차단시키는 메모리 장치.
  15. 제10항에 있어서,
    상기 메모리 블록들에는 적어도 두 개 이상의 상기 소스 라인들이 연결되는 메모리 장치.
  16. 메모리 블록들 각각에 다수의 소스 라인들로 구분되는 다수의 서브 메모리 블록들이 포함된 메모리 장치의 동작 방법에 있어서,
    상기 서브 메모리 블록들 중 선택된 서브 메모리 블록에 연결된 소스 라인에 전압을 인가하는 단계;
    글로벌 라인들에 동작 전압들을 공급하는 단계;
    다수의 글로벌 스위치 회로들 중 상기 선택된 서브 메모리 블록에 대응되는 글로벌 스위치 회로를 통해, 상기 동작 전압들을 서브 글로벌 라인들에 전달하는 단계; 및
    상기 선택된 서브 메모리 블록에 대응되는 로컬 스위치 회로를 통해, 상기 서브 글로벌 라인들에 인가된 상기 동작 전압들을 상기 서브 메모리 블록에 연결된 로컬 라인들에 전달하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 서브 메모리 블록들 중 선택된 서브 메모리 블록에 연결된 소스 라인에 전압을 인가할 때,
    비선택된 서브 메모리 블록들에 연결된 소스 라인들은 플로팅되는 메모리 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 동작 전압들을 상기 서브 메모리 블록에 연결된 로컬 라인들에 전달할 때,
    상기 선택된 서브 메모리 블록과 동일한 메모리 블록에 포함된 나머지 비선택된 서브 메모리 블록들에 연결된 로컬 라인들은 플로팅되는 메모리 장치의 동작 방법.
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