KR20220018354A - 메모리 장치 - Google Patents

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Abstract

본 기술은 복수의 메모리 셀들; 상기 메모리 셀들로부터 센싱된 센싱 데이터를 저장하는 페이지 버퍼들; 개별 전류 센싱 모드에서는 목표 프로그램 상태들 각각의 검증 결과에 따라 패스 신호 또는 페일 신호를 출력하는 개별 전류 센싱 동작을 수행하고, 혼합 전류 센싱 모드에서는 상기 개별 전류 센싱 동작을 수행한 후에 상기 목표 프로그램 상태들에 관계없이 상기 메모리 셀들 전체의 검증 결과에 따라 상기 패스 신호 또는 페일 신호를 출력하는 전체 전류 센싱 동작을 수행하도록 구성된 전류 센싱 회로; 상기 패스 신호 또는 상기 페일 신호에 응답하여 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하고, 상기 센싱 모드 신호에 따라 동작 코드를 출력하도록 구성된 센싱 모드 선택부; 및 상기 개별 전류 센싱 모드에서는 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 제1 시간 동안 인가하고, 상기 혼합 전류 센싱 모드에서는 상기 선택된 워드 라인에 상기 프로그램 전압을 상기 제1 시간 보다 긴 제2 시간 동안 인가하도록 구성된 전압 생성부를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치{Memory device}
본 발명은 메모리 장치에 관한 것으로, 보다 구체적으로는 프로그램 동작을 수행할 수 있는 메모리 장치에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치 및 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치를 포함할 수 있다.
휘발성 메모리 장치는 DRAM(dynamic random-access memory) 및 SRAM(static random-access memory)를 포함할 수 있다. 비휘발성 메모리 장치는 ROM(read only memory), PROM(programmable read only memory), EPROM(erasable PROM), EEPROM(Electrically EPROM), NAND FLASH 등을 포함할 수 있다.
메모리 장치는 메모리 셀 어레이, 주변 회로들 및 로직 회로를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 데이터를 저장할 수 있다. 하나의 메모리 셀에 1 비트의 데이터가 저장되는 방식을 SLC(single level cell) 방식이라 하고, 2 비트 이상의 데이터가 저장되는 방식을 MLC(multi level cell) 방식이라 한다. MLC 방식은 메모리 셀에 저장되는 비트의 수에 따라 TLC(triple level cell) 또는 QLC(quadruple level cell) 방식으로 구분될 수 있다. TLC 방식에서는 하나의 메모리 셀에 3 비트의 데이터가 저장될 수 있고, QLC 방식에서는 하나의 메모리 셀에 4 비트의 데이터가 저장될 수 있다.
본 발명의 실시예는 프로그램 동작의 결과를 체크하기 위한 전류 센싱 동작으로 인한 프로그램 동작 시간이 증가하는 것을 방지할 수 있는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들; 상기 메모리 셀들로부터 센싱된 센싱 데이터를 저장하는 페이지 버퍼들; 개별 전류 센싱 모드에서는 목표 프로그램 상태들 각각의 검증 결과에 따라 패스 신호 또는 페일 신호를 출력하는 개별 전류 센싱 동작을 수행하고, 혼합 전류 센싱 모드에서는 상기 개별 전류 센싱 동작을 수행한 후에 상기 목표 프로그램 상태들에 관계없이 상기 메모리 셀들 전체의 검증 결과에 따라 상기 패스 신호 또는 페일 신호를 출력하는 전체 전류 센싱 동작을 수행하도록 구성된 전류 센싱 회로; 상기 패스 신호 또는 상기 페일 신호에 응답하여 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하고, 상기 센싱 모드 신호에 따라 동작 코드를 출력하도록 구성된 센싱 모드 선택부; 및 상기 개별 전류 센싱 모드에서는 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 제1 시간 동안 인가하고, 상기 혼합 전류 센싱 모드에서는 상기 선택된 워드 라인에 상기 프로그램 전압을 상기 제1 시간 보다 긴 제2 시간 동안 인가하도록 구성된 전압 생성부를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들; 상기 메모리 셀들로부터 센싱된 센싱 데이터를 저장하는 페이지 버퍼들; 개별 전류 센싱 모드에서는 목표 프로그램 상태들 각각의 검증 결과에 따라 패스 신호 또는 페일 신호를 출력하는 개별 전류 센싱 동작을 수행하고, 혼합 전류 센싱 모드에서는 상기 개별 전류 센싱 동작을 수행한 후에 상기 목표 프로그램 상태들에 관계없이 상기 메모리 셀들 전체의 검증 결과에 따라 상기 패스 신호 또는 페일 신호를 출력하는 전체 전류 센싱 동작을 수행하도록 구성된 전류 센싱 회로; 상기 패스 신호 또는 상기 페일 신호에 응답하여 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하고, 상기 센싱 모드 신호에 따라 동작 코드를 출력하도록 구성된 센싱 모드 선택부; 및 프로그램 동작 시, 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 인가한 후, 상기 개별 전류 센싱 모드에서는 상기 선택된 워드 라인을 제1 시간 동안 디스차지하고, 상기 혼합 전류 센싱 모드에서는 상기 선택된 워드 라인을 상기 제1 시간 보다 긴 제2 시간 동안 디스차지하도록 구성된 전압 생성부를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들; 상기 메모리 셀들로부터 센싱된 센싱 데이터를 저장하는 페이지 버퍼들; 개별 전류 센싱 모드에서는 목표 프로그램 상태들 각각의 검증 결과에 따라 패스 신호 또는 페일 신호를 출력하는 개별 전류 센싱 동작을 수행하고, 혼합 전류 센싱 모드에서는 상기 개별 전류 센싱 동작을 수행한 후에 상기 목표 프로그램 상태들에 관계없이 상기 메모리 셀들 전체의 검증 결과에 따라 상기 패스 신호 또는 페일 신호를 출력하는 전체 전류 센싱 동작을 수행하도록 구성된 전류 센싱 회로; 상기 패스 신호 또는 상기 페일 신호에 응답하여 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하고, 상기 센싱 모드 신호에 따라 동작 코드를 출력하도록 구성된 센싱 모드 선택부; 및 프로그램 동작 시, 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 일정시간 동안 인가한 후 상기 선택된 워드 라인을 디스차지하고, 상기 개별 전류 센싱 모드에서는 디스차지된 상기 선택된 워드 라인에 보상 전압을 제1 시간 동안 인가하고, 상기 혼합 전류 센싱 모드에서는 상기 선택된 워드 라인에 상기 보상 전압을 상기 제1 시간 보다 긴 제2 시간 동안 인가하도록 구성된 전압 생성부를 포함한다.
본 기술은 프로그램 동작 시간이 증가하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 센싱 모드 선택부를 설명하기 위한 도면이다.
도 6은 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 7은 메인 프로그램 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 개별 전류 센싱 모드를 설명하기 위한 도면이다.
도 9는 혼합 전류 센싱 모드를 설명하기 위한 도면이다.
도 10은 본 발명의 제1 실시 예에 따른 혼합 전류 센싱 모드를 설명하기 위한 타이밍도이다.
도 11은 본 발명의 제2 실시 예에 따른 혼합 전류 센싱 모드를 설명하기 위한 타이밍도이다.
도 12는 본 발명의 제3 실시 예에 따른 혼합 전류 센싱 모드를 설명하기 위한 도면이다.
도 13은 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 메모리 셀 어레이(memory cell array; 110), 로우 디코더(row decoder; 120), 전압 생성부(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150), 입출력 회로(input/output circuit; 160), 전류 센싱 회로(current sensing circuit; 170) 및 로직 회로(logic circuit; 180)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 플래인들(planes)을 포함할 수 있으며, 플래인들 각각은 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다. 예를 들면, 전압 생성부(130)는 프로그램 전압, 검증 전압, 리드 전압, 소거 전압 및 패스 전압 등을 생성하고 출력할 수 있다. 본 실시 예에 따른 전압 생성부(130)는 전류 센싱 모드에 따라 워드 라인들에 인가되는 전압들을 조절할 수 있다. 예를 들면, 전압 생성부(130)는 프로그램 전압이 인가되는 시간, 워드 라인들을 디스차지하는 시간 및 워드 라인 전압을 보상하는 시간을 조절하도록 구성될 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 페이지 버퍼들 각각은 데이터를 저장할 수 있는 복수의 래치들을 포함할 수 있다. 페이지 버퍼에 포함된 복수의 래치들 중 하나에는 검증 동작 시 센싱된 센싱 데이터(SDT)가 저장될 수 있다. 검증 동작 시, 복수의 페이지 버퍼들은 비트 라인들로부터 전송된 센싱 데이터(SDT)를 저장할 수 있다. 전류 센싱 동작 시, 복수의 페이지 버퍼들은 센싱 데이터(SDT)를 전류 센싱 회로(170)에 전송할 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 응답하여 컬럼 선택 신호(CS)를 출력할 수 있고, 페이지 버퍼 그룹(140)에 포함된 복수의 페이지 버퍼들은 컬럼 선택 신호(CS)에 응답하여 데이터 라인들(DL#)에 로드된 데이터를 저장할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 메모리 장치(1100)와 외부 장치를 서로 연결할 수 있다. 여기서 외부 장치는 메모리 장치(1100)를 제어할 수 있는 컨트롤러일 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신하거나 데이터를 외부 장치로 출력할 수 있고, 데이터 라인들(data lines; DL#)을 통해 페이지 버퍼 그룹(140)으로부터 데이터를 수신할 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(180)에게 전송할 수 있고, 데이터를 페이지 버퍼 그룹(140)에게 전송할 수 있다.
전류 센싱 회로(170)는 페이지 버퍼 그룹(140)으로부터 센싱 데이터(SDT)를 수신하여 전류 센싱 동작을 수행할 수 있다. 전류 센싱 동작은 메모리 셀들이 목표 상태로 프로그램 되었는지를 판단하는 동작으로써, 개별 전류 센싱 동작 및 전체 전류 센싱 동작을 포함할 수 있다. 개별 전류 센싱 동작은 메모리 셀들이 선택된 프로그램 상태로 프로그램되었는지를 판단하는 동작이고, 전체 전류 센싱 동작은 선택된 페이지의 프로그램 동작이 완료되었는지를 판단하는 동작이다. 예를 들면, 개별 전류 센싱 동작은 복수의 프로그램 상태들 중에서 선택된 프로그램 상태를 판단하기 위하여 수행될 수 있고, 전체 전류 센싱 동작은 전체 프로그램 상태를 판단하기 위하여 수행될 수 있다.
전류 센싱 회로(170)는 센싱 모드 신호(SMG)에 응답하여 개별 전류 센싱 동작 및 전체 전류 센싱 동작을 선택적으로 수행할 수 있으며, 개별 전류 센싱 동작을 수행한 후 전체 전류 센싱 동작을 수행할 수도 있다. 예를 들면, 센싱 모드 신호(SMG)는 개별 전류 센싱 모드 신호, 전체 전류 센싱 모드 신호 및 혼합 전류 센싱 모드 신호 중에서 어느 하나로 출력될 수 있다. 혼합 전류 센싱 모드는 개별 전류 센싱 동작이 수행된 후 전체 전류 센싱 동작이 순차적으로 수행되는 모드이다.
전류 센싱 회로(170)는 미리 설정된 허용 비트에 응답하여 기준 전류 및 기준 전압을 생성할 수 있고, 센싱 데이터(SDT)에 따라 검증 전류 및 검증 전압을 생성할 수 있다. 전류 센싱 회로(170)는 기준 전압과 검증 전압을 서로 비교하여 패스 신호(PS) 또는 페일 신호(FS)를 출력할 수 있다.
개별 전류 센싱 동작 시, 전류 센싱 회로(170)는 선택된 프로그램 상태로 프로그램될 메모리 셀들 중에서 검증 동작이 페일된 메모리 셀들의 개수가 설정된 개수 이하이면, 선택된 프로그램 상태에 대한 검증 동작이 패스된 것으로 판단하고 패스 신호(PS)를 출력할 수 있다. 전류 센신 회로(170)는 검증 동작이 페일된 메모리 셀들의 개수가 설정된 개수를 초과하면, 특정 프로그램 상태에 대한 검증 동작이 페일된 것으로 판단하고 페일 신호(FS)를 출력할 수 있다. 여기서 특정 프로그램 상태는 메모리 셀들이 가질 수 있는 프로그램 상태를 의미한다. 예를 들면, 하나의 메모리 셀에 2 비트의 데이터가 저장되는 멀티 레벨 셀(multi level cell) 방식에서, 메모리 셀은 하나의 소거 상태를 가지거나 세 개의 프로그램 상태들 중 어느 하나의 상태로 프로그램될 수 있다. 또는 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(triple level cell) 방식에서, 메모리 셀은 하나의 소거 상태를 가지거나 일곱 개의 프로그램 상태들 중 어느 하나의 상태로 프로그램될 수 있다. 개별 전류 센싱 모드에서, 전류 센싱 회로(170)는 메모리 셀들이 가질 수 있는 프로그램 상태들 각각에 대하여 전류 센싱 동작을 수행할 수 있다.
개별 전류 센싱 모드에서, 전류 센싱 회로(170)는 상술한 프로그램 상태들 각각에 대하여 수행된 검증 동작의 패스 또는 페일 여부를 판단하고, 판단 결과에 따라 패스 또는 페일 신호(PS 또는 FS)를 출력할 수 있다.
전체 전류 센싱 모드에서, 전류 센싱 회로(170)는 특정 프로그램 상태의 구분 없이 프로그램될 전체 메모리 셀들 중에서 페일로 판단된 메모리 셀들의 개수가 설정된 개수 이하이면, 검증 동작이 패스된 것으로 판단하고 패스 신호(PS)를 출력할 수 있다. 즉, 페일 비트의 개수가 설정된 개수를 초과하면, 전류 센싱 회로(170)는 검증 동작을 페일로 판단하고 페일 신호(FS)를 출력할 수 있다. 전체 전류 센싱 모드에서 설정된 개수는 개별 전류 센싱 모드에서 설정된 개수와 다르다. 예를 들면, 전체 전류 센싱 모드에서는 선택된 페이지에 포함된 메모리 셀들 중 프로그램 대상 메모리 셀들 전체에 대한 검증 동작의 패스 또는 페일 여부가 판단될 수 있고, 개별 전류 센싱 모드에서는 선택된 페이지에 포함된 메모리 셀들 중 특정 프로그램 상태로 프로그램될 메모리 셀들에 대한 검증 동작의 패스 또는 페일 여부가 판단될 수 있다. 따라서, 전체 전류 센싱 모드에서 설정된 개수는 개별 전류 센싱 모드에서 설정된 개수보다 많을 수 있다.
혼합 전류 센싱 모드에서, 전류 센싱 회로(170)는 개별 전류 센싱 동작을 수행한 후 전체 전류 센싱 동작을 수행할 수 있다. 이때, 개별 전류 센싱 동작에서 사용되는 설정된 개수는 전체 전류 센싱 모드에서 사용되는 설정된 개수와 다르다. 예를 들면, 개별 전류 센싱 동작 및 전체 전류 센싱 동작 각각에서 사용되는 설정된 개수는 서로 다른 미리 설정된 허용 비트에 따라 설정될 수 있다. 따라서, 전류 센싱 회로(170)는 센싱 모드 신호(SMG)에 응답하여 허용 비트를 선택하고, 선택된 허용 비트에 따라 설정된 개수를 선택된 모드에서 사용할 수 있다.
로직 회로(180)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 로직 회로(180)는 커맨드(CMD)에 응답하여 다양한 동작들에 대한 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다.
프로그램 동작 시, 로직 회로(180)는 패스 신호(PS) 또는 페일 신호(FS)에 응답하여 센싱 모드 신호(SMG)를 출력할 수 있다. 예를 들면, 로직 회로(180)는 패스 신호(PS) 또는 페일 신호(FS)에 응답하여 센싱 모드 신호(SMG)를 출력하도록 구성된 센싱 모드 선택부(sensing mode selector; 190)를 포함할 수 있다. 센싱 모드 선택부(190)는 페일 신호(FS)에 응답하여 프로그램 동작 시 수행되는 프로그램 루프의 횟수를 카운트하고, 프로그램 루프의 횟수에 따라 센싱 모드 신호(SMG)를 출력할 수 있다. 센싱 모드 선택부(190)는 패스 신호(PS)가 입력되면 카운트된 프로그램 루프의 횟수를 초기화할 수 있다. 또한, 로직 회로(180)는 개별 전류 센싱 모드와 혼합 전류 센싱 모드 각각에서 선택된 워드 라인에 인가되는 검증 전압이 변경되는 시간 간격이 조절되도록 동작 코드(OPCD)를 출력할 수 있다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 플래인들(PL1~PL4)을 포함할 수 있다. 플래인들(PL1~PL4) 각각에는 서로 다른 페이지 버퍼 그룹들(도 1의 140)이 연결될 수 있다. 플래인들(PL1~PL4) 각각은 복수의 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKi)에는 서로 다른 로우 어드레스가 설정될 수 있다. 프로그램 동작은 로직 회로(도 1의 180)에서 출력되는 로우 어드레스(도 1의 RADD)에 따라 선택된 메모리 블록에서 수행될 수 있다. 복수의 메모리 블록들(BLK1~BLKi)에는 워드 라인들을 포함한 서로 다른 로컬 라인들이 연결될 수 있으며, 비트 라인들이 공통으로 연결될 수 있다.
개별 전류 센싱 모드는 플래인들(PL1~PL4) 각각의 선택된 메모리 블록에 포함된 선택된 페이지의 프로그램 동작 시 수행될 수 있으며, 개별 전류 센싱 동작은 플래인들(PL1~PL4)에 포함된 선택된 페이지들의 선택된 메모리 셀들이 선택된 프로그램 상태로 모두 프로그램되면 패스될 수 있다. 전체 전류 센싱 모드에서는 플래인들(PL1~PL4) 중에서 프로그램 동작이 완료된 페이지가 적어도 하나 이상 검출되면, 프로그램 동작이 완료되지 아니한 플래인이 메모리 셀 어레이(110)에 포함되어 있더라도 전체 전류 센싱 동작은 패스될 수 있다.
도 2에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중에서 어느 하나의 메모리 블록을 구체적으로 설명하면 다음과 같다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 도 2에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중 어느 하나의 메모리 블록(BLKi)이 실시 예로써 도시된다.
메모리 블록(BLKi)은 제1 내지 제m 비트 라인들(BL1~BLm; m은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제m 비트 라인들(BL1~BLm) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
도 3에 도시된 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 3에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(C1~Cn) 각각의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들의 그룹은 하나의 페이지(PG)를 구성할 수 있다. 프로그램 동작은 페이지(PG) 단위로 수행될 수 있다. 예를 들면, 서브 프로그램 동작 및 검증 동작은 페이지(PG) 단위로 수행될 수 있다. 예를 들면, 선택된 페이지의 서브 프로그램 동작이 수행된 후, 선택된 페이지의 검증 동작이 수행될 수 있다.
도 4는 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼 그룹(140)은 제1 내지 제m 페이지 버퍼들(PB1~PBm; m은 양의 정수)을 포함할 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제1 내지 제m 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm) 각각은 복수의 래치들(latches)을 포함할 수 있으며, 검증 동작 시 메모리 셀들의 문턱전압에 따라 변경되는 제1 내지 제m 비트 라인들(BL1~BLm)의 전류 또는 전압을 센싱하여 선택된 래치에 센싱 데이터를 저장할 수 있다.
도 5는 본 발명의 실시 예에 따른 센싱 모드 선택부를 설명하기 위한 도면이다.
도 5를 참조하면, 센싱 모드 선택부(190)는 카운터(counter; 190a), 모드 선택부(mode selector; 190b) 및 코드 생성부(code generator; 190c)를 포함할 수 있다.
카운터(190a)는 패스 신호(PS) 또는 페일 신호(FS)에 응답하여 프로그램 루프의 횟수를 관리할 수 있다. 예를 들면, 카운터(190a)는 페일 신호(FS)에 응답하여 프로그램 루프의 횟수를 1씩 증가시키고, 프로그램 루프의 누적 횟수(AN)를 출력할 수 있다. 또한, 카운터(190a)는 패스 신호(PS)가 입력되면 루프의 횟수를 0으로 초기화할 수 있다.
모드 선택부(190b)는 카운터(190a)에서 출력된 누적 횟수(AN)와 기준 횟수를 서로 비교하고, 비교 결과에 따라 센싱 모드 신호(SMG)를 출력할 수 있다. 센싱 모드 신호(SMG)는 개별 전류 센싱 모드, 전체 전류 센싱 모드 및 혼합 전류 센싱 모드 중에서 선택된 모드에 대응되는 신호로 출력될 수 있다. 예를 들면, 모드 선택부(190b)는 누적 횟수(AN)가 기준 횟수보다 적으면 개별 전류 센싱 모드에 대응되는 센싱 모드 신호(SMG)를 출력할 수 있다. 모드 선택부(190)는 누적 횟수(AN)가 기준 횟수와 같거나 많으면 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호(SMG)를 출력할 수 있다. 즉, 메인 프로그램 동작이 시작한 후 프로그램 루프의 횟수가 기준 횟수보다 적을 때에는 개별 전류 센싱 동작이 수행될 수 있고, 프로그램 루프의 횟수가 기준 횟수 이상일 때에는 개별 전류 센싱 동작과 전체 전류 센싱 동작이 수행될 수 있다.
코드 생성부(190c)는 모드 선택부(190b)에서 출력된 센싱 모드 신호(SMG)에 응답하여 동작 코드(OPCD)를 변경 및 출력할 수 있다. 예를 들면, 코드 생성부(190c)는 개별 전류 센싱 모드에 대응되는 센싱 모드 신호(SMG)가 수신되면, 메인 검증 동작과 서브 검증 동작 사이에서 선택된 워드 라인을 디스차지하는 시간으로 제1 시간 간격을 설정할 수 있다. 또는, 코드 생성부(190c)는 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호(SMG)가 수신되면, 메인 검증 동작과 서브 검증 동작 사이에서 선택된 워드 라인을 디스차지하는 시간으로 제1 시간 간격보다 짧은 제2 시간 간격을 설정할 수 있다. 코드 생성부(190c)는 설정된 시간 간격이 반영되도록 동작 코드를 출력할 수 있다.
도 6은 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 6을 참조하면, 프로그램 동작은 메모리 셀에 저장되는 비트들의 개수에 따라 다양한 방식들로 구분될 수 있다. 예를 들면, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 방식을 트리플 레벨 셀(triple level cell; TLC) 방식이라 하고, 하나의 메모리 셀에 4 비트의 데이터가 저장되는 방식을 쿼드러플 레벨 셀(quadruple level cell; QLC) 방식이라 한다.
TLC 방식에서, 메모리 셀들의 상태는 한 개의 소거 상태(ER) 또는 일곱 개의 프로그램 상태들(P1~P7) 중 어느 하나로 구분될 수 있다. QLC 방식에서, 메모리 셀들의 상태는 한 개의 소거 상태(ER) 또는 열 다섯 개의 프로그램 상태들(P1~P15) 중 어느 하나로 구분될 수 있다.
하나의 메모리 셀에 저장될 수 있는 비트들의 개수가 5 비트 이상일 수도 있으며, 본 실시 예는 메모리 셀에 저장되는 비트들의 개수에 제한되지 않는다.
메모리 셀들을 서로 다른 프로그램 상태들로 프로그램하기 위해서 다양한 검증 전압들을 사용하는 검증 동작들이 수행될 수 있다. 선택된 페이지의 전체 프로그램 동작을 메인 프로그램 동작이라 정의하며, 메인 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 프로그램 루프들 각각은 서브 프로그램 동작과 검증 동작을 포함할 수 있다. 프로그램 루프들을 구체적으로 설명하면 다음과 같다.
도 7은 메인 프로그램 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 메인 프로그램 동작은 제1 내지 제n 프로그램 루프들(LP1~LPn)을 포함할 수 있다. 예를 들면, 선택된 페이지의 메인 프로그램 동작이 시작되면, 제1 프로그램 루프(LP1)부터 제n 프로그램 루프(LPn)가 순차적으로 수행될 수 있다. n은 양의 정수이며, 각 루프에서 수행된 검증 동작의 결과에 따라 달라질 수 있다. 여기서, n의 최대 값은 미리 설정되며, n이 최대 값에 도달할 때까지 검증 동작이 페일되면 선택된 메모리 블록은 배드 블록으로 처리될 수 있다.
제1 내지 제n 프로그램 루프들(LP1~LPn) 각각은 서브 프로그램 동작과 검증 동작을 포함할 수 있다. 서브 프로그램 동작은 선택된 워드 라인에 프로그램 펄스가 인가되는 동작이고, 검증 동작은 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지를 판단하는 동작이다.
도 7에는 TLC 방식의 메인 프로그램 동작이 실시 예로써 도시된다. TLC 방식의 메인 프로그램 동작에서, 메모리 셀들은 일곱 개의 프로그램 상태들로 프로그램될 수 있다. 따라서, 검증 동작에서는 적어도 일곱 개의 검증 전압들이 사용될 수 있다. 예를 들면, 제1 프로그램 루프(LP1)의 서브 프로그램 동작에서는 선택된 워드 라인에 제1 프로그램 펄스(Vp1)가 인가될 수 있다. 제1 프로그램 펄스(Vp1)는 메인 프로그램 동작의 시작 프로그램 펄스일 수 있다. 제1 프로그램 펄스(Vp1)는 0V 보다 높은 양전압이며, 선택된 메모리 셀들의 문턱전압은 제1 프로그램 펄스(Vp1)에 의해 높아질 수 있다. 서브 프로그램 동작에서, 선택된 메모리 셀들은 프로그램 허용 전압이 인가된 비트 라인들에 연결된 메모리 셀들이고, 비선택된 메모리 셀들은 프로그램 금지 전압이 인가된 비트 라인들에 연결된 메모리 셀들일 수 있다. 프로그램 허용 전압은 0V일 수 있으며, 프로그램 금지 전압은 전원 전압일 수 있다. 제1 프로그램 루프(LP1)의 검증 동작에서는 선택된 워드 라인에 제1 검증 전압(V1)이 인가될 수 있다. 제1 검증 전압(V1)은 0V 보다 높은 양전압일 수 있으며, 선택된 메모리 셀들이 제1 프로그램 상태로 프로그램 되었는지를 판단하기 위한 전압일 수 있다. 제1 프로그램 루프(LP1)의 검증 동작이 페일되면 제2 프로그램 루프(LP2)가 수행될 수 있다.
제2 프로그램 루프(LP2)에서는 제1 프로그램 펄스(Vp1)보다 전압이 높은 제2 프로그램 펄스(Vp2)를 사용하여 서브 프로그램 동작이 수행될 수 있고, 제1 및 제2 프로그램 상태들에 대한 검증 동작들이 연속적으로 수행될 수 있다. 예를 들면, 제2 프로그램 루프(LP2)의 검증 동작에서는 제1 프로그램 상태에 대한 검증 동작과 제2 프로그램 상태에 대한 검증 동작이 순차적으로 수행될 수 있다. 제1 프로그램 상태에 대한 검증 동작에서는 제1 검증 전압(V1)이 사용될 수 있고, 제2 프로그램 상태에 대한 검증 동작에서는 제1 검증 전압(V1)보다 높은 제2 검증 전압(V2)이 사용될 수 있다.
제3 프로그램 루프(LP3)에서는 제2 프로그램 펄스(Vp2)보다 전압이 높은 제3 프로그램 펄스(Vp3)를 사용하여 서브 프로그램 동작이 수행될 수 있고, 제1 내지 제3 프로그램 상태들에 대한 검증 동작들이 연속적으로 수행될 수 있다. 제1 프로그램 상태에 대한 검증 동작에서는 제1 검증 전압(V1)이 사용될 수 있고, 제2 프로그램 상태에 대한 검증 동작에서는 제1 검증 전압(V1)보다 높은 제2 검증 전압(V2)이 사용될 수 있으며, 제3 프로그램 상태에 대한 검증 동작에서는 제2 검증 전압(V2)보다 높은 제3 검증 전압(V3)이 사용될 수 있다. 도 7에서는 제3 프로그램 루프(LP3)에서부터 개별 전류 센싱 동작(I_CSC)이 수행되는 것으로 도시되었으나, 개별 전류 센싱 동작이 시작되는 루프는 프로그램 동작에 따라 다르게 설정될 수 있다. 도 78에 도시된 바와 같이, 제1 및 제2 프로그램 루프들(LP1, LP2)에서는 제1 프로그램 상태에 대한 검증 동작이 패스될 확률이 낮은 경우, 제3 프로그램 루프(LP3)부터 개별 전류 센싱 동작(I_CSC)이 수행될 수 있다. 개별 전류 센싱 동작(I_CSC)은 낮은 프로그램 상태부터 순차적으로 수행될 수 있다. 따라서, 제3 프로그램 루프(LP3)에서 개별 전류 센싱 동작(I_CSC)이 처음 수행되는 경우, 개별 전류 센싱 동작은 제1 프로그램 상태의 패스 또는 페일 여부를 판단하기 위하여 수행될 수 있다. 제3 프로그램 루프(LP3)에서 제1 프로그램 상태에 대하여 수행된 개별 전류 센싱 동작(I_CSC)이 패스되면, 제4 프로그램 루프(LP4)에서는 제1 검증 전압(V1)을 사용한 검증 동작은 수행되지 않는다.
제4 프로그램 루프(LP4)에서는 제3 프로그램 펄스(Vp3)보다 전압이 높은 제4 프로그램 펄스(Vp4)를 사용하여 서브 프로그램 동작이 수행될 수 있고, 제2 내지 제4 프로그램 상태들에 대한 검증 동작들이 연속적으로 수행될 수 있다. 제4 프로그램 상태에 대한 검증 동작에서는 제3 검증 전압(V3)보다 높은 제4 검증 전압(V4)이 사용될 수 있다. 제4 프로그램 루프(LP4)에서 수행되는 개별 전류 센싱 동작(I_CSC)은 제2 프로그램 상태에 대하여 수행될 수 있다. 제4 프로그램 루프(LP4)에서 수행된 개별 전류 센싱 동작(I_CSC)이 페일되면, 제5 프로그램 루프(LP5)에서도 제2 프로그램 상태에 대한 개별 전류 센싱 동작(I_CSC)이 수행될 수 있다.
전체 전류 센싱 동작(A_CSC)은 프로그램 루프의 횟수가 임계 횟수(THL)에 도달한 이후부터 추가적으로 수행될 수 있다. 예를 들면, 임계 횟수(THL)가 (n-3)으로 설정되었다고 가정하면, 제n-4 프로그램 루프(LP(n-4))부터 선택된 페이지의 프로그램 동작이 종료될 때까지 전체 전류 센싱 동작(A_CSC)이 수행될 수 있다. 예를 들면, 제n-4 프로그램 루프(LP(n-4))에서 개별 전류 센싱 동작(I_CSC)이 수행된 후에 전체 전류 센싱 동작(A_CSC)이 수행될 수 있다.
제n-3 내지 제n 프로그램 루프들(LP(n-3)~LPn)에서 수행되는 전체 전류 센싱 동작(A_CSC)은 메모리 셀 어레이에 포함된 모든 플래인들에서 동일하게 수행될 수 있다. 메인 프로그램 동작은 적어도 하나의 플래인에서 수행된 전체 전류 센싱 동작(A_CSC)이 패스되면 종료될 수 있다.
상술한 방식에 따라 선택된 페이지에 포함된 메모리 셀들은 제1 내지 제7 프로그램 상태들로 프로그램될 수 있으나, 도 7에 도시된 메인 프로그램 동작은 메인 프로그램 동작의 이해를 위하여 도시된 도면이므로, 메모리 장치 및 메모리 셀들의 물리적 특성 및 전기적 특성에 따라 메인 프로그램 동작은 달라질 수 있다.
개별 전류 센싱 동작(I_CSC) 및 전체 전류 센싱 동작(A_CSC)이 수행될 때, 서브 프로그램 동작을 설명하면 다음과 같다.
도 8은 본 발명의 실시 예에 따른 개별 전류 센싱 모드를 설명하기 위한 도면이다.
도 8을 참조하면, 개별 전류 센싱 모드에서는 개별 전류 센싱 동작과 전체 전류 센싱 동작 중에서 개별 전류 센싱 동작이 수행될 수 있다. 개별 전류 센싱 모드를 구체적으로 설명하면 다음과 같다.
서브 프로그램 동작이 시작되면(T1), 선택된 워드 라인(Sel_WL)에는 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 프로그램 전압(Vpgm)은 선택된 메모리 셀들의 문턱전압을 높이기 위한 전압이고, 패스 전압(Vpass)은 비선택된 메모리 셀들을 턴온(turn on)시키기 위한 전압일 수 있다.
개별 전류 센싱 동작(I_CSC)은 T2 시점에서 수행될 수 있다. 개별 전류 센싱 동작(I_CSC)은 전류 센싱 회로(도 1의 170)에서 수행되며, 센싱하는데 시간이 걸리므로 개별 전류 센싱 동작(I_CSC)이 수행되는 동안 서브 프로그램 동작은 계속 수행될 수 있다.
선택된 워드 라인(Sel_WL)에 프로그램 전압(Vpgm)이 충분한 시간 동안(T1-T3) 인가되면, 선택된 워드 라인(Sel_WL)과 비선택된 워드 라인들(Unsel_WL)은 디스차지될 수 있다. 워드 라인들(Sel_WL, Unsel_WL)의 디스차지 동작은 T3-T4 구간에서 수행될 수 있다.
T4 시점에서, 서브 프로그램 동작 이후의 검증 동작을 위하여 워드 라인들(Sel_WL, Unsel_WL)의 전위를 서로 동일하게 맞추기 위한 보상 동작이 수행될 수 있다. 예를 들면, T3 이전 구간에서 선택된 워드 라인(Sel_WL)과 비선택된 워드 라인들(Unsel_WL)에 인가된 전압들에 차이가 발생할 수 있다. 이 경우, T3 시점에서 디스차지 동작이 수행되면 워드 라인들(Sel_WL, Unsel_WL) 간 커플링이 발생하여 워드 라인들(Sel_WL, Unsel_WL)의 전위차가 발생할 수 있다. 따라서, T4-T5 구간에서는 워드 라인들((Sel_WL, Unsel_WL))의 전위차를 감소시키기 위한 보장 동작이 수행될 수 있다. 보상 동작은 워드 라인들(Sel_WL, Unsel_WL)에 보상 전압(Vcm)을 인가한 후 디스차지하는 방식으로 수행될 수 있다. 예를 들면, 보상 전압(Vcm)은 0V 보다 높고 패스 전압(Vpass)보다 낮은 전압으로 설정될 수 있다.
개별 전류 센싱 모드에서는, 서브 프로그램 동작이 종료되기 이전에 개별 전류 센싱 동작(I_CSC)이 종료될 수 있으므로, 개별 전류 센싱 동작(I_CSC)으로 인해 메인 프로그램 동작에 걸리는 시간이 증가하지 않는다.
도 9는 혼합 전류 센싱 모드를 설명하기 위한 도면이다.
도 9를 참조하면, 혼합 전류 센싱 모드에서는 개별 전류 센싱 동작(I_CSC) 및 전체 전류 센싱 동작(A_CSC)이 순차적으로 수행될 수 있다. 예를 들면, 전체 전류 센싱 동작(A_CSC)은 개별 전류 센싱 동작(I_CSC)이 종료된 후에 수행될 수 있다. 전체 전류 센싱 동작(A_CSC)에서는 복수의 플래인들에 포함된 선택된 페이지들에 대한 프로그램 동작 완료 여부가 판단되기 때문에 일정한 시간이 걸릴 수 있다. 전체 전류 센싱 동작(A_CSC)이 종료되어야만 다음 동작이 수행될 수 있으므로, 전체 전류 센싱 동작(A_CSC)이 서브 프로그램 동작의 종료시간 이후에 종료되면 그만큼 메인 프로그램 동작에 걸리는 시간이 증가할 수 있다.
이에, 본 실시 예에서는 개별 전류 센싱 동작(I_CSC)이 시작되는 T2부터 워드 라인들(Sel_WL, Unsel_WL)을 디스차지하는 T3 사이의 제1 구간(D1), 또는 워드 라인들(Sel_WL, Unsel_WL)이 디스차지되는 T3-T4 사이의 제2 구간(D2), 또는 보상 동작이 수행되는 T4-T5 사이의 제3 구간(D3), 또는 제1 내지 제3 구간들(D1-D3) 전체 또는 일부 시간을 조절하여 메인 프로그램 동작에 걸리는 시간이 증가하는 것을 방지할 수 있다.
도 10은 본 발명의 제1 실시 예에 따른 혼합 전류 센싱 모드를 설명하기 위한 타이밍도이다.
도 10을 참조하면, 제1 실시 예에서는 제1 구간(D1)의 시간이 조절될 수 있다. 예를 들면, 워드 라인들(Sel_WL, Unsel_WL)을 디스차지하는 T3 시점이 조절될 수 있다. T3 시점이 T3’ 시점으로 변경되면 제1 구간(D1)의 시간이 증가하므로, 제1 구간(D1)의 시간이 증가한 만큼 T4 및 T5 시점도 뒤로 밀려난다. 즉, 제1 구간(D1)의 시간은 증가하지만, 제2 및 제3 구간들(D2, D3)의 시간은 유지될 수 있다. 이때, T3에서 T3’로 증가하는 시간은 도 9에서 T5와 전체 전류 센싱 동작(A_CSC)이 종료되는 시간 차이만큼 설정될 수 있다. 이로 인해, 전체 전류 센싱 동작(A_CSC)은 서브 프로그램 동작이 수행되는 동안 종료될 수 있으므로, T5 시점 이후에 시간 지연 없이 다음 동작이 수행될 수 있다.
도 11은 본 발명의 제2 실시 예에 따른 혼합 전류 센싱 모드를 설명하기 위한 타이밍도이다.
도 11을 참조하면, 제2 실시 예에서는 제2 구간(D2)의 시간이 조절될 수 있다. 예를 들면, 워드 라인들(Sel_WL, Unsel_WL)이 디스차지되는 T4 시점이 조절될 수 있다. T4 시점이 T4’ 시점으로 변경되면 제2 구간(D2)의 시간이 증가하므로, 제2 구간(D2)의 시간이 증가한 만큼 보상 동악이 종료되는 시점(T5)도 뒤로 밀려난다. 즉, 제2 구간(D2)의 시간은 증가하지만, 제1 및 제3 구간들(D1, D3)의 시간은 유지될 수 있다. 이때, T4에서 T4’로 증가하는 시간은 도 9에서 T5와 전체 전류 센싱 동작(A_CSC)이 종료되는 시간 차이만큼 설정될 수 있다. 이로 인해, 전체 전류 센싱 동작(A_CSC)은 서브 프로그램 동작이 수행되는 동안 종료될 수 있으므로, T5 시점 이후에 시간 지연 없이 다음 동작이 수행될 수 있다.
도 12는 본 발명의 제3 실시 예에 따른 혼합 전류 센싱 모드를 설명하기 위한 도면이다.
도 12를 참조하면, 제3 실시 예에서는 제3 구간(D3)의 시간이 조절될 수 있다. 예를 들면, 보상 동작이 종료되는 시점(T5)이 조절될 수 있다. T5 시점이 T5’ 시점으로 변경되면 제3 구간(D3)의 시간이 증가한다. 이때, T5에서 T5’로 증가하는 시간은 도 9에서 T5와 전체 전류 센싱 동작(A_CSC)이 종료되는 시간 차이만큼 설정될 수 있다. 이로 인해, 전체 전류 센싱 동작(A_CSC)은 서브 프로그램 동작이 수행되는 동안 종료될 수 있으므로, T5 시점 이후에 시간 지연 없이 다음 동작이 수행될 수 있다.
상술한 바와 같이, 개별 전류 센싱 동작(I_CSC) 및 전류 전류 센싱 동작(A_CSC) 수행 시, 워드 라인들(Sel_WL, Unsel_WL)에 전압을 인가하거나 디스차지하는 시간을 조절함으로써, 메인 프로그램 동작에 걸리는 시간이 단축될 수 있다. 상술한 제1 내지 제3 실시예들은 메인 프로그램 동작에 개별적으로 적용될 수 있으며, 제1 내지 제3 실시 예들이 모두 적용되거나 일부 실시 예들이 선택적으로 적용될 수도 있다.
도 13은 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(1000)에는 복수의 메모리 장치들(1100)이 포함될 수 있으며, 메모리 장치들(1100)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(1100)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(1100)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 14는 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
1100: 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성부
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 전류 센싱 회로
180: 로직 회로 190: 센싱 모드 선택부
190a: 카운터 190b: 모드 선택부
190c: 코드 생성부

Claims (20)

  1. 복수의 메모리 셀들;
    상기 메모리 셀들로부터 센싱된 센싱 데이터를 저장하는 페이지 버퍼들;
    개별 전류 센싱 모드에서는 목표 프로그램 상태들 각각의 검증 결과에 따라 패스 신호 또는 페일 신호를 출력하는 개별 전류 센싱 동작을 수행하고, 혼합 전류 센싱 모드에서는 상기 개별 전류 센싱 동작을 수행한 후에 상기 목표 프로그램 상태들에 관계없이 상기 메모리 셀들 전체의 검증 결과에 따라 상기 패스 신호 또는 페일 신호를 출력하는 전체 전류 센싱 동작을 수행하도록 구성된 전류 센싱 회로;
    상기 패스 신호 또는 상기 페일 신호에 응답하여 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하고, 상기 센싱 모드 신호에 따라 동작 코드를 출력하도록 구성된 센싱 모드 선택부; 및
    상기 개별 전류 센싱 모드에서는 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 제1 시간 동안 인가하고, 상기 혼합 전류 센싱 모드에서는 상기 선택된 워드 라인에 상기 프로그램 전압을 상기 제1 시간 보다 긴 제2 시간 동안 인가하도록 구성된 전압 생성부를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 센싱 모드 선택부는,
    상기 패스 신호 또는 상기 페일 신호에 응답하여 프로그램 루프의 횟수를 카운트 하고, 카운트된 누적 횟수를 출력하는 구성된 카운터;
    상기 누적 횟수와 기준 횟수를 서로 비교하고, 비교 결과에 따라 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하는 모드 선택부; 및
    상기 센싱 모드 신호에 응답하여 상기 프로그램 전압이 상기 선택된 워드 라인에 상기 제1 시간 또는 상기 제2 시간 동안 인가되도록 상기 전압 생성부에게 동작 코드를 출력하는 코드 생성부를 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 카운터는,
    상기 페일 신호가 입력될 때마다 상기 프로그램 루프의 횟수를 증가시켜 상기 누적 횟수를 출력하고,
    상기 패스 신호가 입력되면 상기 프로그램 루프의 횟수를 초기화하는 메모리 장치.
  4. 제2항에 있어서, 상기 모드 선택부는,
    상기 누적 횟수가 상기 기준 횟수보다 적을 때에는 상기 센싱 모드 신호를 상기 개별 전류 센싱 모드에 대응되는 신호로 출력하고,
    상기 누적 횟수가 상기 기준 횟수 이상일 때에는 상기 센싱 모드 신호를 상기 혼합 전류 센싱 모드에 대응되는 신호로 출력하는 메모리 장치.
  5. 제2항에 있어서, 상기 코드 생성부는,
    상기 센싱 모드 신호가 상기 개별 전류 센싱 모드에 대응되는 신호이면, 상기 프로그램 전압이 상기 선택된 워드 라인에 상기 제1 시간 동안 인가되도록 상기 동작 코드를 출력하고,
    상기 센싱 모드 신호가 상기 혼합 전류 센싱 모드에 대응되는 신호이면, 상기 프로그램 전압이 상기 선택된 워드 라인에 상기 제2 시간 동안 인가되도록 상기 동작 코드를 출력하는 메모리 장치.
  6. 제1항에 있어서, 상기 전류 센싱 회로는,
    이전 프로그램 루프의 검증 동작에서 검출된 페일 비트의 개수와 설정된 개수를 서로 비교하여 상기 개별 전류 센싱 동작 또는 상기 전체 전류 센싱 동작을 수행하는 메모리 장치.
  7. 제6항에 있어서,
    상기 개별 전류 센싱 동작과 상기 전체 전류 센싱 동작에서 사용되는 상기 설정된 개수는 서로 다르게 설정되는 메모리 장치.
  8. 제1항에 있어서, 상기 전압 생성부는,
    상기 선택된 워드 라인에 상기 프로그램 전압을 상기 제1 또는 제2 시간 동안 인가한 후,
    상기 선택된 워드 라인을 일정 시간 동안 디스차지하고, 상기 선택된 워드 라인에 보상 전압을 인가하도록 구성되는 메모리 장치.
  9. 제1항에 있어서,
    상기 제2 시간과 상기 제1 시간의 시간 차는,
    상기 개별 전류 센싱 모드에서 서브 프로그램 동작이 종료되는 시간과, 상기 혼합 전류 센싱 모드에서 상기 전체 전류 센싱 동작이 종료되는 시간의 시간 차로 설정되는 메모리 장치.
  10. 복수의 메모리 셀들;
    상기 메모리 셀들로부터 센싱된 센싱 데이터를 저장하는 페이지 버퍼들;
    개별 전류 센싱 모드에서는 목표 프로그램 상태들 각각의 검증 결과에 따라 패스 신호 또는 페일 신호를 출력하는 개별 전류 센싱 동작을 수행하고, 혼합 전류 센싱 모드에서는 상기 개별 전류 센싱 동작을 수행한 후에 상기 목표 프로그램 상태들에 관계없이 상기 메모리 셀들 전체의 검증 결과에 따라 상기 패스 신호 또는 페일 신호를 출력하는 전체 전류 센싱 동작을 수행하도록 구성된 전류 센싱 회로;
    상기 패스 신호 또는 상기 페일 신호에 응답하여 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하고, 상기 센싱 모드 신호에 따라 동작 코드를 출력하도록 구성된 센싱 모드 선택부; 및
    프로그램 동작 시, 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 인가한 후, 상기 개별 전류 센싱 모드에서는 상기 선택된 워드 라인을 제1 시간 동안 디스차지하고, 상기 혼합 전류 센싱 모드에서는 상기 선택된 워드 라인을 상기 제1 시간 보다 긴 제2 시간 동안 디스차지하도록 구성된 전압 생성부를 포함하는 메모리 장치.
  11. 제10항에 있어서, 상기 센싱 모드 선택부는,
    상기 패스 신호 또는 상기 페일 신호에 응답하여 프로그램 루프의 횟수를 카운트 하고, 카운트된 누적 횟수를 출력하는 구성된 카운터;
    상기 누적 횟수와 기준 횟수를 서로 비교하고, 비교 결과에 따라 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하는 모드 선택부; 및
    상기 센싱 모드 신호에 응답하여 상기 선택된 워드 라인을 상기 제1 시간 또는 상기 제2 시간 동안 디스차지하도록 상기 전압 생성부에게 동작 코드를 출력하는 코드 생성부를 포함하는 메모리 장치.
  12. 제11항에 있어서, 상기 카운터는,
    상기 페일 신호가 입력될 때마다 상기 프로그램 루프의 횟수를 증가시켜 상기 누적 횟수를 출력하고,
    상기 패스 신호가 입력되면 상기 프로그램 루프의 횟수를 초기화하는 메모리 장치.
  13. 제11항에 있어서, 상기 모드 선택부는,
    상기 누적 횟수가 상기 기준 횟수보다 적을 때에는 상기 센싱 모드 신호를 상기 개별 전류 센싱 모드에 대응되는 신호로 출력하고,
    상기 누적 횟수가 상기 기준 횟수 이상일 때에는 상기 센싱 모드 신호를 상기 혼합 전류 센싱 모드에 대응되는 신호로 출력하는 메모리 장치.
  14. 제11항에 있어서, 상기 코드 생성부는,
    상기 센싱 모드 신호가 상기 개별 전류 센싱 모드에 대응되는 신호이면, 상기 선택된 워드 라인이 상기 제1 시간 동안 디스차지되도록 상기 동작 코드를 출력하고,
    상기 센싱 모드 신호가 상기 혼합 전류 센싱 모드에 대응되는 신호이면, 상기 선택된 워드 라인에 상기 제2 시간 동안 디스차지되도록 상기 동작 코드를 출력하는 메모리 장치.
  15. 제10항에 있어서, 상기 전류 센싱 회로는,
    이전 프로그램 루프의 검증 동작에서 검출된 페일 비트의 개수와 설정된 개수를 서로 비교하여 상기 개별 전류 센싱 동작 또는 상기 전체 전류 센싱 동작을 수행하는 메모리 장치.
  16. 제15항에 있어서,
    상기 개별 전류 센싱 동작과 상기 전체 전류 센싱 동작에서 사용되는 상기 설정된 개수는 서로 다르게 설정되는 메모리 장치.
  17. 제10항에 있어서, 상기 전압 생성부는,
    상기 선택된 워드 라인을 상기 제1 또는 제2 시간 동안 디스차지한 후,
    상기 선택된 워드 라인에 보상 전압을 인가하도록 구성되는 메모리 장치.
  18. 복수의 메모리 셀들;
    상기 메모리 셀들로부터 센싱된 센싱 데이터를 저장하는 페이지 버퍼들;
    개별 전류 센싱 모드에서는 목표 프로그램 상태들 각각의 검증 결과에 따라 패스 신호 또는 페일 신호를 출력하는 개별 전류 센싱 동작을 수행하고, 혼합 전류 센싱 모드에서는 상기 개별 전류 센싱 동작을 수행한 후에 상기 목표 프로그램 상태들에 관계없이 상기 메모리 셀들 전체의 검증 결과에 따라 상기 패스 신호 또는 페일 신호를 출력하는 전체 전류 센싱 동작을 수행하도록 구성된 전류 센싱 회로;
    상기 패스 신호 또는 상기 페일 신호에 응답하여 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하고, 상기 센싱 모드 신호에 따라 동작 코드를 출력하도록 구성된 센싱 모드 선택부; 및
    프로그램 동작 시, 상기 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 일정시간 동안 인가한 후 상기 선택된 워드 라인을 디스차지하고, 상기 개별 전류 센싱 모드에서는 디스차지된 상기 선택된 워드 라인에 보상 전압을 제1 시간 동안 인가하고, 상기 혼합 전류 센싱 모드에서는 상기 선택된 워드 라인에 상기 보상 전압을 상기 제1 시간 보다 긴 제2 시간 동안 인가하도록 구성된 전압 생성부를 포함하는 메모리 장치.
  19. 제18항에 있어서, 상기 센싱 모드 선택부는,
    상기 패스 신호 또는 상기 페일 신호에 응답하여 프로그램 루프의 횟수를 카운트 하고, 카운트된 누적 횟수를 출력하는 구성된 카운터;
    상기 누적 횟수와 기준 횟수를 서로 비교하고, 비교 결과에 따라 상기 개별 전류 센싱 모드 또는 상기 혼합 전류 센싱 모드에 대응되는 센싱 모드 신호를 출력하는 모드 선택부; 및
    상기 센싱 모드 신호에 응답하여 상기 선택된 워드 라인에 상기 보상 전압을 상기 제1 시간 또는 상기 제2 시간 동안 인가하도록 상기 전압 생성부에게 동작 코드를 출력하는 코드 생성부를 포함하는 메모리 장치.
  20. 제19항에 있어서, 상기 코드 생성부는,
    상기 센싱 모드 신호가 상기 개별 전류 센싱 모드에 대응되는 신호이면, 상기 보상 전압을 상기 제1 시간 동안 인가하도록 상기 동작 코드를 출력하고,
    상기 센싱 모드 신호가 상기 혼합 전류 센싱 모드에 대응되는 신호이면, 상기 보상 전압을 상기 제2 시간 동안 인가하도록 상기 동작 코드를 출력하는 메모리 장치.
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