CN111179986A - 操作控制非易失性存储器装置的控制器的方法及存储装置 - Google Patents

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Abstract

公开一种操作控制非易失性存储器装置的控制器的方法及存储装置。所述方法包括：启用命令锁存使能信号、地址锁存使能信号和写入使能信号；将包括命令和地址的多个数据信号与启用的写入使能信号同步地发送到非易失性存储器装置。通过其发送所述多个数据信号的DQ线的数量大于所述多个数据信号中的每个数据信号的位的数量。所述方法还包括：在发送命令之后，禁用命令锁存使能信号；以及在发送地址之后，禁用地址锁存使能信号和写入使能信号。

Description

操作控制非易失性存储器装置的控制器的方法及存储装置
本专利申请要求于2018年11月9日提交到韩国知识产权局的第10-2018-0137034号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及一种存储装置(诸如，非易失性存储器装置)。更具体地讲，本公开涉及一种具有宽输入/输出的存储装置的操作方法。
背景技术
半导体存储器被划分为易失性存储器装置和非易失性存储器装置。易失性存储器装置是在断电时丢失其中存储的数据的存储器装置，并且示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置是即使在断电时也保持其中存储的数据的存储器装置，并且示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
在通信系统中，集成电路(IC)和外部存储器装置(诸如，随机存取存储器(RAM))可被配置为经由数据线(称为DQ线)以短突发(burst)传送数据位(称为DQ数据信号)。发送装置还沿着单独的双向DQS线发送具有相应的时钟边沿突发的DQS选通信号，以用于接收装置正确地捕获DQ数据信号中的数据。接收装置使用DQS选通信号的时钟边沿来对DQ数据信号中的数据位进行采样并锁存DQ数据信号中的数据位。
闪存装置被广泛用作高容量存储介质。存在定义闪存装置的操作要求的各种规范。通常，DQ数据信号包括命令、地址和数据，并且被串行发送。出于本公开的目的，在用于存储装置的规范的操作要求中，存储装置的宽输入/输出可被认为存储装置具有大于每个DQ数据信号的位的数量的DQ线的数量。当在特定规范下使用具有宽输入/输出的存储装置而不进行修改时，可能发生诸如性能的降低的各种问题。
发明内容
本公开的实施例提供一种当在用于存储装置的规范下存储装置具有宽输入/输出时发生的问题的解决方案。
具体地讲，本公开的实施例提供一种通过控制用于控制器的控制信号以识别命令和数据来提高存储装置的操作速度的方法。
根据一个示例性实施例，一种操作控制非易失性存储器装置的控制器的方法包括：启用命令锁存使能信号、地址锁存使能信号和写入使能信号。所述方法还包括：将包括命令和地址的多个数据信号与启用的写入使能信号同步地发送到非易失性存储器装置。通过其发送所述多个数据信号的DQ线的数量大于所述多个数据信号中的每个数据信号的位的数量。所述方法还包括在发送命令之后，禁用命令锁存使能信号。在发送地址之后，禁用地址锁存使能信号和写入使能信号。
根据另一示例性实施例，一种操作控制非易失性存储器装置的控制器的方法包括：启用写入使能信号。所述方法还包括：发送指示指向非易失性存储器装置的命令或地址的第一控制信号；将指示命令的第二控制信号发送到非易失性存储器装置；以及将包括命令和地址的多个数据信号与启用的写入使能信号同步地发送到非易失性存储器装置。通过其发送所述多个数据信号的DQ线的数量大于所述多个数据信号中的每个数据信号的位的数量。所述方法还包括：在发送命令之后，禁用第二控制信号；以及在发送命令和地址之后，禁用第一控制信号。
根据又一示例性实施例，一种存储装置包括：非易失性存储器装置和控制器。控制器启用命令锁存使能信号、地址锁存使能信号和写入使能信号，以便被发送到非易失性存储器装置，并且将包括命令和地址的多个数据信号发送到非易失性存储器装置。通过其发送所述多个数据信号的DQ线的数量大于所述多个数据信号中的每个数据信号的位的数量。控制器在发送命令之后禁用命令锁存使能信号，并在发送地址之后禁用地址锁存使能信号和写入使能信号。
附图说明
通过参照附图对本公开的示例性实施例进行详细描述，本公开的以上和其他目的以及特征将变得清楚。
图1示出根据本公开的示例性实施例的存储装置。
图2详细示出图1的存储装置的示例性配置。
图3示出图2的存储装置的多个非易失性存储器装置之一的示例性配置。
图4是示出输入到非易失性存储器装置的信号的时序的时序图。
图5是示出输入到非易失性存储器装置的信号的时序的另一时序图。
图6示出根据本公开的示例性实施例的控制非易失性存储器装置的控制器的操作方法。
图7是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。
图8是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。
图9是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。
图10A和图10B是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的时序图。
图11示出根据本公开的实施例的控制非易失性存储器装置的控制器的操作方法。
图12是示出根据本公开的实施例的输入到非易失性存储器装置的信号的时序的另一时序图。
图13详细示出图1的存储装置的示例性配置。
图14示出根据本公开的示例性实施例的控制非易失性存储器装置的控制器的操作方法。
图15是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。
图16是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。
图17是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。
图18示出应用本公开的安全擦除和安全写入的固态驱动器(SSD)系统。
具体实施方式
下面，本公开的实施例可被详细地并且清楚地描述，使得本领域普通技术人员容易地实现在此描述的发明构思。
图1示出根据本公开的示例性实施例的存储装置。存储装置100可包括控制器110和非易失性存储器装置(NVM)120。非易失性存储器装置120可通过多个通道与控制器110连接，并且两个或更多个非易失性存储器装置可连接到每个通道。
控制器110可控制非易失性存储器装置120的读取操作和写入操作。例如，控制器110可通过使用多个数据信号DQ将命令CMD、地址ADDR和数据DATA提供给非易失性存储器装置120。控制器110可通过使用数据信号DQ将命令CMD和地址ADDR发送到非易失性存储器装置120，并且可从非易失性存储器装置120接收数据DATA。控制器110还可将控制信号CTRL和数据选通信号DQS发送到非易失性存储器装置120。
在一个实施例中，可通过彼此不同的信号线将控制信号CTRL、数据选通信号DQS和数据信号DQ发送到非易失性存储器装置120。控制信号CTRL和数据选通信号DQS可用于识别从控制器110发送到非易失性存储器装置120或者在控制器110与非易失性存储器装置120之间交换的数据信号DQ。
响应于接收的信号，非易失性存储器装置120可从控制器110接收数据DATA或者可将数据DATA发送到控制器110。例如，非易失性存储器装置120可基于控制信号CTRL确定数据信号DQ对应于数据信号DQ的命令CMD、地址ADDR或数据DATA。
在一个实施例中，非易失性存储器装置120可包括NAND闪存。然而，本公开不限于此。例如，非易失性存储器装置120可包括例如易失性存储器和非易失性存储器中的至少一个，诸如，静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)。
在一个实施例中，可通过宽I/O的DQ线将数据信号DQ从控制器110发送到非易失性存储器装置120。通常，构成每个数据信号DQ的位的数量和通过其发送数据信号DQ的DQ线的数量可以是相同的。例如，通过8条DQ线将每个由8位组成的数据信号发送到非易失性存储器装置120。也就是说，数据信号DQ被串行发送。然而，根据本公开的实施例的DQ线的数量可大于每个数据信号的位的数量，并且在此这可被称为宽输入/输出。例如，DQ线的数量可以是16、32或64，但是本公开不限于此。
根据本公开，由于通过宽I/O的DQ线将数据信号DQ发送到非易失性存储器装置120，所以数据信号DQ被完全发送的时间可变得更短。此外，根据本公开，可通过控制识别数据信号DQ所需的控制信号CTRL来提前后续操作(例如，数据DATA的发送)的时间点，因此，存储装置100的性能可被提高。这将在后面详细描述。
图2详细示出图1的存储装置的示例性配置。存储装置100可包括控制器110和非易失性存储器装置120。在一个实施例中，为了说明的简明，多个通道中的仅一个通道(在下文中，称为“第一通道”)CH1被示出，并且仅两个非易失性存储器装置(在下文中，称为“第一非易失性存储器装置NVM1”和“第二非易失性存储器装置NVM2”)被示出为连接到第一通道CH1。
在此描述的控制器110和其他控制器可以是具有存储指令的存储器和执行指令的处理器(例如，微处理器)的电路。控制器110可通过第一通道CH1与非易失性存储器装置NVM1和NVM2通信。例如，控制器110可通过使用控制信号CTRL经由第一通道CH1与第一非易失性存储器装置NVM1交换多个数据信号DQ1至DQ4。控制器110还可通过使用控制信号CTRL经由第一通道CH1与第二非易失性存储器装置NVM2交换数据信号DQ1至DQ4。也就是说，非易失性存储器装置NVM1和NVM2可共享控制信号CTRL的一部分和数据信号DQ1至DQ4。数据信号DQ1至DQ4包括命令CMD、地址ADDR和数据DATA。
在实施例中，控制信号CTRL可包括例如使能信号/CE1和/CE2、就绪和忙碌信号R/B1和R/B2、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE和读取使能信号/RE中的一个或多个。在此描述的命令锁存使能信号CLE和其他命令锁存使能信号用于锁存通过如在此描述的DQ线发送的信号。在此描述的地址锁存使能信号ALE和其他地址锁存使能信号也用于锁存通过如在此描述的DQ线发送的信号。命令锁存使能信号CLE和地址锁存使能信号ALE用于锁存不同的信号(即，用于命令“C”或用于地址(诸如，A1至A5))。
在此作为术语使用的“使能”信号可用于表示当“使能”信号处于特定状态(诸如，高)时相应的功能被启用。启用可因此被用于表示将“使能”信号置于特定状态(诸如，高)，使得作为结果，针对“使能”信号的相应的功能被启用。
在命令锁存使能信号CLE处于逻辑高的时间间隔内，可与写入使能信号/WE同步地输入命令CMD。也就是说，可在写入使能信号/WE的上升沿锁存命令CMD。在地址锁存使能信号ALE处于逻辑高的时间间隔内，可与写入使能信号/WE同步地输入地址ADDR。也就是说，可在写入使能信号/WE的上升沿锁存地址ADDR。
图3示出图2的存储装置的非易失性存储器装置NVM1和NVM2中的一个。在一个实施例中，第一非易失性存储器装置NVM1的配置被示出。第一非易失性存储器装置NVM1可包括存储器单元阵列121、地址解码器122、页缓冲器123、输入/输出电路124和控制逻辑电路125。控制逻辑电路125可将控制逻辑存储在存储器中，并使用处理器(诸如，微处理器)执行控制逻辑，或者可使用电路元件(诸如，专用集成电路(ASIC))实现控制逻辑。在此对“逻辑”的引用指的是具有特定电路和电路系统(circuitry)的实现。
在继续之前，应清楚在此包括图3的附图示出并引用具有诸如“电路”、“控制器”和“解码器”的标签的电路系统。这样的电路系统可包括处理器，处理器包括微处理器或专用集成电路(ASIC)以及具有其他标签的其他元件。如在此描述的发明构思的领域中的传统，可根据诸如执行描述的功能的电路和其他元件的块来描述和示出示例。这些块(在此可被称为电路、控制器、解码器等)通过模拟电路和/或数字电路(诸如，逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理地实现，并且可通过固件和/或软件可选择地驱动。例如，电路可实现在一个或多个半导体芯片中，或者实现在基板支撑件(诸如，印刷电路板等)上。构成块的电路可通过专用硬件实现，或通过处理器(例如，一个或多个编程的微处理器和相关联的电路系统)实现，或者通过用于执行块的一些功能的专用硬件和用于执行块的其他功能的处理器的组合实现。在不脱离本公开的范围的情况下，示例的每个块可被物理地分为两个或更多个交互和分立的块。同样地，在不脱离本公开的范围的情况下，示例的块可被物理地组合为更复杂的块。
存储器单元阵列121可包括存储器块BLK1至BLKm。存储器块BLK1至BLKm中的每个可包括多个单元串。多个单元串中的每个单元串包括多个存储器单元。多个存储器单元可与多条字线WL连接。每个存储器单元可包括存储一位的单层单元(SLC)或存储至少两位的多层单元(MLC)。
地址解码器122通过字线WL、串选择线SSL和地选择线GSL与存储器单元阵列121连接。地址解码器122可从外部接收地址ADDR，并且可对接收的地址ADDR进行解码以驱动字线WL。例如，地址ADDR可以是通过转换逻辑地址获得的物理地址。地址转换操作可通过由控制器110(参照图1)驱动的闪存转换层(FTL)来执行。
页缓冲器123通过多条位线BL与存储器单元阵列121连接。在控制逻辑电路125的控制下，页缓冲器123可控制位线BL，使得从输入/输出电路124接收的数据DATA被存储在存储器单元阵列121中。在控制逻辑电路125的控制下，页缓冲器123可读取存储在存储器单元阵列121中的数据，并且可将读取的数据发送到输入/输出电路124。在一个实施例中，页缓冲器123可以以页为单位从输入/输出电路124接收数据或者可以以页为单位从存储器单元阵列121读取数据。
输入/输出电路124可从外部装置接收数据DATA，并且可将接收的数据DATA提供给页缓冲器123。
控制逻辑电路125可从外部接收命令CMD和控制信号CTRL，并且响应于接收的信号CMD和CTRL控制地址解码器122、页缓冲器123和输入/输出电路124。例如，控制逻辑电路125可响应于信号CMD和CTRL控制任何其他组件，使得数据DATA被存储在存储器单元阵列121中。控制逻辑电路125可响应于信号CMD和CTRL控制任何其他组件，使得存储在存储器单元阵列121中的数据DATA被发送到外部装置。控制信号CTRL可以是控制器110提供以控制非易失性存储器装置NVM1的信号。
控制逻辑电路125可生成非易失性存储器装置NVM1操作所需的各种电压。例如，控制逻辑电路125可生成多个编程电压、多个通过电压、多个选择读取电压、多个非选择读取电压、多个擦除电压和/或多个验证电压。控制逻辑电路125可将生成的电压提供给地址解码器122或存储器单元阵列121的基板。
图4是示出输入到非易失性存储器装置的信号的时序的时序图。图4的时序图与构成每个数据信号DQ的位的数量和DQ线的数量相同的情况相关联。在一个实施例中，假设每个数据信号DQ是8位数据信号，并且多个数据信号通过8条DQ线被串行地发送到非易失性存储器装置。在图4中，“C”指示命令，A1至A5指示地址。在一个实施例中，A1和A2可指示存储器单元阵列(图3中的121)的列地址，A3至A5可指示存储器单元阵列的行地址。
通过芯片使能信号/CE选择数据信号DQ将被输入到的非易失性存储器装置。之后，命令锁存使能信号CLE可转变为逻辑高，并且命令“C”可在命令锁存使能信号CLE处于逻辑高时在写入使能信号/WE的上升沿被锁存。在命令“C”被锁存之后，命令锁存使能信号CLE可转变为逻辑低。通常，在此描述的命令锁存使能信号CLE和其他命令锁存使能信号用于锁存通过DQ线发送的命令。
在命令“C”被锁存之后，地址锁存使能信号ALE转变为逻辑高。在地址锁存使能信号ALE处于逻辑高的时间间隔内，地址A1至A5可在写入使能信号/WE的上升沿被锁存。在地址A1至A5被锁存之后，地址锁存使能信号ALE可转变为逻辑低。通常，在此描述的地址锁存使能信号ALE和其他地址锁存使能信号用于锁存通过DQ线发送的地址。
根据图4中所示的时序图，由于通过6个周期锁存命令“C”和地址A1至A5，因此，写入使能信号/WE的至少六个脉冲的上升沿被需要。然而，这个计数可以是识别数据信号DQ所需的最小计数，并且根据命令的种类，可能需要更多的写入使能信号/WE的上升沿。
图5是示出输入到非易失性存储器装置的信号的时序的另一时序图。图5的时序图与DQ线的数量大于构成每个数据信号DQ的位的数量的情况(即，宽I/O的情况)相关联。图5中示出当DQ线的数量是32时的实施例。将参照图5描述在将图4的时序规则应用到包括宽I/O的DQ线的存储装置时发生的问题。
在命令“C”是写入命令的情况下，命令“C”和地址A1至A5通过宽I/O的DQ线顺序地输入到非易失性存储器装置。详细地讲，命令“C”和地址A1至A3在写入使能信号/WE的第一上升沿(即，第一周期)输入到非易失性存储器装置。构成命令“C”的8位(如，DQ[7:0])通过8条DQ线输入到非易失性存储器装置。构成地址A1的位(如，DQ[15:8])通过8条DQ线输入到非易失性存储器装置。与上面的描述类似地输入剩余的地址A2和A3。
之后，地址A4和A5在写入使能信号/WE的第二上升沿(即，第二周期)输入到非易失性存储器装置。构成地址A4的8位是DQ[7:0]并通过8条DQ线输入到非易失性存储器装置。类似于上面针对地址A1的描述输入地址A5，但现在在第二周期中的写入使能信号/WE的第二上升沿输入地址A5。
然而，如果根据具有如参照图4所述的时序规则的现有规范处理图5的配置(即，具有32条DQ线)中的写入操作，则在没有修改的情况下，用于识别命令“C”和地址A1至A5的写入使能信号/WE的6个脉冲的上升沿将被保持。为了符合相关规范(例如，切换DDR(ToggleDDR)、ONFI等)，当命令“C”和地址A1至A5在六个周期中的写入使能信号/WE的上升沿被处理时，可在写入使能信号/WE的剩余周期期间将虚设数据(例如，虚设地址)发送到非易失性存储器装置。如图5中所示，当需要少于六个周期时，输入到非易失性存储器装置的写入使能信号/WE的不必要脉冲的使用可导致性能降低。
例如，参照图5，仅两个周期中的写入使能信号/WE的两个上升沿被需要以识别命令“C”和地址A1至A5，并且剩余的四个上升沿是不必要的。这样，在控制器将包括与不必要的上升沿相关联的脉冲的写入使能信号/WE发送到非易失性存储器装置而不进行修改的情况下，后续操作(例如，数据DATA的输入/输出)的时序被不必要地延迟。在执行任何其他操作(诸如，读取操作以及写入操作)时，同样地发生上述性能降低。
为了解决在通过宽I/O发送数据信号DQ时发生的性能降低，如本公开中所述的控制器控制命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号/WE。这将在后面详细描述。
图6示出根据本公开的示例性实施例的控制非易失性存储器装置的控制器的操作方法。为了示出如何解决现有问题或提供对现有配置的改进，将通过与图5的实施例的比较给出描述。
在操作S110中，控制器可启用命令锁存使能信号CLE和地址锁存使能信号ALE(例如，到逻辑高)。通常，在控制器串行发送数据信号DQ的情况下，非易失性存储器装置锁存命令(例如，使用命令锁存使能信号CLE)，然后锁存地址(例如，使用地址锁存使能信号ALE)。为此，当经由命令锁存使能信号CLE锁存命令时，地址锁存使能信号ALE不被启用。然而，根据本公开的实施例，控制器通过彼此不同的DQ线将命令和全部或部分地址同时或者一起发送到非易失性存储器装置。因此，控制器同时启用命令锁存使能信号CLE和地址锁存使能信号ALE。
在一个实施例中，命令锁存使能信号CLE被启用的时间间隔可包括命令“C”被输入的时间间隔。然而，为了确保裕量，命令锁存使能信号CLE被启用的时间间隔可比命令“C”被输入的时间间隔宽，但是可限于用于防止地址在下一周期被锁存的范围。命令锁存使能信号CLE被启用的时间点和地址锁存使能信号ALE被启用的时间点不需要完全相同，并且非易失性存储器装置能够在写入使能信号/WE的第一上升沿锁存命令和/或地址就足够了。
此外，在操作S110中，控制器可启用写入使能信号/WE。写入使能信号/WE被启用可表示写入使能信号/WE包括用于锁存命令和/或地址的上升沿(即，包括在脉冲平稳或从高电平开始回落到低电平之前从低电平上升的边沿的脉冲)。
在操作S120中，控制器通过宽I/O的DQ线将数据信号DQ发送到非易失性存储器装置。例如，可将数据信号DQ与写入使能信号/WE的脉冲的上升沿对准地发送到非易失性存储器装置。例如，每个数据信号的中心可与写入使能信号/WE的上升沿对准。
在操作S130中，控制器可在发送命令之后禁用命令锁存使能信号CLE(例如，到逻辑低)。命令锁存使能信号CLE被启用的时间间隔可包括命令被发送的时间间隔，但是可限于用于防止地址在下一周期被锁存的范围。
在操作S140中，控制器可在发送所有地址之后禁用地址锁存使能信号ALE(例如，到逻辑低)。例如，地址锁存使能信号ALE被启用的时间间隔可包括如图5中的在两个周期内发送地址的时间间隔。
此外，在操作S140中，控制器可在发送所有地址之后禁用写入使能信号/WE(例如，到逻辑高)。这样，写入使能信号/WE的脉冲不被发送在现有的相关规范中定义的计数那么多，并且写入使能信号/WE的脉冲被发送使得锁存命令和地址所需的上升沿的最小数量被确保。换句话说，即使规范可定义写入使能信号/WE的附加脉冲，控制器也可在所有地址由于诸如图6的实施例中的宽输入/输出而给出的机会被发送之后禁用写入使能信号/WE。
然而，在图6的实施例中，控制器在第一周期通过彼此不同的DQ线将命令“C”和地址A1至A3同时发送到非易失性存储器装置。此外，由于命令锁存使能信号CLE和地址锁存使能信号ALE二者在写入使能信号/WE的第一周期被启用，所以非易失性存储器装置将识别命令“C”和地址A1至A3以将命令“C”与地址A1至A3区分开来。下面，将详细描述如何识别命令和地址。
图7是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。假设命令“C”是写入命令(例如，80h)。为了更好地理解，将一起参照图2给出描述。
控制器110可在第一周期将多个数据信号DQ[7:0]、DQ[15:8]、DQ[23:16]和DQ[31:24]同时发送到非易失性存储器装置(例如，NVM1)。控制器110可同时发送控制信号，使得数据信号DQ[7:0]、DQ[15:8]、DQ[23:16]和DQ[31:24]通过非易失性存储器装置来识别。例如，图2的数据信号DQ1至DQ4可对应于DQ[7:0]、DQ[15:8]、DQ[23:16]和DQ[31:24]中的每个。
在一个实施例中，一对命令(也被称为“命令集”)可用于识别通过非易失性存储器装置在同一周期锁存的命令和地址。指示命令“C”的发送结束的命令结束信号CE可与命令“C”的发送一起被发送到非易失性存储器装置。换句话说，命令结束信号CE指示命令“C”的发送结束。例如，可通过相关DQ线将命令“C”作为DQ[7:0]发送到非易失性存储器装置。可通过相关DQ线将命令结束信号CE作为DQ[15:8]发送到非易失性存储器装置。与图6的实施例相比，命令结束信号CE在图7的实施例中被添加并被提供以用于将命令“C”与地址区分开来，而不必要增加整体发送所需的周期的数量。在图7中，即使添加了命令结束信号CE，命令“C”和地址仍然在两个周期内被发送。
命令结束信号CE可包括由非易失性存储器装置识别的各种码并通知命令“C”的发送结束。当命令结束信号CE输入到非易失性存储器装置时，在第一周期输入到非易失性存储器装置的其他数据信号(例如，DQ[23:16]和DQ[31:24])和在下一周期输入到非易失性存储器装置的数据信号可被识别为地址。这里，第一周期指的是命令和/或地址在写入使能信号/WE的第一上升沿被锁存的第一时间间隔。
在一个实施例中，非易失性存储器装置的输入/输出电路(例如，图3的124)可通过相关DQ线顺序地缓冲DQ[7:0]、DQ[15:8]、DQ[23:16]和DQ[31:24]。这样，控制器可分析作为DQ[15:8]接收的命令结束信号CE，并且可识别作为DQ[7:0]接收的数据对应于命令。
继续参照图7，可在第一周期将命令“C”、命令结束信号“CE”以及地址A1和A2发送到非易失性存储器装置，可在第二周期将地址A3到A5发送到非易失性存储器装置。这里，第二周期指的是命令或地址在写入使能信号/WE的第二上升沿被锁存的第二时间间隔。
如上所述，当地址被完全发送时，可在第二周期将虚设数据(例如，虚设地址)作为DQ[31:24]发送到非易失性存储器装置。例如，虚设地址可指示在存储区域中/处实际上不存在的物理地址。当地址被完全发送时，地址锁存使能信号ALE可被禁用为逻辑低，并且写入使能信号/WE可在逻辑高保持稳定水平，而不会在其它情况下循环到逻辑低。通过上述操作，后续操作的时序可被提前。在一个实施例中，如图7中所示，当在写入操作中从地址到数据的加载时间tADL被提前时，写入操作的速度可被提高。
图8是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。在一个实施例中，假设第一命令C1和第二命令C2对应于一组读取命令(例如，00h和30h)。为了更好地理解，将一起参照图2给出描述。
在第一周期将第一命令C1、命令结束信号CE和地址A1和A2发送到非易失性存储器装置并且在第二周期将地址A3至A5发送到非易失性存储器装置的实施例与图7的实施例相同。因此，将省略另外的描述以避免冗余。然而，在图8的实施例中，发送与读取操作相关联的第二命令C2以及第一命令C1。
在第二周期之后的周期，控制器110可将第二命令C2作为DQ[7:0]发送到非易失性存储器装置(例如，NVM1)。然而，在第二周期，命令锁存使能信号CLE可被禁用，使得第二周期的地址不被命令锁存使能信号CLE锁存。然而，为了在第三周期锁存第二命令C2，控制器110可再次启用命令锁存使能信号CLE。例如，命令锁存使能信号CLE被再次启用的时间间隔可包括第二命令C2被发送的时间间隔。
在第三周期的同时，除了通过经由其发送第二命令C2的DQ线之外，控制器110还可通过剩余的DQ线将虚设命令(例如，DQ[15:8]、DQ[23:16]和DQ[31:24])发送到非易失性存储器装置。
在第二周期之后的周期第二命令C2被完全发送之后，控制器110可禁用命令锁存使能信号CLE并且可将写入使能信号/WE禁用为逻辑高。在图8中，在第三周期的锁存处于写入使能信号/WE的上升沿，因此可通过将写入使能信号/WE简单地保持在高电平来禁用写入使能信号/WE。这样，如图8中所示，可另外确保写入使能信号/WE的第三上升沿与第六上升沿之间的时间间隔。因此，在读取操作中输出读取数据D0至D8所需的时间(例如，tR(从闪存阵列到寄存器的数据传送)、tRR(准备到/RE低)、tPRE(读取前导码)和tRC(读取周期时间))的时序可被提前。结果，非易失性存储器装置的读取速度被提高。提前时间的时序可被认为表示更早地移动时间，比其他情况更快或更早地执行操作，和/或跳过另外将被执行的一个或多个第一操作以便以提前的时序执行第二操作。
此外，图8的实施例对应于通过使用32条DQ线在两个周期内发送包括地址和两个命令的多个数据信号的实施例。然而，在使用更多条DQ线的情况下，地址和多个命令可在两个周期内被完全发送。例如，在存储装置包括64条DQ线的情况下，可在第一周期将所有的第一命令C1、命令结束信号CE和地址A1至A5发送到非易失性存储器装置，可在第二周期发送第二命令C2，因此，可在两个周期内发送命令和地址二者。
图9是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。为了更好地理解，将一起参照图2给出描述。
在一个实施例中，为了识别将被发送到非易失性存储器装置(例如，NVM1)的命令和地址，第一通道CH1的一部分可被分配为通过其发送命令的通道，并且第一通道CH1的剩余部分可被分配为通过其发送地址的通道。在一个实施例中，通过其发送命令的DQ线可被分配为第一命令通道CH1c，并且通过其发送地址的DQ线可被分配为第一地址通道CH1a。图9中示出的DQC[7:0]和DQC[15:8]指示与命令相关联的数据信号，DQA[23:16]和DQA[31:24]指示与地址相关联的数据信号。
在一个实施例中，控制器110可在第一周期通过第一命令通道CH1c将命令“C”作为DQC[7:0]发送到非易失性存储器装置(例如，NVM1)。同时，控制器110还可在第一周期通过第一命令通道CH1c将虚设命令作为DQC[15:8]发送到非易失性存储器装置。控制器110还可在第一周期通过第一地址通道CH1a将地址A1和A2作为DQA[23:16]和DQA[31:24]发送到非易失性存储器装置。
在一个实施例中，控制器110可在第一周期之后的周期通过第一地址通道CH1a将地址A3至A5发送到非易失性存储器装置。
此外，在图9中所示的实施例中，与DQC[7:0]和DQC[15:8]对应的16条DQ线被分配给命令通道，与DQA[23:16]和DQA[31:24]对应的16条DQ线被分配给地址通道。然而，本公开不限于此。
与图7的实施例相比，如上所述将命令通道和地址通道分开的情况可需要写入使能信号/WE的一个附加的上升沿。然而，在图9的实施例中，后续操作的时序可被提前。因此，存储装置100的性能可被提高。
图10A和图10B是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的时序图。为了更好地理解，将一起参照图2给出描述。
参照图10A，控制器110可生成用于识别彼此不同的数据信号的控制信号。在一个实施例中，控制器110可生成用于识别DQ[7:0]和命令“C”的第一命令锁存使能信号CLE1和第一地址锁存使能信号ALE1。也就是说，第一命令锁存使能信号CLE1和第一地址锁存使能信号ALE1仅用于识别DQ[7:0]并且不用于识别任何其他数据信号。因此，在第一周期是否通过非易失性存储器装置(例如，NVM1)同时锁存地址A1至A3并不重要。如在以上描述中，控制器110生成用于识别DQ[15:8]的第二命令锁存使能信号CLE2和第二地址锁存使能信号ALE2。控制器110生成用于识别DQ[23:16]的第三命令锁存使能信号CLE3和第三地址锁存使能信号ALE3。控制器110生成用于识别DQ[31:24]的第四命令锁存使能信号CLE4和第四地址锁存使能信号ALE4。在图10A的实施例中，在这个实施例由于仅第一命令锁存使能信号CLE1用于识别命令“C”或任何命令，所以第二命令锁存使能信号CLE2、第三命令锁存使能信号CLE3和第四命令锁存使能信号CLE4始终全部被设置为低值。类似地，在图10A的实施例中，当在第一周期或第二周期中锁存相应的地址A1至A5时，各种地址锁存使能信号ALE1至ALE4仅被设置为高值。在一个实施例中，除了一对现有的控制信号(例如，CLE1和ALE1)之外，控制器110还可包括用于将三对附加控制信号(CLE2和ALE2、CLE3和ALE3、CLE4和ALE4)发送到非易失性存储器装置的三对引脚。在图10A中，如图所示，在第二周期之后仍然产生性能增益。
图10B的实施例大部分类似于图10A的实施例。然而，与在第二周期的DQ[23:16]和DQ[31:24]的值是无关值的图10A的实施例不同，在图10B的实施例的情况下，可在第二周期发送虚设命令作为DQ[23:16]和DQ[31:24]。然而，在这种情况下，为了锁存虚设命令，可启用命令锁存使能信号。也就是说，如图10B中所示，可在第二周期启用第三命令锁存使能信号CLE3和第四命令锁存使能信号CLE4以锁存虚设命令。在图10B中，如图所示，在第二周期之后仍然产生性能增益。
图11示出根据本公开的实施例的控制非易失性存储器装置的控制器的操作方法。图12是示出根据本公开的实施例的输入到非易失性存储器装置的信号的时序的另一时序图。将在这个实施例中描述通过经由宽I/O的DQ线在不同的周期发送命令和地址来识别命令和地址的方法。为了更好地理解，将一起参照图2、图11和图12给出描述。
在操作S210中，控制器110可启用命令锁存使能信号CLE和写入使能信号/WE。当写入使能信号/WE被启用时，写入使能信号/WE可包括包含用于锁存命令“C”和地址A1至A5的上升沿的脉冲。控制器110可将命令锁存使能信号CLE和写入使能信号/WE发送到非易失性存储器装置(例如，NVM1)。
在一个实施例中，命令锁存使能信号CLE被启用的时间间隔可包括命令“C”被输入的时间间隔。然而，为了确保裕量，命令锁存使能信号CLE被启用的时间间隔可比命令“C”被输入的时间间隔宽，但是可限于用于防止地址在下一周期被命令锁存使能信号CLE锁存的范围。
在操作S220中，控制器110可在第一周期将命令“C”和虚设命令发送到非易失性存储器装置。可将命令“C”作为DQ[7:0]发送到非易失性存储器装置，并且可将虚设命令作为DQ[15:8]、DQ[23:16]和DQ[31:24]发送到非易失性存储器装置。非易失性存储器装置可通过在接收的写入使能信号/WE的第一上升沿锁存命令“C”来识别命令。
在操作S230中，在命令“C”被完全发送之后，控制器110可禁用命令锁存使能信号CLE。在地址被发送到非易失性存储器装置之前，控制器110可启用地址锁存使能信号ALE。
在操作S240中，控制器110可将地址A1至A5发送到非易失性存储器装置。非易失性存储器装置可通过在接收的写入使能信号/WE的第一周期之后的周期锁存地址A1至A5来识别地址。
在操作S250中，在地址A1至A5被完全发送之后，控制器110可禁用地址锁存使能信号ALE和写入使能信号/WE。例如，地址锁存使能信号ALE可转变为逻辑低，并且写入使能信号/WE可保持在逻辑高。
在这个实施例中，由于在不同的周期将命令和地址发送到非易失性存储器装置，因此与上述实施例不同，可以不需要用于识别命令和地址的单独方案。即使与图7的实施例相比，再次需要写入使能信号/WE的上升沿，后续操作的时序也可被提前，因此，存储装置100的性能可被提高。
图13详细示出图1的存储装置的另一示例性配置。存储装置200可包括控制器210和非易失性存储器装置220。存储装置200包括宽I/O的DQ线，并且大部分类似于图2的存储装置100。下面，将主要描述存储装置100与存储装置200之间的差异。
控制器210可通过第一通道CH1与非易失性存储器装置NVM1和NVM2通信。控制器210可通过使用控制信号CTRL经由第一通道CH1与非易失性存储器装置NVM1和NVM2交换数据信号DQ1至DQ4。数据信号DQ1至DQ4可分别对应于DQ[7:0]、DQ[15:8]、DQ[23:16]和DQ[31:24]。每个数据信号可包括命令CMD、地址ADDR和/或数据DATA。
在一个实施例中，控制信号CTRL包括例如芯片使能信号/CE1和/CE2、就绪和忙碌信号R/B1和R/B2、命令和地址锁存使能信号CALE、命令地址指示信号CA(CA1至CA4)、写入使能信号/WE、读取使能信号/RE。
在一个实施例中，命令和地址锁存使能信号CALE和命令地址指示信号CA1至CA4可用于识别命令和地址。命令和地址锁存使能信号CALE可在发送命令或地址的时间间隔(或周期)内被启用。命令地址指示信号CA可根据逻辑状态指示命令或地址。例如，处于逻辑高的命令地址指示信号CA可指示指向非易失性存储器装置的命令，处于逻辑低的命令地址指示信号CA可指示指向非易失性存储器装置的地址。然而，本公开不限于此。例如，处于逻辑低的命令地址指示信号CA可指示指向非易失性存储器装置的命令，处于逻辑高的命令地址指示信号CA可指示指向非易失性存储器装置的地址。
图14示出根据本公开的示例性实施例的控制非易失性存储器装置的控制器的操作方法。图15是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。为了更好地理解，将一起参照图13、图14和图15给出描述。
在操作S310中，控制器210可启用写入使能信号/WE。写入使能信号/WE被启用可表示写入使能信号/WE包括包含用于锁存命令或地址的上升沿的脉冲(即，包括从低电平上升到高电平的边沿的脉冲)。
在操作S320中，控制器210可将第一控制信号发送到非易失性存储器装置NVM1。第一控制信号可指示命令和地址被发送。在一个实施例中，可在第一控制信号是逻辑高状态的第一时间间隔内，将命令或地址发送到非易失性存储器装置。相反，在第一控制信号是逻辑低状态的第二时间间隔内，不会发送命令和地址。在一个实施例中，第一控制信号可以是命令和地址锁存使能信号CALE。
在操作S330中，控制器210可将第二控制信号发送到非易失性存储器装置。基于第一控制信号和第二控制信号的逻辑状态发送命令。在一个实施例中，在第一控制信号处于逻辑高并且第二控制信号处于逻辑高的第一时间间隔内发送命令。相反，在第一控制信号处于逻辑高并且第二控制信号处于逻辑低的第二时间间隔内发送地址。在一个实施例中，第二控制信号可以是命令地址指示信号CA1至CA4中的任何一个。
在操作S340中，控制器210可将命令“C”和地址A1至A5发送到非易失性存储器装置。在第一周期将命令“C”和地址A1至A3发送到非易失性存储器装置，在第二周期将地址A4和A5发送到非易失性存储器装置。
可通过非易失性存储器装置在写入使能信号/WE的第一上升沿锁存在第一周期发送的命令“C”和地址A1至A3。可通过非易失性存储器装置在写入使能信号/WE的第二上升沿锁存在第二周期发送的地址A4和A5。控制器210可在第二周期将虚设数据作为DQ[23:16]和DQ[31:24]发送到非易失性存储器装置。
在操作S350中，在发送命令之后，控制器210可禁用第二控制信号。由于第二控制信号的启用对应于命令，并且第二控制信号的禁用对应于地址，所以即使第二控制信号被禁用，关于将被发送的地址的信息也可被充分地发送。
在操作S360中，在发送命令和地址之后，控制器210可禁用第一控制信号和写入使能信号/WE。由于第一控制信号指示指向非易失性存储器装置的命令或地址，因此，第一控制信号的禁用指示命令和地址被完全发送。
实施例被描述为第二控制信号指示指向非易失性存储器装置的命令，但是也可使用第二控制信号来指示地址。在一个实施例中，在第一控制信号处于逻辑高并且第二控制信号处于逻辑高的第一时间间隔内发送地址。相反，在第一控制信号处于逻辑高并且第二控制信号处于逻辑低的第二时间间隔内发送命令。
此外，代替如图2的实施例中所述使用命令锁存使能信号CLE和地址锁存使能信号ALE的情况，在这个实施例中，命令和地址锁存使能信号CALE和新定义的命令地址指示信号CA1至CA4被使用。因此，在这个实施例中用于将控制信号发送到非易失性存储器装置的三个引脚可被使用。
根据这个实施例，可防止在数据信号DQ被完全发送之后不必要地发送具有写入使能信号/WE的上升沿的脉冲。结果，由于后续操作(例如，数据的发送)的时序被提前，因此，存储装置200的性能可被提高。
图16是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。图16的实施例大部分类似于图15的实施例。因此，将省略另外的描述以避免冗余。为了更好地理解，将一起参照图13给出描述。
在一个实施例中，数据信号DQ1至DQ4中的每个可由7位组成。也就是说，数据信号DQ1至DQ4可对应于DQ[6:0]、DQ[13:7]、DQ[20:14]和DQ[27:21]中的每个。因此，可通过7条DQ线将每个数据信号发送到非易失性存储器装置。
在图15的实施例中，与图2的实施例相比，用于发送控制信号的三个引脚被使用。然而，在图16的实施例中，由于每个数据信号由7位组成，因此与图15的实施例相比，三条DQ线可被确保。因此，不需要用于发送控制信号的附加引脚。
图17是示出根据本公开的示例性实施例的输入到非易失性存储器装置的信号的时序的另一时序图。图17的实施例大部分类似于图15和16的实施例。因此，将省略另外的描述以避免冗余。为了更好地理解，将一起参照图13给出描述。
在一个实施例中，为了识别将被发送到非易失性存储器装置的命令和地址，第一通道CH1的一部分可被分配为通过其发送命令的通道，并且第一通道CH1的剩余部分可被分配为通过其发送地址的通道。在一个实施例中，可将通过其发送命令的DQ线分配为第一命令通道CH1c，并且可将通过其发送地址的DQ线分配为第一地址通道CH1a。在图17中，如图所示的DQC[7:0]指示与命令相关联的数据信号，并且如图所示的DQA[15:8]、DQA[23:16]和DQA[31:24]指示与地址相关联的数据信号。
在一个实施例中，控制器210可在第一周期通过第一命令通道CH1c将命令“C”作为DQC[7:0]发送到非易失性存储器装置(例如，NVM1)。控制器210可在第一周期通过第一地址通道CH1a将地址A1、A2和A3作为DQA[15:8]、DQA[23:16]和DQA[31:24]发送到非易失性存储器装置。然而，由于命令“C”的发送在第一周期结束，所以可在第一周期之后的周期通过第一地址通道CH1a将地址A4和A5发送到非易失性存储器装置。
在一个实施例中，控制器210可在第一周期之后的周期通过第一地址通道CH1a将地址A4和A5作为DQA[15:8]和DQA[23:16]发送到非易失性存储器装置。
在图17中所示的实施例中，与DQC[7:0]对应的8条DQ线被分配为命令通道，与DQA[15:8]、DQA[23:16]和DQA[31:24]对应的24条DQ线被分配为地址通道。然而，本公开不限于此。
根据以上实施例，当现有的相关规范应用于具有宽I/O的DQ线的存储装置时发生的问题可以以各种方法来解决。由于防止地址锁存使能信号ALE和/或写入使能信号/WE被不必要地启用，因此执行后续操作(例如，数据交换)的时序可被提前。因此，存储装置200的性能可被提高，这可包括更快的操作速度、减少周期量的更高效的操作、以及考虑诸如命令和地址之间的描绘的辅助效果。
图18示出应用了本公开的宽I/O的SSD系统1000(固态驱动系统)。参照图18，SSD系统1000可包括主机1100和SSD 1200。
SSD 1200可通过信号连接器1201与主机1100交换信号SIG，并且可通过电源连接器1202被供应电力PWR。SSD 1200可包括SSD控制器1210、多个闪存1221至122n、辅助电源1230和缓冲器存储器1240。
SSD控制器1210可响应于从主机1100接收的信号SIG来控制闪存1221至122n。例如，SSD控制器1210基于参照图1至图17描述的实施例，控制将被输入到闪存1221至122n的控制信号(例如，地址锁存使能信号ALE和写入使能信号/WE)。SSD控制器1210可通过防止地址锁存使能信号ALE和写入使能信号/WE被不必要地启用来使SSD 1200的性能更好。
闪存1221至122n可在SSD控制器1210的控制下操作。辅助电源1230可通过电源连接器1202与主机1100连接。辅助电源1230可通过来自主机1100的电力PWR被充电。在没有从主机1100平稳地供应电力PWR的情况下，辅助电源1230可提供SSD 1200的电力。
根据本公开，可通过控制用于识别命令和数据的控制信号来提高存储装置的操作速度。
虽然已经参照本公开的示例性实施例描述了本公开的发明构思，但是对于本领域普通技术人员来说清楚的是，可在不脱离如所附权利要求所阐述的本公开的精神和范围的情况下进行各种改变和修改。

Claims (20)

1.一种操作控制非易失性存储器装置的控制器的方法，所述方法包括：
启用命令锁存使能信号、地址锁存使能信号和写入使能信号；
将包括命令和地址的多个数据信号与启用的写入使能信号同步地发送到非易失性存储器装置，其中，通过数据线发送所述多个数据信号，所述数据线的数量大于所述多个数据信号中的每个数据信号的位的数量；
在发送命令之后，禁用命令锁存使能信号；以及
在发送地址之后，禁用地址锁存使能信号和写入使能信号。
2.根据权利要求1所述的方法，其中，控制器在包括写入使能信号的第一上升沿的第一周期将命令发送到非易失性存储器装置。
3.根据权利要求2所述的方法，其中，控制器还在第一周期发送指示命令的发送结束的命令结束信号。
4.根据权利要求3所述的方法，其中，控制器通过数据线的第一数据线将命令发送到非易失性存储器装置，以及
其中，控制器通过数据线的第二数据线将命令结束信号发送到非易失性存储器装置。
5.根据权利要求1所述的方法，其中，数据线被划分为命令通道和地址通道，通过命令通道发送命令并且通过地址通道发送地址。
6.根据权利要求5所述的方法，其中，控制器在包括写入使能信号的第一上升沿的第一周期通过命令通道将命令发送到非易失性存储器装置，以及
其中，控制器在第一周期通过地址通道将地址发送到非易失性存储器装置。
7.根据权利要求1所述的方法，其中，命令锁存使能信号包括第一命令锁存使能信号和第二命令锁存使能信号，
其中，地址锁存使能信号包括第一地址锁存使能信号和第二地址锁存使能信号，
其中，第一命令锁存使能信号和第一地址锁存使能信号用于锁存通过数据线的第一数据线发送的信号，以及
其中，第二命令锁存使能信号和第二地址锁存使能信号用于锁存通过数据线的第二数据线发送的信号。
8.根据权利要求1所述的方法，其中，命令锁存使能信号在包括启用的写入使能信号的第一上升沿的第一周期被启用，以及
其中，地址锁存使能信号在包括启用的写入使能信号的第二上升沿的第二周期被启用。
9.根据权利要求8所述的方法，其中，控制器在第一周期将命令发送到非易失性存储器装置，以及
其中，控制器在第二周期将地址发送到非易失性存储器装置。
10.一种操作控制非易失性存储器装置的控制器的方法，所述方法包括：
启用写入使能信号；
将指示命令和地址的第一控制信号发送到非易失性存储器装置；
将指示命令的第二控制信号发送到非易失性存储器装置；
将包括命令和地址的多个数据信号与启用的写入使能信号同步地发送到非易失性存储器装置，其中，通过数据线发送所述多个数据信号，所述数据线的数量大于所述多个数据信号中的每个数据信号的位的数量；
在发送命令之后，禁用第二控制信号；以及
在发送命令和地址之后，禁用第一控制信号。
11.根据权利要求10所述的方法，其中，在第一控制信号处于逻辑高并且第二控制信号处于逻辑高的第一时间间隔内发送命令，以及
其中，在第一控制信号处于逻辑高并且第二控制信号处于逻辑低的第二时间间隔内发送地址。
12.根据权利要求11所述的方法，其中，所述多个数据信号中的每个数据信号的位的数量是8，并且数据线的数量是8的倍数。
13.根据权利要求11所述的方法，其中，
所述多个数据信号中的每个数据信号的位的数量是7，并且数据线的数量是7的倍数。
14.根据权利要求10所述的方法，其中，数据线被划分为命令通道和地址通道，通过命令通道发送命令并且通过地址通道发送地址。
15.根据权利要求14所述的方法，其中，控制器在包括写入使能信号的第一上升沿的第一周期通过命令通道将命令发送到非易失性存储器装置，以及
其中，控制器在第一周期通过地址通道将地址发送到非易失性存储器装置。
16.一种存储装置，包括：
非易失性存储器装置；以及
控制器，被配置为：启用命令锁存使能信号、地址锁存使能信号和写入使能信号，以便被发送到非易失性存储器装置，并且将包括命令和地址的多个数据信号发送到非易失性存储器装置，其中，通过数据线发送所述多个数据信号，所述数据线的数量大于所述多个数据信号中的每个数据信号的位的数量，
其中，控制器在发送命令之后禁用命令锁存使能信号，并且在发送地址之后禁用地址锁存使能信号和写入使能信号。
17.根据权利要求16所述的存储装置，其中，控制器在包括写入使能信号的第一上升沿的第一周期将命令发送到非易失性存储器装置。
18.根据权利要求17所述的存储装置，其中，控制器还在第一周期发送指示命令的发送结束的命令结束信号。
19.根据权利要求18所述的存储装置，其中，控制器通过数据线的第一数据线将命令发送到非易失性存储器装置，以及
其中，控制器通过数据线的第二数据线将命令结束信号发送到非易失性存储器装置。
20.根据权利要求16所述的存储装置，其中，数据线被划分为命令通道和地址通道，通过命令通道发送命令并且通过地址通道发送地址，
其中，控制器在包括写入使能信号的第一上升沿的第一周期通过命令通道将命令发送到非易失性存储器装置，以及
其中，控制器在第一周期通过地址通道将地址发送到非易失性存储器装置。
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