CN114201106A - 电子装置、存储器系统及传送方法 - Google Patents

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Abstract

本发明的实施方式提供一种在数据传送中可传送指令及地址的电子装置、存储器系统及传送方法。根据实施方式，电子装置具备传送第1控制信号的第1信号线、传送第2控制信号的第2信号线、及传送数据的第3信号线。电子装置在使用第3信号线传送数据期间使用第1信号线及第2信号线传送指令及地址。

Description

电子装置、存储器系统及传送方法
[相关申请案]
本申请案享有以日本专利申请案2020-156371号(申请日：2020年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种进行数据传送的电子装置、存储器系统及传送方法。
背景技术
作为使用非易失性存储器的储存装置的一例，有固态硬盘(Solid State Drive：以下称为SSD)。SSD具备非易失性存储器(例如NAND(Not AND，与非)型闪存)及存储器控制器。作为存储器控制器与非易失性存储器之间的接口的一例，有切换接口(ToggleInterface)。
在切换接口中，指令(及地址)与数据是使用I/O(Input/Output，输入/输出)信号线来传送。I/O信号线在指令(及地址)传送与数据传送中被共用。因此，在存储器控制器与非易失性存储器之间，数据传送中无法传送指令(及地址)。同样，指令(及地址)传送中无法传送数据。
在数据传送中通过主机发出读取请求或写入请求的情况下，要从存储器控制器向非易失性存储器发出指令就必须等到数据传送完成。该等待时间导致SSD的性能下降。
发明内容
本发明的实施方式提供一种在数据传送中可传送指令及地址的电子装置、存储器系统及传送方法。
实施方式的电子装置具备：接口部，可与第1至第3信号线连接；及控制部，以经由接口发送第1指令、第1地址、数据、及第2指令或第2地址中的一个的方式进行控制。控制部以如下方式进行控制，即，在使用第1信号线发送数据之前，在使用第2信号线发送第1控制信号期间使用第1信号线发送第1指令，在使用第3信号线发送第2控制信号期间使用第1信号线发送第1地址，在使用第1信号线发送数据期间，使用第2信号线及第3信号线至少发送第2指令或第2地址中的一个。
附图说明
图1是表示具有第1实施方式的电子装置的存储器系统的构成的一例的图。
图2是表示各NAND芯片的构成的一例的图。
图3是表示写入动作时的信号波形的一例的图。
图4是表示读取动作时的信号波形的一例的图。
图5是表示写入指令与读取数据指令连续的情况下的信号波形的一例的图。
图6是表示写入动作后执行读取动作的情况下的数据指令连续时的时序的一例的图。
图7是表示实施方式的切换接口的一例的波形图。
图8是表示实施方式的串行传送的一例的波形图。
图9是表示4个NAND芯片被积层而连接于存储器控制器的状态的图。
具体实施方式
以下，参照附图对实施方式进行说明。以下说明例示用于使实施方式的技术思想具体化的装置或方法，实施方式的技术思想不限定于以下所说明的构成要素的构造、形状、配置、材质等。业者易想到的变化当然也包含在所揭示的范围内。为了使说明更明确，附图中有时针对实际的实施形态变更各要素的尺寸、厚度、平面尺寸或形状等，并示意性示出。在多个附图中，有时包括彼此的尺寸的关系或比率不同的要素。在多个附图中，有时针对对应的要素标注相同的参照数字并省略重复说明。有时对若干要素标注多种称呼，但这些称呼的例子仅为示例，并不否定对这些要素标注其它称呼。另外，至于未标注多种称呼的要素，也不否定标注其它称呼。此外，以下说明中，“连接”不仅指直接连接，而且也指经由其它要素进行连接。
以下，参照附图对本实施方式详细进行说明。
图1是表示具有第1实施方式的电子装置的存储器系统的构成的一例的图。存储器系统具有主机12及SSD14。
主机12是以控制SSD14的方式构成的信息处理装置。主机12的例子为个人计算机、服务器计算机、移动终端、车载设备。
SSD14可经由缆线或网络连接于主机12，也可内置于主机12。SSD14是具有存储器控制器20及非易失性存储器40的半导体储存元件。
作为非易失性存储器40的一例，有NAND型闪存(以下，简称为NAND存储器)。作为非易失性存储器40，不限于NAND存储器，也可使用NOR(Not OR，或非)型闪存或其它类型的非易失性存储器。非易失性存储器40可为二维构造的存储器，也可为三维构造的存储器。
NAND存储器40具有多个NAND芯片。例如，NAND存储器40具有NAND芯片(0)42-0、NAND芯片(1)42-1、NAND芯片(2)42-2、NAND芯片(3)42-3这4个NAND芯片。NAND芯片42-0～42-3在无须加以区分时统称为NAND芯片42。各NAND芯片42具有周边电路44及多个存储器面。例如，各NAND芯片42具有存储器面(0)46-0及存储器面(1)46-1这2个存储器面。存储器面46-0、46-1在无须加以区分时统称为存储器面46。
SSD14可还包含随机存取存储器，例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)36。DRAM36作为用于在主机12与NAND存储器40之间传送数据的缓冲器发挥功能。DRAM36的一部分存储区域可用作写入缓冲器、读取缓冲器及指令缓冲器。写入缓冲器暂时存储要写入NAND存储器40中的数据。读取缓冲器暂时存储从NAND存储器40读出的数据。指令缓冲器暂时存储从主机12接收到的指令直到该指令被执行。
存储器控制器20可通过SoC(System on a Chip，系统单芯片)之类的电路来实现。存储器控制器20具有电连接于NAND存储器40的NAND接口(NAND I/F)电路32。NAND I/F电路32是以在CPU(Central Processing Unit，中央处理器)24的控制下对NAND存储器40进行控制的方式构成的控制器。因此，NAND I/F电路32也被称为NAND控制器。作为NAND I/F电路32的一例，有切换接口。
NAND I/F电路32及NAND存储器40的连接称为通道。通道数可为1个也可为多个。NAND存储器40由1个或多个NAND芯片构成。1个或多个NAND芯片连接于1个通道。图1表示NAND I/F电路32具有2个通道，一个通道上连接2个NAND芯片42-0、42-1，另一个通道上连接2个NAND芯片42-2、42-3的例子。
存储器控制器20可作为快闪转换层(FTL)发挥功能，该快闪转换层(FTL)以执行NAND存储器40的数据管理及区块管理的方式构成。由FTL执行的数据管理包括：(1)映射信息的管理，该映射信息表示逻辑地址与NAND存储器40的物理地址之间的对应关系；及(2)用于隐藏NAND存储器40的限制(例如，以页为单位的读取/写入动作及以区块为单位的抹除动作)的处理。
存储器控制器20除了具有所述NAND I/F电路32以外，还具有主机接口(主机I/F)电路22、CPU24、DRAM接口(DRAM I/F)电路26、静态RAM(Random Access Memory，随机存取存储器)(SRAM(Static Random Access Memory，静态随机存取存储器))28、及编码器/解码器30。主机I/F电路22、CPU24、NAND I/F电路32、DRAM I/F电路26、SRAM28、及编码器/解码器30各部经由汇流排34相互连接。存储器控制器20可以是安装有这些各部的1个集成电路。这些各部的一部分也可配设在存储器控制器20的外部。
主机I/F电路22执行与主机12的通讯。主机I/F电路22的例子有SATA(Serial ATA(Advanced Technology Attachment，先进技术附件)，序列先进技术附件)、SAS(SerialAttached SCSI(Small Computer System Interface，小型计算机系统接口)，序列式小型计算机系统接口)、PCI Express(Peripheral Component Interconnection Express，快速周边组件互连)(PCIe)(TM(商标))、及以太网(Ethernet)(TM(商标))。主机I/F电路22从主机12接收写入指令、写入数据及读取指令之类的各种指令或数据。写入指令包含逻辑地址(开始逻辑地址)及写入数据的尺寸。写入指令请求SSD14将写入数据写入与开始逻辑地址及尺寸对应的NAND存储器40的存储区域中。读取指令包含逻辑地址(开始逻辑地址)及应读取的数据的尺寸。读取指令请求SSD14从与开始逻辑地址及尺寸对应的NAND存储器40的存储区域中读出数据。
DRAM I/F电路26是以在CPU24的控制下对DRAM36进行控制的方式构成的接口电路。DRAM I/F电路26也被称为DRAM控制器。
编码器/解码器30为了进行读取数据中的错误检测及纠正，而进行数据的编码及解码。编码器/解码器30对写入NAND存储器40中的数据(写入数据)进行编码。编码器/解码器30对从NAND存储器40中读出的数据(读取数据)进行解码。解码时，编码器/解码器30执行读取数据中的错误检测及纠正。
CPU24是以对主机I/F电路22、NAND I/F电路32、DRAM I/F电路26、SRAM28、及编码器/解码器30进行控制的方式构成的处理器。CPU24通过响应SSD14的电源接通，将控制程序(称为固件)从NAND存储器40或未图示的ROM载入到DRAM36并执行固件，而进行各种处理。
图2表示各NAND芯片42的构成的一例。各NAND芯片42的周边电路44具有输入输出电路102、逻辑控制电路104、芯片控制电路106、指令寄存器108、地址寄存器110、及待命/忙碌电路112。各NAND芯片42的各存储器面46具有存储单元阵列120、列解码器122、数据寄存器124、感测放大器126、及行解码器128。
将各NAND芯片42与NAND I/F电路32连接的各通道具有传送I/O信号的I/O信号线DQ[7：0]及传送控制信号的控制信号线。I/O信号包含指令、地址及数据。I/O信号线DQ[7：0]连接于输入输出电路102。
控制信号线包括芯片使能信号线CEn、指令锁存使能信号线CLE、地址锁存使能信号线ALE、写入使能信号线WEn、读取使能信号线REn/RE、数据选通信号线DQS/DQSn、待命/忙碌信号线RY/BYn。各控制信号线传送1比特的控制信号。I/O信号线DQ[7：0]传送指令、地址及数据。指令锁存使能信号线CLE传送指令锁存使能信号，该指令锁存使能信号表示使用I/O信号线DQ[7：0]传送的信号为指令。地址锁存使能信号线ALE传送地址锁存使能信号，该地址锁存使能信号表示使用I/O信号线DQ[7：0]传送的信号为地址。芯片使能信号线CEn、指令锁存使能信号线CLE、地址锁存使能信号线ALE及写入使能信号线WEn连接于逻辑控制电路104。读取使能信号线REn/RE及数据选通信号线DQS/DQSn连接于输入输出电路102。待命/忙碌信号线RY/BYn连接于待命/忙碌电路112。
信号线中传送的信号包括高电平时有效(active)的高电平有效信号线(正逻辑信号)、及低电平时有效的低电平有效信号(负逻辑信号)。通常，负逻辑信号是对表示信号的符号标注上划线或上横线来表示，但在本说明书中，为便于标示，在符号后标注n来表示。例如，芯片使能信号线CEn是指传送NAND芯片42启用时成为低电平，禁用时成为高电平的负逻辑信号。另外，将信号为有效电平称为信号线“生效”，将信号为无效电平称为信号线“失效”。当使传送正逻辑信号的信号线生效时，信号电平成为高电平。当使负逻辑信号生效时，信号电平成为低电平。
通常，信号线传送正逻辑信号或负逻辑信号中的任一信号，但读取使能信号线REn/RE及数据选通信号线DQS/DQSn传送两逻辑的互补信号。
I/O信号线DQ[7：0]是用于传送数据、地址及各种指令的8比特信号线。NAND I/F电路32在使用I/O信号线DQ[7：0]传送指令的情况下，使指令锁存使能信号线生效。NAND I/F电路32在使用I/O信号线DQ[7：0]传送地址的情况下，使地址锁存使能信号线生效。NAND I/F电路32与写入使能信号线WEn的上升同步地，使用I/O信号线DQ[7：0]传送指令及地址。
NAND I/F电路32与数据选通信号线DQS/DQSn的两边缘同步地，使用I/O信号线DQ[7：0]传送写入数据。周边电路44与数据选通信号线DQS/DQSn的两边缘同步地，使用I/O信号线DQ[7：0]传送读取数据。
芯片控制电路106是基于经由逻辑控制电路104接收的各种控制信号进行状态转换的电路。芯片控制电路106对各NAND芯片42的动作进行控制。待命/忙碌电路112在芯片控制电路106的控制下使待命/忙碌信号线RY/BYn的状态在待命状态(RY)与忙碌状态(BY)之间进行转换。
输入输出电路102是用于在与NAND I/F电路32之间收发I/O信号的缓冲电路。基于来自逻辑控制电路104的指示由输入输出电路102锁存的指令、地址及数据分别被分配到指令寄存器108、地址寄存器110、及数据寄存器124中加以存储。
存储在地址寄存器110的地址包括芯片编号、行地址及列地址。芯片编号是用于区分各NAND芯片42的辨别信息。芯片编号被提供给芯片控制电路106，行地址被提供给行解码器128，列地址被提供给列解码器122。此外，地址也可包括用于区分存储器面的存储器面编号。在地址不包括存储器面编号的情况下，可对每个存储器面区分地址空间，从而能由地址辨别存储器面。同样，地址也可不包括芯片编号。在此情况下，可对每个芯片区分地址空间，从而能由地址辨别芯片。
逻辑控制电路104受理控制信号的输入。逻辑控制电路104基于受理后的控制信号，执行由输入输出电路102受理的I/O信号的存储目的地寄存器的分配。逻辑控制电路104将受理后的控制信号传送到芯片控制电路106。
各NAND芯片42的各存储器面46的存储单元阵列120具有多个区块。各区块具有多个页。各页具有连接于同一字线的多个存储单元。区块是将数据从NAND存储器40中抹除的数据抹除动作(也称为区块抹除)的单位。页为数据写入动作及数据读出动作的单位。
列解码器122及行解码器128根据列地址及行地址指定出存储单元阵列120的存储单元。写入动作时，数据寄存器124内的数据被写入由列解码器122及行解码器128所指定的存储单元中。读取动作时，感测放大器从由列解码器122及行解码器128所指定的存储单元中读出数据。所读出的数据被写入数据寄存器124中。
接下来，对存储器控制器20(的NAND I/F电路32)与NAND存储器40(的周边电路44)之间的切换接口的概要进行说明。
图3是写入动作时的信号波形的一例。在初始状态下，芯片使能信号线CEn为失效状态，数据选通信号线DQS/DQSn为高阻抗(Hi-z)状态，其它信号线的状态无关紧要。图3的斜线表示无关紧要的状态。
NAND I/F电路32使芯片使能信号线CEn及指令锁存使能信号线CLE生效，使地址锁存使能信号线ALE及读取使能信号线REn/RE失效，开始写入使能信号线WEn的周期性生效/失效。也就是说，写入使能信号线WEn的电平周期性成为低电平与高电平。NAND I/F电路32与写入使能信号线WEn的上升(失效)同步地，使用I/O信号线DQ[7：0]向NAND芯片42依序传送指令01h、80h。NAND芯片42的输入输出电路102与写入使能信号线WEn的上升同步地，依序锁存使用I/O信号线DQ[7：0]依序输入的指令01h、80h。
NAND存储器40的写入模式根据每个存储单元可记录多少比特数据而分为若干种写入模式。写入模式的例子有每个存储单元可记录1比特数据的单阶存储单元(SingleLevel Cell)(SLC)写入模式、每个存储单元可记录2比特数据的多阶存储单元(MultiLevel Cell)(MLC)写入模式、每个存储单元可记录3比特数据的三阶存储单元(TripleLevel Cell)(TLC)写入模式、每个存储单元可记录4比特数据的四阶存储单元(Quad LevelCell)(QLC)写入模式。
此处，NAND存储器40的写入模式设为TLC写入模式。作为3页数据的下位页数据、中位页数据、及上位页数据被写入连接于同一字线的多个存储单元中。但是，在1次写入动作中，因为仅写入1页数据，所以指令01h、80h是写入下位页数据的写入指令。
NAND I/F电路32在传送指令80h之后，使指令锁存使能信号线CLE失效，使地址锁存使能信号线ALE生效。
NAND I/F电路32与写入使能信号线WEn的上升同步地，使用I/O信号线DQ[7：0]向NAND芯片42依序传送2循环的列地址C1、C2及3循环的行地址R1、R2、R3。输入输出电路102与写入使能信号线WEn的上升同步地，依序锁存使用I/O信号线DQ[7：0]依序输入的列地址及行地址。
NAND I/F电路32在传送行地址R3之后，通过维持写入使能信号线WEn的失效状态，来停止写入使能信号线WEn的周期性生效/失效。
NAND I/F电路32当从行地址R3的传送开始经过tCDQSS，使地址锁存使能信号线ALE失效。
NAND I/F电路32开始数据选通信号线DQS/DQSn的周期性失效/生效。NAND I/F电路32与数据选通信号线DQS/DQSn的上升及下降的两边缘同步地，使用I/O信号线DQ[7：0]向NAND芯片42依序传送写入数据。NAND芯片42的输入输出电路102与数据选通信号线DQS/DQSn的两边缘同步地，依序锁存使用I/O信号线DQ[7：0]依序输入的写入数据，保存在内部。
NAND I/F电路32在写入数据传送完成后，停止数据选通信号线DQS/DQSn的周期性失效/生效。
NAND I/F电路32使指令锁存使能信号线CLE生效，使写入使能信号线WEn仅生效/失效1周期。NAND I/F电路32与写入使能信号线WEn的上升(失效)同步地，使用I/O信号线DQ[7：0]向NAND芯片42传送指令1Ah，该指令1Ah表示写入动作结束，并表示开始向数据寄存器124传送锁存保存在输入输出电路102中的数据。输入输出电路102与写入使能信号线WEn的上升同步地，锁存使用I/O信号线DQ[7：0]输入的指令1Ah。NAND芯片42的输入输出电路102与写入使能信号线WEn的上升同步地，锁存使用I/O信号线DQ[7：0]输入的指令。
图4是写入模式为TLC写入模式的NAND存储器40的读取动作时的信号波形的一例。读取动作包含数据输出准备动作及数据输出动作，所述数据输出准备动作是从由跟随读取数据指令的地址所指定的存储单元中读出数据，并将读出的数据写入NAND芯片42内的数据寄存器124中，所述数据输出动作是通过输入输出电路102向存储器控制器20传送数据寄存器124内的数据。
在初始状态下，芯片使能信号线CEn为失效状态，数据选通信号线DQS/DQSn为高阻抗(Hi-z)状态，其它信号线的状态无关紧要。图4的斜线表示无关紧要的状态。
NAND I/F电路32使芯片使能信号线CEn及指令锁存使能信号线CLE生效，使地址锁存使能信号线ALE及读取使能信号线REn/RE失效，维持数据选通信号线DQS/DQSn的高阻抗状态。
NAND I/F电路32开始写入使能信号线WEn的周期性生效/失效。也就是说，写入使能信号线WEn的电平周期性成为低电平与高电平。NAND I/F电路32与写入使能信号线WEn的上升(失效)同步地，使用I/O信号线DQ[7：0]向NAND芯片42依序传送表示读取数据指令的指令01h/02h/03h、00h。NAND芯片42的输入输出电路102与写入使能信号线WEn的上升同步地，依序锁存使用I/O信号线DQ[7：0]依序输入的指令01h/02h/03h、00h。
指令01h/02h/03h表示读取下位页、中位页或上位页的数据的指令。指令00h表示读取的地址跟随其后。
NAND I/F电路32在传送指令00h之后，使指令锁存使能信号线CLE失效，使地址锁存使能信号线ALE生效。
NAND I/F电路32与写入使能信号线WEn的上升同步地，使用I/O信号线DQ[7：0]向NAND芯片42依序传送2循环的列地址ADD及3循环的行地址ADD。输入输出电路102与写入使能信号线WEn的上升同步地，依序锁存使用I/O信号线DQ[7：0]依序输入的列地址及行地址。
NAND I/F电路32在传送行地址ADD之后，使指令锁存使能信号线CLE生效，使地址锁存使能信号线ALE失效。
NAND I/F电路32与写入使能信号线WEn的上升同步地，使用I/O信号线DQ[7：0]向NAND芯片42传送指令30h，该指令30h指示从即将读取之前被输入的地址的存储单元阵列中读取数据。输入输出电路102与写入使能信号线WEn的上升同步地，锁存使用I/O信号线DQ[7：0]输入的指令30h。
NAND芯片42当受理指令30h时，开始从存储单元阵列中读出数据。数据读出所需的时间为图4的时间tR。
NAND I/F电路32在传送指令30h之后，在时间tR期间维持各信号线的状态。
经过时间tR之后，NAND I/F 32使指令锁存使能信号线CLE生效，维持地址锁存使能信号线ALE的失效状态。
NAND I/F电路32开始写入使能信号线WEn的周期性生效/失效。NAND I/F电路2与写入使能信号线WEn的上升(失效)同步地，使用I/O信号线DQ[7：0]向NAND芯片42传送表示数据输出指令开始的指令05h。NAND芯片42的输入输出电路102与写入使能信号线WEn的上升同步地，锁存使用I/O信号线DQ[7：0]输入的指令05h。
NAND I/F电路32在传送指令05h之后，使指令锁存使能信号线CLE失效，使地址锁存使能信号线ALE生效。
NAND I/F电路32与写入使能信号线WEn的上升同步地，使用I/O信号线DQ[7：0]向NAND芯片42依序传送2循环的列地址ADD及3循环的行地址ADD。输入输出电路102与写入使能信号线WEn的上升同步地，依序锁存使用I/O信号线DQ[7：0]依序输入的列地址及行地址。
NAND I/F电路32在传送行地址ADD之后，使地址锁存使能信号线ALE失效，使指令锁存使能信号线CLE生效。
NAND I/F电路32与写入使能信号线WEn的上升同步地，使用I/O信号线DQ[7：0]向NAND芯片42传送指示数据输出动作开始的指令E0h。NAND芯片42的输入输出电路102与写入使能信号线WEn的上升同步地，锁存使用I/O信号线DQ[7：0]输入的指令E0h。输入输出电路102与写入使能信号线WEn的上升同步地，锁存使用I/O信号线DQ[7：0]输入的指令E0h。
NAND芯片42当受理指令E0h时，开始数据输出的准备。
然后，NAND I/F电路32通过使指令锁存使能信号线CLE失效，维持写入使能信号线WEn的失效状态，来停止写入使能信号线WEn的周期性生效/失效。
I/O信号线DQ[7：0]的传送方向为双向。所述指令的传送中，I/O信号线DQ[7：0]的传送方向是从存储器控制器20(NAND I/F电路32)向NAND芯片42(输入输出电路102)的方向。NAND I/F电路32驱动I/O信号线DQ[7：0]以传送指令，输入输出电路102接收指令。
NAND I/F电路32当从写入使能信号线WEn的周期性生效/失效的停止经过tWHR2，使读取使能信号REn/RE失效，将I/O信号线DQ[7：0]的传送方向切换成从NAND芯片42向存储器控制器20的方向。输入输出电路102当从写入使能信号线WEn的周期性生效/失效的停止经过tWHR2，将I/O信号线DQ[7：0]的传送方向切换成从NAND芯片42向存储器控制器20的方向。然后，输入输出电路102能够驱动I/O信号线DQ[7：0]以传送数据，NAND I/F电路32能够接收数据。
当完成I/O信号线DQ[7：0]的传送方向切换时，NAND I/F电路102开始读取使能信号线REn/RE的周期性生效/失效。最初的周期比第2周期以后的周期长。输入输出电路102与读取使能信号线REn/RE的周期性生效/失效连动(延迟固定时间tDQSRE)地开始数据选通信号线DQS/DQSn的周期性失效/生效，与数据选通信号线DQS/DQSn同步地使用I/O信号线DQ[7：0]向NAND I/F电路32传送读取数据。NAND I/F电路32与数据选通信号线DQS/DQSn同步地锁存使用I/O信号线DQ[7：0]输入的读取数据。
读取数据传送完成后，NAND I/F电路32停止读取使能信号线REn/RE的周期性生效/失效。由此，数据选通信号线DQS/DQSn的周期性生效/失效也停止。NAND I/F电路32使指令锁存使能信号线CLE失效。
在切换接口中，因为使用I/O信号线DQ传送指令及数据，所以数据传送中无法传送指令。同样，指令传送中无法传送数据。
此外，在存储器控制器20的各通道上连接着多个NAND芯片的情况下，也无法对除了以在连接于同一通道的多个NAND芯片中传送的数据为对象的NAND芯片以外的NAND芯片传送指令。
图5表示写入指令与读取数据指令连续的情况下的信号波形的一例。省略了指令01h。图5表示存储器控制器20与NAND芯片42-0之间的信号波形。在完成了从存储器控制器20向NAND芯片42-0传送写入指令的时刻t1，从主机12向SSD14传送读取请求。但是，NAND I/F电路32在此之后使用I/O信号线DQ[7：0]向NAND芯片42-0传送作为写入指令对象的写入数据，因此无法立即传送读取数据指令。在完成经由I/O信号线DQ[7：0]向NAND芯片42-0传送写入数据的时刻t2以后，NAND I/F电路32才能使用I/O信号线DQ[7：0]向NAND芯片42-0传送读取数据指令。
在NAND存储器40中，因为读取及写入是以页为单位执行，所以传送1次指令之后可传送的数据最大量为该页的尺寸。1页的尺寸可为任意尺寸，例如对16千比特组附加ECC(Error Correction Code，纠错码)而为17,336比特组。该数据的传送中是无法传送指令期间。
无法传送指令期间取决于切换接口的数据通讯速度。例如，在数据通讯速度为4.8Gbps(每1秒4.8十亿比特)的情况下，无法传送指令时间为3.96μ秒。在数据通讯速度为2.4Gbps(每1秒2.4十亿比特)的情况下，无法传送指令时间为7.57μ秒。在数据通讯速度为1.2Gbps(每1秒1.2十亿比特)的情况下，无法传送指令时间为14.80μ秒。
如图4所示，读取动作时NAND I/F电路32传送读取数据指令，读取数据储存在数据寄存器124中，当数据输出的准备完成时，传送数据输出指令，接收从NAND芯片42的输入输出电路102传送的读取数据。从读取数据指令传送的完成到数据输出指令的传送的准备时间tR会导致NAND存储器40的性能下降。
进而，如果存在如上所述的无法传送指令期间，那么读取数据指令的发出会更晚，导致NAND存储器40的性能进一步下降。图6是用于对读取数据输出用的准备时间tR与无法传送指令期间进行说明的图。
图6表示写入动作后执行读取动作的情况下的I/O信号线DQ[7：0]的状态。NAND I/F电路32在向NAND芯片42传送写入指令之后且传送写入数据之前，产生读取请求。写入数据的传送中因为是无法传送指令期间，所以成为指令传送的等待时间。NAND I/F电路32当完成写入数据传送时，向NAND芯片42传送读取数据指令。而且，当经过准备时间tR时，NAND I/F电路32向NAND芯片42传送数据输出指令。然后，从NAND芯片42向NAND I/F电路32传送读取数据。
图7是表示实施方式的切换接口的一例的波形图。实施方式的切换接口在指令及地址的传送上可选择第1模式或第2模式。根据第1模式，执行与通常的切换接口相同的动作。也就是说，NAND I/F电路32使指令锁存使能信号线CLE或地址锁存使能信号线ALE生效，与写入使能信号线WEn的上升同步地，使用I/O信号线DQ[7：0]向输入输出电路102传送指令或地址。根据第2动作模式，使用指令锁存使能信号线CLE及地址锁存使能信号线ALE这2种信号线传送指令及地址。
为通常的切换接口时，数据传送中，指令锁存使能信号线CLE与地址锁存使能信号线ALE同为低电平(失效状态)。因此，数据传送中，可使用指令锁存使能信号线CLE及地址锁存使能信号线ALE这2种信号线并通过第2模式传送指令及地址。有时也将第1模式称为切换接口，将第2模式称为双线接口。
当在指令及地址的传送上未明示选择动作模式时，选择第1模式。因此如图7所示，写入指令与图3所示的通常的切换接口的情况下同样地进行传送。图7中省略了指令01h。
NAND I/F电路32使芯片使能信号线CEn及写入使能信号线WEn生效。
NAND I/F电路32维持数据选通信号线DQS/DQSn的生效状态。
NAND I/F电路32使指令锁存使能信号线CLE生效，开始写入使能信号线WEn的周期性生效/失效。NAND I/F电路32与写入使能信号线WEn的上升(失效)同步地，使用I/O信号线DQ[7：0]向NAND芯片42传送指令80h。
NAND I/F电路32在传送指令80h之后，使指令锁存使能信号线CLE失效，使地址锁存使能信号线ALE生效。
NAND I/F电路32与写入使能信号线WEn的上升同步地，使用I/O信号线DQ[7：0]向NAND芯片42依序传送2循环的列地址C1、C2及3循环的行地址R1、R2、R3。
NAND I/F电路32在传送行地址R3之后，通过维持写入使能信号线WEn的失效状态，来停止写入使能信号线WEn的周期性生效/失效。
NAND I/F电路32使地址锁存使能信号线ALE失效。
NAND I/F电路32使DQS/DQSn失效。
NAND I/F电路32开始DQS/DQSn的周期性失效/生效。NAND I/F电路32与数据选通信号线DQS/DQSn的上升及下降的两边缘同步地，使用I/O信号线DQ[7：0]向NAND芯片42依序传送写入数据。
写入数据传送前或传送中，对除了当前传送写入数据的NAND芯片42以外的芯片或同一芯片的另一存储器面产生读取请求。在此情况下，与读取请求相关的读取数据指令、数据输出指令及地址在第1模式下无法传送，因此，NAND I/F电路32将动作模式从第1模式变更为第2模式(图7中，称为双线模式进入(Entry))。NAND I/F电路32通过先使地址锁存使能信号线ALE生效，然后使指令锁存使能信号线CLE生效，而向NAND芯片42(周边电路44)传达双线模式进入。周边电路44检测到地址锁存使能信号线ALE先生效，接着指令锁存使能信号线CLE生效的双线模式进入时将动作模式从第1模式变更为第2模式。
完成切换到第2动作模式之后，NAND I/F电路32在指令锁存使能信号线CLE的下降(失效)中使用地址锁存使能信号线ALE传送1比特数据。NAND芯片42的周边电路44的逻辑控制电路104在指令锁存使能信号线CLE的下降(失效)中锁存地址锁存使能信号线ALE的数据，并将锁存的数据提供至输入输出电路102。输入输出电路在第2模式下进行动作时，将由逻辑控制电路104提供的数据视为使用I/O信号线DQ[7：0]输入的数据。
改变使用地址锁存使能信号线ALE传送的数据的电平(从低电平到高电平、从高电平到低电平)必须是在指令锁存使能信号线CLE为高电平时进行。因此，NAND I/F电路32在变更要传送的数据的电平之前，使指令锁存使能信号线CLE为高电平(生效)。这样一来，通过双线接口串行传送数据。
尽管动作模式切换成第2模式，写入使能信号线WEn仍维持失效状态。
在双线接口中，指令锁存使能信号线CLE作为时脉发挥功能。NAND I/F电路32基于由内置的振荡器产生的时脉，使指令锁存使能信号线CLE周期性生效/失效。
当指令及地址传送完成时，NAND I/F电路32将动作模式从第2动作模式变更为第1动作模式(图7中，称为双线模式退出)。NAND I/F电路32通过先使指令锁存使能信号线CLE失效，然后使地址锁存使能信号线ALE失效，而向NAND芯片42(周边电路44)传达双线模式退出。假使最后传送的比特为低电平(地址锁存使能信号线ALE为失效状态)，那么NAND I/F电路32使地址锁存使能信号线ALE生效一次，然后使地址锁存使能信号线ALE失效。
周边电路44先检测到指令锁存使能信号线CLE的失效，然后检测到地址锁存使能信号线ALE的失效时，判断为双线模式退出，将动作模式从第2动作模式变更为第1动作模式。双线模式退出的时点可在写入数据的传送中。在写入数据传送中发生双线模式退出，进而产生其它读取请求的情况下，NAND I/F电路32可再将动作模式从第1模式变更为第2模式，通过第2模式传送指令及地址。
图8表示实施方式的串行传送的一例。图8是通过双线接口串行传送读取数据指令的情况下的波形图。
在切换接口中，所传送的比特组是指令还是地址是根据指令锁存使能信号线CLE为高电平还是地址锁存使能信号线ALE为高电平来辨别。指令锁存使能信号线CLE与地址锁存使能信号线ALE的电平的组合为(CLE，ALE)＝(1，0)或(CLE，ALE)＝(0，1)这2种。
但是，在将指令锁存使能信号线CLE及地址锁存使能信号线ALE用于传送的双线接口中，无法进行该辨别。因此，必须另行传送表示是(CLE，ALE)＝(1，0)还是(CLE，ALE)＝(0，1)的判别比特。因此，NAND I/F电路32对传送比特组附加1比特的判别比特。判别比特可附加到传送比特组的前后或传送比特组内的任意位置，而图8的例子中，NAND I/F电路32将判别比特ca附加到传送比特组之前。逻辑控制电路104在指令锁存使能信号线CLE的下降边缘锁存地址锁存使能信号线ALE，因此指令锁存使能信号线CLE的下降边缘与判别比特ca对应。判别比特ca＝0是(CLE，ALE)＝(1，0)，表示传送比特组是指令，判别比特ca＝1是(CLE，ALE)＝(0，1)，表示传送比特组是地址。
如图4所示，读取数据指令是指令00h到指令30h的7比特组。图8中省略了指令01h/02h/03h。为了串行传送7比特组的读取数据指令，必须串行传送63(＝(8+1)×7)比特。刚进入双线之后的比特组是ca＝0，所以是指令00h。从下一比特组起的比特组是ca＝1，所以是地址。最后的比特组是ca＝0，所以是指令30h。
双线接口的传送速度依存于指令锁存使能信号线CLE的生效/失效的频率。当指令锁存使能信号线CLE以100MHz反复生效/失效时，传送1个读取数据指令的时间为630n秒+双线模式进入/退出时间。该时间在数据通讯速度为4.8Gbps的切换接口中，充分小于1页的数据传送时间(无法传送指令时间)的3.96μ秒，因此，数据传送中，可通过双线接口对指令与地址进行串行通讯，从而能够提高SSD14的性能。
图9表示存储器控制器20上连接着4个NAND芯片42-0～42-3的状态。如果使用实施方式的双线接口，那么可在使用I/O信号线DQ[7：0]例如向NAND芯片42-2传送写入数据期间，在切换接口使用被固定的指令锁存使能信号线CLE及地址锁存使能信号线ALE向NAND芯片42-2或其它NAND芯片(42-0、42-2、42-3)传送指令及地址。同样，也可在使用I/O信号线DQ[7：0]向任一NAND芯片42传送指令及地址期间，使用指令锁存使能信号线CLE及地址锁存使能信号线ALE向任一NAND芯片42传送数据。
作为实施方式，已针对在发出写入指令后的写入数据传送中产生读取请求的情形进行了说明，但实施方式同样也可应用于除此以外的情形。例如，在写入数据传送中产生另一写入请求的情况下，读取数据传送中产生写入请求的情况下及读取数据传送中产生另一读取请求的情况下，均可应用实施方式。
此外，本发明不限定于所述实施方式的原样，在实施阶段可在不脱离其主旨的范围内改变构成要素使其具体化。另外，通过适当组合所述实施方式中所揭示的多个构成要素，可形成各种发明。例如，可从实施方式中示出的所有构成要素中省去若干构成要素。进而，也可将涉及不同实施方式的构成要素适当组合。

Claims (11)

1.一种电子装置，其特征在于具备：
接口部，可与第1至第3信号线连接；以及
控制部，进行控制使得经由所述接口部发送第1指令、第1地址、数据，及发送第2指令或第2地址中的一个；且
所述控制部进行控制使得：
在使用所述第1信号线发送所述数据之前，
在使用所述第2信号线发送第1控制信号的期间使用所述第1信号线发送所述第1指令，在使用所述第3信号线发送第2控制信号的期间使用所述第1信号线发送所述第1地址；且
在使用所述第1信号线发送所述数据的期间，
使用所述第2信号线及所述第3信号线至少发送所述第2指令或所述第2地址中的一个。
2.根据权利要求1所述的电子装置，其特征在于所述控制部进行控制使得：
在所述第3信号线是生效的期间使所述第2信号线生效，
使所述第2信号线生效后，至少发送所述第2指令或所述第2地址中的一个。
3.根据权利要求2所述的电子装置，其特征在于所述控制部进行控制使得：
使所述第2信号线生效之后，交替执行所述第2信号线的失效和生效，
基于所述第2信号线的生效和失效中的至少一个，发送所述第2指令或所述第2地址中的至少一个。
4.根据权利要求3所述的电子装置，其特征在于所述控制部进行控制使得：
在发送所述第2指令或所述第2地址中的至少一个的期间中的所述第2信号线的生效期间改变所述第3信号线的电平。
5.根据权利要求1所述的电子装置，其特征在于在所述控制部是：
进行控制使得：在使用所述第1信号线发送所述数据的期间且在所述第2指令或所述第2地址中的至少一个发送完成后如果所述第3信号线为失效状态，使所述第3信号线生效，所述第3信号线生效后使所述第2信号线失效，且所述第2信号线失效后使所述第3信号线失效；並且
进行控制使得：在使用所述第1信号线发送所述数据的期间且在所述第2指令或所述第2地址中的至少一个发送完成后，如果所述第3信号线为生效状态，使所述第2信号线失效，所述第2信号线失效后使所述第3信号线失效。
6.一种存储器系统，其特征在于具备：
非易失性存储器；
第1至第3信号线，与所述非易失性存储器连接；以及
控制器；且
所述控制器具备：
接口部，与所述第1至第3信号线连接；以及
控制部，进行控制使得经由所述接口部向所述非易失性存储器发送第1指令、第1地址、数据，及发送第2指令或第2地址中的一个；且
所述控制部进行控制使得：
在使用所述第1信号线发送所述数据之前，
在使用所述第2信号线发送第1控制信号期间使用所述第1信号线发送所述第1指令，在使用所述第3信号线发送第2控制信号期间使用所述第1信号线发送所述第1地址；且
在使用所述第1信号线发送所述数据的期间，
使用所述第2信号线及所述第3信号线至少发送所述第2指令或所述第2地址中的一个。
7.根据权利要求6所述的存储器系统，其特征在于所述控制部进行控制使得：
在所述第3信号线是生效的期间使所述第2信号线生效，
使所述第2信号线生效后，至少发送所述第2指令或3所述第2地址中的一个。
8.根据权利要求7所述的存储器系统，其特征在于所述控制部进行控制使得：
使所述第2信号线生效后，交替执行所述第2信号线的失效与生效，
基于所述第2信号线的生效与失效中的至少一个，发送所述第2指令或所述第2地址中的至少一个。
9.根据权利要求8所述的存储器系统，其特征在于所述控制部进行控制使得：
在发送所述第2指令或所述第2地址中的至少一个的的期间中的所述第2信号线的生效期间改变所述第3信号线的电平。
10.根据权利要求6所述的存储器系统，其特征在于在所述控制部是：
进行控制使得：在使用所述第1信号线发送所述数据期间且所述第2指令或所述第2地址中的至少一个发送完成后，如果所述第3信号线为失效状态，使所述第3信号线生效，所述第3信号线生效后使所述第2信号线失效，所述第2信号线失效后使所述第3信号线失效；並且
进行控制使得：在使用所述第1信号线发送所述数据的期间且在所述第2指令或所述第2地址中的至少一个发送完成后如果所述第3信号线为生效状态，使所述第2信号线失效，所述第2信号线失效后使所述第3信号线失效。
11.一种传送方法，其特征在于：
所述传送方法是在非易失性存储器与控制器之间传送第1指令、第1地址、数据、及傳送第2指令或第2地址中的一个的方法，且
在使用第1信号线传送所述数据之前，
在使用第2信号线传送第1控制信号的期间使用所述第1信号线传送所述第1指令，
在使用第3信号线传送第2控制信号期间使用所述第1信号线传送所述第1地址；
在使用所述第1信号线传送所述数据的期间，
使用所述第2信号线及所述第3信号线至少传送所述第2指令或所述第2地址中的一个。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024500532A (ja) * 2021-04-07 2024-01-09 長江存儲科技有限責任公司 高性能入力バッファおよびそれを有するメモリデバイス

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160118088A1 (en) * 2014-10-28 2016-04-28 Samsung Electronics Co., Ltd. Storage device including a plurality of nonvolatile memory chips
CN106469569A (zh) * 2015-08-17 2017-03-01 株式会社东芝 半导体存储装置及存储系统
CN108257629A (zh) * 2016-12-29 2018-07-06 爱思开海力士有限公司 非易失性存储器装置和包括其的数据存储装置的操作方法
JP2019135681A (ja) * 2019-03-28 2019-08-15 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム
CN111179986A (zh) * 2018-11-09 2020-05-19 三星电子株式会社 操作控制非易失性存储器装置的控制器的方法及存储装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4460867B2 (ja) 2003-09-26 2010-05-12 東芝ストレージデバイス株式会社 インターフェース装置及びパケット転送方法
US7920431B2 (en) * 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
JP4643729B2 (ja) * 2009-07-09 2011-03-02 株式会社東芝 インタリーブ制御装置、インタリーブ制御方法及びメモリシステム
JP2010092493A (ja) 2009-11-24 2010-04-22 Toshiba Storage Device Corp インターフェース装置及びパケット転送方法
JP2012128644A (ja) 2010-12-15 2012-07-05 Toshiba Corp メモリシステム
WO2013022915A1 (en) 2011-08-09 2013-02-14 Lsi Corporation I/o device and computing host interoperation
KR102342789B1 (ko) * 2015-09-24 2021-12-24 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US10528286B2 (en) * 2016-11-11 2020-01-07 Sandisk Technologies Llc Interface for non-volatile memory
KR102396448B1 (ko) * 2017-10-19 2022-05-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US11762558B2 (en) * 2018-09-21 2023-09-19 Samsung Electronics Co., Ltd. Storage device having a controller that communicates with each of two memories through separate interfaces
KR20220008428A (ko) * 2020-07-13 2022-01-21 삼성전자주식회사 고효율 입출력 인터페이스를 지원하는 불휘발성 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160118088A1 (en) * 2014-10-28 2016-04-28 Samsung Electronics Co., Ltd. Storage device including a plurality of nonvolatile memory chips
CN106469569A (zh) * 2015-08-17 2017-03-01 株式会社东芝 半导体存储装置及存储系统
CN108257629A (zh) * 2016-12-29 2018-07-06 爱思开海力士有限公司 非易失性存储器装置和包括其的数据存储装置的操作方法
CN111179986A (zh) * 2018-11-09 2020-05-19 三星电子株式会社 操作控制非易失性存储器装置的控制器的方法及存储装置
JP2019135681A (ja) * 2019-03-28 2019-08-15 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム

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