JP2019135681A - 不揮発性半導体記憶装置及びメモリシステム - Google Patents

Abstract

【課題】処理能力を向上できる不揮発性半導体記憶装置及びメモリシステムを提供すること。【解決手段】実施形態に係るメモリシステム１は、第１不揮発性半導体記憶装置１０とコントローラ１００とを備える。第１不揮発性半導体記憶装置１０は、第２信号ＲＥｎを受信する第１端子に接続される第１回路６０と、第１信号ＯＤＴＥＮに応じて第１回路６０を制御する第２回路５２とを含む。第２回路５２は、第１信号ＯＤＴＥＮの論理レベルが切り替わった際、第２信号ＲＥｎが第１論理（“Ｈ”）レベルの場合、第１及び第２スイッチ素子６１及び６２をオフにして、第２論理（“Ｌ”）レベルの場合、第１及び第２スイッチ素子６１及び６２をオンにする。【選択図】図６

Description

実施形態は、不揮発性半導体記憶装置及びメモリシステムに関する。

不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１３−８０９１２号公報

処理能力を向上できる不揮発性半導体記憶装置及びメモリシステムを提供する。

実施形態に係るメモリシステムは、第１不揮発性半導体記憶装置と、第１不揮発性半導体記憶装置を制御するように構成されたコントローラとを含む。第１不揮発性半導体記憶装置は、コントローラと接続された第１端子と、第１端子に接続された第１及び第２抵抗素子と、当該第１抵抗素子と電源電圧線とを電気的に接続する第１スイッチ素子と、当該第２抵抗素子と接地電圧線とを電気的に接続する第２スイッチ素子とを含む第１回路とを含む。第１不揮発性半導体記憶装置は、コントローラから受信した第１信号に基づいて、第１不揮発性半導体記憶装置への書き込み動作の防止及び第１回路の制御の１つを実行する。

図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係る不揮発性半導体記憶装置の断面図である。 図３は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。 図４は、第１実施形態に係る不揮発性半導体記憶装置における入出力端子及び入出力制御回路の接続を模式的に示す回路図である。 図５は、第１実施形態に係る不揮発性半導体記憶装置における入出力端子及びロジック回路の接続を模式的に示す回路図である。 図６は、第１実施形態に係るメモリシステムにおけるＯＤＴ回路の制御をしめすフローチャートである。 図７は、第１実施形態に係るメモリシステムにおけるＯＤＴ回路の制御モードと各種制御信号の論理状態との関係を示す図である。 図８は、第１実施形態に係るメモリシステムにおけるSet Feature時の各種信号のタイミングチャートである。 図９は、第１実施形態に係るメモリシステムにおける書き込み動作時の各種信号のタイミングチャートである。 図１０は、第１実施形態に係るメモリシステムにおける読み出し動作時の各種信号のタイミングチャートである。 図１１は、第１実施形態に係るメモリシステムにおける各種制御信号とＯＤＴ回路の動作タイミングの関係を示すタイミングチャートである。 図１２は、第２実施形態に係る不揮発性半導体記憶装置の断面図である。 図１３は、第２実施形態に係る不揮発性半導体記憶装置におけるメモリチップのブロック図である。 図１４は、第３実施形態に係るメモリシステムにおけるＯＤＴ回路の制御モードと各種制御信号の論理状態との関係を示す図である。 図１５は、第３実施形態に係るメモリシステムにおける書き込み動作時の各種信号のタイミングチャートである。 図１６は、第３実施形態に係るメモリシステムにおける読み出し動作時の各種信号のタイミングチャートである。 図１７は、第３実施形態に係るメモリシステムにおける各種制御信号とＯＤＴ回路の動作タイミングの関係を示すタイミングチャートである。 図１８は、第４実施形態に係るメモリシステムにおけるＯＤＴ回路の制御モードと各種制御信号の論理状態との関係を示す図である。 図１９は、第４実施形態に係るメモリシステムにおける各種制御信号とＯＤＴ回路の動作タイミングの関係を示すタイミングチャートである。 図２０は、第５実施形態の第１例に係る不揮発性半導体記憶装置の動作状態とライトプロテクト信号の関係を示すテーブルである。 図２１は、第５実施形態の第２例に係るメモリシステムにおけるＯＤＴ回路の制御モードと各種制御信号の論理状態との関係を示す図である。 図２２は、第５実施形態の第２例に係るメモリシステムにおける書き込み動作時の各種信号のタイミングチャートである。 図２３は、第５実施形態の第２例に係るメモリシステムにおける読み出し動作時の各種信号のタイミングチャートである。 図２４は、第５実施形態の第２例に係るメモリシステムにおける各種制御信号とＯＤＴ回路の動作タイミングの関係を示すタイミングチャートである。 図２５は、第６実施形態に係るメモリシステムにおけるＯＤＴ回路の制御モードと各種制御信号の論理状態との関係を示す図である。 図２６は、第６実施形態に係るメモリシステムにおけるＯＤＴ回路がオフにしてからライトプロテクト状態に移行するまでのタイミングチャートである。 図２７は、第７実施形態に係るメモリシステムにおける第１動作と第２動作の関係を示す図である。 図２８は、第８実施形態に係るメモリシステムにおけるＯＤＴの動作対象を示す説明図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る不揮発性半導体記憶装置及びメモリシステムについて説明する。以下では不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。

図１に示すように、メモリシステム１は、例えば複数のメモリ１０（１０＿０、１０＿１、１０＿２、…）、及び１つのコントローラ１００を備える。

複数のメモリ１０は、ＮＡＮＤバスを介してコントローラ１００に接続される。メモリ１０は、不揮発性半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。メモリ１０は、それぞれが複数のメモリチップを備えることが可能である。ここで、メモリ１０は、任意のメモリチップを用いることができ、より具体的には、例えば、あらゆるタイプのＮＡＮＤ型フラッシュメモリチップを用いることが可能である。なお、図１では、メモリ１０は３個配置されているが、３個に限らず、適宜変更可能である。また、本実施形態では、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを用いているが、必ずしもこれに限らない。

コントローラ１００は、ホスト機器２００に接続される。コントローラ１００は、例えばホスト機器２００からのコマンドに基づいて、各メモリ１０の制御や、データの送受信等を行う。

１．１．２ メモリの構成について
次にメモリ１０の構成について、図２及び図３を用いて説明する。以下ではメモリ１０＿０について説明するが、他のメモリ１０（１０＿１、１０＿２、…）も同様の構成である。

まずメモリ１０＿０の断面構成について説明する。

図２に示すように、メモリ１０＿０は、パッケージ基板４０、インターフェースチップ２０、及び複数（例えば８個）のメモリチップ３０（３０ａ〜３０ｆ）を備える。例えばインターフェースチップ２０及び複数のメモリチップ３０は、パッケージ基板４０上に、モールド樹脂（図示せず）によって封止される。

パッケージ基板４０は、インターフェースチップ２０及びメモリチップ３０を実装する。パッケージ基板４０は、メモリチップ３０及びインターフェースチップ２０に例えば電源電圧ＶＣＣ及び接地電圧ＶＳＳを供給する。また、パッケージ基板４０は、コントローラ１００とインターフェースチップ２０との間で、データ等を転送する。

インターフェースチップ２０は、パッケージ基板４０と各メモリチップ３０との間で、データ等を転送する。

メモリチップ３０は、コントローラ１００からのデータ等を記憶する。なお、図２では、メモリチップ３０（３０ａ〜３０ｆ）は８個積層されているが、８個に限らず、適宜変更可能である。

次にメモリ１０＿０の断面構成について、より具体的に説明する。

パッケージ基板（半導体基板）４０の下面に、バンプ４１が設けられる。不揮発性半導体記憶装置がＢＧＡ（Ball Grid Array）パッケージの場合、バンプ４１は、はんだボールである。パッケージ基板４０は、バンプ４１を介してコントローラ１００に電気的に接続される。

パッケージ基板４０の上面に、インターフェースチップ（半導体チップ）２０が設けられる。

インターフェースチップ２０及びパッケージ基板４０の上面の上方に、８個のメモリチップ３０（３０ａ〜３０ｆ）が設けられる。８個のメモリチップ３０ａ〜３０ｈは、下方側から順に積層される。最上層のメモリチップ３０ｈを除く各メモリチップ３０ａ〜３０ｇの各々には、その上面から下面に達する貫通電極（ＴＳＶ：through silicon via）３１が設けられる。そして、隣接する２つのメモリチップ３０の間には、各メモリチップ３０のＴＳＶ３１を電気的に接続するためにバンプ３２が設けられている。なお、最上層のメモリチップ３０ｈは、ＴＳＶ３１を含んでいても良い。

最下層のメモリチップ３０ａの下面上に、配線３３が設けられる。この配線３３とインターフェースチップ２０との間に、バンプ２１が設けられる。配線３３とパッケージ基板４０との間に、バンプ４２が設けられる。

次にインターフェースチップ２０及びメモリチップ３０の構成について説明する。

図３に示すように、インターフェースチップ２０及び各メモリチップ３０はＴＳＶ３１を介して接続されている。そして各メモリチップ３０はインターフェースチップ２０を介してコントローラとデータ等を送受信する。

メモリチップ３０は、データ等を記憶するためのメモリセルアレイ５３を含む。例えばメモリチップ３０は、メモリセルが半導体基板上に二次元に配置されたメモリセルアレイ５３を含む平面型ＮＡＮＤ型フラッシュメモリでも良く、メモリセルが半導体基板上方に三次元に配置されたメモリセルアレイ５３を含む三次元積層型ＮＡＮＤ型フラッシュメモリでも良い。

なお、三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ５３の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

インターフェースチップ２０は、入出力制御回路５０、ロジック回路５１、及びＯＤＴ(on die termination)制御回路５２を含む。また、インターフェースチップ２０は、外部（コントローラ１００）とデータを含む各信号の送受信を行うため、８ビットのデータ線ＤＱ［７：０］、クロック信号ＤＱＳ、ＤＱＳｎ、リードイネーブル信号ＲＥ、ＲＥｎ、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、及びＯＤＴイネーブル信号ＯＤＴＥＮに対応する複数の端子を含む。

ロジック回路５１は、各制御信号、例えばリードイネーブル信号ＲＥ及びＲＥｎ、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、並びにＯＤＴイネーブル信号ＯＤＴＥＮをコントローラ１００から受信する。ロジック回路５１は、複数の制御信号に対応した複数の端子に接続される。ロジック回路５１は、例えばリードイネーブル信号ＲＥ及びＲＥｎを受信する端子に接続される図示せぬＯＤＴ回路を含む（詳細は後述する）。ＯＤＴ回路は、信号の入出力において、外部（コントローラ１００）との間で生じる信号の反射を終端させる回路である。また、ロジック回路５１は、受信した信号を、ＯＤＴ制御回路５２に転送する。

チップイネーブル信号ＣＥｎは、メモリ１０をイネーブルにするための信号であり、ｌｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／Ｏがコマンドであることを示す信号であり、ｈｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、入出力信号Ｉ／Ｏがアドレスであることを示す信号であり、“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をメモリ１０内へ取り込むための信号であり、コントローラ１００よりコマンド、アドレス、及びデータ等を受信する度に、“Ｌ”レベルでアサートされる。よって、ＷＥｎがトグルされる度に、信号がメモリ１０に取り込まれる。リードイネーブル信号ＲＥ及びＲＥｎは、コントローラ１００が、メモリ１０から各データを読み出すための信号である。リードイネーブル信号ＲＥｎは、信号ＲＥの反転信号である。例えばリードイネーブル信号ＲＥｎは、“Ｌ”レベルでアサートされる 。ライトプロテクト信号ＷＰｎは、書き込み動作の禁止を命令するための信号であり、“Ｌ”レベルでアサートされる。ＯＤＴイネーブル信号ＯＤＴＥＮは、メモリ１０内のＯＤＴ回路のＯＮ／ＯＦＦ状態を制御する信号であり、“Ｈ”レベルでアサートされる。

入出力制御回路５０は、データ線ＤＱ［７：０］、並びにクロック信号ＤＱＳ及びＤＱＳｎに対応する端子に接続される。入出力制御回路５０は、データ線ＤＱ［７：０］、並びにクロック信号ＤＱＳ及びＤＱＳｎに対応する端子に接続されるＯＤＴ回路を含む。入出力制御回路５０は、コントローラ１００とメモリ１０との間でデータ線ＤＱ［７：０］を介して送受信される８ビットの入出力データ信号ＩＯ［７：０］、並びにクロック信号ＤＱＳ及びＤＱＳｎの入出力を制御する。入出力データ信号ＩＯ［７：０］は、８ビットのデータ信号であり、各種コマンド、アドレス、データ等を含む。なお、入出力データ信号ＩＯは８ビットに限定されず、適宜設定可能である。クロック信号ＤＱＳ及びＤＱＳｎは、データの入出力の際に用いられるクロック信号であり、クロック信号ＤＱＳｎは、クロック信号ＤＱＳの反転信号である。

以下、特に限定しない限り、各種信号は、コントローラ１００及び各メモリ１０を共通に接続する信号線（以下、「共通信号線」と呼ぶ）を介して送受信される。

なお、本実施形態では、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びＯＤＴイネーブル信号ＯＤＴＥＮに関しては、共通信号線を用いても良く、コントローラ１００と各メモリ１０とを個別に接続する信号線（以下、「個別信号線」と呼ぶ）を用いても良い。

ＯＤＴ制御回路５２は、パラメータ記憶部５４を含む。ＯＤＴ制御回路５２は、パラメータ記憶部５４に記憶したパラメータの設定と、ロジック回路５１から送信されたＯＤＴイネーブル信号及び他の信号とに応じて、入出力制御回路５０及びロジック回路５１が含むＯＤＴ回路を制御する。

パラメータ記憶部５４は、ＯＤＴ回路に関するパラメータを記憶する。なお、ＯＤＴ制御回路５２はメモリ領域を含んでいなくても良く、他のメモリ領域にパラメータを保存しても良い。

１．１．３ ＯＤＴ回路の構成について
次にＯＤＴ回路の構成について、図４及び図５を用いて説明する。

まず入出力制御回路５０に含まれるＯＤＴ回路について説明する。

図４に示すように、入出力制御回路５０は、対応する端子毎に、ＯＤＴ回路６０、入力レシーバ６４、及び出力ドライバ６５を含む。

入力レシーバ６４は、例えばバッファとして機能し、コントローラ１００からの入力信号を、例えばメモリ１０内で処理するための適正な電圧レベルに変換して、インターフェースチップ２０内の他の回路、及びメモリチップ３０に転送する。

出力ドライバ６５は、例えばバッファとして機能し、メモリチップ３０から転送された信号を、適正な電圧レベルに変換して、コントローラ１００に出力する。

ＯＤＴ回路６０は、端子と入力レシーバ６４の間に設けられる。ＯＤＴ回路６０は、ｐチャネルＭＯＳトランジスタ６１、ｎチャネルＭＯＳトランジスタ６２、並びに可変抵抗素子６３ａ及び６３ｂを含む。

ｐチャネルＭＯＳトランジスタ６１は、ゲートに信号ＯＤＴＳｎが入力され、ソースに電源電圧ＶＣＣが印加され、ドレインが可変抵抗素子６３ａの一端に接続される。ｐチャネルＭＯＳトランジスタ６１は、電源電圧ＶＣＣが印加されている電圧線（電源電圧線）と可変抵抗素子６３ａを接続するための第１スイッチ素子として機能する。

可変抵抗素子６３ａの他端は、端子と入力レシーバとを接続する配線、及び可変抵抗素子６３ｂの一端に接続される。ＯＤＴ制御回路５２は、Set Feature時に書き込まれたパラメータに応じて可変抵抗素子６３ａ及び６３ｂの抵抗値を設定する。

ｎチャネルＭＯＳトランジスタ６２は、ゲートに信号ＯＤＴＳが入力され、ドレインが可変抵抗素子６３ｂの他端に接続され、ソースに接地電圧ＶＳＳが印加される。ｎチャネルＭＯＳトランジスタ６２は、接地電圧ＶＳＳが印加されている電圧線（接地電圧線）と可変抵抗素子６３ｂを接続するための第２１スイッチ素子として機能する。

信号ＯＤＴＳ及び信号ＯＤＴＳｎは、ＯＤＴ回路６０を制御するためにＯＤＴ制御回路５２から与えられる信号である。信号ＯＤＴＳｎは、信号ＯＤＴＳの反転信号である。ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオンにする場合、信号ＯＤＴＳを“Ｈ”レベルにし、信号ＯＤＴＳｎを“Ｌ”レベルにする。

次にロジック回路５１に含まれるＯＤＴ回路６０について説明する。

図５に示すように、ロジック回路５１は、対応する端子（図５の参照符号“ＰＡＤ”）毎に、入力レシーバ６４を含む。そしてリードイネーブル信号ＲＥｎ及びＲＥに対応する端子と入力レシーバ６４との間には、ＯＤＴ回路６０が設けられている。

なお、リードイネーブル信号ＲＥｎ及びＲＥに対応する端子に接続されるＯＤＴ回路６０が設けられていなくても良く、他の端子に接続されるＯＤＴ回路６０が設けられていても良く、任意に設定可能である。

１．２ ＯＤＴ回路の動作について
次にＯＤＴ回路６０の動作について説明する。ＯＤＴ制御回路５２は「ＤＩＮモード」と「ＤＯＵＴモード」と呼ばれる２つの制御モードを有する。ＯＤＴ制御回路５２は、それぞれの制御モードに応じて、オンにするＯＤＴ回路６０を選択する。ＤＩＮモードは、いずれかのメモリ１０でデータの書き込み動作を行う際、コントローラ１００がデータを出力する場合に選択されるモードである。他方で、ＤＯＵＴモードは、いずれかのメモリ１０でデータの読み出し動作を行う際、対象となるメモリ１０がデータを出力する場合に選択されるモードである。以下、本実施形態では、ＤＩＮモード時に、データ線ＤＱ［７：０］、並びにクロック信号ＤＱＳ及びＤＱＳｎに対応するＯＤＴ回路６０がオンとされ、ＤＯＵＴモード時に、データ線ＤＱ［７：０］、クロック信号ＤＱＳ及びＤＱＳｎ、並びにリードイネーブル信号ＲＥｎ及びＲＥに対応するＯＤＴ回路６０がオンとされる場合について説明する。

１．２．１ ＯＤＴ回路の制御の流れについて
まず、ＯＤＴ回路６０の制御の流れについて、図６を用いて説明する。

図６に示すように、ＯＤＴ回路６０の制御には、大きく分けて２つの動作がある。まず第１動作において、コントローラ１００は、ＯＤＴ回路６０のパラメータを設定する（ステップＳ１）。以下、パラメータの書き込み動作を「Set Feature」と呼ぶ。Set Featureでは、ＯＤＴ回路６０以外の各種パラメータの書き込みも行われる。

より具体的には、コントローラ１００は、例えば電源投入後、第１動作において、Set Featureを実行し、各種パラメータを設定する。この時、コントローラ１００は、各メモリ１０のインターフェースチップ２０において、ＯＤＴ回路６０を使用するかしないかを設定する。例えばコントローラ１００とメモリ１０とを接続する信号線（ＮＡＮＤバス）の長さがもっとも長いメモリ１０のインターフェースチップ２０だけＯＤＴ回路６０を使用して、他のメモリ１０のインターフェースチップ２０はＯＤＴ回路６０を使用しないように設定する。そして、コントローラ１００は、ＯＤＴ回路６０を使用するインターフェースチップ２０に対して、ＤＩＮモード及びＤＯＵＴモード時の可変抵抗素子６３ａ及び６３ｂの抵抗値をそれぞれ設定する。各インターフェースチップ２０のＯＤＴ制御回路５２は、ＯＤＴ回路６０の使用可否、及び可変抵抗素子６３ａ及び６３ｂの抵抗値に関するパラメータ情報をパラメータ記憶部５４に保存する。

次に第２動作において、コントローラ１００は、ＯＤＴイネーブル信号ＯＤＴＥＮを送信する。各メモリ１０のインターフェースチップ２０のＯＤＴ制御回路５２は、第１動作で設定したパラメータ情報と、ＯＤＴイネーブル信号ＯＤＴＥＮとに応じて、ＯＤＴ回路６０のオン／オフを制御する。

より具体的には、まずコントローラ１００は、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｈ”レベルにして各メモリ１０に送信する（ステップＳ２）。

ＯＤＴイネーブル信号を受信した各メモリ１０のＯＤＴ制御回路５２は、ステップＳ１においてＯＤＴ回路６０が使用可能とされている場合（ステップＳ３＿Ｙｅｓ）、ＯＤＴ回路６０の制御モードを選択する。他方でＯＤＴ回路６０が使用不可とされている場合（ステップＳ３＿Ｎｏ）、ステップＳ３以降のＯＤＴ回路６０の制御動作は省略される。

ＯＤＴ制御回路５２は、いずれかのメモリ１０において書き込み動作が実行されている場合（ステップＳ４＿Ｙｅｓ）、ＤＩＮモードを選択する。

次にＯＤＴ制御回路５２は、データ線ＤＱ［７：０］、並びにクロック信号ＤＱＳ及びＤＱＳｎに対応するＯＤＴ回路６０をオンにする（ステップＳ５）。より具体的には、ＯＤＴ制御回路５２は、対応するＯＤＴ回路６０の信号ＯＤＴＳを“Ｈ”レベルにし、信号ＯＤＴＳｎを“Ｌ”レベルにする。これによりトランジスタ６１及び６２がオンとなり、ＯＤＴ回路６０がオンとなる。

他方で、ＯＤＴ制御回路５２は、いずれのメモリ１０においても書き込み動作が実行されていない場合、すなわち読み出し動作の場合、ＤＯＵＴモードを選択し、データ線ＤＱ［７：０］、クロック信号ＤＱＳ及びＤＱＳｎ、並びにリードイネーブル信号ＲＥｎ及びＲＥに対応するＯＤＴ回路６０をオンにする（ステップＳ６）。

次に、コントローラ１００はＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”レベルにする。これに応じて、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする（ステップＳ７）。

コントローラ１００は、パラメータの変更が不要な場合、書き込み及び読み出し動作に応じて第２動作を繰り返して、ＯＤＴ回路６０を制御する。

１．２．２ ＯＤＴ回路の制御モード選択について
次に、ＯＤＴ回路６０の制御モードの選択について、図７を用いて説明する。

図７に示すように、メモリ１０（ＯＤＴ制御回路５２）は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”から“Ｈ”レベルに切り替わるタイミングで、リードイネーブル信号ＲＥｎをラッチする。そしてリードイネーブル信号ＲＥｎが“Ｈ”レベルの場合、メモリ１０は、ＤＩＮモードを選択して対応するＯＤＴ回路６０をオンにする。他方でリードイネーブル信号ＲＥｎが“Ｌ”レベルの場合、メモリ１０は、ＤＯＵＴモードを選択して対応するＯＤＴ回路６０をオンにする。すなわち、コントローラ１００は書き込み動作の場合、リードイネーブル信号ＲＥｎを“Ｈ”レベルにして、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”から“Ｈ”レベルに切り替え、読み出し動作の場合、リードイネーブル信号ＲＥｎを“Ｌ”レベルにして、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”から“Ｈ”レベルに切り替える。

またＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”レベルの間、メモリ１０は、ＯＤＴ回路６０をオフにする。

１．２．３ Set Featureについて
次に、Set Feature時におけるコントローラ１００と各メモリ１０との間での信号の送受信について、図８を用いて説明する。

図８に示すように、まずコントローラ１００は、チップイネーブル信号ＣＥｎをアサート（“Ｌ”レベル）する。

次にコントローラ１００は、Set Featureを実行することを通知するコマンド、例えば“Ｄ５ｈ”を発行するとともに、コマンドラッチイネーブル信号ＣＬＥをアサート（“Ｈ”レベル）する。

次にコントローラ１００は、アドレスデータ“ｘｘｈ”及び“ｙｙｈ”を発行するとともにアドレスラッチイネーブル信号ＡＬＥをアサート（“Ｈ”レベル）する。例えば、アドレスデータ“ｘｘｈ”は、Set Featureの設定に関するアドレスデータであり、“ｙｙｈ”は、対応するメモリ１０を示すアドレスデータである。なお、アドレスデータの詳細及びサイクル数については特に限定されない。

これらのコマンド及びアドレスは、ライトイネーブル信号ＷＥｎがトグルされる度に、対応するメモリ１０にそれぞれ格納される。

次にコントローラ１００は、クロック信号ＤＱＳ及びＤＱＳｎを送信するとともに、データ“Ｗ−Ｂ０”〜“Ｗ−Ｂ３”を発行する。例えば“Ｗ−Ｂ０”がＯＤＴ回路６０の使用可否及び可変抵抗素子６３ａ及び６３ｂの設定に関するデータを示し、データ“Ｗ−Ｂ１”〜“Ｗ−Ｂ３”は他のパラメータに関するデータを示す。なお、データのサイクル数は、設定が必要なパラメータに応じて任意に設定可能である。

メモリ１０は、パラメータの書き込みを開始し、ビジー状態となる。メモリ１０は、ビジー状態の間、各種信号を受け付けない状態にあることを通知するレディ／ビジー信号Ｒ／Ｂｎを“Ｌ”レベルとしてコントローラ１００に送信する。

メモリ１０が書き込み動作を完了すると、レディ／ビジー信号Ｒ／Ｂｎは“Ｈ”レベルに復帰する。

１．２．４ 書き込み動作におけるＯＤＴ回路の制御について
次に、書き込み動作時におけるコントローラ１００と各メモリ１０との間での信号の送受信について、特に非選択メモリ１０におけるＯＤＴ回路６０の制御に着目して、図９を用いて説明する。図９では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等は省略されている。

図９に示すように、まずコントローラ１００は、チップイネーブル信号ＣＥｎをアサート（“Ｌ”レベル）する。また、コントローラ１００は、書き込み動作では、リードイネーブル信号ＲＥｎを“Ｈ”レベルに維持する。

次にコントローラ１００は、書き込み動作を実行することを通知するコマンド、例えば“８０ｈ”及びアドレスデータ“ＡＤ１”、“ＡＤ２”、“ＡＤ３”、“ＡＤ４”、及び“ＡＤ５”を発行する。例えばアドレスデータ“ＡＤ１”及び“ＡＤ２”はメモリチップ３０におけるカラムアドレスを示し、アドレスデータ“ＡＤ３”、“ＡＤ４”、及び“ＡＤ５”は、ロウアドレスを示す。選択メモリ１０では、ライトイネーブル信号ＷＥｎがトグルされる度に、コマンド及びアドレスデータがメモリ１０内に保持される。

なお、アドレスデータのサイクル数は５サイクルに限定されず、任意に設定可能である。更にアドレスデータは、メモリ１０を指定するアドレス、メモリ１０内におけるメモリチップ３０を指定するチップアドレス（ＣＡＤＤ）を含んでいても良い。更にロウアドレスは、ブロックアドレス、ページアドレスを含んでいても良い。更にページアドレスは、例えばワード線ＷＬ、奇数／偶数ビット線（Ｅ／Ｏ）、ストリングアドレス、あるいは下位ページ／中間ページ／上位ページ（Ｌ／Ｍ／Ｕ）等に関する情報を含んでいても良い。

ページアドレスの構成については、例えば、“不揮発性半導体記憶装置及びその制御方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”という２０１３年３月４日に出願された米国特許出願１３／７８４，７５３号に記載されている。本特許出願は、その全体が本願明細書において参照により援用されている。

次にコントローラ１００は、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｈ”レベルにする。この時、ＯＤＴ回路６０が使用可能な、すなわち第１動作（Set Feature）でＯＤＴ回路６０のパラメータが設定された、非選択メモリ１０では、リードイネーブル信号ＲＥｎが“Ｈ”レベルのため、ＯＤＴ制御回路５２は、ＤＩＮモードを選択して対応するＯＤＴ回路６０をオンにする。他方で、ＯＤＴ回路６０を使用しない、すなわち第１動作（Set Feature）でＯＤＴ回路６０のパラメータが設定されていない、非選択メモリ１０では、ＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮによらず、ＯＤＴ回路６０をオンにしない。

次にコントローラ１００は、クロック信号ＤＱＳ及びＤＱＳｎを送信するとともに、書き込みデータ“ＷＤ”を発行する。

選択メモリ１０における書き込み動作が完了すると、コントローラ１００は、チップイネーブル信号ＣＥｎを“Ｈ”レベルにし、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”レベルにする。ＯＤＴ回路６０が使用可能な非選択メモリ１０は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”レベルにされるとＯＤＴ回路６０をオフにする。

１．２．５ 読み出し動作におけるＯＤＴ回路の制御について
次に、読み出し動作時におけるコントローラ１００と各メモリ１０との間での信号の送受信について、特に非選択メモリ１０におけるＯＤＴ回路６０の制御に着目して、図１０を用いて説明する。図１０では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等は省略されている。

図１０に示すように、コントローラ１００は、チップイネーブル信号ＣＥｎをアサート（“Ｌ”レベル）する。

次にコントローラ１００は、読み出し動作を実行することを通知するコマンド、例えば“０５ｈ”、アドレスデータ“ＡＤ１”〜“ＡＤ５”、及び読み出し動作を実行させるコマンド、例えば“Ｅ０ｈ”を順に発行する。選択メモリ１０では、ライトイネーブル信号ＷＥｎがトグルされる度に、コマンド及びアドレスデータがメモリ１０内に保持される。

次にコントローラ１００は、リードイネーブル信号ＲＥｎをある期間“Ｌ”レベルにする。そしてコントローラ１００は、この期間内に、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”から“Ｈ”レベルにする。この時、ＯＤＴ回路６０が使用可能な非選択メモリ１０では、リードイネーブル信号ＲＥｎが“Ｌ”レベルのため、ＯＤＴ制御回路５２は、ＤＯＵＴモードを選択して対応するＯＤＴ回路６０をオンにする。他方で、ＯＤＴ回路６０を使用しない非選択メモリ１０では、ＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮによらず、ＯＤＴ回路６０をオンにしない。

次に選択メモリ１０では読み出し動作が実行され、リードイネーブル信号ＲＥｎ及びＲＥのトグルに応じて、読み出しデータ“ＲＤ”及びクロック信号ＤＱＳ及びＤＱＳｎを出力する。

選択メモリ１０における読み出し動作が完了すると、コントローラ１００は、チップイネーブル信号ＣＥｎを“Ｈ”レベルにし、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”レベルにする。ＯＤＴ回路６０が使用可能な非選択メモリ１０は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”レベルにされるとＯＤＴ回路６０をオフにする。

１．２．６ ＯＤＴ回路の動作タイミングについて
次に、ＯＤＴイネーブル信号ＯＤＴＥＮとＯＤＴ回路６０のオン／オフの切り替えのタイミングについて、図１１を用いて説明する。

図１１に示すように、メモリ１０は、ライトイネーブル信号ＷＥｎが“Ｌ”から“Ｈ”レベルに切り替わってから、予め設定された期間、リードイネーブル信号ＲＥｎを含む各種信号を受け付けないように設定されている。あるいは、コントローラ１００がこの期間、自発的に各種信号を発行しないように設定されていても良い。以下、予め設定された期間、すなわちライトイネーブル信号ＷＥｎが“Ｌ”から“Ｈ”レベルに切り替わってから、リードイネーブル信号ＲＥｎが受け付け可能とされるまでの待機期間を「ｔＷＨＲ」と呼ぶ。例えば、書き込み動作においてはアドレスデータ“ＡＤ５”の入力後（図９）、読み出し動作においてはコマンド“３０ｈ”の入力後（図１０）、この待機期間ｔＷＨＲが設けられる。

待機期間ｔＷＨＲ経過後、メモリ１０は、リードイネーブル信号ＲＥｎを受け付ける（リードイネーブル信号ＲＥｎが有効となる）。コントローラ１００は、待機期間ｔＷＨＲ終了後から２５ｎｓｅｃ以上の期間、リードイネーブル信号ＲＥｎを、書き込み動作の場合は“Ｈ”レベルで維持し、読み出し動作の場合は“Ｌ”レベルで維持する（以下、この期間を「ＲＥｎ維持期間」と呼ぶ）。コントローラ１００は、ＲＥｎ維持期間開始（すなわち待機期間ｔＷＨＲ終了）から５ｎｓｅｃ以上経過してから、ＲＥｎ維持期間が終了するまでの間（例えば２０ｎｓｅｃの間）に、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”から“Ｈ”レベルに切り替える。すなわち、コントローラ１００は、ＲＥｎ維持期間開始から５ｎｓｅｃ以上経過すれば、他の信号と非同期でＯＤＴイネーブル信号ＯＤＴＥＮを切り替えることができる。

ＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”から“Ｈ”レベルに切り替わったタイミングで、リードイネーブル信号ＲＥｎをラッチし、ＯＤＴ回路６０の制御モードを選択する。そしてＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”から“Ｈ”レベルに切り替わってから、例えば２５ｎｓｅｃ経過後、対応するＯＤＴ回路６０をオンにする。またＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｈ”から“Ｌ”レベルに切り替わってから、例えば２５ｎｓｅｃ経過後、対応するＯＤＴ回路６０をオフにする。

１．３ 本実施形態に係る効果について
本実施形態に係る構成では、処理能力を向上することができる。以下、本効果について説明する。

バスによりコントローラ１００と複数のメモリ１０が共通に接続されているメモリシステム１においては、非選択メモリ１０からの信号の反射が、信号の入力先である選択メモリ１０あるいはコントローラ１００へ伝わるため、この反射信号が入力信号におけるノイズとなる。このためＯＤＴ回路６０を用いて、信号の反射を抑制する方法が知られている。

例えば非選択メモリ１０においてＯＤＴ回路６０のオン／オフ動作を制御する場合、書き込みまたは読み出し動作の前後に、非選択メモリ１０に、ＯＤＴ回路６０の使用開始と終了を通知するコマンド（及びアドレスデータ）をそれぞれ送信する方法がある。但し、この場合、書き込みまたは読み出し動作とは別に、非選択メモリ１０への通知が必要となるため、書き込み及び読み出し動作における処理時間が長くなり、メモリシステム１の処理能力が低下する。

また、書き込み動作と読み出し動作とでは、コントローラ１００及び選択メモリ１０間で送受信される信号の状態が異なる。より具体的には、例えば読み出し動作では、リードイネーブル信号ＲＥｎのトグルに応じてデータが読み出されるのに対し、書き込み動作では、リードイネーブル信号ＲＥｎは、“Ｈ”レベルに維持される。従って、リードイネーブル信号ＲＥｎに対応するＯＤＴ回路６０は、読み出し動作時に使用され、書き込み動作時には使用されない方が好ましい。このように、メモリシステムの動作状態に応じて、ＯＤＴ回路６０のオン／オフを制御する必要がある。

これに対し本実施形態に係る構成では、コントローラ１００は、ＯＤＴ回路６０を制御するための信号（ＯＤＴイネーブル信号ＯＤＴＥＮ）を発行することができる。そして、コントローラ１００は、書き込み及び読み出し動作中に、ＯＤＴイネーブル信号ＯＤＴＥＮを各メモリ１０に送信することができる。また各メモリ１０は、ＯＤＴイネーブル信号ＯＤＴＥＮに応じてＯＤＴ回路６０を制御することができる。これにより、コントローラ１００は、書き込みまたは読み出し動作の前後に行っていた非選択メモリ１０へのＯＤＴ回路６０に関する通知を省略できる。よって書き込み及び読み出し動作の処理時間を短縮でき、メモリシステムの処理能力を向上することができる。

更に本実施形態に係る構成では、リードイネーブル信号ＲＥｎに応じてＯＤＴの制御モードを切り替えることができる。より具体的には、メモリ１０は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”から“Ｈ”レベルに切り替わった際、リードイネーブル信号ＲＥｎが“Ｈ”レベルの場合、ＤＩＮモードを選択し、“Ｌ”レベルの場合、ＤＯＵＴモードを選択することができる。これにより、メモリ１０は、書き込み及び読み出し動作において、最適なＯＤＴ回路６０の制御状態を選択することができる。よって、信号の反射によるノイズを効果的に低減でき、信号の品質を向上することができる。従って、信号の劣化による誤動作を抑制でき、メモリシステムの信頼性を向上できる。

２．第２実施形態
次に第２実施形態について説明する。第１実施形態と異なる点は、メモリ１０の構成が異なり、各メモリチップがＯＤＴ回路を含む点である。以下、第１実施形態と異なる点についてのみ説明する。

２．１ メモリの構成について
本実施形態のメモリ１０の構成について、図１２及び図１３を用いて説明する。以下ではメモリ１０＿０について説明するが、他のメモリ１０（１０＿１、１０＿２、…）も同様の構成である。

まずメモリ１０の断面構成について説明する。

図１２に示すように、メモリ１０＿０は、パッケージ基板４０、及び８個のメモリチップ７０（７０ａ〜７０ｈ）を備える。例えば複数のメモリチップ７０は、パッケージ基板４０上に、モールド樹脂（図示せず）によって封止される。なお、本実施形態におけるメモリ１０＿０では、第１実施形態の図２及び図３で説明したインターフェースチップ２０が廃されている。

メモリチップ７０は、第１実施形態の図２及び図３で説明したメモリチップ３０と同様に、コントローラ１００からのデータ等を記憶する。なお、メモリチップ７０（７０ａ〜６０ｆ）は８個積層されているが、８個に限らず、適宜変更可能である。各メモリチップ７０は、外部（コントローラ１００等）と信号を送受信するための複数の端子７１をメモリチップ７０の上面に備える。

メモリチップ７０ａ〜７０ｈは、端子７１が露出するように、例えば階段状に中心をずらした状態で、パッケージ基板４０の上面上に、下方側から順に積層される。そして各メモリチップ７０の端子７１は、例えば金配線によりパッケージ基板４０と電気的に接続される。

次にメモリチップ７０の構成について説明する。以下ではメモリチップ７０ａについて説明するが、他のメモリチップ７０ｂ〜７０ｈも同じ構成である。

図１３に示すように、メモリチップ７０ａは、第１実施形態の図３で説明したインターフェースチップ２０が含む入出力制御回路５０、ロジック回路５１、及びＯＤＴ制御回路５２と、メモリチップ３０が含むメモリセルアレイ５３を含む。また、メモリチップ７０ａは、リードイネーブル信号ＲＥ及びＲＥｎ、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、並びにＯＤＴイネーブル信号ＯＤＴＥＮにそれぞれ対応する端子を含む。よって、第１実施形態と同様に、メモリチップ７０ａの入出力制御回路５０は、データ線ＤＱ［７：０］、並びにクロック信号ＤＱＳ及びＤＱＳｎに対応する端子に接続されるＯＤＴ回路６０を含み、ロジック回路５１は、リードイネーブル信号ＲＥｎ及びＲＥに対応する端子に接続されるＯＤＴ回路６０を含む。

２．２ ＯＤＴ回路の動作について
次に、各メモリチップ７０が含むＯＤＴ回路６０の動作について説明する。ＯＤＴ回路６０の制御の流れについては、第１実施形態の図６と同じである。但し、第１動作において、コントローラ１００は、Set Featureを実行する際、第１実施形態ではメモリ１０（インターフェースチップ２０）毎に、ＯＤＴ回路６０に関するパラメータを設定していたのに対し、本実施形態ではメモリチップ７０毎にＯＤＴ回路６０に関するパラメータを設定する。そして、第２動作では、コントローラ１００と送受信される信号に応じて、各メモリチップ７０のＯＤＴ制御回路５２が、ＯＤＴ回路６０の動作を制御する。

２．３ 本実施形態に係る効果について
本実施形態に係る構成であると、第１実施形態と同様の効果を得ることができる。

更に本実施形態に係る構成では、各メモリチップ７０がＯＤＴ回路６０を含んでいるため、メモリチップ７０毎にＯＤＴ回路６０が設定できる。これにより、メモリシステム１は、反射信号を抑制するためのより詳細な設定をすることができる。よって、信号の反射によるノイズをより効果的に低減でき、信号の品質を向上することができる。

３．第３実施形態
次に、第３実施形態について説明する。第１及び第２実施形態と異なる点は、ＯＤＴ回路６０の制御モードを決定する際、チップイネーブル信号ＣＥｎも判定に用いている点である。以下、第１及び第２実施形態と異なる点についてのみ、説明する。

３．１ メモリシステムの全体構成について
まずメモリシステム１の全体構成について説明する。本実施形態におけるメモリシステム１では、チップイネーブル信号ＣＥｎに関して、コントローラ１００と各メモリ１０（１０＿０、１０＿１、１０＿２、…）とが個別信号線で接続されている。すなわち、コントローラ１００は、個別信号線を用いて各メモリ１０に、それぞれ異なるチップイネーブル信号ＣＥｎを送信できる。以下、コントローラ１００が個別信号線を用いてチップイネーブル信号ＣＥｎを送信する場合、すなわち複数のチップイネーブル信号ＣＥｎを表す場合は、チップイネーブル信号「ＣＥｎｘ」と呼ぶ。

なお、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びＯＤＴイネーブル信号ＯＤＴＥＮに関しては、共通信号線を用いても良く、個別信号線を用いても良い。

３．２ ＯＤＴ回路の制御モード選択について
まずＯＤＴ回路６０の制御モードの選択について、図１４を用いて説明する。

図１４に示すように、本実施形態では、ＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”レベルから“Ｈ”レベルに切り替わるタイミングで、チップイネーブル信号ＣＥｎｘ及びリードイネーブル信号ＲＥｎをラッチする。そしてチップイネーブル信号ＣＥｎｘ及びリードイネーブル信号ＲＥｎがともに“Ｈ”レベルの場合、ＯＤＴ制御回路５２は、ＤＩＮモードを選択して、対応するＯＤＴ回路６０をオンにする。また、チップイネーブル信号ＣＥｎｘが“Ｈ”レベルでリードイネーブル信号ＲＥｎが“Ｌ”レベルの場合、ＯＤＴ制御回路５２は、ＤＯＵＴモードを選択して、対応するＯＤＴ回路６０をオンにする。また、チップイネーブル信号ＣＥｎｘが“Ｌ”レベルの場合、リードイネーブル信号ＲＥｎによらず、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする。

またＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”レベルの間、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする。

３．３ 書き込み動作におけるＯＤＴ回路の制御について
次に、書き込み動作時におけるコントローラ１００と各メモリ１０との間での信号の送受信について、図１５を用いて説明する。

図１５に示すように、まずコントローラ１００は、選択メモリ１０におけるチップイネーブル信号ＣＥｎｘをアサート（“Ｌ”レベル）する。また、コントローラ１００は、非選択メモリ１０における、チップイネーブル信号ＣＥｎｘを書き込み動作の間、“Ｈ”レベルに維持する。

次にコントローラ１００は、書き込み動作に必要なコマンド及びアドレスデータ発行後、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｈ”レベルにする。この時、ＯＤＴ回路６０が使用可能な非選択メモリ１０では、チップイネーブル信号ＣＥｎｘ及びリードイネーブル信号ＲＥｎが“Ｈ”レベルのため、ＯＤＴ制御回路５２は、ＤＩＮモードを選択して、対応するＯＤＴ回路６０をオンにする。

選択メモリ１０における書き込み動作が完了すると、コントローラ１００は、選択メモリ１０のチップイネーブル信号ＣＥｎを“Ｈ”レベルにし、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”レベルにする。ＯＤＴ回路６０が使用可能な非選択メモリ１０は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”レベルにされるとＯＤＴ回路６０をオフにする。

３．４ 読み出し動作におけるＯＤＴ回路の制御について
次に、読み出し動作時におけるコントローラ１００と各メモリ１０との間での信号の送受信について、図１６を用いて説明する。

図１６に示すように、まずコントローラ１００は、選択メモリ１０におけるチップイネーブル信号ＣＥｎｘをアサート（“Ｌ”レベル）する。また、コントローラ１００は、非選択メモリにおける、チップイネーブル信号ＣＥｎｘを読み出しの間、“Ｈ”レベルに維持する。

次にコントローラ１００は、読み出し動作に必要なコマンド及びアドレスデータ発行後、リードイネーブル信号ＲＥｎをＲＥｎ維持期間の間、“Ｌ”レベルにする。そしてコントローラ１００は、この期間内に、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｈ”レベルにする。ＯＤＴ回路６０が使用可能な非選択メモリ１０では、チップイネーブル信号ＣＥｎｘが“Ｈ”レベル、そしてリードイネーブル信号ＲＥｎが“Ｌ”レベルのため、ＯＤＴ制御回路５２は、ＤＯＵＴモードを選択して対応するＯＤＴ回路６０をオンにする。

選択メモリ１０における読み出し動作が完了すると、コントローラ１００は、選択メモリ１０のチップイネーブル信号ＣＥｎｘを“Ｈ”レベルにし、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”レベルにする。ＯＤＴ回路６０が使用可能な非選択メモリ１０は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”レベルにされるとＯＤＴ回路６０をオフにする。

３．５ ＯＤＴ回路の動作タイミングについて
次に、ＯＤＴイネーブル信号ＯＤＴＥＮとＯＤＴ回路６０のオン／オフの切り替えのタイミングについて、図１７を用いて説明する。

図１７に示すように、例えば待機期間ｔＷＨＲ経過後、チップイネーブル信号ＣＥｎｘが有効となった状態（メモリ１０が各種信号を受け付け可能となった状態）で、コントローラ１００は、非選択メモリ１０のチップイネーブル信号ＣＥｎｘを“Ｈ”レベルとする。その後（例えば１０ｎｓｅｃ後）、コントローラ１００は、書き込み動作の場合には、リードイネーブル信号ＲＥｎを“Ｈ”レベルで維持する。他方でコントローラ１００は、読み出し動作の場合には、リードイネーブル信号ＲＥｎを“Ｌ”レベルにし、ＲＥｎ維持期間（２５ｎｓｅｃ以上）、“Ｌ”レベルを維持する。

また、コントローラ１００は、ＲＥｎ維持期間開始（すなわち待機期間ｔＷＨＲ終了）から５ｎｓｅｃ以上経過してから、ＲＥｎ維持期間が終了するまでの間、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”から“Ｈ”レベルに切り替える。例えば図１７の例では、チップイネーブル信号ＣＥｎｘが有効な状態となってから１０ｎｓｅｃ後にＲＥｎ維持期間となり、それから５ｎｓｅｃ後（チップイネーブル信号ＣＥｎｘが有効な状態となってから１５ｓｅｃ後）に、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｈ”レベルにされている。

ＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”から“Ｈ”レベルに切り替わったタイミングで、チップイネーブル信号ＣＥｎｘ及びリードイネーブル信号ＲＥｎをラッチし、ＯＤＴ回路６０の制御モードを選択し、例えば２５ｎｓｅｃ経過後、対応するＯＤＴ回路６０をオンにする。

３．６ 本実施形態に係る効果について
本実施形態は、第１及び第２実施形態に適用できる。よって第１及び第２実施形態と同様の効果を得ることができる。

また本実施形態に係る構成では、コントローラ１００は、メモリ１０毎に異なるチップイネーブル信号ＣＥｎｘを送信する。そしてＯＤＴ制御回路５２は、チップイネーブル信号ＣＥｎｘとリードイネーブル信号ＲＥｎに基づいて、ＯＤＴ回路６０の制御モードを選択することができる。このため、ＯＤＴ制御回路５２は、対応するメモリ１０（あるいはメモリチップ７０）が非選択状態（チップイネーブル信号ＣＥｎｘが“Ｈ”レベルの状態）の場合にのみ、ＯＤＴ回路６０を動作させることができる。すなわち、メモリシステム１は、選択したメモリ１０に応じて、より最適なＯＤＴ回路６０の制御をすることができる。よって、信号の反射によるノイズをより効果的に低減でき、信号の品質を向上することができる。

４．第４実施形態
次に、第４実施形態について説明する。第３実施形態と異なる点は、ＯＤＴイネーブル信号ＯＤＴＥＮ及びチップイネーブル信号ＣＥｎｘが“Ｈ”レベルのときにＯＤＴ回路６０がオンとなる点である。以下、第３実施形態と異なる点についてのみ説明する。

４．１ ＯＤＴ回路の制御モード選択について
まずＯＤＴ回路６０の制御モードの選択について、図１８を用いて説明する。

図１８に示すように、チップイネーブル信号ＣＥｎｘ及びＯＤＴイネーブル信号ＯＤＴＥＮがともに“Ｈ”レベルとされた際、リードイネーブル信号ＲＥｎが“Ｈ”レベルであれば、ＯＤＴ制御回路５２は、ＤＩＮモードを選択して、対応するＯＤＴ回路６０をオンにする。他方で、リードイネーブル信号ＲＥｎが“Ｌ”レベルであれば、ＯＤＴ制御回路５２は、ＤＯＵＴモードを選択して、対応するＯＤＴ回路６０をオンにする。ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオンにした際のリードイネーブル信号ＲＥｎをラッチしている。よって、ＯＤＴ回路６０がオンにされている間、リードイネーブル信号ＲＥｎが、“Ｈ”から“Ｌ”レベル、あるいは“Ｌ”から“Ｈ”レベルに変更されても、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにするまでＤＩＮモードあるいはＤＯＵＴモードを維持している。

また、チップイネーブル信号ＣＥｎｘ及びＯＤＴイネーブル信号ＯＤＴＥＮの少なくとも１つが“Ｌ”レベルの場合、リードイネーブル信号ＲＥｎによらず、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする。

４．２ ＯＤＴ回路の動作タイミングについて
次に、ＯＤＴイネーブル信号ＯＤＴＥＮとＯＤＴ回路６０のオン／オフの切り替えのタイミングについて、図１９を用いて説明する。図１９の例では、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｈ”レベルの間、非選択メモリ１０のチップイネーブル信号ＣＥｎｘは“Ｈ”レベルに維持されている場合について説明する。

図１９に示すように、第３実施形態と同様に、チップイネーブル信号ＣＥｎｘが有効な状態（メモリ１０が各種信号を受け付け可能となった状態）で、コントローラ１００は、非選択メモリ１０のチップイネーブル信号ＣＥｎｘを“Ｈ”レベルとする。その後、コントローラ１００は、ＲＥｎ維持期間開始から５ｎｓｅｃ以上経過してから、ＲＥｎ維持期間が終了するまでの間に、ＯＤＴイネーブル信号を“Ｌ”から“Ｈ”レベルに切り替える。

ＯＤＴ制御回路５２は、チップイネーブル信号ＣＥｎｘ及びＯＤＴイネーブル信号ＯＤＴＥＮがいずれも“Ｈ”レベルにされたタイミングで、リードイネーブル信号ＲＥｎをラッチし、ＯＤＴ回路６０の制御モードを選択する。そして、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｌ”から“Ｈ”レベルに切り替わってから例えば２５ｎｓｅｃ経過後、ＯＤＴ制御回路５２は、対応するＯＤＴ回路６０をオンにする。

次にコントローラ１００は、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｈ”から“Ｌ”レベルに切り替える。また、コントローラ１００は、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｈ”から“Ｌ”レベルに切り替えてから、例えば１５ｎｓｅｃ以上経過するまで、チップイネーブル信号ＣＥｎｘを“Ｈ”レベルに維持する。ＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｈ”から“Ｌ”レベルに切り替わってから例えば２５ｎｓｅｃ経過後、対応するＯＤＴ回路６０をオフにする。

なお、コントローラ１００は、チップイネーブル信号ＣＥｎｘが有効な状態になるより先にＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”から“Ｈ”レベルに切り替えても良い。更にコントローラ１００は、ＯＤＴイネーブル信号ＯＤＴＥＮよりも先にチップイネーブル信号ＣＥｎｘを“Ｈ”から“Ｌ”レベルに切り替えても良い。

４．３ 本実施形態に係る効果について
本実施形態は第１及び第２実施形態に適用できる、よって、第１及び第２実施形態と同様の効果を得ることができる。

また本実施形態に係る構成であると、第３実施形態と同様の効果を得ることができる。

更に本実施形態に係る構成では、ＯＤＴ制御回路５２は、チップイネーブル信号ＣＥｎｘ及びＯＤＴイネーブル信号ＯＤＴＥＮがともに“Ｈ”レベルの場合に、ＯＤＴ回路６０をオンにさせることができる。

５．第５実施形態
次に第５実施形態について説明する。第１乃至第４実施形態と異なる点は、ライトプロテクト信号ＷＰｎがライトプロテクトの制御信号としての機能と、ＯＤＴ回路６０の制御信号としての機能を有している点である。本実施形態では、２つの例を説明する。以下、第１乃至第４実施形態と異なる点についてのみ説明する。

５．１ 第１例
まず本実施形態の第１例について説明する。本例では、Set Featureによるパラメータの設定前後で、端子から入力される信号の役割が異なる場合について説明する。

５．１．１ メモリシステムの全体構成について
メモリシステム１の全体構成について説明する。本例におけるメモリシステム１では、コントローラ１００は、個別信号線を用いて、各メモリ１０（１０＿０、１０＿１、１０＿２、…）に、それぞれ異なるライトプロテクト信号ＷＰｎを送信する。以下、コントローラ１００がメモリ１０毎に送信するライトプロテクト信号をライトプロテクト信号「ＷＰｎｘ」と呼び、各メモリ１０のライトプロテクト信号ＷＰｎｘに対応する端子を「ＷＰｎｘ端子」と呼ぶ。よって、本例では、第１実施形態の図３及び図５あるいは第２実施形態の図１３において、ライトプロテクト信号ＷＰｎをＷＰｎｘと読み替え、ＯＤＴイネーブル信号ＯＤＴＥＮに対応する端子を廃した構成となる。

なお、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎに関しては、共通信号線を用いても良く、個別信号線を用いても良い。

５．１．２ ＷＰｎｘ端子の信号について
まずＷＰｎｘ端子の信号とメモリ１０との関係について、図２０を用いて説明する。

図２０に示すように、ＷＰｎｘ端子の信号（ライトプロテクト信号ＷＰｎｘ）は、Set FeatureによりＯＤＴ回路６０に関するパラメータが設定されるまで（第１動作まで）は、ライトプロテクト制御信号として機能し、パラメータ設定後は、ＯＤＴ回路６０の制御信号（ＯＤＴイネーブル信号ＯＤＴＥＮ）として機能する。

より具体的には、コントローラ１００は、メモリ１０の起動（Power ON）時、電源電圧が不安定な状態での書き込み動作を防止するため、ライトプロテクト信号ＷＰｎｘを“Ｌ”レベルにする。この時のライトプロテクト信号ＷＰｎｘは、ライトプロテクト制御信号として処理され、メモリ１０は、ライトプロテクト信号ＷＰｎｘが“Ｌ”レベルの間、書き込み動作を禁止する（ライトプロテクトをイネーブルにする）。

電源電圧が確定（安定）後、コントローラ１００は、ライトプロテクト信号ＷＰｎｘを“Ｈ”レベルにする。この時のライトプロテクト信号ＷＰｎｘは、ライトプロテクト制御信号として処理され、メモリ１０は、書き込み動作の禁止を解除する。

次に、コントローラ１００は、Set Featureを実行し、ＯＤＴ回路６０に関するパラメータの設定を行う。メモリ１０は、パラメータ設定（Set Feature実行）後、ライトプロテクト信号ＷＰｎｘを、ＯＤＴイネーブル信号ＯＤＴＥＮとして処理する。より具体的には、ライトプロテクト信号ＷＰｎｘが“Ｌ”レベルの場合、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオンにするように制御する。他方でライトプロテクト信号ＷＰｎｘが“Ｈ”レベルの場合、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにするように制御する。

５．１．３ ＯＤＴ回路の制御モード選択について
本例におけるＯＤＴ回路６０の制御モードについては、第１、第３、及び第４実施形態で説明した図７、図１４、及び図１８の関係が適用できる。この場合、ＯＤＴイネーブル信号ＯＤＴＥＮをライトプロテクト信号ＷＰｎｘに置き換えれば良い。

５．２ 第２例
次に本実施形態の第２例について説明する。第２例では、第１例において、Set Feature実行後においても、ライトプロテクト信号ＷＰｎｘが、ライトプロテクト制御信号しての機能を有するようにするものである。以下、第１例と異なる点についてのみ説明する。

５．２．１ メモリシステムの全体構成について
メモリシステム１の全体構成について説明する。本例におけるメモリシステム１では、コントローラ１００は、個別信号線を用いて、各メモリ１０（１０＿０、１０＿１、１０＿２、…）に、それぞれ異なるライトプロテクト信号ＷＰｎｘとチップイネーブル信号ＣＥｎｘを送信する。

なお、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎに関しては、共通信号線を用いても良く、個別信号線を用いても良い。

５．２．２ ＯＤＴ回路の制御モード選択について
まずＯＤＴ回路６０の制御モードの選択について、図２１を用いて説明する。

図２１に示すように、ＯＤＴ制御回路５２は、ライトプロテクト信号ＷＰｎｘが“Ｈ”から“Ｌ”に切り替わるタイミングで、チップイネーブル信号ＣＥｎｘ（メモリ１０毎に別々）、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをラッチする。そして、ＯＤＴ制御回路５２は、チップイネーブル信号ＣＥｎｘ及びライトイネーブル信号ＷＥｎが“Ｈ”レベルとされ、且つコマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥが“Ｌ”レベルとされている場合、ライトプロテクト信号ＷＰｎｘをＯＤＴ回路６０の制御信号と判定する。そしてリードイネーブル信号ＲＥｎが“Ｈ”レベルの場合、ＯＤＴ制御回路５２はＤＩＮモードを選択して、対応するＯＤＴ回路６０をオンにする。他方でリードイネーブル信号ＲＥｎが“Ｌ”レベルの場合、ＯＤＴ制御回路５２はＤＯＵＴモードを選択して、対応するＯＤＴ回路６０をオンにする。

また、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、及びライトイネーブル信号ＷＥｎが前述の組み合わせ以外の場合、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする。メモリ１０は、ライトプロテクト信号ＷＰｎｘをライトプロテクト制御信号と判定し、書き込み動作を禁止する。

また、ライトプロテクト信号ＷＰｎｘが“Ｈ”レベルの間、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする。

５．２．３ 書き込み動作におけるＯＤＴ回路の制御について
次に、書き込み動作時におけるコントローラ１００と各メモリ１０との間での信号の送受信について、図２２を用いて説明する。図２２の例では、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトイネーブル信号ＷＥｎｘが、メモリ１０毎に異なる場合について説明する。

図２２に示すように、コントローラ１００は、書き込み動作の間、非選択メモリ１０におけるチップイネーブル信号ＣＥｎｘ及びライトイネーブル信号ＷＥｎｘを“Ｈ”レベルに維持し、コマンドラッチイネーブル信号ＣＬＥｘ及びアドレスラッチイネーブル信号ＡＬＥｘを“Ｌ”レベルに維持する。

コントローラ１００は、書き込み動作に必要なコマンド及びアドレスデータ発行後、ライトプロテクト信号ＷＰｎｘを“Ｌ”レベルにする。この時、ＯＤＴ回路６０が使用可能な非選択メモリ１０では、チップイネーブル信号ＣＥｎｘ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎが“Ｈ”レベルとされ、且つコマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥが“Ｌ”レベルとされているため、ＯＤＴ制御回路５２がＤＩＮモードを選択して対応するＯＤＴ回路６０をオンにする。

選択メモリ１０における書き込み動作が完了すると、コントローラ１００は、選択メモリ１０のチップイネーブル信号ＣＥｎを“Ｈ”レベルにし、ライトプロテクト信号ＷＰｎｘを“Ｈ”レベルにする。ＯＤＴ回路６０が使用可能な非選択メモリ１０では、ライトプロテクト信号ＷＰｎｘが“Ｈ”レベルとされると、ＯＤＴ制御回路５２がＯＤＴ回路６０をオフにする。

５．２．４ 読み出し動作におけるＯＤＴ回路の制御について
次に、読み出し動作時におけるコントローラ１００と各メモリ１０との間での信号の送受信について、図２３を用いて説明する。図２３の例では、図２２と同様に、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトイネーブル信号ＷＥｎｘが、メモリ１０毎に異なる場合について説明する。

図２３に示すように、コントローラ１００は、読み出し動作の間、非選択メモリ１０におけるチップイネーブル信号ＣＥｎｘ及びライトイネーブル信号ＷＥｎｘを“Ｈ”レベルに維持し、コマンドラッチイネーブル信号ＣＬＥｘ及びアドレスラッチイネーブル信号ＡＬＥｘを“Ｌ”レベルに維持する。

コントローラ１００は、読み出し動作に必要なコマンド及びアドレスデータ発行後、リードイネーブル信号ＲＥｎをＲＥｎ維持期間の間、“Ｌ”レベルにする。そしてコントローラ１００は、この期間内に、ライトプロテクト信号ＷＰｎｘを“Ｌ”レベルにする。ＯＤＴ回路６０が使用可能な非選択メモリ１０では、チップイネーブル信号ＣＥｎｘ及びライトイネーブル信号ＷＥｎが“Ｈ”レベルとされ、且つコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、及びリードイネーブル信号ＲＥｎが“Ｌ”レベルとされているため、ＯＤＴ制御回路５２は、ＤＯＵＴモードを選択して対応するＯＤＴ回路６０をオンにする。

選択メモリ１０における読み出し動作が完了すると、コントローラ１００は、選択メモリ１０のチップイネーブル信号ＣＥｎｘを“Ｈ”レベルにし、ライトプロテクト信号ＷＰｎｘを“Ｈ”レベルにする。ＯＤＴ回路６０が使用可能な非選択メモリ１０では、ライトプロテクト信号ＷＰｎｘが“Ｈ”レベルとされると、ＯＤＴ制御回路５２がＯＤＴ回路６０をオフにする。

５．２．５ ＯＤＴ回路の動作タイミングについて
次に、ライトプロテクト信号ＷＰｎｘとＯＤＴ回路６０のオン／オフの切り替えのタイミングについて、図２４を用いて説明する。

図２４に示すように、例えば待機期間ｔＷＨＲ後、各種信号が有効な状態（メモリ１０が各種信号を受け付け可能となった状態）で、コントローラ１００は、非選択メモリ１０のチップイネーブル信号ＣＥｎｘ、ライトイネーブル信号ＷＥｎｘ、及びリードイネーブル信号ＲＥｎを“Ｈ”レベルとし、且つコマンドラッチイネーブル信号ＣＬＥｘ及びアドレスラッチイネーブル信号ＡＬＥｘを“Ｌ”レベルとする。その後、コントローラ１００は、ＲＥｎ維持期間開始から５ｎｓｅｃ以上経過してから、ＲＥｎ維持期間が終了するまでの間に、ライトプロテクト信号ＷＰｎｘを“Ｈ”から“Ｌ”レベルに切り替える。

ＯＤＴ制御回路５２は、ライトプロテクト信号ＷＰｎｘが “Ｈ”レベルに切り替わったタイミングで、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトイネーブル信号ＷＥｎｘ、及びリードイネーブル信号ＲＥｎをラッチする。図２４の例では、チップイネーブル信号ＣＥｎｘ及びライトイネーブル信号ＷＥｎｘが“Ｈ”レベルとされ、且つコマンドラッチイネーブル信号ＣＬＥｘ及びアドレスラッチイネーブル信号ＡＬＥｘが“Ｌ”レベルとされているため、ＯＤＴ制御回路５２は、ライトプロテクト信号ＷＰｎｘをＯＤＴ回路６０の制御信号として処理し、リードイネーブル信号ＲＥｎの“Ｈ”／“Ｌ”レベルに応じて、ＤＩＮ／ＤＯＵＴモードを選択する。そして、ＷＰｎｘ端子の信号が“Ｈ”から“Ｌ”レベルに切り替わってから例えば２５ｎｓｅｃ後に、対応するＯＤＴ回路６０をオンにする。

次にコントローラ１００は、ライトプロテクト信号ＷＰｎｘを“Ｌ”から“Ｈ”レベルに切り替える。ＯＤＴ制御回路５２は、ライトプロテクト信号ＷＰｎｘが“Ｌ”から“Ｈ”レベルに切り替わってから例えば２５ｎｓｅｃ経過後、対応するＯＤＴ回路６０をオフにする。

５．３ 本実施形態に係る効果について 本実施形態に係る構成であれば、第１乃至第４実施形態と同様の効果を得ることができる。

更に本実施形態では、ライトプロテクト信号ＷＰｎｘにライトプロテクトの制御信号としての機能と、ＯＤＴ回路６０の制御信号としての機能を持たせることができる。すなわちライトプロテクト信号ＷＰｎと、ＯＤＴイネーブル信号ＯＤＴＥＮを共通にすることができる。よってコントローラ１００及びメモリ１０におけるＯＤＴイネーブル信号ＯＤＴＥＮに対応する端子、ＯＤＴイネーブル信号ＯＤＴＥＮを送受信するためのデータ線を省略することができる。よって、メモリシステムにおいて端子数及びデータ線の本数の増加を抑制し、チップ面積の増大を抑制することができる。

更に本実施形態では、Set FeatureによるＯＤＴ回路６０のパラメータ設定後も、１つの信号に対してライトプロテクト制御信号としての機能とＯＤＴ回路６０の制御信号としての機能を持たせることができる。より具体的には、メモリ１０は、ライトプロテクト信号ＷＰｎｘが“Ｈ”レベルから“Ｌ”レベルに切り替わったタイミングで、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトイネーブル信号ＷＥｎｘ、及びリードイネーブル信号ＲＥｎをラッチする。そしてメモリ１０は、各信号の状態に応じて、ライトプロテクト信号ＷＰｎｘが、ライトプロテクト制御信号か、ＯＤＴ回路６０の制御信号かを判定することができる。チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトイネーブル信号ＷＥｎｘ、及びリードイネーブル信号ＲＥｎを用いて判定することにより、ライトプロテクトあるいはＯＤＴ回路６０の誤動作を防止することができる。よって、メモリシステムの信頼性を向上することができる。

なお、本実施形態では、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、及びライトイネーブル信号ＷＥｎｘを用いて、ＷＰｎｘ端子の信号が、ライトプロテクト信号ＷＰｎｘか、ＯＤＴイネーブル信号ＯＤＴＥＮｘかを判定したが、判定に用いられる信号の種類、及び信号の論理レベルの組み合わせはこれに限定されない。

更に、ライトプロテクト信号ＷＰｎｘにＯＤＴイネーブル信号ＯＤＴＥＮとしての機能を持たせたが、ライトプロテクト信号ＷＰｎｘに限定されない。

６．第６実施形態
次に第６実施形態について説明する。第６実施形態は、第５実施形態の第２例において、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトイネーブル信号ＷＥｎｘをラッチしない場合に関するものである。以下、第５実施形態の第２例と異なる点についてのみ説明する。

６．１ メモリシステムの全体構成について
まずメモリシステム１の全体構成について説明する。本実施形態におけるメモリシステム１では、ライトプロテクト信号ＷＰｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトイネーブル信号ＷＥｎｘは、個別信号線を用いてコントローラ１００から各メモリ１０に送信される。

６．２ ＯＤＴ回路の制御モード選択について
次に、ＯＤＴ回路６０の制御モードの選択について、図２５を用いて説明する。

図２５に示すように、チップイネーブル信号ＣＥｎｘ及びライトイネーブル信号ＷＥｎｘが“Ｈ”レベルとされ、且つコマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、ライトプロテクト信号ＷＰｎｘが“Ｌ”レベルとされた際、リードイネーブル信号ＲＥｎが“Ｈ”レベルであれば、ＯＤＴ制御回路５２は、ＤＩＮモードを選択してＯＤＴ回路６０をオンにする。他方で、リードイネーブル信号ＲＥｎが“Ｌ”レベルであれば、ＯＤＴ制御回路５２は、ＤＯＵＴモードを選択してＯＤＴ回路６０をオンにする。ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオンにした際のリードイネーブル信号ＲＥｎをラッチしている。よって、ＯＤＴ回路６０をオンにしている間、リードイネーブル信号ＲＥｎが、“Ｈ”から“Ｌ”レベル、あるいは“Ｌ”から“Ｈ”レベルに変更されても、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにするまでＤＩＮモードあるいはＤＯＵＴモードを維持している。

また、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、及びライトイネーブル信号ＷＥｎｘの少なくとも１つが、前述の論理レベルではない状態で、ライトプロテクト信号ＷＰｎｘが“Ｌ”レベルの場合、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする。そして、メモリ１０は、ライトプロテクト状態となり、書き込みが禁止される。従ってＯＤＴ回路６０がオンの場合においても、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、及びライトイネーブル信号ＷＥｎｘの少なくとも１つの論理レベルが反転した場合、メモリ１０は、ＯＤＴ回路６０をオフにして、ライトプロテクト状態に移行する。

また、ライトプロテクト信号ＷＰｎｘが“Ｈ”レベルの場合、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする。

６．３ ＯＤＴ回路の制御状態からライトプロテクト状態への移行について
次に、ＯＤＴ回路６０の制御状態からライトプロテクト状態に移行する際のタイミングについて、図２６を用いて説明する。

図２６に示すように、チップイネーブル信号ＣＥｎｘ及びライトイネーブル信号ＷＥｎｘが“Ｈ”レベルとされ、且つコマンドラッチイネーブル信号ＣＬＥｘ及びアドレスラッチイネーブル信号ＡＬＥｘが“Ｌ”レベルとされた状態で、ライトプロテクト信号ＷＰｎｘが“Ｈ”から“Ｌ”レベルにされると、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオンにする。

この状態で、例えばライトイネーブル信号ＷＥｎｘが“Ｈ”から“Ｌ”にされると、ＯＤＴ制御回路５２は、ＯＤＴ回路６０をオフにする。そしてメモリ１０は、ＯＤＴ回路がオフにされてから例えば１００ｎｓｅｃ後に、ライトプロテクト状態に移行する。

なお、図２６の例では、ライトイネーブル信号ＷＥｎｘを“Ｈ”から“Ｌ”レベルに切り替えたが、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、及びアドレスラッチイネーブル信号ＡＬＥｘのいずれかの信号の論理レベルを切り替えても良い。

６．３ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１乃至第５実施形態と同様の効果を得ることができる。

更に本実施形態では、ＯＤＴ回路６０がオンにされている状態で、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥｘ、アドレスラッチイネーブル信号ＡＬＥｘ、及びライトイネーブル信号ＷＥｎｘのいずれかの論理レベルを変更することにより、ＯＤＴ回路６０のオフ動作と、ライトプロテクト状態への移行を連続的に行うことができる。

７．第７実施形態
次に第７実施形態について説明する。第１乃至第６実施形態と異なる点は、Set Featureの際、ＯＤＴ回路６０の制御モードをＤＩＮモード及びＤＯＵＴモードのいずか１つに設定している点である。以下第１乃至第６実施形態と異なる点についてのみ説明する。

７．１ ＯＤＴ回路の制御の流れについて
ＯＤＴ回路６０の制御の流れについて、図２７を用いて説明する。

図２７に示すように、まずコントローラ１００は、Set Feature（第１動作）を実行する際、ＤＩＮモードあるいはＤＯＵＴモードのいずれかを選択して、パラメータを設定する。

次に、コントローラ１００は、書き込みまたは読み出し動作の際、ＯＤＴイネーブル信号ＯＤＴＥＮを“Ｌ”から“Ｈ”レベルにする。ＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮが“Ｈ”レベルの間、Set Featureで予め設定されたＤＩＮモードあるいはＤＯＵＴモードで、対応するＯＤＴ回路６０をオンにする。

７．２ 本実施形態に係る効果について
本実施形態に係る構成であると、第１乃至第６実施形態と同様の効果を得ることができる。

更に本実施形態では、Set FeatureによりＤＩＮモードあるいはＤＯＵＴモードのいずれか１つを予め設定することにより、ＯＤＴ制御回路５２は、ＯＤＴ回路６０の制御モードを選択することなくＯＤＴ回路６０の動作を制御できる。よって、ＯＤＴ制御回路５２の構成を簡略化でき、ＯＤＴ制御回路５２の回路面積を小さくすることができる。従ってチップ面積の増加を抑制できる。

８．第８実施形態
次に第８実施形態について説明する。第８実施形態は、第２実施形態において、チップアドレスデータＣＡＤＤにより、ＯＤＴ回路６０をオンにするメモリチップ７０ａ〜７０ｈを選択するものである。以下、第２実施形態と異なる点についてのみ説明する。

８．１ メモリチップの選択について
メモリチップ７０ａ〜７０ｈの選択について、図２８を用いて簡略に説明する。図２８は、第２実施形態における図１２を簡略に示した説明図である。なお、図２８の例では、最上位のメモリチップ７０ｈが選択されているが、これに限定されない。更に選択されるメモリチップ７０は複数でも良い。

図２８に示すように、各メモリチップ７０（７０ａ〜７０ｈ）のＯＤＴ制御回路５２は、書き込みまたは読み出し動作の際、コントローラ１００から送信されるチップアドレスデータＣＡＤＤにより、搭載されているメモリチップ７０が、各メモリ１０においてどの位置に実装されているかを把握する。そして例えば最上位のメモリチップ７０ｈである場合、ＯＤＴ制御回路５２は、ＯＤＴイネーブル信号ＯＤＴＥＮに応じて、対応するＯＤＴ回路６０をオンにする。

８．２ 本実施形態における効果について
本実施形態に係る構成であると、第２実施形態と同様の効果を得ることができる。

更に本実施形態では、チップアドレスデータＣＡＤＤにより、各メモリ１０において、反射信号の低減に効果的なメモリチップ７０だけを選択してＯＤＴ回路６０を動作させることができる。よって、より最適なＯＤＴ回路６０の制御をすることができ、信号の反射によるノイズをより効果的に低減できるため、信号の品質を向上することができる。

更に本実施形態では、チップアドレスデータＣＡＤＤにより書き込みまたは読み出し動作の対象となるメモリチップ７０を把握することができるため、対象となるメモリチップ７０に応じて、ＯＤＴ回路６０の動作を制御することができる。よって、より最適なＯＤＴ回路６０の制御をすることができ、信号の反射によるノイズをより効果的に低減できるため、信号の品質を向上することができる。

更に本実施形態では、ＯＤＴイネーブル信号ＯＤＴＥＮが各メモリチップ７０において共通であっても、チップアドレスデータＣＡＤＤにより、ＯＤＴ回路６０をオンにさせるメモリチップ７０を選択することができる。よって、コントローラ１００と各メモリ１０を接続するＯＤＴイネーブル信号の信号線を共通信号線にすることができる。よって、メモリシステムの構成を簡略化でき、チップ面積の増大を抑制できる。

９．変形例等
上記実施形態のメモリシステムは、第１不揮発性半導体記憶装置(10@図1)と、コントローラ(100@図1)とを備える。コントローラは、第１信号と、読み出し動作においてデータを読み出すタイミングを制御する第２信号(REn@図3)とを第１不揮発性半導体記憶装置に送信可能である。第１不揮発性半導体記憶装置は、コントローラに接続され、第２信号を受信する第１端子と、第１端子に接続された第１及び第２抵抗素子(63a、63b@図4)と、第１抵抗素子と電源電圧線(VCC@図4)を電気的に接続する第１スイッチ素子(61@図4)と、第２抵抗素子と接地電圧線(VSS@図4)とを電気的に接続する第２スイッチ素子(62@図4)とを含む第１回路(60@図3)と、第１信号(ODTEN@図3)を用いて第１回路を制御する第２回路(52@図3)とを含む。第２回路は、第１信号の論理レベルが切り替わった際(L→H@図7)、第２信号が第１論理レベル(H@図7)にある場合、第１及び第２スイッチ素子をオフにし、第２信号が第２論理レベルにある場合(L@図7)、第１及び第２スイッチ素子をオンにする。

上記実施形態を適用することにより、処理能力を向上できる不揮発性半導体記憶装置及びメモリシステムを提供できる。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。更に、各実施形態は、可能な限り組み合わせることができる。例えば、第２実施形態に係る構成において、第５実施形態の第１例と第８実施形態を適用し、ＯＤＴイネーブル信号ＯＤＴＥＮに対応する端子を省略して、チップアドレスデータＣＡＤＤによりＯＤＴ回路６０をオンにするメモリチップ７０を選択しても良い。

更に上記実施形態において、コントローラ１００がＯＤＴ回路６０を備えても良い。例えばメモリ１０間で信号の送受信を行う場合、コントローラ１００のＯＤＴ回路６０をオンにしても良い。

更に上記実施形態において、データ線ＤＱ［７：０］、クロック信号ＤＱＳ及びＤＱＳｎ、並びにリードイネーブル信号ＲＥｎ及びＲＥに対応する端子にＯＤＴ回路６０が接続されている場合について説明したが、ＯＤＴ回路６０が接続される端子はこれらに限定されない。

更に上記実施形態において、リードイネーブル信号ＲＥｎ及びＲＥに対応する端子に接続されるＯＤＴ回路６０が、ＤＩＮモードではオフにされ、ＤＯＵＴモードではオンにされる場合について説明したが、ＤＩＮモードとＤＯＵＴモードでオンとオフが切り替わるＯＤＴ回路６０はこれらに限定されない。

更に上記実施形態において、ＯＤＴ制御回路５２の可変抵抗素子６３ａ及び６３ｂは、ＤＩＮモードとＤＯＵＴモードで異なる抵抗値が設定されても良い。

更に上記実施形態において、ＯＤＴ回路６０を使用するインターフェースチップ２０（あるいはメモリチップ７０）は非選択メモリ１０（あるいはメモリチップ７０）に限定されない。

更に上記実施形態は、平面型ＮＡＮＤ型フラッシュメモリあるいは三次元積層型ＮＡＮＤ型フラッシュメモリのいずれにも適用できる。

更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。

読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。

プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。

（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

１…メモリシステム、１０…メモリ、２０…インターフェースチップ、２１、３２、４１、４２…バンプ、３０、７０…メモリチップ、３１…ＴＳＶ、３３…配線、４０…パッケージ基板、５０…入出力制御回路、５１…ロジック回路、５２…ＯＤＴ制御回路、５３…メモリセルアレイ、５４…パラメータ記憶部、６０…ＯＤＴ回路、６１…ｐチャネルＭＯＳトランジスタ、６２…ｎチャネルＭＯＳトランジスタ、６３ａ、６３ｂ…可変抵抗素子、６４…入力レシーバ、６５…出力ドライバ、７１…端子、１００…コントローラ、２００…ホスト機器

Claims (10)

1. 第１不揮発性半導体記憶装置と、
   前記第１不揮発性半導体記憶装置を制御するように構成されたコントローラと
   を備え、
   前記第１不揮発性半導体記憶装置は、
   前記コントローラと接続された第１端子と、
   前記第１端子に接続された第１及び第２抵抗素子と、当該第１抵抗素子と電源電圧線とを電気的に接続する第１スイッチ素子と、当該第２抵抗素子と接地電圧線とを電気的に接続する第２スイッチ素子とを含む第１回路と
   を含み、
   前記第１不揮発性半導体記憶装置は、前記コントローラから受信した第１信号に基づいて、前記第１不揮発性半導体記憶装置への書き込み動作の防止及び前記第１回路の制御の１つを実行する、
   メモリシステム。
2. 前記第１不揮発性半導体記憶装置は、前記第１回路のパラメータ設定前は、前記第１信号に基づいて、前記書き込み動作を防止し、前記パラメータ設定後は、前記第１信号に基づいて前記第１回路を制御する、
   請求項１に記載のメモリシステム。
3. 前記第１不揮発性半導体記憶装置は、前記第１不揮発性半導体記憶装置の起動時には、前記第１信号に基づいて、前記書き込み動作を防止する、
   請求項１に記載のメモリシステム。
4. 前記第１回路を制御する第２回路を更に備え、
   前記コントローラは、前記第１端子を介して、前記第１不揮発性半導体記憶装置に、読み出し動作においてデータを読み出すタイミングを制御する第２信号を送信可能であり、
   前記第１信号に基づいて前記第１回路を制御する場合において、前記第２回路は、前記第１信号の論理レベルが切り替わった際に前記第２信号が第１論理レベルにある場合、前記第１及び第２スイッチ素子をオフ状態にし、前記第１信号の論理レベルが切り替わった際に前記第２信号が第２論理レベルにある場合、前記第１及び第２スイッチ素子をオン状態にする、
   請求項１乃至３のいずれか一項に記載のメモリシステム。
5. 前記コントローラ及び前記第１不揮発性半導体記憶装置に共通に接続された第２不揮発性半導体記憶装置を更に備え、
   前記コントローラは、前記書き込み動作または読み出し動作の対象として前記第２不揮発性半導体記憶装置を選択した場合、前記第１不揮発性半導体記憶装置における前記第１及び第２スイッチ素子を制御する、
   請求項１乃至４のいずれか一項に記載のメモリシステム。
6. 前記第１信号は非同期信号である、
   請求項１乃至５のいずれか一項に記載のメモリシステム。
7. 前記コントローラは、２５ｎｓｅｃ以上の第１期間、前記第２信号の論理レベルを維持し、前記第１期間の開始から５ｎｓｅｃ以上経過し、前記第１期間が終了するまでの間に、前記第１信号を前記第２論理レベルから前記第１論理レベルに切り替える、
   請求項４記載のメモリシステム。
8. 前記コントローラは、前記第１不揮発性半導体記憶装置に、読み出し動作においてデータを読み出すタイミングを制御する第２信号、前記書き込み動作においてデータを受信するタイミングを制御する第３信号、前記第１不揮発性半導体記憶装置を使用可能状態にする第４信号、送信したデータがコマンドであることを示す第５信号、及び送信したデータがアドレスであることを示す第６信号を送信し、
   前記第１不揮発性半導体記憶装置は、前記第１乃至第６信号に基づいて、前記書き込み動作の防止及び前記第１回路の制御の１つを実行する、
   請求項１に記載のメモリシステム。
9. 前記第１不揮発性半導体記憶装置は、前記第１端子を介して、前記第２信号を受信し、
   前記第１信号が第１論理レベルから第２論理レベルが切り替わった際に、前記第３及び第４信号が前記第１論理レベルにあり且つ前記第５及び第６信号が前記第２論理レベルにある場合、前記第１不揮発性半導体記憶装置は、前記第１回路を制御し、
   前記第１信号が前記第１論理レベルから前記第２論理レベルが切り替わった際に、前記第３及び第４信号の少なくとも１つが前記第１論理レベルではなく、及び／または前記第５及び第６信号の少なくとも１つが前記第２論理レベルではない場合、前記第１不揮発性半導体記憶装置は、前記書き込み動作を防止する、
   請求項８に記載のメモリシステム。
10. 前記第１信号が前記第１論理レベルから前記第２論理レベルが切り替わった際に、前記第３及び第４信号が前記第１論理レベルにあり且つ前記第５及び第６信号が前記第２論理レベルにある場合において、前記第２信号が前記第１論理レベルにある場合、前記第１及び第２スイッチ素子はオフ状態にされ、前記第２信号が前記第２論理レベルにある場合、前記第１及び第２スイッチ素子はオン状態にされる、
    請求項９に記載のメモリシステム。