JP2014102867A - 半導体記憶装置及びその制御方法 - Google Patents

半導体記憶装置及びその制御方法 Download PDF

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Abstract


【課題】パッケージにピンを増加させることなく、ＯＤＴを制御することが可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】複数の半導体チップ１１＿０〜１２＿７は、同一の信号伝送通路上に接続され、個別のチップイネーブル信号により個別に制御され、活性化された状態で各半導体チップにおける信号伝送通路を特定の電位に設定する終端回路をそれぞれ備えている。制御部は、複数の半導体チップの１つを選択してデータを入力又は出力するとき、第１の命令信号と前記チップイネーブル信号とに基づき、非選択の半導体チップ内に設けられた終端回路を活性化する。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置及びその制御方法に関する。
例えば記憶容量を増加するため、パッケージ内に複数の半導体チップを設け、これら半導体チップをデータバスにより接続した半導体記憶装置が開発されている。同一データバスに接続された複数の半導体チップの１つからデータを出力したり、１つのチップにデータを入力したりするとき、データバス上で信号の反射が生じることなどにより、信号特性が劣化することが知られている。
この信号特性の劣化を改善するため、例えばダイナミックＲＡＭ（以下、ＤＲＡＭと称す）において、ＯＤＴ（on die termination)と称する技術が開発されている。このＯＤＴは、各半導体チップ内に終端抵抗を設け、データの入出力のために選択されたチップ以外の非選択チップの終端抵抗をイネーブルとするものである。
特開２０１０−２１９７５１号公報 特開２００８−６０６４１号公報
本実施形態は、パッケージにピンを増加することなく、ＯＤＴを制御することが可能な半導体記憶装置及びその制御方法を提供するものである。
本実施形態の半導体記憶装置は、同一の信号伝送通路上に接続され、個別のチップイネーブル信号により個別に制御される複数の半導体チップであって、活性化された状態で各半導体チップにおける前記信号伝送通路を特定の電位に設定する終端回路をそれぞれ備えた複数の半導体チップと、前記複数の半導体チップの１つを選択してデータを入力又は出力するとき、第１の命令信号と前記チップイネーブル信号とに基づき、非選択の前記半導体チップ内に設けられた前記終端回路を活性化する制御部とを具備することを特徴とする。
実施形態に係る半導体記憶装置を概略的に示す構成図。 図１の一部を示す構成図。 図２の一部を示す構成図。 本実施形態の書き込み時の動作を示すタイミングチャート。 本実施形態の読み出し時の動作を示すタイミングチャート。 終端抵抗の抵抗値を説明するために示す図。 図７（ａ）は、終端抵抗の抵抗値を設定するための動作を示すタイミングチャート、図７（ｂ）は、設定したパラメータを確認するための動作を示すタイミングチャート。
上述したように、ＤＲＡＭは、ＯＤＴにより信号特性の改善が図られている。ＯＤＴを制御するために半導体チップは特別な信号を必要とし、この信号を入力するため、パッケージは、特別なピンを有している。一方、既存のＮＡＮＤフラッシュメモリは、ＯＤＴを制御するための特別なピンを持たず、ＤＲＡＭのような制御を行うための専用のピンをパッケージに増設することは、ピンの増設によるパッケージの形状の大型化を伴ったり、信号の増加により印刷基板上の信号が複雑化したり、コスト増加の要因となるため得策ではない。そこで、本実施形態は、ピンを増設することなく、ＯＤＴを実現する。
以下、実施の形態について、図面を参照して説明する。
図１は、本実施形態が適用される不揮発性半導体記憶装置、例えばＮＡＮＤフラッシュメモリシステムの概略構成を示している。
図１において、ＮＡＮＤフラッシュメモリシステム１０は、例えばＮＡＮＤフラッシュメモリ１１、１２と、ＮＡＮＤフラッシュコントローラ１３（以下、単にコントローラとも呼ぶ）により構成されている。ＮＡＮＤフラッシュメモリ１１、１２は、２つに限定されるものではなく、１つ又は３つ以上であってもよい。ＮＡＮＤフラッシュメモリ１１、１２は、後述するように、それぞれ複数のＮＡＮＤチップを含んでいる。また、１つのＮＡＮＤフラッシュメモリが複数のＮＡＮＤチップを含むことに限定されるものではなく、１つのＮＡＮＤチップを搭載した複数のＮＡＮＤフラッシュメモリを設けてもよい。
ＮＡＮＤフラッシュメモリ１１、１２は、コントローラ１３に接続されている。コントローラ１３とＮＡＮＤフラッシュメモリ１１、１２とのインターフェースとしては、アドレス・ラッチ・イネーブル信号ＡＬＥ、コマンド・ラッチ・イネーブル信号ＣＬＥ、リード・イネーブル信号／ＲＥ（／は、ロウ・アクティブ信号を示す）、ＲＥ、ライト・イネーブル信号／ＷＥ、データ信号ＤＱ、データストローブ信号ＤＱＳ、／ＤＱＳ、チップイネーブル信号／ＣＥ、ライト・プロテクト信号／ＷＰ、レディ・ビジー信号ＲＢなどが用いられる。ＮＡＮＤフラッシュメモリ１１、１２は、これら信号を用いてコントローラ１３により制御される。
一方、コントローラ１３は、ホストデバイス１４に接続される。ホストインターフェースは、ＮＡＮＤフラッシュメモリ１１、１２が適用されるアプリケーションによって変更される。ＮＡＮＤフラッシュメモリ１１、１２がＳＳＤ（Solid-State Drive）に適用される場合、ＳＡＳ（Serial Attached SCSI）、ＳＡＴＡ（Serial ATA）、ＰＣＩｅ(Programmable Communications Interface)が用いられ、ＵＳＢ(Universal Serial Bus)メモリなどに適用される場合ＵＳＢが用いられ、ＭＭＣ（Multi-Media Card）の場合、ｅＭＭＣ規格のインターフェースが用いられ、ＳＤカードの場合、ＳＤメモリ規格のインターフェースが用いられる。
コントローラ１３は、ホストデバイス１４からホストインターフェースを介して出力される要求信号を受け、要求信号に応じて、チップイネーブル信号／ＣＥ、及びコマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト・イネーブル信号／ＷＥ、リード・イネーブル信号／ＲＥ、ライト・プロテクト信号／ＷＰなどを生成する。
また、コントローラ１３は、ホストデバイス１４から受けた要求信号に応じて、ＮＡＮＤフラッシュメモリ１１、１２にデータを書き込む場合、そのデータを信号伝送通路としてのデータバスＤＢ（チャネルとも言う）を介してＮＡＮＤフラッシュメモリ１１、１２にデータを供給する。
また、コントローラ１３は、ホストデバイス１４から受けた要求信号に対するホストデバイス１４へのレスポンスとして、ＮＡＮＤフラッシュメモリ１１、１２に対してデータの読み出しを行う場合、ＮＡＮＤフラッシュメモリ１１、１２から読み出されたデータを、データバスＤＢを介して受ける。
図２は、図１に示すＮＡＮＤフラッシュメモリ１１、１２内の構成を概略的に示すものであり、複数のＮＡＮＤチップとチップイネーブル信号の関係を示している。
図２において、ＮＡＮＤフラッシュメモリ１１、１２は、それぞれ例えば８個のＮＡＮＤチップにより構成されている。ＮＡＮＤフラッシュメモリ１１は、ＮＡＮＤチップ１１＿０、１１＿１〜１１＿７を含んでいる。チップイネーブル信号／ＣＥ０＿０〜／ＣＥ３＿０は、一対のＮＡＮＤチップ（１１＿０、１１＿１）（１１＿２、１１＿３）〜（１１＿６、１１＿７）にそれぞれ供給される。一対のＮＡＮＤチップ１１＿０、１１＿１〜１１＿６、１１＿７のそれぞれは、チップイネーブル信号／ＣＥ０＿０〜／ＣＥ３＿０とチップアドレスにより、一対のＮＡＮＤチップのうちの一方が選択される。
また、ＮＡＮＤフラッシュメモリ１２は、ＮＡＮＤチップ１２＿０、１２＿１〜１２＿７を含んでいる。チップイネーブル信号／ＣＥ０＿１〜／ＣＥ３＿１は、一対のＮＡＮＤチップ（１２＿０、１２＿１）（１２＿２、１２＿３）〜（１２＿６、１２＿７）にそれぞれ供給される。一対のＮＡＮＤチップ１２＿０、１２＿１〜１２＿６、１２＿７のそれぞれは、チップイネーブル信号／ＣＥ０＿１〜／ＣＥ３＿１とチップアドレスにより、一対のＮＡＮＤチップのうちの一方が選択される。
ＮＡＮＤチップ１１＿０、１１＿１、１１＿２、１１＿３は、信号伝送通路としてのデータバスＤＢ００に接続され、ＮＡＮＤチップ１１＿４、１１＿５、１１＿６、１１＿７は、データバスＤＢ０１に接続される。また、ＮＡＮＤチップ１２＿０、１２＿１、１２＿２、１２＿３は、データバスＤＢ１０に接続され、ＮＡＮＤチップ１２＿４、１２＿５、１２＿６、１２＿７は、データバスＤＢ１１に接続されている。これらデータバスＤＢ００〜ＤＢ１１は、例えば共通のデータバスＤＢに接続されている。尚、必ずしもパッケージ間、若しくはチャネル間は、共通のデータバスにより接続される必要はなく、１つのチャネルに複数のＮＡＮＤチップが接続された構成であればよい。
各ＮＡＮＤチップ１１＿０〜１２＿７は、後述するＯＤＴ回路を含んでおり、あるＮＡＮＤチップが選択された場合、非選択のＮＡＮＤチップのＯＤＴ回路がイネーブルとされる。
図２は、ＮＡＮＤチップ１１＿４が選択され、データを入力又は出力している場合を示している。この場合において、例えばＮＡＮＤチップ１１＿４と同一のデータバスＤＢ０１に接続された非選択ＮＡＮＤチップ１１＿６、１１＿７のＯＤＴ回路がイネーブルとされ、さらに、データバスＤＢ１０に接続されたＮＡＮＤチップ１２＿２、及びデータバスＤＢ１１に接続されたＮＡＮＤチップ１２＿４のＯＤＴ回路がイネーブルとされる。選択されたＮＡＮＤチップに対して、どの非選択ＮＡＮＤチップのＯＤＴ回路をイネーブルとするかは、例えばテストにより信号特性が良好となる選択ＮＡＮＤチップと非選択ＮＡＮＤチップの組み合わせが定められる。
図３は、ＮＡＮＤチップ１１＿０の構成を概略的に示している。ＮＡＮＤチップ１１＿０〜１２＿７は、同一構成であるため、ＮＡＮＤチップ１１＿０についてのみ説明する。
ＮＡＮＤチップ１１＿０は、論理制御部２１、制御部２２、メモリセルアレイ２３、ロウアドレスバッファ２４、ロウデコーダ２５、センスアンプ２６、データレジスタ２７、カラムデコーダ２８、カラムアドレスバッファ２９、電圧発生回路３０、入出力（Ｉ／Ｏ）制御部３１、コマンドレジスタ３２、アドレスレジスタ３３、ステータスレジスタ３４、ＯＤＴ回路３５、レディ・ビジー（Ｒ／Ｂ）回路３６を有している。
コントローラ１３から出力されるチップイネーブル信号／ＣＥ０＿０、コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト・イネーブル信号／ＷＥ、リード・イネーブル信号ＲＥ、／ＲＥ、ライト・プロテクト信号／ＷＰ、クロック信号ＤＱＳ０、／ＤＱＳ０は、論理制御部２１に供給される。コントローラ１３から出力されるコマンド、アドレス、及びデータは、データバスＤＢ００を構成する信号線ＤＱ０〜ＤＱ７を介してＩ／Ｏ制御部３１に供給される。さらに、Ｉ／Ｏ制御部３１にも、クロック信号ＤＱＳ０、／ＤＱＳ０が供給される。
論理制御部２１は、入力された信号に従って、制御部２２、Ｉ／Ｏ制御部３１を制御する。コマンドレジスタ３２は、Ｉ／Ｏ制御部３１から出力されたコマンドを保持する。アドレスレジスタ３３は、Ｉ／Ｏ制御部３１から出力されたアドレスを保持する。
制御部２２は、コマンドレジスタ３２に保持されたコマンドに従って、ロウデコーダ２５、センスアンプ２６、データレジスタ２７、カラムデコーダ２８、電圧発生回路３０、Ｒ／Ｂ回路３６を制御し、データの書き込み、読み出し、消去等を制御する。
Ｒ／Ｂ回路３６は、制御部２２の出力信号に応じて、レディ・ビジー信号ＲＢを出力する。
電圧発生回路３０は、制御部２２の指示に従って書き込み電圧、読み出し電圧、消去電圧等を生成し、これらの電圧をメモリセルアレイ２３、ロウデコーダ２５、センスアンプ２６に供給する。
メモリセルアレイ２３は、図示せぬ複数のＮＡＮＤストリングを有している。各ＮＡＮＤストリングは、第１、第２の選択トランジスタと複数のメモリセルが直列接続されて構成されている。第１の選択トランジスタは、ビット線に接続され、第２の選択トランジスタはソース線に接続されている。第１、第２の選択トランジスタのゲート電極は第１、第２の選択線に接続され、各メモリセルの制御ゲート電極は、それぞれワード線に接続されている。また、ビット線のそれぞれは、センスアンプ２６に接続される。
ロウアドレスバッファ２４、カラムアドレスバッファ２９は、アドレスレジスタ３３に保持されたロウアドレス、カラムアドレスをそれぞれ保持する。ロウデコーダ２５は、ロウアドレスバッファに保持されたロウアドレスをデコードし、メモリセルアレイ２３の第１、第２の選択線、及びワード線を選択する。
カラムデコーダ２８は、カラムアドレスバッファに保持されたカラムアドレスをデコードし、メモリセルアレイ２３のビット線を選択する。
データレジスタ２７は、データの書き込み時、Ｉ／Ｏ制御部３１から供給されたデータをセンスアンプ２６に供給する。また、データの読み出し時、選択されたビット線からセンスアンプ２６により検出されたデータを保持し、Ｉ／Ｏ制御部３１に供給する。
センスアンプ２６は、データの書き込み時、データレジスタ２７に保持されたデータを選択されたメモリセルに書き込む。また、データの読み出し時、ビット線を介して選択されたメモリセルからデータを読み出す。
ステータスレジスタ３４は、制御部２２から出力されるデータの書き込み、読み出し、消去が、例えば正常終了したかどうかなどのステータスデータを保持する。ステータスレジスタ３４に保持されたステータスデータは、Ｉ／Ｏ制御部３１、データバスＤＢ００、コントローラ１３を介してホストデバイス１４に供給される。
ＯＤＴ回路３５は、データバスＤＢ００を構成するデータ線ＤＱ０〜ＤＱ７のそれぞれや、／ＲＥ、ＲＥ、ＤＱＳ、／ＤＱＳなど、高速に動作する信号線に接続されている。図３は、説明の便宜上、データ線ＤＱ０に接続されたＯＤＴ回路３５のみを示している。
ＯＤＴ回路３５は、データ線ＤＱ０とノードＮ１との間に直列接続されたスイッチ３５ａと終端抵抗３５ｂにより構成されている。ノードＮ１には、電圧、例えばＶｃｃｑ／２が供給される。
スイッチ３５ａは、例えばＭＯＳトランジスタにより構成され、このスイッチ３５ａは、制御部２２により制御される。また、終端抵抗３５ｂは、抵抗値が変更可能とされている。具体的には、この終端抵抗３５ｂは、例えば直列又は並列接続された複数のトランジスタにより構成され、制御部２２により、これらトランジスタのオンの数を変更し、オン抵抗により抵抗値が設定される構成をとり得る。または、複数の抵抗と複数のトランジスタにより構成され、制御部２２により、これらトランジスタのオンの数を変更し、直列又は並列接続される抵抗の数を変更することにより、抵抗値が設定される構成をとり得る。
次に、データ入力時、データ出力時におけるＯＤＴ回路３５の動作について説明する。
複数のＮＡＮＤチップが同一のデータバスに接続されている場合において、選択されたＮＡＮＤチップにデータを入力したり、選択されたＮＡＮＤチップからデータを出力したりする際、非選択のＮＡＮＤチップに設けられたＯＤＴ回路３５をイネーブルとすることにより、信号特性が改善される。
本実施形態において、ＯＤＴ回路３５は、コマンド（第１、第２の命令信号）、チップイネーブル信号、及びアドレスを用いて制御される。
尚、ＯＤＴ回路３５を構成する終端抵抗３５ｂの抵抗値は、パラメータ設定などの方法により別途設定される。終端抵抗３５ｂの抵抗値の設定については後述する。
（データ入力時におけるＯＤＴの設定動作）
データ入力は、ＮＡＮＤフラッシュメモリへのプログラム動作時に行われる。このため、書き込みコマンドと書き込みアドレスが入力され、その後、非選択ＮＡＮＤチップが指定され、ＯＤＴ回路３５がイネーブルとされる。非選択ＮＡＮＤチップは、チップイネーブル信号とチップアドレスにより選択される。複数の非選択ＮＡＮＤチップのＯＤＴ回路３５をイネーブルとするためには、上記選択動作が複数回繰り返される。
図４は、データの書き込み時におけるＯＤＴの設定動作を示している。図４は、選択ＮＡＮＤチップｎ１にデータを入力する場合において、非選択ＮＡＮＤチップｎ２、ｎ３のＯＤＴ回路をイネーブルとする場合を示している。
先ず、図１に示すコントローラ１３から書き込みコマンドを示すコマンド“８０ｈ”（ｈは、１６進数を示す）とアドレスＡｄｄｘ５（ｘ５は、アドレスが連続的に例えば５回出力されることを意味する）が出力される時、選択ＮＡＮＤチップｎ１に供給されるチップイネーブル信号／ＣＥｎ１がアクティブとされる（期間Ｔ１）。
次いで、期間Ｔ２において、例えば非選択ＮＡＮＤチップのＯＤＴ回路をイネーブルに設定するためのコマンド（第１の命令信号）“ＸＸｈ”とアドレス（チップアドレス）Ａｄｄがコントローラ１３から出力される時、アドレスＡｄｄにより指定された非選択ＮＡＮＤチップｎ２に供給されるチップイネーブル信号／ＣＥｎ２がアクティブとされる。さらに、コマンド“ＸＸｈ”とアドレスＡｄｄがコントローラ１３から出力される時、アドレスＡｄｄにより指定された非選択ＮＡＮＤチップｎ３に供給されるチップイネーブル信号／ＣＥｎ３がアクティブとされる。非選択ＮＡＮＤチップのうち、ＯＤＴ回路３５をイネーブルに設定すべきチップが３つ以上ある場合は、この動作がさらに繰り返される。
コマンド“ＸＸｈ”は、書き込みコマンド“８０ｈ”により、コントローラ１３から選択されたＮＡＮＤチップにデータが転送される前に発行される。
この後、期間Ｔ３において、選択ＮＡＮＤチップｎ１、非選択ＮＡＮＤチップｎ２、ｎ３のチップイネーブル信号／ＣＥｎ１、／ＣＥｎ２、／ＣＥｎ３がアクティブとされると、コントローラ１３から出力されたデータは、データバスＤＢ等を介して、図３に示すように、選択ＮＡＮＤチップｎ１のＩ／Ｏ制御部３１に供給され、さらに、データレジスタ２７に転送される。
このとき、非選択ＮＡＮＤチップｎ２、ｎ３のＯＤＴ回路３５は、スイッチ３５ａがオンとされ、イネーブル状態となる。このため、ＯＤＴ回路３５によりデータバスの信号の反射が抑制され、信号特性が改善される。
この後、期間Ｔ４において、例えばプログラムの実行を示すコマンド“１０ｈ”がコントローラ１３から発行される時、選択ＮＡＮＤチップｎ１チップイネーブル信号／ＣＥｎ１のみがアクティブとされ、データレジスタ２７に保持されたデータがメモリセルアレイ２３に書き込まれる。
このとき、非選択ＮＡＮＤチップｎ２、ｎ３のＯＤＴ回路３５は、例えばスイッチ３５ａがオンとされ、イネーブル状態に保持されている。
次に、期間Ｔ５において、例えばＯＤＴ回路３５をリセットするコマンド（第２の命令信号）“ＺＺｈ”がコントローラ１３から発行される時、非選択ＮＡＮＤチップｎ２、ｎ３に供給されるチップイネーブル信号／ＣＥｎ２、／ＣＥｎ３のみがアクティブとされ、各ＯＤＴ回路３５のスイッチ３５ａが一括してオフとされる。これにより、各ＯＤＴ回路３５がリセットされ、無駄な消費電流が削減される。
尚、上記動作は、期間Ｔ１において、書き込みコマンド“８０ｈ”及びアドレスを入力し、期間Ｔ２において、ＯＤＴ回路３５をイネーブルに設定するためのコマンド“ＸＸｈ”及びアドレスを入力した。しかし、これに限らず、期間Ｔ１において、ＯＤＴ回路３５をイネーブルに設定するためのコマンド“ＸＸｈ”及びアドレスを入力し、期間Ｔ２において、書き込みコマンド“８０ｈ”及びアドレスを入力することも可能である。つまり、データ入力の前にＯＤＴ回路３５をオンとさせておけばよい。
（データ出力時におけるＯＤＴの設定動作）
次に、ＮＡＮＤフラッシュメモリからデータを出力する場合におけるＯＤＴの設定動作について説明する。
データ出力は、読み出し動作時に行われる。このため、例えば読み出し動作が実行され、メモリセルからデータバッファまで出力すべきデータが転送される。その後、データ出力時の反射信号の影響を低減するため、読み出し対象でない非選択ＮＡＮＤチップのＯＤＴ回路３５がイネーブルとされる。非選択ＮＡＮＤチップは、データ入力と同様に、チップイネーブル信号とチップアドレスにより選択される。複数の非選択ＮＡＮＤチップのＯＤＴ回路３５をイネーブルとするためには、上記選択動作が複数回繰り返される。尚、先ず、ＯＤＴ回路３５をイネーブルとし、次いで、データの読み出し動作を行ってもよい。
図５は、データ読み出し時におけるＯＤＴの設定動作を示している。図５は、選択ＮＡＮＤチップｎ１からデータを出力する場合において、非選択ＮＡＮＤチップｎ２、ｎ３のＯＤＴ回路３５をイネーブルとする場合を示している。
この場合、期間Ｔ１１において、例えば非選択ＮＡＮＤチップｎ２のＯＤＴ回路３５をイネーブルに設定するためのコマンド“ＹＹｈ”とアドレスＡｄｄがコントローラ１３から出力される時、アドレスＡｄｄにより指定された非選択ＮＡＮＤチップｎ２に供給されるチップイネーブル信号／ＣＥｎ２がアクティブとされる。さらに、コマンド“ＹＹｈ”とアドレスＡｄｄがコントローラ１３から出力される時、アドレスＡｄｄにより指定された非選択ＮＡＮＤチップｎ３に供給されるチップイネーブル信号／ＣＥｎ３がアクティブとされる。非選択ＮＡＮＤチップのうち、ＯＤＴ回路３５をイネーブルに設定すべきチップが３つ以上ある場合は、この動作が繰り返される。
このようにして、非選択ＮＡＮＤチップｎ２、ｎ３のＯＤＴ回路３５がイネーブルに設定される。
この後、期間Ｔ１２において、リードコマンド“００ｈ−Ａｄｄｘ５−３０ｈ”が発行された場合、又は直前にリードコマンドによりセルからの読み出し動作が行われていた場合、コマンド“０５ｈ−Ａｄｄｘ２−Ｅ０ｈ”が発行されると、コントローラ１３により、選択ＮＡＮＤチップｎ１のチップイネーブル信号／ＣＥｎ１がアクティブとされ、選択ＮＡＮＤチップｎ１から指定されたアドレスに従いデータが出力できる状態となる。このデータはデータレジスタ２７に保持される。
次いで、期間Ｔ１３において、選択ＮＡＮＤチップｎ１、及び非選択ＮＡＮＤチップｎ２、ｎ３に供給されるチップイネーブル信号／ＣＥｎ１、／ＣＥｎ２、／ＣＥｎ３がアクティブとされ、データレジスタ２７に保持されたデータは、Ｉ／Ｏ制御部３１、及び対応するデータバスを介してコントローラ１３に供給される。このとき、非選択ＮＡＮＤチップｎ２、ｎ３のＯＤＴ回路３５がイネーブルとされているため、データバス上の信号反射が抑制され、信号特性が改善される。
上記データの転送が完了した後、期間Ｔ１４において、例えばＯＤＴ回路３５をリセットするコマンド“ＺＺｈ”がコントローラ１３から発行されると、非選択ＮＡＮＤチップｎ２、ｎ３に供給されるチップイネーブル信号／ＣＥｎ２、／ＣＥｎ３のみがアクティブとされ、各ＯＤＴ回路３５のスイッチ３５ａが一括してオフとされる。これにより、各ＯＤＴ回路３５がリセットされ、無駄な消費電流が削減される。
（終端抵抗値の設定）
ＯＤＴ回路３５を構成する終端抵抗３５ｂの抵抗値は、デフォルトがＯＤＴ非設定である。このため、ＯＤＴ機能を使用する前に抵抗値が設定されるが、この抵抗値の設定は本機能を使用する前に実行されればよく、例えば電源投入時に実行される。
すなわち、電源投入時、例えばSet Feature と呼ばれるパラメータ設定シーケンスにより、各ＮＡＮＤチップのＯＤＴ回路３５に抵抗値が設定される。
図６は、終端抵抗３５ｂの抵抗値を設定するためのテ＿ブルの一例を示している。このテーブルは、特定のアドレスの内容と抵抗値の関係を示しており、例えば図２に示す複数のＮＡＮＤチップにそれぞれ記憶されている。この記憶されたテーブルは、電源投入時に読み出され、例えば周辺回路内の所定の回路に保持される。また、このテーブルは、周辺回路領域において、ロジック回路等のハードウェアにより構成することも可能である。
図７（ａ）は、Set Featureの動作を概略的に示している。Set Featureは、コマンド（第３の命令信号）“ＥＦｈ”、アドレスＡｄｄ、及びデータＷ＿Ｂ０〜Ｗ＿Ｂ３により構成されている。アドレスＡｄｄにより、図６に示すテーブルのアドレスが指定される。データＷ＿Ｂ０〜Ｗ＿Ｂ３のいずれかにより抵抗値が指定される。例えばデータＷ＿Ｂ１にデータ“３３ｈ”を設定すると、図６に示すテーブルより、抵抗値“Ｒ５”が選択される。この抵抗値“Ｒ５”が、各ＮＡＮＤチップのＯＤＴ回路３５に設定される。
上記動作の場合、各ＮＡＮＤチップのＯＤＴ回路３５に同一の抵抗値を設定することができる。これに対して、例えばコマンドの後にチップアドレスを設定することにより、ＮＡＮＤチップ毎にＯＤＴ回路３５の抵抗値を設定することも可能となる。
図７（ｂ）は、ＮＡＮＤチップに設定されたパラメータの情報を取得するGet Featureの動作を概略的に示している。Get Featureは、Set Featureと同様に、コマンド“ＥＥｈ”、アドレスＡｄｄ、及びデータＲ＿Ｂ０〜Ｒ＿Ｂ３により構成されている。例えばアドレスＡｄｄにより、図６に示すテーブルのアドレスを指定すると、Set Featureで指定したデータが例えばデータＲ＿Ｂ１に設定されて読み出される。これにより、ＮＡＮＤチップに設定したパラメータを確認することができる。
また、例えばコマンドの後にチップアドレスを設定することにより、ＮＡＮＤチップ毎に設定されたパラメータを確認することができる。
尚、コマンド“ＥＥｈ”“ＥＦｈ”は、これらに限定されるものではなく、また、アドレスでＯＤＴ設定値をＮＡＮＤチップに対して個別に設定できればよい。
また、終端抵抗３５ｂの抵抗値を設定するタイミングは、電源投入後に限定されるものではない。例えば温度計を用いて、その時の温度によって適正な抵抗値の設定に変更するなど、様々なパラメータに依存する最適な抵抗値の設定に変更することが可能である。
上記実施形態によれば、ＯＤＴ回路３５をイネーブルに設定するためのコマンド“ＸＸｈ”又は“ＹＹｈ”、及びアドレスと、非選択ＮＡＮＤチップにそれぞれ供給されるチップイネーブル信号とに基づき、非選択ＮＡＮＤチップのＯＤＴ回路３５をイネーブルに設定可能としている。このため、パッケージにＯＤＴ回路３５の制御信号を供給するための専用のピンを増設することなく、複数のＮＡＮＤチップのＯＤＴ回路３５をイネーブルに設定することが可能である。従って、パッケージの大型化を防止することができるとともに、データバスの信号反射を抑制して信号特性を向上することが可能である。
また、データの入出力処理が終了した後、リセットコマンド“ＺＺｈ”により、各ＯＤＴ回路３５を一括してリセットしている。このため、各ＯＤＴ回路３５を一括してディスエーブル状態に復帰させることが可能であるため、無用な消費電流を削減することができる。
近時、ＮＡＮＤフラッシュメモリにおいて、複数のパッケージを実装する場合、各パッケージにＥＮｉ／ＥＮｏピンが追加されることがある。このＥＮｉ／ＥＮｏピンはパッケージ間で直列接続され、各ＮＡＮＤチップに設けられたチップイネーブル信号の配線が共通接続され、チップアドレスを用いてＯＤＴ回路を設定することが可能とされている。しかし、この場合、各パッケージにＥＮｉ／ＥＮｏピンを新たに設ける必要があるため、チップ面積が増大する。また、印刷基板上でも信号配線が密になるなどの副作用もある。
さらに、各ＮＡＮＤチップのチップイネーブル信号の配線を共通接続する必要があるため、チップイネーブル信号により各ＮＡＮＤチップを個別に制御することが困難である。したがって、例えばチップイネーブル信号を用いて、動作させる必要のないＮＡＮＤチップをディスエーブルとしてスタンドバイ電流を削減することが困難である。
しかし、上記実施形態によれば、チップ面積の増加を抑えて信号特性を向上でき、さらにスタンドバイ電流も削減することが可能である。
尚、コマンド“ＸＸｈ”“ＹＹｈ”が有効である場合、非選択ＮＡＮＤチップのチップイネーブル信号がアクティブとなると、ＯＤＴ回路３５はイネーブルとなり、チップイネーブル信号がインアクティブとなった場合、ＯＤＴ回路３５をディスエーブルとなるように制御してもよい。このような制御とすることにより、一層、消費電流を削減することが可能である。この場合においても、コマンド“ＸＸｈ”“ＹＹｈ”の有効状態は、リセットコマンド“ＺＺｈ”によりリセットされる。
また、上記実施形態において、ＯＤＴは、コマンド及びアドレスを用いて設定した。しかし、コマンドに限定されるものではなく、例えばライト・イネーブル信号／ＷＥ、リード・イネーブル信号／ＲＥ、コマンド・ラッチ・イネーブル信号ＣＬＥなどを組み合わせた制御信号、その他の命令信号を用いて設定することも可能である。
さらに、上記実施形態は、不揮発性半導体記憶装置としてのＮＡＮＤフラッシュメモリを例に説明した。しかし、これに限定されるものではなく、本実施形態を例えばＭＲＡＭやＲｅＲＡＭや３次元メモリなどの不揮発性半導体装置にも適用することが可能である。さらに、不揮発性半導体記憶装置に限定されるものではなく、揮発性の半導体記憶装置や、その他の半導体装置に適用することも可能である。
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１１、１２…ＮＡＮＤフラッシュメモリ、１３…コントローラ、１１＿０〜１１＿７、１２＿０〜１２＿７…ＮＡＮＤチップ、／ＣＥ０＿０〜／ＣＥ３＿０、／ＣＥ０＿１〜／ＣＥ３＿１…チップイネーブル信号、ＸＸｈ、ＹＹｈ、ＺＺｈ…コマンド。

Claims (5)

  1. 同一の信号伝送通路上に接続され、個別のチップイネーブル信号により個別に制御される複数の半導体チップであって、活性化された状態で各半導体チップにおける前記信号伝送通路を特定の電位に設定する終端回路をそれぞれ備えた複数の半導体チップと、
    前記複数の半導体チップの１つを選択してデータを入力又は出力するとき、第１の命令信号と前記チップイネーブル信号とに基づき、非選択の前記半導体チップ内に設けられた前記終端回路を活性化する制御部と
    を具備することを特徴とする半導体記憶装置。
  2. 前記制御部は、第２の命令信号に基づき、活性化した前記終端回路を非活性化することを特徴とする請求項１記載の半導体記憶装置。
  3. 前記終端回路は、終端抵抗を含み、前記制御部は、第３の命令信号に基づき、前記終端抵抗の抵抗値を設定することを特徴とする請求項１記載の半導体記憶装置。
  4. 同一の信号伝送通路上に接続された複数の半導体チップの１つを選択してデータを入力又は出力するとき、
    前記複数の半導体チップのうち、非選択の半導体チップに第１の命令信号とチップイネーブル信号を供給して前記非選択の半導体チップに設けられた終端回路を活性化し、非選択の半導体チップの信号伝送通路を特定の電位に設定することを特徴とする半導体記憶装置の制御方法。
  5. 第２の命令信号に基づき、前記活性化した終端回路を非活性化することを特徴とする請求項４記載の半導体記憶装置の制御方法。
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