JP2014187162A - 半導体装置とそのトリミング方法 - Google Patents

Abstract

【課題】本実施形態は、終端抵抗のトリミングを可能とし、ＯＤＴ回路の特性を向上させることが可能な半導体装置とそのトリミング方法を提供する。
【解決手段】第１、第２、第３の終端回路12,13,14は、外部接続端子11に接続されている。少なくとも第１の終端回路12は、外部接続端子11に並列接続された第１、第２の抵抗R1, R2と、第１導電型の複数の第１のトランジスタP1〜P4と、第２導電型の複数の第２のトランジスタN1〜N4とを具備し、第１、第２の抵抗R1, R2のばらつき範囲が第１の範囲である場合、第１の終端回路12のみを駆動し、第１、第２の抵抗のばらつき範囲が第２の範囲である場合、第１、第２の終端回路12, 13を駆動する。
【選択図】図１

Description

本発明の実施形態は、半導体装置、例えばＮＡＮＤフラッシュメモリの周辺回路に係わり、信号特性を改善させる(on die termination)ＯＤＴに関する。

半導体装置の入出力ピンの信号反射を低減して信号特性を向上させるため、ＯＤＴ回路が用いられている。このＯＤＴ回路は、一般に、終端抵抗とトランジスタにより構成されている。

しかし、終端抵抗は金属配線にて構成され、金属配線の抵抗値は、製造プロセスのばらつきにより変化するためＯＤＴ回路の特性を向上させることが困難であった。

特開２０１１−１１９６３２号公報 特開２００７−１９１８６号公報

本実施形態は、終端抵抗のトリミングを可能とし、ＯＤＴ回路の特性を向上させることが可能な半導体装置とそのトリミング方法を提供する。

本実施形態の半導体装置は、外部接続端子に接続された第１、第２の終端回路を有し、少なくとも前記第１の終端回路は、前記外部接続端子に並列接続された第１、第２の抵抗と、前記第１の抵抗と第１の電源端との間に接続された第１導電型の複数の第１のトランジスタと、前記第２の抵抗と第２の電源端との間に接続された第２導電型の複数の第２のトランジスタと、を具備し、前記第１、第２の抵抗のばらつき範囲が第１の範囲である場合、前記第１の終端回路のみを駆動し、前記第１、第２の抵抗のばらつき範囲が第２の範囲である場合、前記第１、第２の終端回路を駆動することを特徴とする。

本実施形態の半導体装置としての終端回路を示す回路図。 図１の動作を説明するために示す図。 本実施形態が適用される半導体記憶装置の一例を示す構成図。

終端回路は、例えば入出力ピンと電源端との間、及び入出力ピンと接地との間にそれぞれ抵抗が接続される。ＯＤＴ回路は、入出力ピンと電源端との間、及び入出力ピンと接地との間にそれぞれＭＯＳトランジスタと金属配線が接続され、ＭＯＳトランジスタの抵抗と金属配線の配線抵抗により終端抵抗が構成される。ＭＯＳトランジスタは、ＯＤＴ回路のオン／オフ制御に用いられる。ＯＤＴ回路は、仕様で規定された抵抗値を満たす必要がある。

しかし、ＭＯＳトランジスタと配線抵抗で作られるＯＤＴ回路の合成抵抗は、プロセスや、温度条件により、仕様で規定された抵抗範囲を超えてしまう場合がある。終端抵抗の仕様を満たすには、少なくともプロセス起因の揺らぎ成分をトリミングする必要がある。このトリミングは、単純に抵抗の合成値を合わせるだけでは困難であり、ＭＯＳトランジスタの抵抗値と、金属配線の抵抗値とを３：２以上に保持する必要がある。また、ＯＤＴ回路の金属配線の抵抗値の比率を上げることにより、容易にＩ−Ｖ特性の直線性を向上させることができるが、回路サイズとピンの容量が大きくなるという課題がある。

以下、本実施形態について、図面を参照して説明する。

図１は、本実施形態に係るＯＤＴ回路１０を示している。本実施形態に係る金属配線の抵抗値のトリミングは、基本的に金属配線の抵抗値を引き下げることにより、抵抗値を調整する。このため、本実施形態の場合、図１に示すように、外部接続端子としての例えば１つの入出力ピン（以下、ＩＯピンと称す）１１に、３つのテブナン（Thevenin）終端回路（以下、単に終端回路と称す）１２、１３、１４が接続される。

これら３つの終端回路１２、１３、１４は、それぞれ例えば４個のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１、Ｐ２、Ｐ３、Ｐ４と、４個のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１、Ｎ２、Ｎ３、Ｎ４と、２個の抵抗Ｒ１、Ｒ２を備える。抵抗Ｒ１、Ｒ２は、例えば最下層の金属配線（Ｍ０）を用いて構成されている。

３つの終端回路１２、１３、１４は、同一構成であるため、終端回路１２についてその構成を説明する。

ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４の電流通路の各一端は、電源ＶＤＤが供給される電源ノードに接続され、各他端は、抵抗Ｒ１の一端に接続されている。この抵抗Ｒ１の他端は、ＩＯピン１１に接続されている。

ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４は、チャネル幅が本半導体装置に適用されるＰＭＯＳトランジスタのチャネル幅より、２倍（×２）、４倍（×４）、８倍（×８）、１６倍（×１６）に設定されている。

ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４は、チャネル幅が本半導体装置に適用されるＮＭＯＳトランジスタのチャネル幅より、２倍（×２）、４倍（×４）、８倍（×８）、１６倍（×１６）に設定されている。

抵抗Ｒ２の一端は、ＩＯピン１１に接続され、他端は、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４を介して接地されている。

ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４と、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４は、後述するように、例えばＲＯＭ内に記憶されたトリミングデータにより制御される。これらＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４は、それぞれチャネル幅が相違しているため、抵抗値もそれぞれ相違している。このため、トリミングデータによってこれらＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４が選択されることにより、選択されたトランジスタと抵抗Ｒ１、Ｒ２の合成抵抗値が変化する。これにより、所要の終端抵抗値が設定される。

また、前述したように、ＯＤＴ回路は、ＭＯＳトランジスタの抵抗値と、金属配線の抵抗値とを３：２以上で維持する必要がある。

一方、上記３つの終端回路１２、１３、１４は、それぞれメイン、第１サブ、第２サブとして機能する。以下、終端回路１２、１３、１４を、それぞれメイン１２、第１サブ１３、第２サブ１４とも言う。

上記のように、メイン１２、第１サブ１３、第２サブ１４は、回路構成は同じであるが、トリミングデータにより、回路寸法が変化される。金属配線Ｍ０の抵抗値がプロセスのばらつきにより、仕様で規定された値から例えば−３５％〜＋３５％の範囲で変化した場合において、−３５％〜−１０％の範囲は、メイン１２が駆動され、−１０％〜１０％の範囲は、メイン１２と第１サブ１３が駆動され、１０％〜３５％の範囲は、メイン１２、第１サブ１３、及び第２サブ１４が同時に駆動されて配線抵抗がトリミングされる。

図２は、製造プロセスのばらつきと、それに伴う抵抗Ｒ１、Ｒ２としての金属配線Ｍ０の抵抗値と、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗値、及びこれらの合成抵抗値との関係を示している。

（１）金属配線Ｍ０の抵抗値のばらつきが−３５％〜−１０％までの範囲は、メイン１２が駆動される。

例えば抵抗値のばらつきが−３５％である場合、メイン１２の金属配線Ｒ１、Ｒ２の並列抵抗値（Ｍ０）は、例えば１８０Ωである。この場合、メイン１２のＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４がトリミングデータに基づき選択的に駆動され、これらトランジスタの抵抗値が１２０Ωとなるように制御される。このため、金属配線の抵抗値と、ＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗値の合成値は、１８０Ω＋１２０Ω＝３００Ωとなる。

この状態において、ＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗値と金属配線Ｍ０の抵抗値の比率は、３：２以上に保持されている。

（２）金属配線Ｍ０の抵抗値のばらつきが−１０％〜１０％の範囲は、メイン１２及び第１サブ１３が駆動される。

例えば抵抗値のばらつきが−１０％である場合、メイン１２の金属配線Ｒ１、Ｒ２の並列抵抗値（Ｍ０）は、例えば２４９Ωである。この場合、メイン１２のＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４がトリミングデータに基づき選択的に駆動され、これらトランジスタの抵抗値が１６６Ωとなるように制御される。

さらに、第１サブ１３の金属配線Ｒ１、Ｒ２の並列抵抗値（Ｍ０）が６４８Ωである場合、第１サブ１３のＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４がトリミングデータに基づき選択的に駆動され、これらトランジスタの抵抗値が４３２Ωとなるように制御される。

このため、メイン１２及び第１サブ１３の金属配線の抵抗値と、ＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗値の合成値は、それぞれ４１６Ω、１０８０Ωであり、これらの並列合成抵抗は、１／（１／４１６＋１／１０８０）＝３００Ωとなる。

この状態において、メイン１２、第１サブ１３のＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗値と金属配線Ｍ０の抵抗値の比率は、３：２以上に保持されている。

（３）金属配線Ｍ０の抵抗値のばらつきが１０％〜３５％の範囲は、メイン１２、第１サブ１３、及び第２サブ１４が同時に駆動されて配線抵抗がトリミングされる。

例えば抵抗値のばらつきが１５％である場合、メイン１２の金属配線Ｒ１、Ｒ２の並列抵抗値（Ｍ０）は、例えば３１９Ωである。この場合、メイン１２のＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４がトリミングデータに基づき選択的に駆動され、これらトランジスタの抵抗値が２１２Ωとなるように制御される。

また、第１サブ１３の金属配線Ｒ１、Ｒ２の並列抵抗値（Ｍ０）が８２８Ωである場合、第１サブ１３のＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４がトリミングデータに基づき選択的に駆動され、これらトランジスタの抵抗値が５５２Ωとなるように制御される。

さらに、第２サブ１４の金属配線Ｒ１、Ｒ２の並列抵抗値（Ｍ０）が８２８Ωである場合、第２サブ１４のＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４がトリミングデータに基づき選択的に駆動され、これらトランジスタの抵抗値が５５２Ωとなるように制御される。

このため、メイン１２、第１サブ１３、及び第２サブ１４の金属配線の抵抗値と、ＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗値の合成値は、それぞれ５３１Ω、１３８０Ω、１３８０Ωであり、これらの並列合成抵抗は、１／（１／５３１＋１／１３８０＋１／１３８０）＝３００Ωとなる。

この状態において、メイン１２、第１サブ１３、第２サブ１４のＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗値と金属配線Ｍ０の抵抗値の比率は、３：２以上に保持されている。

上記説明は、代表的に、抵抗値のばらつきが、−３５％、−１０％、１５％の場合について説明したが、他のばらつきにおいても、金属配線の抵抗値と、ＰＭＯＳトランジスタＰ１〜Ｐ４及びＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗値の合成値が３００Ωとなるように、トリミングされる。

上記実施形態によれば、外部接続端子としての入出力ピン１１に、３つの終端回路１２、１３、１４を接続し、各終端回路１２、１３、１４は、複数のＰＭＯＳトランジスタＰ１〜Ｐ４と、ＮＭＯＳトランジスタＮ１〜Ｎ４と、抵抗Ｒ１、Ｒ２とにより構成され、抵抗Ｒ１、Ｒ２のプロセスのばらつきに応じたトリミングデータに基づき、ＰＭＯＳトランジスタＰ１〜Ｐ４と、ＮＭＯＳトランジスタＮ１〜Ｎ４を制御し、ＰＭＯＳトランジスタＰ１〜Ｐ４と、ＮＭＯＳトランジスタＮ１〜Ｎ４と抵抗Ｒ１、Ｒ２との合成抵抗値を、仕様で定められた抵抗値に設定している。このため、終端抵抗としての抵抗Ｒ１、Ｒ２の抵抗値が製造プロセスの変動により変化した場合においても、適性にトリミングすることができ、ＯＤＴ回路の特性を向上させることができる。

しかも、上記実施形態は、ＰＭＯＳトランジスタＰ１〜Ｐ４と、ＮＭＯＳトランジスタＮ１〜Ｎ４の抵抗ちと、抵抗Ｒ１、Ｒ２の抵抗値の比を、３：２以上に保持することができる。このため、回路サイズとピンの容量の増大を抑えて、ＯＤＴ回路１０におけるＩ−Ｖ特性の直線性を向上させることができる。

尚、本実施形態において、第１サブ１３又は第２サブ１４のみを駆動したり、第１サブ１３及び第２サブ１４のみを駆動したり、メイン１２及び第２サブ１４のみの組み合わせで駆動することはない。

また、本実施形態に係る金属配線Ｍ０の抵抗値のトリミングは、メイン１２、第１サブ１３、第２サブ１４の動作を上記のように制御することにより、３つの抵抗Ｒ１及びＲ２の並列接続を制御し、抵抗値を下げる動作である。このため、金属配線Ｍ０の抵抗値を上げるトリミングは、本実施形態には含まれない。この理由は、抵抗値を加算する時、スイッチングトランジスタのオン抵抗をゼロにできないからである。金属配線Ｍ０の抵抗値を上げるトリミングは、確実に回路サイズが増大し、ＩＯピンの容量が増加する。しかし、本実施形態の回路の場合、トランジスタの抵抗値と金属配線Ｍ０の抵抗値の比率を３：２以上に保持して、トランジスタのサイズの増大を抑制することが可能である。

また、図１に示すメイン１２、第１サブ１３、第２サブ１４の構成は一例であり、これに限定されるものではない。金属配線Ｍ０の抵抗値のプロセスばらつきが少なく、仕様で定められた規定値の範囲内である場合、第２サブ１４は、省略することが可能である。

さらに、メイン１２、第１サブ１３、第２サブ１４は、４つのＰＭＯＳトランジスタ、４つのＮＭＯＳトランジスタにより構成しているが、トランジスタの数は、これに限定されるものではない。

また、図１において、メイン１２、第１サブ１３、第２サブ１４は、それぞれ２つの抵抗Ｒ１、Ｒ２と、４個のＰＭＯＳトランジスタ及び４個のＮＭＯＳトランジスタにより構成した。しかし、これに限定されるものではなく、例えば、メイン１２は、図１に示す構成とし、第１サブ１３、第２サブ１４は、それぞれ例えば２つの抵抗Ｒ１、Ｒ２と、１個のＰＭＯＳトランジスタ、及び１個のＮＭＯＳトランジスタにより構成することも可能である。

図３は、本実施形態が適用されるＮＡＮＤフラッシュメモリの一例を示している。

ＮＡＮＤフラッシュメモリ２０は、論理制御部２１、制御部２２、メモリセルアレイ２３、ロウアドレスバッファ２４、ロウデコーダ２５、センスアンプ２６、データレジスタ２７、カラムデコーダ２８、カラムアドレスバッファ２９、電圧発生回路３０、入出力（Ｉ／Ｏ）制御部３１、コマンドレジスタ３２、アドレスレジスタ３３、ステータスレジスタ３４、ＯＤＴ回路３５、レディ・ビジー（Ｒ／Ｂ）回路３６を有している。

図示せぬコントローラから出力されるチップイネーブル信号／ＣＥ０＿０、コマンド・ラッチ・イネーブル信号ＣＬＥ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト・イネーブル信号／ＷＥ、リード・イネーブル信号ＲＥ、／ＲＥ、ライト・プロテクト信号／ＷＰ、クロック信号ＤＱＳ０、／ＤＱＳ０は、論理制御部２１に供給される。コントローラから出力されるコマンド、アドレス、及びデータは、データバスＤＢ００を構成する信号線ＤＱ０〜ＤＱ７を介してＩ／Ｏ制御部３１に供給される。さらに、Ｉ／Ｏ制御部３１にも、クロック信号ＤＱＳ０、／ＤＱＳ０が供給される。

論理制御部２１は、入力された信号に従って、制御部２２、Ｉ／Ｏ制御部３１を制御する。コマンドレジスタ３２は、Ｉ／Ｏ制御部３１から出力されたコマンドを保持する。アドレスレジスタ３３は、Ｉ／Ｏ制御部３１から出力されたアドレスを保持する。

制御部２２は、コマンドレジスタ３２に保持されたコマンドに従って、ロウデコーダ２５、センスアンプ２６、データレジスタ２７、カラムデコーダ２８、電圧発生回路３０、Ｒ／Ｂ回路３６を制御し、データの書き込み、読み出し、消去等を制御する。

Ｒ／Ｂ回路３６は、制御部２２の出力信号に応じて、レディ・ビジー信号ＲＢを出力する。
電圧発生回路３０は、制御部２２の指示に従って書き込み電圧、読み出し電圧、消去電圧等を生成し、これらの電圧をメモリセルアレイ２３、ロウデコーダ２５、センスアンプ２６に供給する。

メモリセルアレイ２３は、図示せぬ複数のＮＡＮＤストリングを有している。各ＮＡＮＤストリングは、第１、第２の選択トランジスタと複数のメモリセルが直列接続されて構成されている。第１の選択トランジスタは、ビット線に接続され、第２の選択トランジスタはソース線に接続されている。第１、第２の選択トランジスタのゲート電極は第１、第２の選択線に接続され、各メモリセルの制御ゲート電極は、それぞれワード線に接続されている。また、ビット線のそれぞれは、センスアンプ２６に接続される。

ロウアドレスバッファ２４、カラムアドレスバッファ２９は、アドレスレジスタ３３に保持されたロウアドレス、カラムアドレスをそれぞれ保持する。ロウデコーダ２５は、ロウアドレスバッファに保持されたロウアドレスをデコードし、メモリセルアレイ２３の第１、第２の選択線、及びワード線を選択する。

カラムデコーダ２８は、カラムアドレスバッファに保持されたカラムアドレスをデコードし、メモリセルアレイ２３のビット線を選択する。

データレジスタ２７は、データの書き込み時、Ｉ／Ｏ制御部３１から供給されたデータをセンスアンプ２６に供給する。また、データの読み出し時、選択されたビット線からセンスアンプ２６により検出されたデータを保持し、Ｉ／Ｏ制御部３１に供給する。

センスアンプ２６は、データの書き込み時、データレジスタ２７に保持されたデータを選択されたメモリセルに書き込む。また、データの読み出し時、ビット線を介して選択されたメモリセルからデータを読み出す。

ステータスレジスタ３４は、制御部２２から出力されるデータの書き込み、読み出し、消去が、例えば正常終了したかどうかなどのステータスデータを保持する。ステータスレジスタ３４に保持されたステータスデータは、Ｉ／Ｏ制御部３１、データバスＤＢ００、コントローラ１３を介してホストデバイス１４に供給される。

本実施形態に係るＯＤＴ回路１０は、データバスＤＢ００を構成するデータ線ＤＱ０〜ＤＱ７のそれぞれや、／ＲＥ、ＲＥ、ＤＱＳ、／ＤＱＳなど、高速に動作する信号線に接続される。図３は、説明の便宜上、データ線ＤＱ０に接続されたＯＤＴ回路１０のみを示している。

ＯＤＴ回路１０を構成するＰＭＯＳトランジスタＰ１〜Ｐ４、及びＮＭＯＳトランジスタＮ１〜Ｎ４は、制御部２２により制御される。

さらに、ＮＡＮＤフラッシュメモリ２０が形成されたチップ内には、図２に示すＯＤＴ回路１０と同一構成の図示せぬレプリカＯＤＴ回路が設けられている。このレプリカ回路がテスタによりテストされ、チップ毎にトリミングされる。すなわち、チップ毎に、プロセスのばらつきの範囲が測定され、金属配線Ｍ０の抵抗値が、−３５％〜−１０％の範囲であるか、−１０％〜１０％の範囲であるか、１０％〜３５％の範囲であるかが判別される。この判別結果に基づき、抵抗Ｒ１、Ｒ２のトリミングデータ、すなわち、ＰＭＯＳトランジスタＰ１〜Ｐ４、及びＮＭＯＳトランジスタＮ１〜Ｎ４の制御信号が、メイン１２、第１サブ１３、及び第２サブ１４毎に決定される。この決定されたトリミングデータは、各チップ内のＲＯＭに記憶される。このＲＯＭは、例えばメモリセルアレイ２３内の特定の領域に設けられる。このＲＯＭに記憶されたトリミングデータは、ＮＡＮＤフラッシュメモリの起動時に読み出され、このトリミングデータに従って各ＯＤＴ回路１０のＰＭＯＳトランジスタＰ１〜Ｐ４、及びＮＭＯＳトランジスタＮ１〜Ｎ４が制御され、抵抗値が設定される。

尚、上記実施形態は、ＯＤＴ回路１０をＮＡＮＤフラッシュメモリ２０に適用した場合について説明した。しかし、本実施形態は、ＮＡＮＤフラッシュメモリに限定されるものではなく、例えばダイナミックＲＡＭ等、その他の半導体装置に適用することも可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１０…ＯＤＴ回路、１１…入出力ピン、１２…終端回路（メイン）、１３…終端回路（第１サブ）、１４…終端回路（第２サブ）、Ｒ１、Ｒ２…抵抗（金属配線Ｍ０）、Ｐ１〜Ｐ４…ＰＭＯＳトランジスタ、Ｎ１〜Ｎ４…ＮＭＯＳトランジスタ。

Claims (6)

1. 外部接続端子に接続された第１、第２の終端回路を有し、
   少なくとも前記第１の終端回路は、前記外部接続端子に並列接続された第１、第２の抵抗と、前記第１の抵抗と第１の電源端との間に接続された第１導電型の複数の第１のトランジスタと、前記第２の抵抗と第２の電源端との間に接続された第２導電型の複数の第２のトランジスタと、を具備し、
   前記第１、第２の抵抗のばらつき範囲が第１の範囲である場合、前記第１の終端回路を駆動し、前記第１、第２の抵抗のばらつき範囲が第２の範囲である場合、前記第１、第２の終端回路を駆動し、
   前記外部接続端子に接続された第３の終端回路をさらに具備し、
   前記第１、第２の抵抗のばらつき範囲が第３の範囲である場合、前記第１、第２、第３の終端回路を駆動し、
   第２、第３の終端回路は、前記第１の終端回路と同一の構成であり、
   複数の前記第１のトランジスタと複数の前記第２のトランジスタの抵抗値と、前記第１、第２の抵抗値の比は、３：２以上に設定されていることを特徴とする半導体装置。
2. 外部接続端子に接続された第１、第２の終端回路を有し、
   少なくとも前記第１の終端回路は、前記外部接続端子に並列接続された第１、第２の抵抗と、前記第１の抵抗と第１の電源端との間に接続された第１導電型の複数の第１のトランジスタと、前記第２の抵抗と第２の電源端との間に接続された第２導電型の複数の第２のトランジスタと、を具備し、
   前記第１、第２の抵抗のばらつき範囲が第１の範囲である場合、前記第１の終端回路を駆動し、前記第１、第２の抵抗のばらつき範囲が第２の範囲である場合、前記第１、第２の終端回路を駆動することを特徴とする半導体装置。
3. 前記外部接続端子に接続された第３の終端回路をさらに具備し、
   前記第１、第２の抵抗のばらつき範囲が第３の範囲である場合、前記第１、第２、第３の終端回路を駆動することを特徴とする請求項２記載の半導体装置。
4. 前記第２、第３の終端回路は、前記第１、第２の抵抗と、前記第１の抵抗と前記第１の電源端との間に接続された第１導電型の第３のトランジスタと、前記第２の抵抗と前記第２の電源端との間に接続された第２導電型の第４のトランジスタとを具備することを特徴とする請求項３記載の半導体装置。
5. 複数の前記第１のトランジスタと複数の前記第２のトランジスタの抵抗値と、前記第１、第２の抵抗値の比は、３：２以上に設定されていることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
6. 外部接続端子に接続された第１、第２の終端回路を有し、
   少なくとも前記第１の終端回路は、前記外部接続端子に並列接続された第１、第２の抵抗と、前記第１の抵抗と第１の電源端との間に接続された第１導電型の複数の第１のトランジスタと、前記第２の抵抗と第２の電源端との間に接続された第２導電型の複数の第２のトランジスタと、を具備し、
   前記第１、第２の抵抗のばらつき範囲が第１の範囲である場合、前記第１の終端回路のみを駆動し、前記第１、第２の抵抗のばらつき範囲が第２の範囲である場合、前記第１、第２の終端回路を駆動することを特徴とする半導体装置のトリミング方法。

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