TW201530542A - 基於電阻比之記憶體胞元 - Google Patents

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Abstract

一種裝置包括一第一電阻式儲存元件與一第二電阻式儲存元件。該等第一與第二電阻式儲存元件耦合至一交叉點陣列之直行線以形成一記憶體胞元；而該等第一與第二電阻式儲存元件之一電阻比指出該記憶體胞元之一儲存值。

Description

基於電阻比之記憶體胞元
本發明係有關於基於電阻比之記憶體胞元。
發明背景
為儲存有關一系統之各種不同操作的資料，半導體記憶體裝置典型用於該電腦系統中。該記憶體裝置可封裝為一半導體封裝中的一單元以形成一“記憶體晶片”，而若干該類晶片可以一模組(例如，一雙行記憶體模組(DIMM))的型式組合一起，使得若干模組可形成，例如，該電腦系統之系統記憶體。
一電腦系統習知已包含依電性與非依電性儲存裝置兩者。該方式中，由於其相當快的存取時間，依電性記憶體裝置，諸如動態隨機存取記憶體(DRAM)裝置，習知已用來形成該電腦系統之工作記憶體。該系統關機時為了保存電腦系統的資料，資料習知已儲存在與較低存取時間相關聯之非依電性大量儲存裝置中，諸如磁性媒體式或光學媒體式的大量儲存裝置。
相當高密度、固態非依電性記憶體技術之發展正接近該等兩技術間之差距，而本身來說，非依電性記憶體 裝置正漸增地用來形成習知“記憶體”與“儲存”功能兩者之一工作、持續性記憶體。
依據本發明之一實施例，係特地提出一種裝置，包含有：一第一電阻式儲存元件；以及一第二電阻式儲存元件，其中該等第一與第二電阻式儲存元件耦合至一交叉點陣列之直行線以形成一記憶體胞元，而該等第一與第二電阻式儲存元件之一電阻比指出該記憶體胞元之一儲存值。
100‧‧‧電腦系統
102‧‧‧中央處理單元
104‧‧‧記憶體控制器
106‧‧‧記憶體匯流排
110‧‧‧記憶體裝置
200、700、800‧‧‧記憶體胞元陣列
204、208、212‧‧‧輸入端子
218‧‧‧輸出端子
220‧‧‧輸入資料緩衝器
224‧‧‧感測放大器電路
230‧‧‧輸出資料緩衝器
240‧‧‧直行解碼器
250‧‧‧橫列解碼器
300、801、810‧‧‧記憶體胞元
301、812、814‧‧‧電阻式儲存元件
301-1‧‧‧頂部元件
301-2‧‧‧底部元件
302、501‧‧‧頂部
303、502‧‧‧底部
400、400-1‧‧‧橫列線
404、803‧‧‧直行線
804‧‧‧直行線對
500、520‧‧‧基於電阻比之記憶體胞元
506、822‧‧‧節點
600‧‧‧交叉點記憶體胞元陣列
710‧‧‧電阻器
712‧‧‧多線路
819‧‧‧感測放大器電路
820‧‧‧電流感測放大器
910、920、930‧‧‧電流鏡
912、914、932、934‧‧‧n通道金氧半導體場效電晶體
922、924‧‧‧p通道MOSFET
1000‧‧‧路徑
1100、1200‧‧‧技術
1102、1104、1202、1204‧‧‧方塊
圖1是一根據一示範實施態樣之一電腦系統的示意圖。
圖2一根據一示範實施態樣，圖1之該電腦系統的一記憶體裝置之示意圖。
圖3A是一根據一示範實施態樣，規劃一電阻式儲存元件來具有一低電阻狀態(LRS)之圖形。
圖3B是一根據一示範實施態樣，規劃一電阻式儲存元件來具有一高電阻狀態(HRS)之圖形。
圖4、圖6、圖7與圖8為根據示範實施態樣之交叉點記憶體胞元陣列的圖形。
圖5A與圖5B為根據示範實施態樣之基於電阻比之記憶體胞元的圖形。
圖9A是一根據一示範實施態樣，一摺疊電流感測放大器之示意圖，其繪示使用該放大器來讀取一基於電 阻比之記憶體胞元儲存的一邏輯一數值。
圖9B是一根據一示範實施態樣，該感測放大器之示意圖，其繪示使用該放大器來讀取該記憶體胞元儲存之一邏輯零。
圖10是一根據一示範實施態樣，繪示該感測放大器之操作上未選擇橫列的效應之示意圖。
圖11與圖12是根據示範實施態樣，繪示使用電阻式儲存元件來形成記憶體胞元與記憶體胞元陣列之技術的流程圖。
較佳實施例之詳細說明
本文揭示之技術與系統用來從多個電阻式儲存元件形成一基於電阻比之記憶體胞元以及形成該類記憶體胞元之一陣列。更特別是，根據示範實施態樣，一給定記憶體胞元可從一對電阻式儲存元件來建構，而該等電阻式儲存元件之一電阻比指出該記憶體胞元儲存之一數值(例如，邏輯一或一邏輯零值)。
該上下文中，一“電阻式儲存元件”一般參照為一非依電性記憶體，其電阻指出一儲存值並可(例如，經由一電流來)被讀取或感測以擷取該儲存值。此外，該元件之狀態可經由該電壓來改變/規劃以便使該元件具有一特定電阻並因此設定該元件儲存之數值。如本文進一步說明，一雙極性憶阻器胞元、或電阻式隨機存取記憶體(RRAM)胞元為該類電阻式儲存元件之一範例。然而，本文揭示之 系統與技術可與其他電阻式儲存元件一起使用，諸如一單極性RRAM胞元、一相變隨機存取記憶體胞元(PCRAM)、一磁阻隨機存取記憶體胞元(MRAM)、等等。
參照圖1，從電阻式儲存元件形成之一記憶體胞元陣列200可形成圖1中一般繪示之一電腦系統100的一記憶體裝置110的一部分。參照圖1，該電腦系統100為由實際硬體與實際軟體(亦即，機器可執行指令)組成之一實體機器。此方面中，該電腦系統100可包括一或多個中央處理單元(CPUs)；而每一CPU 102可包括一或多個處理核心。此方面中，該CPU 102可封裝在一特定半導體封裝體中，其可建構為經由一相關聯連接器、或插座來機械或電氣安裝於該電腦系統100之一母板。此方式中，該插座可建構來容納該半導體封裝體之至少一部分，其包含該封裝體之電氣接點，而該插座具有機器性特徵來將該半導體封裝體固定在該插座。如一更特定範例，根據示範實施態樣，該CPU 102可包含在一表面安裝封裝體中，其具有用來形成與該容納插座的對應接腳之電氣連接的一平面柵格陣列(LGA)。根據其他示範實施態樣，亦可使用其他半導體封裝體。
如圖1進一步描述，該電腦系統100可包括一或多個記憶體控制器104。此方式中，根據示範實施態樣，一或多個記憶體控制器104可整合為一給定CPU 102來允許該CPU 102之處理核心經由一記憶體匯流排106來存取該電腦系統100之一或多個記憶體模組。每一記憶體模組可包括一或多個記憶體裝置110。
參照圖2與圖4，根據示範實施態樣，該記憶體胞元陣列200為包括橫列線400與直行線404之一交叉點陣列。該陣列200包括與該等橫列以及直行線之相交相關聯的記憶體胞元300。此方式中，一般而言，該記憶體胞元陣列200之一給定記憶體胞元300可由對應至該胞元300之橫列以及直行線配對來存取(以便從該胞元讀取一數值或將一數值寫入該胞元)。
針對一給定記憶體操作之一目標記憶體胞元組合可由該記憶體裝置110接收之直行與橫列位址信號來選擇。參照圖2，一般而言，該記憶體裝置110包括一直行解碼器240，其在連接目標記憶體胞元之輸入端子204接收直行位址信號，並將該等信號解碼以產生信號來選擇該記憶體胞元陣列200之對應直行線404。該記憶體裝置110更包括一橫列解碼器250，其在其輸入端子208將橫列位址信號解碼以產生信號來選擇該記憶體胞元陣列200之適當橫列線400。
如圖2所描述，該記憶體裝置110更包括一輸入資料緩衝器220，其(經由輸入端子212)接收與寫入操作相關聯之輸入資料。根據示範實施態樣，針對一寫入操作，該輸入資料可傳達至該記憶體裝置110之一感測放大器電路224，其在記憶體胞元上產生適當的規劃電壓，該電壓由該寫入操作作為目標來將數值寫入該等胞元300。針對一讀取操作，該感測放大器電路224感測儲存於該等記憶體胞元300中的數值，其由該讀取操作來作為目標以形成儲存於一 輸出資料緩衝器230中對應的數值。此方式中，該讀取資料可從該輸出資料緩衝器230之輸出端子218擷取。
應注意圖2之記憶體裝置架構僅為該記憶體裝置110之示範構件的一簡化範例，而根據其他實施態樣，該記憶體裝置110可具有其他架構與其他構件。
如本文說明，該記憶體胞元陣列之胞元300(參見圖4)，針對該元件301為一雙極性憶阻器之實施態樣，圖3A與圖3B繪示一示範電阻式儲存元件301之狀態。針對該等示範實施態樣，該電阻式儲存元件301可規劃來藉由在該元件301之頂部302與底部303電極間施加一正向規劃電壓值(稱為“VPROG”)來展現一低電阻狀態(LRS)(如圖3A所繪示)，或者藉由在該頂部302與底部303電極間施加一負向VPROG規劃電壓值來展現一高電阻狀態(HRS)(如圖3B所繪示)。該VPROG規劃電壓之絕對振幅可高於一讀取電壓之絕對振幅，其可施加在該元件301之每一方向以便感測該元件之電阻(亦即，感測該元件301位於該LRS或該HRS)。
參照圖4，雖然該等記憶體胞元300可從單一電阻式儲存元件(諸如圖3A與圖3B之元件301)來形成，但該類安排易出現“潛洩”電流，其為存在該等非選擇的記憶體胞元之非理想電流。此外，具有從單一電阻式儲存元件形成之記憶體胞元的一交叉點陣列可能潛在地易受個別的胞元瑕疵影響，使得一單一瑕疵記憶體胞元會負面影響該陣列之多個胞元的操作。例如，若一給定記憶體胞元300帶來一電氣短路，則該短路會聚集與增加該潛洩電流，其會阻礙 該等相關聯橫列、相關聯直行、潛在相關聯區域、以及可能甚至該整個交叉點陣列受存取。然而，本文揭示之技術與系統係為了改善該陣列之穩固性、為了在該類記憶體胞元瑕疵下仍可運作。更特別是，根據示範實施態樣，該記憶體胞元300可從多個電阻式儲存元件形成，而該等元件之電阻比可指出該胞元300儲存之數值。
根據示範實施態樣，圖5A繪示一基於電阻比之記憶體胞元500，其從兩個電阻式儲存元件301(一頂部元件301-1與一底部元件301-2)形成，該等兩元件在該胞元500之頂部501與底部502電極之間串聯耦合一起以形成一分壓器。此方式中，針對此範例，該等電阻式儲存元件301具有相同極性，而該等元件301耦合一起之一節點506提供一電壓(稱為“VOUT”)，其指出該胞元500之一電阻比(亦即，該儲存值)。
一般而言，針對該記憶體胞元500之一給定狀態，該等電阻式儲存元件301的其中之一具有一HRS，而其他元件301具有一LRS。就本身而言，該記憶體胞元500之狀態取決於哪個電阻式儲存元件301位於該LRS而哪個電阻式儲存元件301位於該HRS。例如，該頂部電阻式儲存元件301-1位於該HRS而該底部電阻式儲存元件301-2位於該LRS時，該記憶體胞元500可儲存一邏輯一；而該頂部電阻式儲存元件301-1位於該LRS而該底部電阻式儲存元件301-2位於該HRS時，該記憶體胞元500可儲存一邏輯零。根據其他實施態樣，該邏輯一與零的狀態可由上述範例中說 明之相反的電阻狀態來表示。
使用一電阻比來指出一記憶體胞元之一儲存值的特別優點是該類記憶體胞元為自我參考，作為該等電阻間而非該等絕對電阻間之差異，以指出該儲存值。
圖5之該記憶體胞元500的電阻式儲存元件301具有相同極性。然而，如圖5B所描繪，根據其他示範實施態樣，一基於電阻比之記憶體胞元520可從具有相反極性且串聯耦合之電阻式儲存元件301形成。
從具有相反極性之電阻式儲存元件301建構的一記憶體胞元520在製造上特別有益，因為於相同製造層上製造該胞元520之電阻式儲存元件301相當簡單。此方式中，圖6繪示包括該等記憶體胞元520之一示範交叉點記憶體胞元陣列600。針對此範例之該等節點506、直行線404與橫列線400可分別從該等半導體製造裝置之金屬層一、二與三形成。
參照圖7其描繪根據示範實施態樣之一示範記憶體，該等記憶體胞元儲存之數值可被直接感測。此方面中，針對該示範實施態樣，該陣列700包括電晶體710(例如，金氧半導體場效電晶體(MOSFET))。例如，該等電晶體710可作為通過閘來將與一選擇的橫列相關聯之節點506選擇性耦合至直行感測放大器(未顯示)。再者，針對該範例，與該相同列相關聯之電晶體710的閘極端子耦合至一多線路712來讀取該列之記憶體胞元的數值。應注意此安排中，該橫列400與直行404線可在該胞元之頂部電極交替，表示使用 互連金屬(與相關聯孔徑層)之一額外層，其耗損更多資源並且堆疊層次時具有挑戰性。此外，該共同節點506循路由遠離該交叉點來讀取，針對較大陣列其使得該安排具有挑戰性；而使用圖7之選擇的電晶體710會顯著衝擊該記憶體胞元陣列700的密度。
因此，根據其他示範實施態樣，每一基於電阻比之記憶體胞元的電阻式儲存元件在該位元胞元處可不連接一起，而是，該適當的橫列讀取期間，該等電阻式元件可在該分別的直行感測放大器處間接對照。更特別是，參照圖8，根據某些示範實施態樣，一記憶體胞元陣列800包括成對804的直行線803，而每一直行線對804與記憶體胞元810之一直行相關聯。每一記憶體胞元810依次包括電阻比指出該胞元801之一儲存值的一對電阻式儲存元件812與814。如圖8所描述，根據示範實施態樣，該等電阻式儲存元件812與814具有相同極性。
針對一給定記憶體胞元810，該電阻式元件812耦合於一給定橫列線400與該直行線對804之直行線803的其中之一之間，而另一電阻式元件814耦合於該相同橫列線400與該直行線對804之其他直行線803之間。電流感測放大器820耦合至該等記憶體胞元810之直行，使得針對讀取操作，一給定的電流感測放大器820(於節點822)提供一電壓，其指出與該選擇橫列相關聯之直行的記憶體胞元810之儲存值。應注意該記憶體裝置可進一步包括(未顯示)耦合至該等直行線803之電路，來使一寫入操作期間，該適當的規劃 電壓施加於該等電阻式元件812與814。
為了讀取記憶體胞元810之一給定橫列儲存的數值，該橫列解碼器將一讀取電壓施加至該選擇的橫列線，諸如該範例中選擇的橫列線400-1；而該讀取電壓在該等選擇的記憶體胞元810之直行線上產生電流。每一電流感測放大器820回應該對應的記憶體胞元810之電阻式元件812與814間的電流差異以指出該胞元810之儲存值。
更特別是，圖9A描繪針對該放大器820感測該胞元810中儲存之一邏輯一(來作為一範例)的範例之電流感測放大器820。一般而言，此示範實施態樣中之電流感測放大器820為一摺疊感測放大器，其包括接收該電阻式元件812中之電流以及將該電流映射至一電流鏡920之一第一電流鏡910。於一類似方式中，該感測放大器820包括接收該電阻式元件814中之電流以及將該電流映射至該電流鏡920之一電流鏡930。來自922或來自914之較強電流控制該節點822之電壓是否拉高或拉低。更特別是，如圖9A所繪示，針對該電阻式元件812位於該HRS而該電阻式元件814位於該LRS之情況，該節點822拉高來指出該胞元810之一邏輯一(來作為一範例)。
圖9B繪示該胞元810規劃於該相反、邏輯零狀態的情況。針對此狀態，該電阻式元件812位於該LRS，而該電阻式元件814位於該HRS。如圖9B所示，此造成該節點822拉低以指出該對應記憶體胞元810之一邏輯一。
根據示範實施態樣，該電流鏡910可從一n通道金 氧半導體場效電晶體(nMOSFET)912形成，其用來作為一MOSFET二極體。此方式中，該nMOSFET之汲極與閘極端子耦合一起，耦合至接地與其閘極端子之源極端子亦耦合至另一nMOSFET 914之閘極端子。該nMOSFET 914之源極端子耦合至接地，而該nMOSFET 914之汲極端子耦合至該節點822。該電流鏡920包括一p通道MOSFET 922(pMOSFET)，其汲極端子耦合至該節點822而其源極端子耦合至一電壓供應器條軌(圖9A與圖9B中稱為“VDD”)，而該pMOSFET 922之閘極端子耦合至耦合作為一MOSFET二極體之一pMOSFET 924的閘極端子。該pMOSFET 924之閘極端子亦耦合至該VDD供應器條軌，而該pMOSFET 924之閘極端子耦合至其汲極端子。
該pMOSFET 924之汲極端子亦耦合至該電流鏡930之一nMOSFET 932的汲極端子。該nMOSFET 932之源極端子耦合至接地，而該nMOSFET 932之閘極端子耦合至該電流鏡930中，形成一MOSFET二極體之一nMOSFET 934的閘極端子。該nMOSFET 934之閘極與汲極端子耦合一起，而該nMOSFET 934之閘極與汲極端子耦合至該電阻式元件814。
應注意根據其他示範實施態樣，該感測放大器820可具有其他的拓樸結構。
圖10描繪介於未選擇記憶體胞元之該等電阻式元件812與814間之一路徑1000。如圖10所繪示，該路徑1000中可忽略電流存在，因為該NMOSFET 912之汲極電壓非常 接近該NMOSFET 934之汲極電壓。此可大幅降低該陣列中之潛洩電流。
因此，總結來說，參照圖11，一般而言，一種技術1100包括提供(方塊1102)電阻式儲存元件，以及根據方塊1104，將該等電阻式元件耦合至一交叉點陣列之直行線以形成一記憶體胞元，使得該等電阻式儲存元件之電阻比指出該胞元之一儲存值。更特別是，參照圖12，一種技術1200包括根據方塊1202，將一記憶體胞元之電阻式儲存元件耦合至與其他元件共同分享之一橫列線，以及將每一電阻式儲存元件耦合至一分別的直行線。根據方塊1204，該等直行線中之電流受感測來感測該等電阻式儲存元件之一電阻比以指出該記憶體胞元中儲存之一數值。
本文揭示之系統與技術的優點中，該等位元胞元為自我參考。一讀取容限訊雜比(SNR)可得以加強。一單一胞元不將一位元線與一字元線連繫一起而使該橫列、直行或陣列失效。將程序變動與該等兩電阻式元件強烈關聯會導致該電阻比之一更緊密的分佈。胞元密度並不受犧牲。來自說明書之其他地方的“固著”或胞元的情況中，鄰近胞元可理解地由寫入電路來調整以便仍可產生正確的讀取。亦可考量於該等後附請求項之範疇中的其他以及不同的優點。
本發明已參照具有本揭示內容之益處的有限數量實施例來說明，業界熟於此技者可體認其可有若干修改與變化型態。該等後附請求項意欲涵蓋位於本發明之真實 精神與範疇中的所有該類修改與變化型態。
1100‧‧‧技術
1102、1104‧‧‧方塊

Claims (15)

  1. 一種裝置，包含有：一第一電阻式儲存元件；以及一第二電阻式儲存元件，其中該等第一與第二電阻式儲存元件耦合至一交叉點陣列之直行線以形成一記憶體胞元，而該等第一與第二電阻式儲存元件之一電阻比指出該記憶體胞元之一儲存值。
  2. 如請求項1之裝置，其中該第一電阻式儲存元件具有一高電阻狀態而該第二電阻式儲存元件具有一低電阻狀態以指出該記憶體胞元之一第一邏輯數值，以及該第一電阻式儲存元件具有一低電阻狀態而該第二電阻式儲存元件具有一高電阻狀態以指出該記憶體胞元不同於該第一邏輯數值之一第二邏輯數值。
  3. 如請求項1之裝置，該裝置更包含：該交叉點陣列之一橫列線，其耦合至該等第一與第二電阻式儲存元件來用以響應該選擇的記憶體胞元而接收一讀取電壓，該等電阻式儲存元件耦合至該橫列線；以及一放大器，其耦合至該等直行線來提供指出該數值之一信號。
  4. 如請求項3之裝置，其中該放大器包含一摺疊感測放大器。
  5. 如請求項3之裝置，其中該放大器配適成維持該等直行 線之電位彼此實質上相等以減緩該交叉點陣列之其他橫列線中的潛洩電流。
  6. 如請求項1之裝置，其中該第一電阻式儲存元件具有一第一極性而該第二電阻式儲存元件具有與該第一極性相同之一第二極性。
  7. 如請求項1之裝置，其中該第一電阻式儲存元件具有一第一極性而該第二電阻式儲存元件具有與該第一極性相反之一第二極性。
  8. 一種裝置，包含有：多條橫列線；多條直行線；多個感測放大器；以及多個記憶體胞元；其中該等多個記憶體胞元之一給定記憶體胞元包含耦合至該等多條直行線之一第一直行線的一第一電阻式儲存元件以及耦合至該等多條直行線之一第二直行線的一第二電阻式儲存元件；以及該等多個感測放大器之一給定感測放大器耦合至該等第一與第二直行線來用以響應該記憶體胞元之選擇而提供該記憶體胞元儲存之一數值的一指示。
  9. 如請求項8之裝置，其中用以響應該給定記憶體胞元受選擇，該第一電阻式儲存元件接收一讀取電壓而該第二 電阻式儲存元件接收該讀取電壓；而該感測放大器回應該等第一與第二電阻式儲存元件中之電流差異以提供該記憶體胞元儲存之數值的指示。
  10. 如請求項8之裝置，其中該等第一與第二電阻式儲存元件的其中之一用以響應該等第一與第二電阻式儲存元件的另一個位於一低電阻狀態而位於一高電阻狀態。
  11. 如請求項8之裝置，其中該第一電阻式儲存元件或該第二電阻式儲存元件的任何一個失效並不影響非該給定記憶體胞元之該等多個記憶體胞元的一完整性。
  12. 一種方法，包含下列步驟：提供包含一分壓器之一記憶體胞元，該分壓器從第一與第二電阻式儲存元件形成；感測該第一電阻式儲存元件之一第一電阻；感測該第二電阻式儲存元件之一第二電阻而與感測該第一電阻式儲存元件之第一電阻無關；以及使用感測該第一電阻與感測該第二電阻來產生指出該記憶體胞元儲存之一數值的一信號。
  13. 如請求項12之方法，其中：感測該第一電阻包含感測該第一電阻式儲存元件中之一第一電流；感測該第二電阻包含感測該第二電阻式儲存元件中之一第二電流；以及使用感測該第一電阻與感測該第二電阻來產生指出該記憶體儲存之一數值的一信號包含用以響應該等 第一與第二電流而驅動一節點來指出該數值。
  14. 如請求項12之方法，其中感測該第一電阻包含感測耦合至該第一電阻式儲存元件之一第一直行線中的一第一電流；以及感測該第二電阻包含感測耦合至該第二電阻式儲存元件之一第二直行線中的一第二電流。
  15. 如請求項14之方法，其中感測該等第一與第二電流包含使用一摺疊電流感測放大器來感測該等第一與第二電流。
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