TWI674584B - 記憶體裝置 - Google Patents

Abstract

實施形態之記憶體裝置提高記憶體之可靠性。 實施形態之記憶體裝置包含：感測放大器電路151，其連接於記憶胞MCk；感測放大器電路153，其經由選擇電路159連接於感測放大器電路151；及電壓供給電路18，其經由選擇電路159連接於感測放大器電路153；於讀出動作時，基於參照資料寫入前之記憶胞MCk之輸出信號之第1信號、及基於參照資料寫入後之記憶胞之輸出信號之第2信號自選擇電路159供給至感測放大器電路153，於測試動作時，基於記憶胞MCk之輸出信號之第3信號自選擇電路159供給至感測放大器電路153，基於施加至電壓供給電路18之端子99之電壓之第4信號自選擇電路153供給至感測放大器電路153。

Description

記憶體裝置

本發明之實施形態係關於一種記憶體裝置。

近年來，正在研究及開發MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)、ReRAM(Resistive random-access memory，可變電阻式隨機存取記憶體)及PCRAM(Phase Change Random Access Memory，相變隨機存取記憶體)之類的藉由將記憶體元件之電阻狀態與資料建立關聯而記憶資料之記憶體裝置(電阻變化型記憶體)。

本實施形態之記憶體裝置提高記憶體之可靠性。

本實施形態之記憶體裝置包含：記憶胞；第1感測放大器電路，其電性連接於上述記憶胞；第2感測放大器電路，其經由選擇電路電性連接於上述第1感測放大器電路；及電壓供給電路，其經由上述選擇電路電性連接於上述第2感測放大器電路，且包含第1端子；於上述記憶胞之資料之讀出動作時，基於參照資料寫入前之上述記憶胞之輸出信號之第1信號、及基於上述參照資料寫入後之上述記憶胞之輸出信號之第2信號經由上述選擇電路自上述第1感測放大器電路供給至上述第2感測放大器電路，上述第2感測放大器電路基於上述第1及第2信號，讀出上述資料，於對於上述記憶胞之測試動作時，基於上述記憶胞之輸出信號之第3信號經由上述選擇電路自上述第1感測放大器電路供給至上述第2感測放大器電路，基於施加至上述第1端子之第1電壓之第4信號經由上述選擇電路自上述電壓供給電路供給至上述第2感測放大器電路，上述第2感測放大器電路基於上述第3及第4信號，輸出上述記憶胞之測試結果。

[實施形態] 以下，一面參照圖1至圖20，一面對本實施形態進行詳細說明。於以下之說明中，對具有相同之功能及構成之要素標註相同符號。又，於以下之實施形態中，為了區別化而於參照符號之末尾標註有數字/英文之構成要素(例如，字元線WL或位元線BL、各種電壓及信號等)於不相互區別之情形時，使用省略末尾之數字/英文之表述。

(1)第1實施形態 參照圖1至圖13，對第1實施形態之記憶體裝置進行說明。

(a)構成 利用圖1至圖4，說明實施形態之記憶體裝置之構成例。

圖1係用以說明第1實施形態之記憶體裝置之構成例之方塊圖。

如圖1所示，記憶體裝置(例如，磁記憶體之類之電阻變化型記憶體)1直接或間接地連接於控制器(或處理器)5。記憶體裝置1及控制器5包含於記憶體系統內。

控制器5能夠控制記憶體裝置1之動作。控制器5包含CPU(Central Processing Unit，中央處理單元)、緩衝記憶體、工作記憶體、ECC(Error correcting code，錯誤校正碼)電路等。控制器5基於來自主機裝置(未圖示)之要求，產生指令。控制器5將所產生之指令發送至記憶體裝置1。控制器5基於管理表格，將應選擇之記憶胞之位址發送至記憶體裝置1。控制器5於對記憶體裝置1寫入資料時，將資料DT發送至記憶體裝置1。控制器5於自記憶體裝置1讀出資料時，接收自記憶體裝置1讀出之資料DT。控制器5將所讀出之資料發送至主機裝置。

記憶體裝置1係記憶體晶片、記憶體封裝、或記憶體模組。記憶體裝置1至少包含記憶胞陣列10、鎖存電路11、輸入輸出電路12、列解碼器13A、列控制電路13B、行解碼器14A、行控制電路14B、讀出電路15、寫入電路16、電壓產生電路17、外部電壓供給電路18、及控制電路19。

記憶胞陣列10包含複數個記憶胞MC。

於記憶體裝置1為電阻變化型記憶體之情形時，記憶胞MC包含至少1個可變電阻元件100。電阻變化型記憶體1藉由將可變電阻元件100可取之複數個電阻值(電阻狀態)與應記憶之資料建立關聯，而將1位元以上之資料記憶至1個記憶胞MC內。

鎖存電路11暫時保持自控制器5發送來之指令CMD及位址ADR。鎖存電路11將指令CMD發送至控制電路19。鎖存電路11將位址ADR發送至列解碼器13A及行解碼器14A。

輸入輸出電路(I/O電路)12暫時保持自控制器5發送來之資料(寫入資料)DIN。輸入輸出電路12暫時保持自記憶胞陣列10讀出之資料DOUT。

列解碼器13A將位址ADR中包含之列位址解碼。

列控制電路13B基於列位址之解碼結果，選擇記憶胞陣列10之列(例如字元線)。

行解碼器14A將位址ADR中包含之行位址解碼。

行控制電路14B基於行位址之解碼結果，選擇記憶胞陣列10之行(例如位元線)。

讀出電路15於讀出動作時，對基於位址ADR選擇出之記憶胞供給用於資料讀出之各種電壓或電流。藉此，讀出記憶胞內儲存之資料。讀出電路15至少包含讀出驅動器/接收器及感測放大器電路。

寫入電路16於寫入動作時，對基於位址ADR選擇出之記憶胞供給用於資料寫入之各種電壓及電流。藉此，將應寫入之資料寫入至記憶胞MC內。寫入電路16至少包含寫入驅動器/接收器。

電壓產生電路17使用自記憶體裝置1之外部供給之電壓，產生用於記憶體裝置1之動作之各種電壓。電壓產生電路17將所產生之電壓供給至各電路11～16。例如，電壓產生電路17包含偏置電壓產生電路171。偏置電壓產生電路171產生及輸出用以於讀出動作及/或寫入動作時產生偏置值之電壓。電壓產生電路17連接於設置於晶片/封裝之外部連接端子(接腳、焊墊或連接器)90、91。對端子90施加電源電壓VDD。對端子91施加接地電壓VSS。例如，電壓VDD、VSS自控制器5、主機裝置、或母板供給。

控制電路19接收來自控制器5之控制信號CNT。控制電路19根據記憶體裝置1內之動作狀況，將控制信號CNT發送至控制器5。控制電路19經由鎖存電路11，接收來自控制器5之指令CMD。控制電路19基於指令CMD及控制信號CNT，控制記憶體裝置1內部之各電路11～18之動作。例如，控制電路19將寫入動作及讀出動作等中使用之電壓及電流相關之資訊作為設定資訊而保持。

本實施形態之記憶體裝置1包含外部電壓供給電路18。外部電壓供給電路(以下，亦稱為測試電壓產生電路)18能夠將記憶體裝置1之出廠時及返廠時等之測試動作/檢查動作(例如篩選)中使用之來自外部之電壓供給至記憶體裝置1內之其他電路。

於記憶體裝置1之出廠時及返廠時之測試動作/檢查動作中，自記憶體裝置1之外部對外部電壓供給電路18提供特定之電壓。

外部電壓供給電路18於對於記憶體裝置1之測試動作/檢查動作時，使用自外部提供之電壓，產生用於測試動作/檢查動作之各種電壓(測試電壓)。外部電壓供給電路18能夠將所產生之電壓供給至讀出電路15。

於本實施形態之記憶體裝置1中，讀出電路15使用來自外部電壓供給電路18之電壓，執行測試動作及檢查動作。例如，用於測試動作/檢查動作之電壓自控制器5、測試裝置9、母板、或主機裝置(未圖示)施加至外部連接端子(例如，接腳、焊墊或連接器)99。外部連接端子(外部電壓端子)99連接於外部電壓供給電路18。

亦可於記憶體裝置1內設置ECC電路。

再者，包含記憶體裝置1之系統之構成並不限定於圖1所示之例。本實施形態之記憶體裝置1可應用於各種系統。例如，有不對記憶體裝置1設置控制器5之情形。於該情形時，自主機裝置(例如CPU)對記憶體裝置1發送指令等。記憶體裝置1亦可設置於主機裝置內、或主機裝置之CPU內。亦有記憶體裝置1於控制器5(或CPU)中應用於工作記憶體、緩衝記憶體或快取記憶體之情形。

＜記憶胞陣列之內部構成＞

圖2係表示實施形態之記憶體裝置(電阻變化型記憶體)之記憶胞陣列之內部構成之一例之圖。

如圖2所示，於記憶胞陣列10內設置有複數條(n條)字元線WL(WL＜0＞、WL＜1＞、…、WL＜n－1＞)。於記憶胞陣列10內設置有複數條(m條)位元線BL(BL＜0＞、BL＜1＞、…、BL＜m－1＞)及複數條(m條)位元線bBL(bBL＜0＞、bBL＜1＞、…、bBL＜m－1＞)。1條位元線BL與1條位元線bBL形成1組位元線對。

複數個記憶胞MC呈矩陣狀地配置於記憶胞陣列10內。

沿x方向(列方向)排列之複數個記憶胞MC連接於共通之字元線WL。字元線WL連接於列控制電路13B。列控制電路13B基於列位址，控制字元線WL之電位。藉此，選擇並激活列位址所示之字元線WL(列)。

沿y方向(行方向)排列之複數個記憶胞MC共通連接於屬於1個位元線對之2條位元線BL、bBL。

於圖2中，例如，記憶胞陣列10具有分層位元線方式之構造。於該情形時，於記憶胞陣列10內設置有全域位元線GBL、bGBL。全域位元線GBL經由開關M1(M1＜0＞、M1＜1＞、…、M1＜m－1＞)連接於位元線BL。全域位元線bGBL經由開關M2(M2＜0＞、M2＜1＞、…、M2＜m－1＞)連接於位元線bBL。以下，為了說明之區別化，位元線BL、bBL亦稱為局部位元線BL、bBL。

開關M1、M2例如係N型場效電晶體(或MOS(Metal Oxide Semiconductor，金氧半導體)開關)。開關M1、M2亦可作為行控制電路14B之構成元件進行處理。對各開關M1、M2之閘極供給對應之控制信號CSL(CSL＜0＞、CSL＜1＞、…、CSL＜m－1＞)作為行選擇信號。於開關M1、M2設定為接通狀態之情形時，位元線BL、bBL電性連接於全域位元線GBL、bGBL。藉此，選擇並激活行位址所示之位元線BL、bBL(行)。

以下，基於來自外部之位址ADR選擇為動作對象之記憶胞的記憶胞稱為選擇胞。

例如，讀出電路(感測放大器電路、驅動器/接收器等)15、及寫入電路(驅動器/接收器等)16連接於全域位元線GBL、bGBL。讀出電路15及寫入電路16亦可連接於局部位元線BL、bBL。亦可於局部位元線BL、bBL及全域位元線GBL、bGBL設置用以將局部位元線BL、bBL及全域位元線GBL、bGBL設定為放電狀態或充電狀態之開關。

記憶胞MC包含1個可變電阻元件100與1個胞電晶體200。可變電阻元件100作為記憶體元件發揮功能。胞電晶體200作為記憶胞MC之選擇元件發揮功能。

可變電阻元件100之一端連接於位元線BL。可變電阻元件100之另一端連接於胞電晶體200之一端(源極/汲極之一者)。胞電晶體200之另一端(源極/汲極之另一者)連接於位元線bBL。

藉由將可變電阻元件100之電阻狀態(電阻值)與資料建立關聯而將1位元以上之資料記憶至記憶胞MC。

再者，記憶胞陣列10之構成並不限定於圖2之例。例如，記憶胞陣列10亦可為交叉點型之記憶胞陣列。

例如，本實施形態之記憶體裝置(例如電阻變化型記憶體)為MRAM。於MRAM中，磁阻效應元件用於作為記憶體元件之可變電阻元件100。

＜磁阻效應元件＞

利用圖3及圖4，對作為記憶體元件之磁阻效應元件之構造及功能進行說明。

圖3表示磁阻效應元件之基本構造之一例。

如圖3所示，磁阻效應元件100至少包含2個磁性層101、102與非磁性層103。

2個磁性層101、102分別具有磁化。磁性層101之磁化方向可變。磁性層102之磁化方向不變(為固定狀態)。於本實施形態中，磁化方向可變之磁性層101稱為記憶層101，磁化方向不變之磁性層102稱為參照層102。再者，於本實施形態中，「參照層之磁化方向不變」、或「參照層之磁化方向為固定狀態」係指於用以改變記憶層之磁化方向之電流或電壓供給至磁阻效應元件之情形時，參照層之磁化方向於供給電流/電壓之前後不根據所供給之電流或電壓而變化。

非磁性層103設置於2個磁性層101、102間。非磁性層103作為隧道勢壘層103發揮功能。例如，隧道勢壘層103係包含氧化鎂之絕緣層。

例如，藉由2個磁性層101、102及隧道勢壘層103形成磁穿隧接面。於本實施形態中，具有磁穿隧接面之磁阻效應元件100稱為MTJ(Magnetic Tunnel Junction，磁穿隧接面)元件100。

例如，磁性層101、102具有垂直磁各向異性。磁性層101、102之磁化方向(易磁化軸方向)相對於磁性層之層面實質上垂直。磁性層101、102之磁化方向相對於複數個層101、102、103之積層方向實質上平行。磁性層101、102之垂直磁各向異性利用磁性層之界面磁各向異性等產生。利用磁性層之垂直磁各向異性之MTJ元件稱為垂直磁化型MTJ元件。

MTJ元件(磁阻效應元件)100之電阻狀態根據記憶層101之磁化方向與參照層102之磁化方向之相對關係(磁化排列)而改變。於記憶層101之磁化方向與參照層102之磁化方向相同之情形時，MTJ元件100具有第1電阻狀態(第1磁化排列狀態)。於記憶層101之磁化方向與參照層102之磁化方向相反之情形時，MTJ元件100具有第2電阻狀態(第2磁化排列狀態)。具有第2電阻狀態之MTJ元件100之電阻值較具有第1電阻狀態之MTJ元件100之電阻值高。

如此，MTJ元件100根據2個磁性層101、102之磁化排列而可獲得低電阻狀態及高電阻狀態中之任一個狀態。

例如，MTJ元件100保持1位元之資料(“0”資料及“1”資料)。於該情形時，MTJ元件100之電阻狀態設定為第1電阻狀態時，記憶胞MC設定為第1資料保持狀態(例如，“0”資料保持狀態)。MTJ元件100之電阻狀態設定為第2電阻狀態時，記憶胞MC設定為第2資料保持狀態(例如，“1”資料保持狀態)。

於本實施形態中，MTJ元件100中之記憶層101之磁化方向與參照層102之磁化方向相同之磁化排列狀態稱為平行狀態(或P狀態)。MTJ元件100中之記憶層101之磁化方向與參照層102之磁化方向相反之磁化排列狀態亦稱為反平行狀態(或AP狀態)。

例如，MTJ元件100之記憶層101之磁化方向之控制(磁化反轉之控制)使用自旋注入磁化反轉方式。自旋注入磁化反轉方式係藉由寫入電流IWR1、IWR2流動至MTJ元件100內時產生之自旋轉矩控制記憶層101之磁化方向之寫入方式。

於MTJ元件100之磁化排列狀態自AP狀態變化為P狀態之情形時，對MTJ元件100供給自記憶層101流動至參照層102之寫入電流IWR1。於該情形時，對記憶層101之磁化施加具有與參照層102之磁化方向相同方向之自旋之電子之自旋轉矩。

於記憶層101之磁化方向相對於參照層102之磁化方向相反之情形時，記憶層101之磁化方向藉由所施加之自旋轉矩而設定為與參照層102之磁化方向相同之方向。其結果，MTJ元件100設定為P狀態。如此，將“0”資料寫入至記憶胞MC。再者，於對P狀態之MTJ元件100供給寫入電流IWR1之情形時，於供給寫入電流IWR1之前後，記憶層101之磁化方向不變化。因此，於該情形時，MTJ元件100維持P狀態。

於MTJ元件100之磁化排列狀態自P狀態變化為AP狀態之情形時，對MTJ元件100供給自參照層102流動至記憶層101之寫入電流IWR2。於該情形時，對記憶層101之磁化施加具有相對於參照層102之磁化方向相反之方向之自旋之電子之自旋轉矩。

於記憶層101之磁化方向與參照層102之磁化方向相同之情形時，記憶層101之磁化方向藉由所施加之自旋轉矩而設定為相對於參照層102之磁化方向相反之方向。其結果，MTJ元件100設定為AP狀態。如此，將“1”資料寫入至記憶胞MC。再者，於對AP狀態之MTJ元件100供給寫入電流IWR2之情形時，於供給寫入電流IWR2之前後，記憶層101之磁化方向不變化。因此，MTJ元件100維持AP狀態。

於自MTJ元件100讀出資料(判別MTJ元件100之電阻狀態)時，讀出電流IRD流經MTJ元件100內。讀出電流IRD之電流值小於記憶層101之磁化反轉閾值。

資料之讀出根據讀出電流IRD之電流值、由讀出電流IRD引起之某個節點之電位之變動、或基於讀出電流IRD之電荷儲存量等感測結果而執行。例如，自高電阻狀態(AP狀態)之MTJ元件100輸出之讀出電流IRD之電流值較自低電阻狀態(P狀態)之MTJ元件100輸出之讀出電流IRD之電流值小。基於此種伴隨MTJ元件100之電阻狀態之差異產生之電流IRD之變動，判別記憶胞MC(MTJ元件100)所保持之資料。

於本實施形態之MRAM中，於自記憶胞MC讀出資料時使用自參照方式之讀出動作。

圖4係用以說明本實施形態之MRAM中之自參照方式之讀出動作之基本原理之模式圖。於圖4中，作為自參照方式之讀出動作，例示資料毀壞型自參照方式之讀出動作。如圖4(a)及(c)所示，於自參照方式之讀出動作中，對選擇胞MC執行2次資料讀出(2次讀出電流之供給)。

於自參照方式之讀出動作中，將對選擇胞MC之第1次資料讀出(圖4(a))中之由讀出電流IRDa引起之電量(電流值或電位)與對選擇胞MC之第2次資料讀出(圖4(c))中之由讀出電流IRDb引起之電量進行比較。

如圖4(b)所示，例如，於資料毀壞型之自參照方式之讀出動作中，於第1次資料讀出與第2次資料讀出之間，對MTJ元件100供給寫入電流IWR。

於自參照方式之讀出動作時供給之寫入電流IWR係用以將預先設定之資料寫入至MTJ元件100之電流。此處，預先設定之資料係成為用以判定MTJ元件記憶之資料(寫入電流IWR供給前之資料)之基準之資料。於本實施形態中，為了說明之區別化，自參照方式之讀出動作中之第1次資料讀出與第2次資料讀出之間之資料之寫入(寫入電流之供給)稱為重設寫入動作或參照資料寫入。再者，為了說明之明確化，參照資料寫入前之記憶胞記憶之資料稱為用戶資料。

例如，第1次資料讀出後，對資料之讀出對象之MTJ元件100供給用以將MTJ元件之磁化排列狀態設定為P狀態之寫入電流(用以寫入“0”資料之寫入電流)IWR。於MTJ元件100之磁化排列狀態為AP狀態之情形時，藉由供給寫入電流IWR，而MTJ元件100之磁化排列狀態自AP狀態變化為P狀態。於MTJ元件100之磁化排列狀態為P狀態之情形時，即便供給寫入電流IWR，MTJ元件100亦維持P狀態。

如此，於第2次讀出電流之供給時(圖4(c))，MTJ元件100設定為P狀態。於第1次資料讀出中之讀出電流之供給時(圖4(a))，MTJ元件100根據所記憶之資料而設定為AP狀態或P狀態。

例如，讀出電流IRDa、IRDb朝與沿MTJ元件之磁化排列狀態自AP狀態變化為P狀態之方向流動之寫入電流IWR相同之方向流動。

於藉由寫入電流IWR之供給(參照資料之寫入)而MTJ元件100之磁化排列狀態變化之情形時，第1次資料讀出中之讀出電流IRDa之電流值與第2次資料讀出中之讀出電流IRDb之電流值不同。

於MTJ元件100之磁化排列狀態自AP狀態變化為P狀態之情形時，第2次讀出電流IRDb之電流值較第1次資料讀出中之讀出電流IRDa之電流值大。其結果，判別為選擇胞MC內所保持之資料為“1”資料。

於MTJ元件100之磁化排列狀態不變化之情形時，第2次資料讀出中之讀出電流IRDb之電流值與第1次資料讀出中之讀出電流IRDa之電流值實質上相同。於該情形時，第2次資料讀出中之讀出電流IRDb之電流值與第1次資料讀出中之讀出電流IRDa之電流值之差幾乎不存在或較小。其結果，判別為選擇胞MC內所保持之資料為“0”資料。

如此，自參照方式之讀出動作藉由電流供給時之來自選擇胞本身之2個輸出值之比較而執行。

再者，為了提高資料讀出之可靠性，有藉由讀出電路對讀出電流IRDa或讀出電流IRDb賦予偏置之情形。

＜讀出電路之基本構成＞

利用圖5至圖8，對本實施形態之MRAM之讀出電路之構成例進行說明。

圖5係用以說明本實施形態之MRAM之讀出電路之整體構成之模式圖。藉由圖5之讀出電路，執行上述自參照方式之讀出動作。

如圖5所示，於本實施形態之MRAM中，讀出電路15包含第1感測放大器電路151、轉換電路152、及第2感測放大器電路153。

第1感測放大器電路151經由位元線(全域位元線/局部位元線)及行控制電路14B而連接於資料讀出對象之記憶胞(選擇胞)MCk。

第1感測放大器電路151對參照資料寫入前之來自選擇胞MCk之胞信號(基於第1資料讀出之胞信號)、及參照資料寫入後之來自選擇胞MCk之參照信號(基於第2資料讀出之胞信號)進行感測及放大。

以下，為了說明之區別化，第1感測放大器電路151亦有稱為前置放大器電路151之情形。

轉換電路152連接於第1感測放大器電路151與第2感測放大器電路153之間。轉換電路152將來自第1感測放大器電路151之信號(電壓)自電壓轉換為電流。轉換電路152將轉換後之信號(電流)供給至第2感測放大器電路153。

第2感測放大器電路153能夠對來自轉換電路152之2個輸出信號(電流值、電流量)進行感測、放大及比較。藉由第2感測放大器電路153之動作，判別選擇胞MCk之輸出信號相對於參照值之大小關係。其結果，讀出選擇胞MCk所記憶之資料。

再者，轉換電路152亦可為第2感測放大器電路153之構成要素之一部分。

於本實施形態中，選擇電路159連接於轉換電路152與第1感測放大器電路151之間。電壓產生電路17及外部電壓供給電路18連接於選擇電路159。

外部電壓供給電路18將施加至外部連接端子99之外部電壓(外部參照電壓、外部動作電壓)供給至選擇電路159。

選擇電路159基於控制信號SEL，控制第1感測放大器電路151、電壓產生電路17及外部電壓供給電路18相對於轉換電路152之電性連接。選擇電路159可經由轉換電路152對第2感測放大器電路153之一個端子供給來自第1感測放大器電路151之信號(電壓)VSMP或來自外部電壓供給電路18之信號VSX。選擇電路159可經由轉換電路152對第2感測放大器電路153之另一個端子供給來自第1感測放大器電路151之信號(電壓)VEVL或來自外部電壓供給電路18之信號VEX。又，選擇電路159可將來自電壓產生電路17之信號(電壓)經由轉換電路152供給至第2感測放大器電路153之一個及/或另一個端子。

再者，於圖5之例中，抽取表示屬於1個控制單位之1組電路151、152、153、159。但，於記憶胞陣列內設定有與資料讀出相關之複數個控制單位(例如，全域位元線GBL、bGBL之單位)之情形時，可於MRAM內設置1個以上之電路151、152、153、159。

＜第1感測放大器電路之構成例＞

參照圖6，對本實施形態之MRAM之讀出電路中之第1感測放大器電路之構成例進行說明。

圖6係用以說明第1感測放大器電路(前置放大器電路)之內部構成之模式性電路圖。

如圖6所示，前置放大器電路151包含P型場效電晶體(例如MOS電晶體)Q1、Q2、N型場效電晶體Q3、Q4、Q5、開關S1、S2、及電容元件C1、C2。

電晶體Q1之電流路徑之一端(電晶體之源極/汲極之一者)連接於被施加電壓VRD之端子(以下，表述為電壓端子VRD)，電晶體Q1之電流路徑之另一端(電晶體之源極/汲極之另一者)連接於節點ND1。電晶體Q1之閘極連接於節點ND1。

電晶體Q2之電流路徑之一端連接於電壓端子VRD。電晶體Q2之電流路徑之另一端連接於節點ND3。電晶體Q2之閘極連接於節點ND1及電晶體Q1之閘極。

電晶體Q1及電晶體Q2作為電流鏡發揮功能。以下，包含電晶體Q1、Q2之構成亦有稱為電流鏡電路之情形。

電晶體Q3之電流路徑之一端連接於節點ND1。電晶體Q3之電流路徑之另一端經由電晶體Q4之電流路徑而連接於位元線(全域位元線及局部位元線)GBL、BL。對電晶體Q3之閘極供給信號(箝位電壓)VCLP。

電晶體Q3係箝位電晶體。箝位電晶體Q3根據箝位電壓VCLP之電壓值，控制流經全域位元線GBL及位元線BL之電流之電流量(或全域位元線GBL及位元線BL之電位)。箝位電壓VCLP之電壓值對應於全域位元線GBL之電位與箝位電晶體Q3之閾值電壓Vth之合計值。藉此，全域位元線GBL(及位元線BL)之電位設定為“VCLP－Vth”左右。

電晶體Q4之電流路徑之一端連接於箝位電晶體Q3之電流路徑之另一端。電晶體Q4之電流路徑之另一端連接於位元線(全域位元線GBL)。對電晶體Q4之閘極供給信號REN。信號REN例如為讀出賦能信號。電晶體Q4根據讀出賦能信號REN之信號位準，將選擇胞MCk與前置放大器電路151電性連接。

電晶體Q5之電流路徑之一端連接於節點ND3。電晶體Q5之電流路徑之另一端連接於被施加接地電壓VSS之端子(以下，表述為接地端子VSS)。電晶體Q5之閘極連接於節點ND4。

開關(例如MOS開關)S1之電流路徑之一端連接於節點ND3。開關S1之電流路徑之另一端連接於節點ND4。對開關S1之控制端子供給控制信號SMP。開關S1藉由控制信號SMP，控制節點ND3與節點ND4之電性連接/分離。

開關(例如MOS開關)S2之電流路徑之一端連接於節點ND3。開關S2之電流路徑之另一端連接於節點ND5。對開關S2之控制端子供給控制信號EVL。開關S2藉由控制信號EVL，控制節點ND3與節點ND5之電性連接/分離。

電容元件C1之一端連接於節點ND4。電容元件C2之另一端連接於接地端子VSS。電容元件C1保持與第1資料讀出時之來自選擇胞MCk之輸出對應之信號(電位)。電容元件C1保持之電位(信號電荷)VSMP係與所記憶之資料對應之電位。電容元件C1之電位VSMP被施加(反映)至節點ND4。

電容元件C2之一端連接於節點ND5。電容元件C2之另一端連接於接地端子VSS。電容元件C2保持與第2資料讀出時之來自選擇胞MCk之輸出對應之電位。電容元件C2保持之電位VEVL係與參照值(此處，基於P狀態之MTJ元件之參照資料)對應之電位。電容元件C2之電位VEVL被施加(反映)至節點ND5。

節點ND4連接於轉換電路152之第1端子。電容元件C1之電位VSMP自節點ND4輸出至轉換電路152。

節點ND5連接於轉換電路152之第2端子。電容元件C2之電位VEVL自節點ND5輸出至轉換電路152。

＜轉換電路、第2感測放大器電路及選擇電路之構成例＞

參照圖7，對本實施形態之MRAM之讀出電路中之轉換電路、第2感測放大器電路及選擇電路之構成例進行說明。

圖7係模式性地表示本實施形態之MRAM之讀出電路中之轉換電路、第2感測放大器電路及選擇電路之構成例之電路圖。

如圖7所示，轉換電路152包含4個N型場效電晶體Z1、Z2、Z3、Z4。

電晶體Z1之電流路徑之一端經由節點NX1連接於第2感測放大器電路153之第1輸入端子IT1。電晶體Z1之電流路徑之另一端連接於接地端子VSS。電晶體Z1之閘極連接於選擇電路159。

電晶體Z2之電流路徑之一端經由節點NX2連接於感測放大器電路153之第2輸入端子IT2。電晶體Z2之電流路徑之另一端連接於接地端子VSS。電晶體Z2之閘極連接於選擇電路159。

電晶體Z3之電流路徑之一端經由節點NX1連接於感測放大器電路153之輸入端子IT1。電晶體Z3之電流路徑之另一端連接於接地端子VSS。電晶體Z3之閘極連接於選擇電路159。

電晶體Z4之電流路徑之一端經由節點NX2連接於感測放大器電路153之輸入端子IT2。電晶體Z4之電流路徑之另一端連接於接地端子VSS。電晶體Z4之閘極連接於選擇電路159。

第2感測放大器電路153連接於轉換電路152。第2感測放大器電路153包含比較電路531及放大電路532。

比較電路531比較來自轉換電路152之2個信號之大小。比較電路531具有第2感測放大器電路153之2個輸入端子IT1、IT2。比較電路531之一個輸入端子(例如非反轉輸入端子)IT1連接於節點NX1。比較電路531之另一個輸入端子(例如反轉輸入端子)IT2連接於節點NX2。

放大電路532能夠將來自前置放大器電路151之信號(電壓)放大。放大電路532具有2個電容元件CX1、CX2。

電容元件CX1之一端連接於比較電路531之一個輸入端子IT1。電容元件CX1之另一端連接於接地端子VSS。電容元件CX2之一端連接於比較電路531之另一個輸入端子IT2。電容元件CX2之另一端連接於接地端子VSS。再者，電容元件CX1、CX2不限定於固定電容元件，亦可為配線電容。

P型電晶體X1連接於比較電路531之輸入端子IT1、IT2。電晶體X1之電流路徑之一端連接於輸入端子IT1、IT2。電晶體X1之電流路徑之另一端連接於被施加預充電電壓Vpre之端子(以下，表述為電壓端子Vpre)。對電晶體X1之閘極供給控制信號(感測賦能信號)SEN。藉由電晶體X1之接通/斷開，控制輸入端子IT1、IT2及節點NX1、NX2之預充電。

選擇電路159具有複數個開關電路591、592、593、594、598、599。

開關電路591連接於前置放大器電路151與外部電壓供給電路18。開關電路591包含2個開關SW1A、SW1B。開關SW1A之一端電性連接於前置放大器電路151之節點ND4。開關SW1A之另一端電性連接於電晶體Z1之閘極。開關SW1B之一端電性連接於外部電壓供給電路18。開關SW1B之另一端電性連接於電晶體Z1之閘極。

對開關SW1A之一端供給電壓VSMP。對開關SW1B之一端供給電壓VSX。電壓VSMP對應於參照資料寫入前之胞信號。

對開關電路591供給控制信號SEL1。根據控制信號SEL1，控制2個開關SW1A、SW1B之接通/斷開。於基於控制信號SEL1將開關SW1A設定為接通狀態之情形時，來自前置放大器電路151之電壓(胞信號)VSMP被施加至電晶體Z1之閘極。於開關SW1A為接通狀態之情形時，開關SW1B設定為斷開狀態。於基於控制信號SEL1將開關SW1B設定為接通狀態之情形時，來自外部電壓供給電路18之電壓VSX被供給至電晶體Z1之閘極。於開關SW1B為接通狀態之情形時，開關SW1A設定為斷開狀態。

開關電路592連接於前置放大器電路151與外部電壓供給電路18。開關電路592包含2個開關SW2A、SW2B。開關SW2A之一端電性連接於前置放大器電路151之節點ND5。開關SW2A之另一端電性連接於電晶體Z2之閘極。開關SW2B之一端電性連接於外部電壓供給電路18。開關SW2B之另一端電性連接於電晶體Z2之閘極。

對開關SW2A之一端供給電壓VEVL。對開關SW2B之一端供給電壓VEX。電壓VEVL對應於參照資料寫入後之胞信號(參照信號)。

對開關電路592供給控制信號SEL2。根據控制信號SEL2，控制2個開關SW2A、SW2B之接通/斷開。於基於控制信號SEL2將開關SW2A設定為接通狀態之情形時，來自前置放大器電路151之電壓(參照信號)VEVL被施加至電晶體Z2之閘極。於開關SW2A為接通狀態之情形時，開關SW2B設定為斷開狀態。於基於控制信號SEL2將開關SW2B設定為接通狀態之情形時，來自外部電壓供給電路18之電壓VEX被施加至電晶體Z2之閘極。於開關SW2B為接通狀態之情形時，開關SW2A設定為斷開狀態。

開關電路593連接於電壓產生電路17與外部電壓供給電路18。開關電路593包含2個開關SW3A、SW3B。開關SW3A之一端經由開關電路598而電性連接於電壓產生電路17之偏置電壓產生電路171-1、171-2。開關SW3A之另一端電性連接於電晶體Z3之閘極。開關SW3B之一端電性連接於外部電壓供給電路18。開關SW3B之另一端電性連接於電晶體Z3之閘極。

來自偏置電壓產生電路171-1之電壓V1A或來自偏置電壓產生電路171-2之電壓V1B被供給至開關SW3A之一端。來自外部電壓供給電路18之電壓V1X被供給至開關SW3B之一端。

對開關電路593供給控制信號SEL3。根據控制信號SEL3，控制2個開關SW3A、SW3B之接通/斷開。於基於控制信號SEL3將開關SW3A設定為接通狀態之情形時，電壓(偏置電壓)V1A或電壓V1B被供給至電晶體Z3之閘極。於開關SW3A為接通狀態之情形時，開關SW3B設定為斷開狀態。於基於控制信號SEL3將開關SW3B設定為接通狀態之情形時，對電晶體Z3之閘極供給電壓V1X。於開關SW3B為接通狀態之情形時，開關SW3A設定為斷開狀態。

開關電路594連接於電壓產生電路17與外部電壓供給電路18。

開關電路594包含2個開關SW4A、SW4B。開關SW4A之一端經由開關電路599而電性連接於電壓產生電路17之偏置電壓產生電路171-3、171-4。開關SW4A之另一端電性連接於電晶體Z4之閘極。開關SW4B之一端電性連接於外部電壓供給電路18。開關SW4B之另一端電性連接於電晶體Z4之閘極。

來自偏置電壓產生電路171-3之電壓V2A或來自偏置電壓產生電路171-4之電壓V2B被供給至開關SW4A之一端。來自外部電壓供給電路18之電壓V2X被供給至開關SW4B之一端。

對開關電路594供給控制信號SEL4。根據控制信號SEL4，控制2個開關SW4A、SW4B之接通/斷開。於基於控制信號SEL4將開關SW4A設定為接通狀態之情形時，對電晶體Z4之閘極供給偏置電壓V2A或偏置電壓V2B。於開關SW4A為接通狀態之情形時，開關SW4B設定為斷開狀態。於基於控制信號SEL4將開關SW4B設定為接通狀態之情形時，對電晶體Z4之閘極供給電壓V2X。於開關SW4B為接通狀態之情形時，開關SW4A設定為斷開狀態。

開關電路598具有開關SW5A、SW5B。開關SW5A之一端電性連接於開關SW3A之一端。開關SW5A之另一端電性連接於偏置電壓產生電路171-1。開關SW5B之一端電性連接於開關SW3A之一端。開關SW5B之另一端電性連接於偏置電壓產生電路171-2。

偏置電壓產生電路171-1輸出偏置電壓V1A(＞VSS)。偏置電壓產生電路171-2輸出偏置電壓V1B(例如接地電壓VSS)。

對開關電路598供給控制信號SELA。根據控制信號SELA，控制2個開關SW5A、SW5B之接通/斷開。藉此，所選擇之偏置電壓產生電路171電性連接於開關SW3A。於基於控制信號SELA將開關SW5A設定為接通狀態之情形時，對開關SW3A之一端供給偏置電壓V1A。於開關SW5A為接通狀態之情形時，開關SW5B設定為斷開狀態。於基於控制信號SELA將開關SW5B設定為接通狀態之情形時，對開關SW3A之一端供給偏置電壓V1B(例如接地電壓VSS)。於開關SW5B為接通狀態之情形時，開關SW5A設定為斷開狀態。

開關電路599具有開關SW6A、SW6B。開關SW6A之一端電性連接於開關SW4A之一端。開關SW6A之另一端電性連接於偏置電壓產生電路171-3。開關SW6B之一端電性連接於開關SW4A之一端。開關SW6B之另一端電性連接於偏置電壓產生電路171-4。

偏置電壓產生電路171-3輸出偏置電壓V2A(＞VSS)。偏置電壓產生電路171-4輸出偏置電壓V2B(例如接地電壓VSS)。

對開關電路599供給控制信號SELB。根據控制信號SELB，控制2個開關SW6A、SW6B之接通/斷開。藉此，所選擇之偏置電壓產生電路171電性連接於開關SW4A。於基於控制信號SELB將開關SW6A設定為接通狀態之情形時，對開關SW4A之一端供給偏置電壓V2A。於開關SW6A為接通狀態之情形時，開關SW6B設定為斷開狀態。於基於控制信號SELB將開關SW6B設定為接通狀態之情形時，對開關SW4A之一端供給偏置電壓(接地電壓)V2B。於開關SW6B為接通狀態之情形時，開關SW6A設定為斷開狀態。

如此，第2感測放大器電路153藉由選擇電路159之控制而連接於前置放大器電路151、電壓產生電路17及外部電壓供給電路18。

＜外部電壓供給電路之構成例＞

參照圖8，對本實施形態之MRAM中之外部電壓供給電路之構成例進行說明。

圖8係模式性地表示本實施形態之MRAM中之外部電壓供給電路之構成例之電路圖。再者，於圖8中，亦對在本實施形態之MRAM之測試動作時連接於外部電壓供給電路之測試裝置進行說明。

如圖8所示，外部電壓供給電路18具有複數個電壓輸出電路(亦稱為電阻分壓電路或電阻電路)199(199-1、199-2、199-3、199-4)。

電壓輸出電路199-1具有外部連接端子99-1、98-1及輸出端子195-1。於電壓輸出電路199-1之一端設置有端子99-1，於電壓輸出電路199-1之另一端設置有端子98-1。輸出端子195-1連接於2個端子98-1、99-1間之節點。對端子99-1施加電壓VZ1，對端子98-1施加電壓VSS1。電壓輸出電路199-1使用電壓VZ1及電壓VSS1，產生電壓VSX。電壓輸出電路199-1將電壓VSX自輸出端子195-1輸出。

電壓輸出電路199-2具有外部連接端子98-2、99-2及輸出端子195-2。於電壓輸出電路199-2之一端設置有端子99-2，於電壓輸出電路199-2之另一端設置有端子98-2。輸出端子195-2連接於2個端子98-2、99-2間之節點。對端子99-2施加電壓VZ2，對端子98-2施加電壓VSS2。電壓輸出電路199-2使用電壓VZ2及電壓VSS2，產生電壓VEX。電壓輸出電路199-2將電壓VEX自輸出端子195-2輸出。

電壓輸出電路199-3具有外部連接端子98-3、99-3及輸出端子195-3。於電壓輸出電路199-3之一端設置有端子99-3，於電壓輸出電路199-3之另一端設置有端子98-3。輸出端子195-3連接於2個端子98-3、99-3間之節點。對端子99-3施加電壓VZ3，對端子98-3施加電壓VSS3。電壓輸出電路199-3使用電壓VZ3及電壓VSS3，產生電壓V1X。電壓輸出電路199-3將電壓V1X自電壓輸出電路199-3之輸出端子195-3輸出。

電壓輸出電路199-4具有外部連接端子98-4、99-4及輸出端子195-4。於電壓輸出電路199-4之一端設置有端子99-4，於電壓輸出電路199-4之另一端設置有端子98-4。輸出端子195-4連接於2個端子98-4、99-4間之節點。對端子99-4施加電壓VZ4，對端子98-4施加電壓VSS4。電壓輸出電路199-4使用電壓VZ4及電壓VSS4，產生電壓V2X。電壓輸出電路199-4將電壓V2X自電壓輸出電路199-4之輸出端子195-4輸出。

電壓輸出電路199-1、199-2藉由電阻分割(電壓之分壓)，將電壓(電壓值)VZ1、VZ2之N分之一之電壓(電壓值)VEX、VSX供給至選擇電路159。電壓輸出電路199-3、199-4藉由電阻分割，將電壓(電壓值)VZ3、VZ4之M分之一之電壓(電壓值)VEX、VSX供給至選擇電路159。

例如，電壓輸出電路199-1、199-2用於容許以相對較低之精度(分辨率)調整電壓之調整(以下，亦稱為粗調)。例如，電壓輸出電路199-3、199-4用於要求以相對較高之精度調整電壓之調整(以下，亦稱為微調)。

電壓輸出電路199包含複數個電阻元件190。於電壓輸出電路199內，複數個電阻元件190於高電位側(電源側)之外部連接端子99與低電位側(接地側)之外部連接端子98之間串聯連接。電阻元件190具有電阻值R1。

電壓輸出電路199構成為具有特定之電阻比。電壓輸出電路199之電阻比可根據串聯連接之電阻元件190之複數個連接節點中之哪一節點連接於輸出端子195(195-1、195-2、195-3、195-4)而進行調整。

於電壓輸出電路199-1中，輸出端子195-1連接於電阻元件190間之連接節點NZ1。藉此，電壓輸出電路199-1具有電阻比RR1。例如，電壓輸出電路199-1之輸出電壓VSX之電壓值設定為輸入電壓VZ1之電壓值之二分之一左右。

於電壓輸出電路199-2中，輸出端子195-2連接於電阻元件190間之連接節點NZ2。藉此，電壓輸出電路199-2具有電阻比RR2。電阻比RR2既有與電阻比RR1相同之情形，亦有與電阻比RR1不同之情形。例如，電阻電路199-2之輸出電壓VEX之電壓值設定為輸入電壓VZ2之電壓值之二分之一左右。

於電阻電路199-3中，輸出端子195-3連接於電阻元件190間之連接節點NZ3。藉此，電阻電路199-3具有電阻比RR3。例如，電阻比RR3高於電阻比RR1。例如，電阻電路199-3之輸出電壓V1X之電壓值設定為輸入電壓VZ3之電壓值之十分之一左右。

於電阻電路199-4中，輸出端子195-4連接於電阻元件190間之連接節點NZ4。藉此，電阻電路199-4具有電阻比RR4。例如，電阻比RR4高於電阻比RR1。電阻比RR4既有與電阻比RR3相同之情形，亦有與電阻比RR3不同之情形。例如，電阻電路199-4之輸出電壓V2X之電壓值設定為輸入電壓VZ4之電壓值之十分之一左右。

如此，於本實施形態中，電阻電路199之電阻值可根據輸出端子195相對於串聯連接之複數個電阻元件190之連接位置而調整。藉此，電阻電路199可將具有特定之電壓值之電壓供給至讀出電路15。

例如，電阻元件190可使用多晶矽電阻元件、金屬電阻元件、擴散層電阻元件、及可變電阻元件等中之至少一個而形成。

再者，電阻比RR3、RR4既有與電阻比RR1(或電阻比RR2)相同之情形，亦有與電阻比RR1(或電阻比RR2)不同之情形。

如上所述，於測試動作時，外部電壓供給電路18經由外部連接端子98、99連接於測試裝置9。

測試裝置9例如具有測試控制器900、複數個開關SWZ(SWZ1、SWZ2、SW3Z、SW4Z)、SWS(SWS1、SWS2、SWS3、SWS4)。測試裝置9根據測試控制器900對開關SWZ、SWS之接通/斷開之控制而輸出電壓VZ1、VZ2、VZ3、VZ4及電壓VSS1、VSS2、VSS3、VSS4。

測試控制器900能夠控制測試動作時之測試裝置9之內部動作。測試控制器900能夠於測試動作時控制開關SWZ、SWS之接通/斷開。

對開關SWZ1之一端施加電壓VZ1。於測試動作時，開關元件SWZ1之另一端連接於外部連接端子99-1。對開關SWZ2之一端施加電壓VZ2。於測試動作時，開關元件SWZ2之另一端連接於外部連接端子99-2。對開關SWZ3之一端施加電壓VZ3。於測試動作時，開關元件SWZ3之另一端連接於外部連接端子99-3。對開關SWZ4之一端施加電壓VZ4。於測試動作時，開關元件SWZ4之另一端連接於外部連接端子99-4。

對開關SWS1之一端施加電壓VSS1。於測試動作時，開關元件SWS1之另一端連接於外部連接端子98-1。對開關SWS2之一端施加電壓VSS2。於測試動作時，開關元件SWS2之另一端連接於外部連接端子98-2。對開關SWS3之一端施加電壓VSS3。於測試動作時，開關元件SWS3之另一端連接於外部連接端子98-3。對開關SWS4之一端施加電壓VSS4。於測試動作時，開關元件SWS4之另一端連接於外部連接端子98-4。

電壓VZ1、VZ2、VZ3、VZ4例如係具有正電壓值之電壓。電壓VSS1、VSS2、VSS3、VSS4係基準電壓(例如接地電壓)。再者，電壓VZ1、VZ2、VZ3、VZ4既有具有不同電壓值之情形，亦有具有相同電壓值之情形。又，藉由開關SWS1、SWS2、SWS3、SWS4設定為斷開狀態，可對各端子(配線、節點及/或元件)施加等倍之電壓VZ1、VZ2、VZ3、VZ4。

於記憶體裝置1之出廠時或記憶體裝置1之返廠時，有時測試記憶體元件之特性(例如，電阻值、輸出信號之大小及/或短路/開路之不良之偵測)。

藉由上述構成，本實施形態之記憶體裝置能夠使用來自外部之電壓，以相對較高之精度調查記憶體元件之特性。

(b)動作例 參照圖9至圖13，對本實施形態之MRAM之動作例進行說明。此處，為了說明本實施形態之MRAM之動作例，亦適當使用圖1至圖8。

再者，於本實施形態之MRAM中，可對針對記憶胞之資料寫入應用周知之STT(spin transfer torque，自旋轉移矩)方式之寫入動作。因此，於本實施形態中，省略寫入動作之說明。再者，只要能夠控制MTJ元件之記憶層之磁化方向，則亦可對本實施形態之MRAM之寫入動作應用STT方式以外之寫入方式(例如，磁場寫入方式或電壓脈衝寫入方式)。

(b-1)第1讀出動作 參照圖9及圖10，對本實施形態之MRAM之第1讀出動作進行說明。

圖9係用以說明本實施形態之MRAM之第1讀出動作之時序圖。

於主機裝置對控制器5要求資料讀出之情形時，控制器5將讀出指令、選擇位址ADR、及控制信號CNT發送至本實施形態之MRAM1。

本實施形態之MRAM1基於讀出指令CMD，開始針對選擇位址ADR之記憶胞之資料讀出。

於本實施形態之MRAM之自參照方式之讀出動作之序列(參照圖4)中，控制電路19對選擇胞MCk執行第1資料讀出。

列控制電路13B基於利用列解碼器13A獲得之選擇位址ADR之解碼結果，將記憶胞陣列10內之複數條字元線WL中之至少一條激活。

行控制電路14B基於利用行解碼器14A獲得之選擇位址ADR之解碼結果，將記憶胞陣列10內之複數個位元線對(位元線BL及源極線bBL)中之至少一個激活。

行控制電路14B將讀出電路15連接於所激活之位元線BL及源極線bBL。以下，基於選擇位址ADR激活之位元線BL稱為選擇位元線。又，基於選擇位址ADR激活之源極線bBL稱為選擇源極線。

控制電路19將讀出電路15激活。前置放大器電路151電性連接於選擇位元線BL。接地端子VSS(sink circuit，接收電路)連接於選擇源極線bBL。藉此，以如下方式執行對選擇胞MCk之第1資料讀出(用戶資料之讀出)。

於時刻t0，控制電路19將開關S1設定為接通狀態。此時，開關S2設定為斷開狀態。因此，於圖6之前置放大器電路151中，於第1資料讀出時，藉由接通狀態之開關S1，而電容元件C1電性連接於節點ND3。藉由斷開狀態之開關S2，而電容元件C2自節點ND3電性分離。

電晶體Q5相對於節點ND3成為負載二極體。

控制電路19將感測賦能信號SEN之信號位準自“H”位準轉變為“L”位準。藉由“L”位準之信號SEN，P型電晶體X1設定為接通狀態。藉此，第2感測放大器電路153之輸入端子IT1、IT2藉由預充電電壓Vpre被充電。

於時刻t1，控制電路19將讀出賦能信號REN自“L”位準轉變為“H”位準。藉由“H”位準之信號REN，電晶體Q4設定為接通狀態。經由接通狀態之電晶體Q4而前置放大器電路151電性連接於選擇胞MCk。

藉此，讀出電流IRDa流動至選擇胞MCk。位元線BL之電位由箝位電晶體Q3控制。與讀出電流IRDa對應之電流Ix1藉由形成電流鏡電路之電晶體Q1、Q2而流動至節點ND3及電晶體Q5。藉由該電流Ix1將電容元件C1充電。

如此，藉由第1資料讀出，將記憶有資料之選擇胞MCk之胞信號供給至讀出電路15內之前置放大器電路151。與胞信號對應之電位VSMP被保持至電容元件C1。保持於電容元件C1之電位VSMP與參照資料寫入前之胞信號對應。

於時刻t2，於用於電容元件C1之充電之特定期間經過之時間點，控制電路19將開關S1設定為斷開狀態。藉此，電容元件C1自節點ND3電性分離。

於時刻t3，控制電路19將讀出賦能信號REN之信號位準自“H”位準轉變為“L”位準。藉此，電晶體Q4設定為斷開狀態。前置放大器電路151暫時自選擇胞MCk電性分離。

第1資料讀出之後，於自時刻t3至時刻t4之期間，控制電路19以如下方式對選擇胞MCk執行參照資料之寫入(重設寫入動作)。

行控制電路14B基於控制電路19之控制，將讀出電路15自選擇胞電性分離。行控制電路14B將寫入電路16電性連接於選擇胞MCk。

寫入電路16藉由控制電路19之控制，將用於參照資料之寫入之寫入電流(此處，“0”資料之寫入電流)IWR供給至選擇胞MCk。藉此，將參照資料(例如，“0”資料)寫入至選擇胞MCk。例如，選擇胞MCk內之MTJ元件100之磁化排列狀態設定為P狀態。

參照資料寫入之後，控制電路19對選擇胞MCk執行對於選擇胞MCk之第2資料讀出(參照資料之讀出)。

行控制電路14B基於控制電路19之控制，將寫入電路16自選擇胞MCk電性分離。行控制電路14B將讀出電路15電性連接於選擇胞MCk。

於時刻t4，控制電路19將開關S2設定為接通狀態。此時，開關S1設定為斷開狀態。因此，於圖6之前置放大器電路151中，於第2資料讀出時，藉由接通狀態之開關S2，而電容元件C2電性連接於節點ND3。藉由斷開狀態之開關S1，而電容元件C1自節點ND3電性分離。

於時刻t5，控制電路19將讀出賦能信號REN之信號位準自“L”位準轉變為“H”位準。藉由“H”位準之信號REN，將電晶體Q4設定為接通狀態。

藉此，讀出電流IRDb流動至選擇胞MCk。與讀出電流IRDb對應之電流Ix2藉由形成電流鏡電路之電晶體Q1、Q2而流動至節點ND3。藉由該電流Ix2將電容元件C2充電。

此處，電晶體Q5之閘極電壓對應於電容元件C1之電位。電晶體Q5以與電容元件C1之電位對應之驅動力輸出電流。

因此，於第2資料讀出(參照資料之讀出)時，電容元件C2被充電為基於根據保持參照資料之選擇胞(P狀態之MTJ元件100)MCk之輸出信號動作之電晶體Q2之輸出特性與根據第1資料讀出之電容元件C1之充電電位動作之電晶體Q5之輸出特性之動作點之電位。

藉此，電容元件C2保持電位VEVL。電位VEVL對應於參照資料寫入後之胞信號。

以如上方式，藉由第1及第2資料讀出，分別將前置放大器電路151之電容元件C1、C2充電。

於時刻tx，控制電路19藉由選擇電路159之控制，將前置放大器電路151內之與來自選擇胞MCk之輸出對應之電壓VSMP、VEVL供給至第2感測放大器電路153。

圖10係表示本實施形態之MRAM之讀出動作中之於時刻tx供給至第2感測放大器電路之電壓之模式圖。

如圖10所示，控制電路19使用控制信號SEL1，將開關電路591之開關SW1A設定為接通狀態。開關SW1B設定為斷開狀態。電容元件C1經由接通狀態之開關SW1A而電性連接於電晶體Z1之閘極。藉此，電容元件C1之電位VSMP被施加至電晶體Z1之閘極。

控制電路19使用控制信號SEL2，將開關電路592之開關SW2A設定為接通狀態。開關SW2B設定為斷開狀態。電容元件C2經由接通狀態之開關SW2A而電性連接於電晶體Z2之閘極。藉此，電容元件C2之電位VEVL被施加至電晶體Z2之閘極。

電晶體Z1中流通與閘極電壓之電位VSMP對應之電流。電晶體Z2中流通與閘極電壓之電位VEVL對應之電流。

例如，於自參照方式之讀出中，使用P狀態之MTJ元件產生參照值之情形時，為了胞信號之偏置而對電晶體Z3之閘極施加偏置電壓V1A。

控制電路19使用控制信號SEL3，將開關電路593之開關SW3A設定為接通狀態。又，控制電路19使用控制信號SELA，將開關電路598之開關SW5A設定為接通狀態。偏置電壓產生電路171-1經由接通狀態之開關SW3A、SW5A而連接於電晶體Z3之閘極。藉此，對電晶體Z3之閘極施加偏置電壓V1A。

藉由被施加閘極電壓之電晶體Z1、Z3，而電流IZA流動至節點NX1。電流IZA係電晶體Z1之輸出電流Ia與電晶體Z3之輸出電流Ib之合計電流。

電流IZB流動至節點NX2。電流IZB係電晶體Z2之輸出電流Ic。

再者，亦可對參照信號(電壓VEVL)賦予偏置。於該情形時，控制電路19使用控制信號SEL4，將開關電路594之開關SW4A設定為接通狀態。控制電路19使用控制信號SELB，將開關電路599之開關SW6A設定為接通狀態。偏置電壓產生電路171-3經由接通狀態之開關SW4A、SW4B而連接於電晶體Z4之閘極。藉此，對電晶體Z4之閘極施加偏置電壓V2A。藉由電晶體Z4之電流，對反映參照信號之電流IZB賦予偏置。

於對選擇胞MCk寫入參照資料前之MTJ元件100為AP狀態之情形時，電流IZA之電流值低於電流IZB之電流值。

於對選擇胞MCk寫入參照資料前之MTJ元件100為P狀態之情形時，電流IZA之電流值高於電流IZB之電流值。

於此時(時刻t5)，電容元件CX1、CX2之電位維持為電壓Vpre左右。

於時刻t6，第2感測放大器電路153之比較電路531進行比較動作。

控制電路19將感測賦能信號SEN之信號位準自“L”位準轉變為“H”位準。藉此，電晶體X1設定為斷開狀態。輸入端子IT1、IT2自電壓端子Vpre電性分離。

因電晶體Z1、Z3產生之電容元件CX1之放電量與因電晶體Z2產生之電容元件CX2之放電量不同。因此，電容元件CX1與電容元件CX2之電位差隨時間經過而變大。

於自時刻t6起經過特定期間之時間點，比較電路531將輸入端子IT1之電位與輸入端子IT2之電位進行比較。自比較電路531輸出與比較結果對應之信號。自比較電路531輸出之信號被鎖存於資料保持電路(未圖示)。來自比較電路531之信號亦可保持於鎖存電路11。

基於來自比較電路531之信號，判別選擇胞MCk之資料。

藉此，讀出選擇胞MCk之資料。

於時刻t7，控制電路19將讀出賦能信號REN之信號位準自“H”位準轉變為“L”位準。前置放大器電路151自選擇胞MCk電性分離。

控制電路19將前置放大器電路151之開關S2設定為斷開狀態。再者，開關S2亦可於時刻t6設定為斷開狀態。控制電路19使用控制信號SEL1、SEL2、SEL3、SELA，將開關SW1A、SW2A、SW3A、SW5A設定為斷開狀態。藉此，第2感測放大器電路153藉由選擇電路159而自前置放大器電路151電性分離。

控制電路19將自選擇胞MCk讀出之資料經由I/O電路12發送至控制器5(或主機裝置)。

藉由以上控制，本實施形態之MRAM之讀出動作結束。

如此，於本實施形態中，基於主機裝置(用戶)之要求，藉由自參照方式之讀出動作將MRAM1內之資料讀出。

(b-2)第2讀出動作 參照圖11及圖12，對本實施形態之MRAM之第2讀出動作進行說明。

於本實施形態之MRAM中，第2讀出動作於MRAM(晶片、封裝或模組)出廠前之測試動作(例如篩選)、或MRAM返廠時之測試動作等MRAM之測試步驟中執行。

於該等測試動作時，經由外部連接端子99，例如自控制器(處理器)5或測試裝置9對本實施形態之MRAM1供給外部電壓。

於測試步驟時，測試裝置9連接於本實施形態之MRAM1中設置之外部連接端子99(參照圖1)。對外部連接端子99施加外部電壓。

於本實施形態之MRAM1中，基於來自控制器5或測試裝置9之指令/控制信號，開始進行用於對MRAM1之測試動作之讀出動作。

圖11係用以說明本實施形態之MRAM之第2讀出動作之時序圖。

控制電路19藉由與第1讀出動作實質上相同之控制，將保持有應記憶之資料(用戶資料)之選擇胞MCk激活。

於時刻t10，控制電路19將開關S1設定為接通狀態。藉此，電容元件C1連接於節點ND3。開關S2設定為斷開狀態。

於時刻t11，控制電路19將讀出賦能信號REN之信號位準自“L”位準轉變為“H”位準。藉由“H”位準之信號將電晶體Q4設定為接通狀態。讀出電流IRD流動至選擇胞MCk。藉此，電容元件C1根據流動至節點ND3之電流Ix而進行充電。

於讀出電流IRD供給至選擇胞MCk之後經過某個期間後，於時刻tz，控制電路19如圖12所示，控制選擇電路159，對第2感測放大器電路153供給用於測試動作之電壓。

圖12係表示本實施形態之MRAM之讀出動作中之於時刻tz供給至第2感測放大器電路之電壓之模式圖。

於時刻tz，控制電路19使用控制信號SEL1，將開關SW1A設定為接通狀態。開關SW1B設定為斷開狀態。藉此，電容元件C1之電位被施加至電晶體Z1之閘極。電流IZ1藉由電晶體Z1而流動至節點NX1。

於對記憶胞陣列之測試動作(例如記憶胞之篩選)時，測試裝置9之測試控制器900以如下方式控制開關SWZ、SWS之接通/斷開，以對外部電壓供給電路18供給電壓。

測試控制器900將開關SWZ1、SWS1設定為斷開狀態。藉由斷開狀態之SWZ1、SWS1，不對電壓輸出電路199-1施加電壓VZ1、VSS1。

測試控制器900將開關SWZ2及開關SWS2設定為接通狀態。電壓VZ1經由接通狀態之開關SWZ2而連接於電壓輸出電路199-2之端子99-2。電壓VSS2經由接通狀態之開關SWS2而電性連接於電壓輸出電路199-2之端子98-2。如此，電壓輸出電路199-2之阻抗狀態成為低阻抗狀態。於低阻抗狀態之電壓輸出電路199-2中，於端子99-2與端子98-2之間流通電流。

電壓輸出電路199-2輸出電壓VEX。電壓VEX之電壓值與對電壓輸出電路199-2設定之電阻比RR2對應。

與此同樣地，測試控制器900將開關SWZ3、SWS3設定為接通狀態。對電壓輸出電路199-3施加電壓VZ3及電壓VSS3。藉此，於低阻抗狀態之電壓輸出電路199-3中，於端子99-2與端子98-2之間流通電流。

電壓輸出電路199-3輸出電壓V2X。電壓V2X之電壓值與對電壓輸出電路199-3設定之電阻比RR3對應。

測試控制器900將開關SWZ4、SWS4設定為接通狀態。對電壓輸出電路199-4施加電壓VZ4及電壓VSS4。藉此，於低阻抗狀態之電壓輸出電路199-4中，於端子99-3與端子98-3之間流通電流。

電壓輸出電路199-4輸出電壓V2X。電壓V2X之電壓值與對電壓輸出電路199-4設定之電阻比RR3對應。

控制電路19於對記憶胞陣列10之測試動作時，將外部電壓供給電路18電性連接於讀出電路15。

於測試動作時，控制電路19以如下方式控制選擇電路159之開關之接通/斷開。

於時刻tz，控制電路19使用控制信號SEL2，將開關SW2B設定為接通狀態，並將開關SW2A設定為斷開狀態。藉此，外部電壓供給電路18連接於電晶體Z2之閘極。

控制電路19使用控制信號SEL3，將開關SW3A設定為斷開狀態，並將開關SW3B設定為接通狀態。

藉此，外部電壓供給電路18連接於電晶體Z3之閘極。自來自MRAM1之外部(MRAM晶片之外部)之電壓VZ3產生之電壓V1X經由接通狀態之開關SW3B自外部電壓供給電路18施加至電晶體Z3之閘極。例如，開關SW5A及開關SW5B設定為斷開狀態。

於本實施形態之MRAM1之第2讀出動作中，自來自MRAM1之外部之電壓VZ2產生之電壓VEX經由接通狀態之開關SW2B自外部電壓供給電路18施加至電晶體Z2之閘極。

又，基於來自外部之電壓VZ3之電壓(偏置電壓)V2X自外部電壓供給電路18施加至電晶體Z4之閘極。

於本例中，電流IZ2流動至節點NX2。電流IZ2之電流值具有電晶體Z2之電流I1之電流值與電晶體Z4之電流I2之電流值之合計值。

於時刻tz之後，於時刻t12，控制電路19將感測賦能信號SEN之信號位準自“L”位準轉變為“H”位準。藉此，藉由斷開狀態之電晶體X1，比較電路531之輸入端子IT1、IT2自電壓端子Vpre電性分離。

如上所述，電容元件CX1之電位與電容元件CX2之電位之差隨著時間經過而變大。

與第1讀出動作同樣地，比較電路531將電容元件CX1之電位與電容元件CX2之電位進行比較。

其結果，將選擇胞MCk之胞信號之大小與使用來自MRAM1之外部之電壓VEX、V2X產生之參照值進行比較。

控制電路19將比較電路531之比較結果發送至控制器5或測試裝置(測試電路)9。基於所發送之比較結果，由控制器5或測試裝置9判定記憶胞之特性(例如，MTJ元件之電阻值)及/或記憶胞之良好/不良。再者，前置放大器電路151內之開關S2於測試動作時維持為斷開狀態。

如此，本實施形態之MRAM之第2讀出動作用於MRAM出廠前之篩選時及MRAM出廠後之返廠時等之測試步驟。

藉此，本實施形態之MRAM即便於基於讀出動作時藉由前置放大器電路獲取之胞電流之信號值與基於參照電流之信號值之差較小之情形時，亦能夠執行具有相對較高之可靠性之測試動作(不良之記憶胞之檢測)。

再者，於本實施形態之MRAM1之第2讀出動作中，亦可不對電晶體Z4之閘極供給電壓V2X。亦可對電晶體Z4之閘極供給電壓V2A或電壓V2B。又，於第2讀出動作中，亦可對電晶體Z3之閘極供給電壓V1X、電壓V1A或電壓V1B。

用於微調整之電壓輸出電路199-3、199-4及外部連接端子99-3、99-4於構成為不同時使用電壓輸出電路199之情形時，亦可相對於開關電路598與開關電路599共通地連接。於第1及第2讀出動作中，共用電壓輸出電路199-3。其結果，MRAM1內之電壓輸出電路199及外部連接端子99之個數削減。

關於本實施形態之MRAM，只要自外部連接端子99對MRAM提供電壓，則亦可於主機裝置所要求之資料讀出時執行第2讀出動作。

亦存在如下情形：根據對本實施形態之MRAM執行之測試動作之種類及/或是否需要供給用於測試動作之電壓，亦可於測試動作時不使用本實施形態之MRAM1中設置之外部電壓供給電路18。

(c)總結

於本實施形態之記憶體裝置中，讀出電路包含第1感測放大器電路與第2感測放大器電路。

本實施形態之記憶體裝置執行自參照方式(例如，資料毀壞型自參照方式)之讀出動作。

圖13係表示MTJ元件之電阻值與電壓之關係之曲線圖。於圖13中，曲線圖之橫軸對應於電壓Vx(單位：V)，曲線圖之縱軸對應於MTJ元件之電阻值R _MTJ(單位：kΩ)。

電壓Vx對應於自參照讀出方式中之參照值。例如，電壓Vx之電壓值與根據參照資料讀出時之MTJ元件(選擇胞MCk)之輸出所獲取之電壓值相等。

於圖13中，如線PR所示，若MTJ元件之電阻值R _MTJ之電阻值變低，則電壓Vx變大。

根據相對於線PR之一次近似函數FN可知，當要區分MTJ元件之電阻值R _MTJ之1 Ω之差異時，理想的是以3×10 ^-5V左右之精度控制施加之電壓之電壓值。

又，有於設置在MRAM內之複數個感測放大器電路間產生特性之偏差之情形。

因此，於本實施形態中，於MRAM內設置有用以產生參照值/偏置值之外部電壓供給電路18，以提高對於讀出電路15(感測放大器電路153)之電壓施加之分辨率(電壓解析度)。

於本實施形態之記憶體裝置之讀出動作時，讀出電路可獲取來自選擇胞之胞信號及參照信號而讀出選擇胞之資料。

本實施形態之記憶體裝置可藉由自參照方式之讀出動作而實現具有相對較高之可靠性之資料讀出。

本實施形態之記憶體裝置於測試動作(測試步驟)時，可使用外部電壓供給電路使用來自外部之電壓產生之參照信號/偏置信號(參照電壓/偏置電壓)，對記憶胞之輸出信號進行測試。

本實施形態之記憶體裝置可藉由基於來自外部之電壓之測試動作，執行精度相對較高之測試。

因此，第1實施形態之記憶體裝置能夠提供可靠性較高之記憶體裝置。

(2)第2實施形態 參照圖14，對第2實施形態之記憶體裝置進行說明。

於本實施形態中，對讀出電路之偏置電壓之調整方法(調整動作)進行說明。

圖14係用以說明本實施形態之記憶體裝置(例如MRAM)之讀出電路之調整動作之模式圖。

於本實施形態中，如上述記憶體裝置之讀出動作(例如，MRAM之自參照方式之讀出動作)般(參照圖7至12)，對選擇胞MCk及前置放大器電路151供給讀出電流IRD及電流Ix。

然後，於本實施形態之MRAM之讀出電路之調整動作時，控制電路19將讀出賦能信號REN之信號位準自“H”位準轉變為“L”位準。

藉此，電晶體Q4之狀態自接通狀態切換為斷開狀態。

藉由斷開狀態之電晶體Q4，使針對選擇胞MCk之讀出電流之供給停止。例如，於讀出電路之調整動作時，開關S1、S2設定為斷開狀態。

如圖14所示，控制電路19使用控制信號SEL2，將開關SW2B設定為接通狀態。此時，開關SW2A設定為斷開狀態。對電晶體Z2之閘極施加電壓VEX。電壓VEX係自藉由外部電壓供給電路18施加至外部連接端子99-2之電壓VZ2產生之電壓。

此時，於圖8之測試裝置9中，測試控制器900將開關SWZ2及開關SWS2設定為接通狀態。電壓VZ2經由開關SWZ2而連接於電壓輸出電路199-2之端子99-2。電壓VSS2經由接通狀態之開關SWS2而電性連接於電壓輸出電路199-2之端子98-2。於低阻抗狀態之電壓輸出電路199-2中，於端子99-2與端子98-2之間流通電流。電壓輸出電路199-2輸出電壓VEX。電壓VEX之電壓值與對電壓輸出電路199-2設定之電阻比RR2對應。

如此，對開關SW2B供給電壓VEX。

與第1實施形態同樣地，測試控制器900將開關SWZ3、SWS3設定為接通狀態。藉此，對開關SW3B供給電壓V1X。

控制電路19使用控制信號SEL2，將開關SW2B設定為接通狀態。開關SW2A設定為斷開狀態。藉此，電壓VEX施加至電晶體Z2之閘極。

控制電路19使用控制信號SEL3，將開關SW3B設定為接通狀態。開關SW3A、SW5A、SW5B設定為斷開狀態。對電晶體Z3之閘極施加電壓V1X。

再者，開關SWZ1、SWZ4、SWS1、SWS4藉由測試控制器900設定為斷開狀態。因此，測試裝置9之電壓VZ1、VZ4、VSS1、VSS4不被施加至電壓輸出電路199-1、199-4。又，控制電路19將開關SW1A、SW1B、SW4A、SW4B、SW5A、SW5B、SW6A、SW6B設定為斷開狀態。因此，不對電晶體Z1、Z4之閘極施加電壓。

例如，測試控制器900控制施加至外部連接端子99-2之電壓VZ2之電壓值、及施加至外部連接端子99-3之電壓VZ3之電壓值。其結果，電壓VEX之電壓值及電壓V1X之電壓值確定。

藉由電壓VZ2、VZ3(再者，電壓VSS2、VSS3假定為0 V時)之電壓值之控制，測試第2感測放大器電路153之輸出自“L”位準切換為“H”位準之動作點、及自“H”位準切換為“L”位準之動作點。

於外部電壓供給電路18中，以電壓輸出電路199-3之輸出電壓成為電壓輸出電路199-2(199-1)之輸出電壓之十分之一之方式，設定電阻比，因此，第2感測放大器電路153之輸出時之“L”位準與“H”位準之間之切換點係電壓VEX之值與電壓V1X之值相平衡之點。

藉此，以電壓輸出電路199-2之輸出(電壓VEX之電壓值)相對於電壓輸出電路199-3之輸出(電壓V1X之電壓值)成為所期望之比率(例如，電壓V1X為電壓VEX之1/10左右)之方式，設定電壓VEX、V1X(電壓VZ2、VZ3)。其結果，調整用於MRAM之測試之電壓。

與此同樣地，可基於使用來自外部之電壓之第2感測放大器電路之信號位準之切換之動作點之測試結果而設定電壓VEX及電壓V1X之電壓值。

以如上方式，能夠調整本實施形態之MRAM所使用之各種電壓。

因此，第2實施形態之記憶體裝置能夠提高記憶體之可靠性。

(3)第3實施形態 參照圖15，對第3實施形態之記憶體裝置進行說明。

於本實施形態之記憶體裝置中，亦可以如下方式調整自外部電壓供給電路供給至讀出電路之電壓。

圖15係用以說明自本實施形態之記憶體裝置(例如MRAM)之外部電壓供給電路供給至讀出電路之電壓之調整動作之模式圖。

如圖15所示，於調整自外部電壓供給電路18供給至讀出電路15之電壓(例如偏置電壓)時，使用外部電壓VZ，驅動轉換電路152內之電晶體Z1、Z2、Z3、Z4。例如，於讀出電路15被激活之狀態下，記憶胞MC自讀出電路15電性分離。

控制電路19使用控制信號SEL1，將開關SW1B設定為接通狀態。藉此，外部連接端子98-1、99-1經由電壓輸出電路199-1及接通狀態之開關SW1B而電性連接於電晶體Z1之閘極。

控制電路19使用控制信號SEL2，將開關SW2B設定為接通狀態。藉此，外部連接端子98-2、99-2經由電壓輸出電路199-2及接通狀態之開關SW2B而電性連接於電晶體Z2之閘極。

控制電路19使用控制信號SEL3，將開關SW3B設定為接通狀態。開關SW3A、SW5A、SW5B設定為斷開狀態。藉此，外部連接端子98-3、99-3經由電壓輸出電路199-3及接通狀態之開關SW3B而電性連接於電晶體Z3之閘極。

控制電路19使用控制信號SEL4，將開關SW4B設定為接通狀態。開關SW4A、SW6A、SW6B設定為斷開狀態。藉此，外部連接端子98-4、99-4經由電壓輸出電路199-4及接通狀態之開關SW4B而電性連接於電晶體Z4之閘極。

測試裝置9將外部電壓VZ1、VZ2、VZ3、VZ4經由接通狀態之開關SWZ1、SWZ2、SWZ3、SWZ4施加至外部連接端子99-1、99-2、99-3、99-4。測試裝置9將外部接地電壓VSS1、VSS2、VSS3、VSS4經由接通狀態之開關SWS1、SWS2、SWS3、SWS4施加至外部連接端子98-1、98-2、98-3、98-4。

於藉由外部電壓VZ1～VZ4而第2感測放大器電路153動作之狀態下，利用測試裝置9測定第2感測放大器電路153之輸出信號之變化斜率(自“H”位準向“L”位準變化之斜率及/或自“L”位準向“H”位準變化之斜率)。

本實施形態之MRAM藉由自外部供給之電壓VZ1～VZ4之電壓值之控制而能夠測定輸出信號之變化斜率。

與第2實施形態實質上同樣地，基於該測定結果，於本實施形態之MRAM中能夠調整及控制偏置電壓(偏置電壓產生電路171之輸出電壓)。

如此，本實施形態之MRAM能夠調整讀出動作中使用之偏置電壓。

因此，第3實施形態之記憶體裝置能夠提高記憶體之可靠性。

(4)第4實施形態 參照圖16，對第4實施形態之記憶體裝置進行說明。

於本實施形態中，對自外部電壓供給電路供給至讀出電路之電壓之測定進行說明。例如，以如下方式測定讀出電路(讀出動作)之偏置電壓。

圖16係表示本實施形態之MRAM中之偏置電壓測定時之電路間之連接狀況之一例之模式圖。

於本實施形態之記憶體裝置(例如MRAM)中，例如，與第2實施形態同樣地，於讀出電路15被激活之狀態下，使針對選擇胞MCk之讀出電流之供給停止。

然後，對偏置用之2個電晶體Z3、Z4中之任一個施加來自偏置電壓產生電路171之電壓，對另一個電晶體施加來自外部電壓供給電路18之電壓。

於圖16中，表示對電晶體Z3之閘極施加偏置電壓V1A之例。於電晶體Z4之閘極，經由電壓輸出電路199-4及接通狀態之開關SW4B連接有外部連接端子98-4、99-4。藉此，對電晶體Z4之閘極施加電壓V2X。

於該狀態下，控制施加至外部連接端子98-4、99-4之電壓VZ4之電壓值。藉此，於電壓輸出電路199-4中，調變輸出電壓V2X之電壓值。

獲得放大電路532之輸出之位移相平衡之動作點之情形時之電壓V2X之電壓值(例如，電壓VZ4之電壓值之十分之一之值)對應於胞信號側之偏置電壓V1A之電壓值。

再者，於測定電晶體Z4側之偏置電壓之情形時，於對電晶體Z4之閘極施加來自偏置電壓產生電路171-4之電壓之狀態下，控制施加至外部連接端子99-3之電壓V1X之電壓值。

如此，本實施形態之MRAM能夠測定施加至讀出電路之偏置電壓。再者，基於該測定結果，能夠使偏置電壓產生電路171之輸出電壓適當化。

以如上方式，第4實施形態之記憶體裝置能夠提高記憶體之可靠性。

(5)第5實施形態 參照圖17及圖18，對第5實施形態之記憶體裝置進行說明。

以如下方式，本實施形態之記憶體裝置能夠測定讀出電路(讀出動作)之內部電位。

圖17係模式性地表示本實施形態之記憶體裝置(例如MRAM)中之讀出電路之構成例之電路圖。

如圖17所示，於選擇電路159中，於開關電路597內設置有開關SW7。開關SW7之一端電性連接於前置放大器電路151內之節點ND5。開關SW7之另一端電性連接於外部電壓供給電路18之節點NZX。

對開關電路597供給控制信號SELC。開關SW7藉由控制信號SELC而接通或斷開。

經由開關SW7，將本實施形態之MRAM1內產生之電壓(此處為電壓VEVL)輸出至測試裝置9。藉此，測試裝置9能夠直接測定MRAM1內之內部電壓。

圖18係用以說明本實施形態之MRAM中之讀出電路之內部電位測定時之讀出電路與測試裝置之連接關係之模式圖。於圖18中，為了簡化圖示及說明，抽取表示本實施形態中之用於電壓測定之主要部分。

於本實施形態中，測試裝置9測定前置放大器電路151之節點ND5之電位(電容元件C2之電位)。自節點ND5至轉換電路152之間可能產生之偏差(誤差)可反映至利用測試裝置9獲得之電位之測定結果中。

如上所述，於電容元件C1充電之後，將電容元件C2充電。藉此，電容元件C2保持電位VEVL。

如圖18所示，開關SW7藉由控制信號SELC設定為接通狀態。開關SW2A、SW2B設定為斷開狀態。又，其他開關電路591、593、594、598之各開關SW設定為斷開狀態。藉此，前置放大器電路151之節點ND5連接於外部電壓供給電路18之電壓輸出電路199-X之節點NZX。

於測試裝置9中，測試控制器900將開關SWZX設定為接通狀態，將開關SWSX設定為斷開狀態。藉此，於端子99-X與端子98-X之間不流通電流。於電壓輸出電路199-X中，2個外部連接端子98-X、99-X間之阻抗狀態成為高阻抗狀態。

節點ND5經由選擇電路159、及高阻抗狀態之電壓輸出電路199-X而電性連接於測試裝置9。節點ND5之電位經由電壓輸出電路199-X輸出至測試裝置9。其結果，測試裝置9能夠測定節點ND5之電位作為開關SWZ2之輸出電壓Vmsr。例如，監視電壓施加狀態(充電中)之電容元件C2之電位VEVEL。於電位VEVEL之監視中，例如，開關S2維持為接通狀態。

此處，於電容元件C2之電容值較小之情形時，較佳為開關SW7、SWZX、SWSX於電容元件C2開始充電前設定為接通狀態。

基於電壓Vmsr之測定結果及對應於MTJ元件100之AP/P狀態之胞信號，可適當設定偏置電壓V2X之電壓值(及/或電壓VEX之電壓值)。

再者，亦可藉由與利用圖18所說明之節點ND5之電位之測定實質上相同之構成及方法而測定前置放大器電路151之節點ND4之電位。藉此，可適當設定偏置電壓V1X之電壓值。

用以測定內部電壓(此處為節點ND5之電位)之電壓輸出電路亦可作為電壓調整用之電壓輸出電路使用。

如此，本實施形態之MRAM能夠測定/設定施加至讀出電路之偏置電壓。

因此，第5實施形態之記憶體裝置能夠提高記憶體之可靠性。

(6)變化例 參照圖19及圖20，對本實施形態之記憶體裝置之變化例進行說明。

＜變化例1＞

於上述實施形態中，為了自參照方式之讀出動作中之參照信號(參照值)之產生，而將MTJ元件之磁化排列狀態設定為P狀態。

但，於自參照方式之讀出動作中，參照信號亦可藉由AP狀態之MTJ元件產生。

用於第1資料讀出之讀出電流供給之後，對選擇胞MCk流通用以寫入“1”資料之寫入電流，以將選擇胞MCk內之MTJ元件100設定為AP狀態。

於作為參照資料之“1”資料寫入後，執行第2資料讀出。

圖19係表示本實施形態之MRAM之讀出動作中之第2資料讀出時供給至第2感測放大器電路之電壓之模式圖。

如圖19所示，例如，於“1”資料用作參照資料之情形時，偏置值被賦予至參照值側。偏置值不被賦予至胞信號側。

因此，對電晶體Z4之閘極施加偏置電壓V2A，電晶體Z3設定為斷開狀態。

例如，於流經電晶體Z1之電流Ia之電流值較流經電晶體Z3之電流Ic之電流值與流經電晶體Z4之電流Id之電流值之和小的情形時，選擇胞MCk之MTJ元件100之磁化排列狀態為AP狀態。

例如，於流經電晶體Z1之電流Ia之電流值較流經電晶體Z3之電流Ic之電流值與流經電晶體Z4之電流Id之電流值之和大的情形時，選擇胞MCk之MTJ元件100之磁化排列狀態為P狀態。

以流經節點NX1之電流IZA與流經節點NX2之電流IZB具有此種關係之方式，設定施加至電晶體Z4之閘極之偏置電壓。

如本變化例般，即便於參照資料設定為與AP狀態之MTJ元件對應之資料之情形時，本實施形態之記憶體裝置亦能夠執行上述各實施形態。

＜變化例2＞

於本實施形態之MRAM中，讀出電路之第2感測放大器電路之電路構成並不限定於圖7之例。

圖20係表示本實施形態之MRAM中之第2感測放大器電路之變化例之等效電路圖。

如圖20所示，亦可以電流自轉換電路側(高電位側)向比較電路側(低電位側)流動之方式構成第2感測放大器電路153A。

於比較電路531A之輸入端子IT1A、IT2A連接有N型場效電晶體X1A之電流路徑之一端。電晶體X1A之電流路徑之另一端連接於接地端子VSS。對電晶體X1A之閘極供給感測賦能信號SEN。

於本例中，感測賦能信號SEN之信號位準為“H”位準時，電晶體X1A設定為接通狀態。感測賦能信號SEN之信號位準為“L”位準時，電晶體X1A設定為斷開狀態。

電晶體X1A藉由“L”位準之信號SEN設定為斷開狀態，藉由“H”位準之信號SEN設定為接通狀態。

於來自前置放大器電路151之信號(電壓VSMP、VEVL)之感測開始時，電晶體X1A設定為接通狀態。藉此，對輸入端子IT1A、IT2A流通電流，放大電路532A之電容元件CX1A、CX2A被充電。

於來自前置放大器電路151之信號放大時，電晶體X1A設定為斷開狀態。藉此，電容元件CX1A與電容元件CX2A之電位差增大。

比較電路531A將電容元件CX1A、CX2A之電位進行比較。

如此，本變化例之MRAM可使用圖18之第2感測放大器電路而執行來自選擇胞之資料讀出、及對記憶胞之測試動作。

再者，讀出電路中之第1及第2感測放大器電路之構成並不限定於圖6、圖7及圖18，亦可為電流感測型之感測放大器電路，還可為電壓感測型之感測放大器電路。

(7)其他

對在作為本實施形態之記憶體裝置之MRAM中將垂直磁化型之磁阻效應元件用作記憶體元件之例進行了說明。但，於本實施形態中，磁阻效應元件亦可為面內磁化型之磁阻效應元件。

於面內磁化型之磁阻效應元件中，磁性層(記憶層及參照層)之磁化方向相對於磁性層之層面實質上平行。於面內磁化型之磁阻效應元件中，關於磁性層之磁各向異性，利用磁性層之形狀磁各向異性等，使磁性層之磁化方向相對於磁性層之層面實質上平行。磁性層之磁化方向相對於磁性層之積層方向實質上垂直。

於本實施形態中，以MRAM為例對本實施形態之記憶體裝置進行了說明。但，本實施形態亦可應用於MRMA以外之記憶體裝置。

已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他多種形態實施，能夠於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請] 本申請享有以日本專利申請2018-131553號(申請日：2018年7月11日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

1‧‧‧記憶體裝置

5‧‧‧控制器

9‧‧‧測試裝置

10‧‧‧記憶胞陣列

11‧‧‧鎖存電路

12‧‧‧I/O電路

13A‧‧‧列解碼器

13B‧‧‧列控制電路

14A‧‧‧行解碼器

14B‧‧‧行控制電路

15‧‧‧讀出電路

16‧‧‧寫入電路

17‧‧‧電壓產生電路

18‧‧‧外部電壓供給電路

19‧‧‧控制電路

90、91‧‧‧外部連接端子

98-1‧‧‧外部連接端子

98-2‧‧‧外部連接端子

98-3‧‧‧外部連接端子

98-4‧‧‧外部連接端子

98-X‧‧‧端子

99-1‧‧‧外部連接端子

99-2‧‧‧外部連接端子

99-3‧‧‧外部連接端子

99-4‧‧‧外部連接端子

99-X‧‧‧端子

98、99‧‧‧外部連接端子

100‧‧‧磁阻效應元件

101‧‧‧磁性層

102‧‧‧磁性層

103‧‧‧非磁性層

151‧‧‧第1感測放大器電路

152‧‧‧轉換電路

153‧‧‧第2感測放大器電路

153A‧‧‧第2感測放大器電路

159‧‧‧選擇電路

171‧‧‧偏置電壓產生電路

171-1、171-2‧‧‧偏置電壓產生電路

171-3、171-4‧‧‧偏置電壓產生電路

190‧‧‧電阻元件

195-1‧‧‧輸出端子

195-2‧‧‧輸出端子

195-3‧‧‧輸出端子

195-4‧‧‧輸出端子

199-1、199-2、199-3、199-4‧‧‧電壓輸出電路

199-X‧‧‧電壓輸出電路

200‧‧‧胞電晶體

531‧‧‧比較電路

531A‧‧‧比較電路

532‧‧‧放大電路

532A‧‧‧放大電路

591、592、593、594、597、598、599‧‧‧開關電路

900‧‧‧測試控制器

ADR‧‧‧位址

BL‧‧‧位元線

BL＜0＞、BL＜1＞、…、BL＜m－1＞‧‧‧位元線

bBL‧‧‧位元線

bBL＜0＞、bBL＜1＞、…、bBL＜m－1＞‧‧‧位元線

bGBL、GBL‧‧‧全域位元線

C1、C2‧‧‧電容元件

CMD‧‧‧指令

CNT‧‧‧控制信號

CSL＜0＞、CSL＜1＞、…、CSL＜m－1＞‧‧‧控制信號

CX1、CX2‧‧‧電容元件

CX1A、CX2A‧‧‧電容元件

DIN‧‧‧資料

DT‧‧‧資料

DOUT‧‧‧資料

EVL‧‧‧控制信號

FN‧‧‧一次近似函數

I1‧‧‧電流

I2‧‧‧電流

Ia‧‧‧輸出電流

Ib‧‧‧輸出電流

Ic‧‧‧輸出電流

Id‧‧‧電流

IRD‧‧‧讀出電流

IRDa‧‧‧讀出電流

IRDb‧‧‧讀出電流

IT1‧‧‧第1輸入端子

IT2‧‧‧第2輸入端子

IT1A、IT2A‧‧‧輸入端子

IWR‧‧‧寫入電流

IWR1、IWR2‧‧‧寫入電流

Ix‧‧‧電流

Ix1‧‧‧電流

Ix2‧‧‧電流

IZ1‧‧‧電流

IZ2‧‧‧電流

IZA‧‧‧電流

IZB‧‧‧電流

M1＜0＞、M1＜1＞、…、M1＜m－1＞‧‧‧開關

M2＜0＞、M2＜1＞、…、M2＜m－1＞‧‧‧開關

MC‧‧‧記憶胞

MCk‧‧‧記憶胞

ND1‧‧‧節點

ND3‧‧‧節點

ND4‧‧‧節點

ND5‧‧‧節點

NX1‧‧‧節點

NX2‧‧‧節點

NZ1‧‧‧節點

NZ2‧‧‧節點

NZ3‧‧‧節點

NZ4‧‧‧節點

NZX‧‧‧節點

PR‧‧‧線

Q1‧‧‧電晶體

Q2‧‧‧電晶體

Q3‧‧‧電晶體

Q4‧‧‧電晶體

Q5‧‧‧電晶體

REN‧‧‧信號

R_MTJ‧‧‧電阻值

S1、S2‧‧‧開關

SEL‧‧‧控制信號

SEL1‧‧‧控制信號

SEL2‧‧‧控制信號

SEL3‧‧‧控制信號

SEL4‧‧‧控制信號

SELA‧‧‧控制信號

SELB‧‧‧控制信號

SELC‧‧‧控制信號

SEN‧‧‧信號

SMP‧‧‧控制信號

SW1A、SW1B‧‧‧開關

SW2A、SW2B‧‧‧開關

SW3A、SW3B‧‧‧開關

SW4A、SW4B‧‧‧開關

SW5A、SW5B‧‧‧開關

SW6A、SW6B‧‧‧開關

SW7‧‧‧開關

SWS1、SWS2、SWS3、SWS4‧‧‧開關

SWSX‧‧‧開關

SWZ1‧‧‧開關

SWZ2‧‧‧開關

SWZ3‧‧‧開關

SWZ4‧‧‧開關

SWZX‧‧‧開關

t0‧‧‧時刻

t1‧‧‧時刻

t2‧‧‧時刻

t3‧‧‧時刻

t4‧‧‧時刻

t5‧‧‧時刻

tx‧‧‧時刻

t6‧‧‧時刻

t7‧‧‧時刻

t10‧‧‧時刻

t11‧‧‧時刻

tz‧‧‧時刻

t12‧‧‧時刻

t13‧‧‧時刻

V1A‧‧‧電壓

V1B‧‧‧電壓

V2A‧‧‧電壓

V2B‧‧‧電壓

V1X‧‧‧電壓

V2X‧‧‧電壓

VCLP‧‧‧箝位電壓

VEX‧‧‧信號

VEVL‧‧‧信號

VDD‧‧‧電源電壓

Vmsr‧‧‧輸出電壓

Vpre‧‧‧預充電電壓

VRD‧‧‧電壓

VSMP‧‧‧信號

VSS‧‧‧接地電壓

VSS1‧‧‧電壓

VSS2‧‧‧電壓

VSS3‧‧‧電壓

VSS4‧‧‧電壓

VSX‧‧‧信號

VZ1‧‧‧電壓

VZ2‧‧‧電壓

VZ3‧‧‧電壓

VZ4‧‧‧電壓

WL＜0＞、WL＜1＞、…、WL＜n－1＞‧‧‧字元線

Z1、Z2、Z3、Z4‧‧‧N型場效電晶體

圖1係表示第1實施形態之記憶體裝置之構成例之圖。 圖2係表示第1實施形態之記憶體裝置之記憶胞陣列之構成例之圖。 圖3係表示第1實施形態之記憶體裝置之記憶體元件之構造例之圖。 圖4(a)～(c)係表示第1實施形態之記憶體裝置之動作之基本概念之圖。 圖5係表示第1實施形態之記憶體裝置之讀出電路之構成例之圖。 圖6係表示第1實施形態之記憶體裝置之讀出電路之構成例之圖。 圖7係表示第1實施形態之記憶體裝置之讀出電路之構成例之圖。 圖8係用以說明第1實施形態之記憶體裝置之動作例之圖。 圖9係用以說明第1實施形態之記憶體裝置之動作例之圖。 圖10係用以說明第1實施形態之記憶體裝置之動作例之圖。 圖11係用以說明第1實施形態之記憶體裝置之動作例之圖。 圖12係用以說明第1實施形態之記憶體裝置之動作例之圖。 圖13係用以說明第1實施形態之記憶體裝置之圖。 圖14係用以說明第2實施形態之記憶體裝置之圖。 圖15係用以說明第3實施形態之記憶體裝置之圖。 圖16係用以說明第4實施形態之記憶體裝置之圖。 圖17係用以說明第5實施形態之記憶體裝置之圖。 圖18係用以說明第5實施形態之記憶體裝置之動作例之圖。 圖19係用以說明實施形態之記憶體裝置之變化例之圖。 圖20係用以說明實施形態之記憶體裝置之變化例之圖。

Claims (5)

1. 一種記憶體裝置，其具備： 記憶胞； 第1感測放大器電路，其電性連接於上述記憶胞； 第2感測放大器電路，其經由選擇電路而電性連接於上述第1感測放大器電路；及 電壓供給電路，其經由上述選擇電路而電性連接於上述第2感測放大器電路，且包含第1端子； 於上述記憶胞之資料讀出動作時，基於參照資料寫入前之上述記憶胞之輸出信號之第1信號、及基於上述參照資料寫入後之上述記憶胞之輸出信號之第2信號經由上述選擇電路自上述第1感測放大器電路供給至上述第2感測放大器電路，上述第2感測放大器電路基於上述第1及第2信號，讀出上述資料，且 於對於上述記憶胞之測試動作時，基於上述記憶胞之輸出信號之第3信號經由上述選擇電路自上述第1感測放大器電路供給至上述第2感測放大器電路，基於施加至上述第1端子之第1電壓之第4信號經由上述選擇電路自上述電壓供給電路供給至上述第2感測放大器電路，上述第2感測放大器電路基於上述第3及第4信號，輸出上述記憶胞之測試結果。
2. 如請求項1之記憶體裝置，其進而具備轉換電路， 上述轉換電路電性連接於上述選擇電路與上述第2感測放大器電路之間，且包含第1電晶體與第2電晶體，上述第1電晶體具有電性連接於上述第2感測放大器電路之第1輸入端子之第2端子，上述第2電晶體具有電性連接於上述第2感測放大器電路之第2輸入端子之第3端子， 於上述讀出動作時，上述選擇電路將上述第1信號供給至上述第1電晶體之閘極，並將上述第2信號供給至上述第2電晶體之閘極，且 於上述測試動作時，上述選擇電路將上述第3信號供給至上述第1電晶體之閘極，並將上述第4信號供給至上述第2電晶體之閘極。
3. 如請求項2之記憶體裝置，其中 上述電壓供給電路進而包含電性連接於上述第1端子與上述選擇電路之間之第1電壓輸出電路，且 上述第1電壓輸出電路使用上述第1電壓，產生上述第4信號。
4. 如請求項2或3之記憶體裝置，其中 上述轉換電路進而包含第3電晶體及第4電晶體，上述第3電晶體具有電性連接於上述第1輸入端子之第4端子，上述第4電晶體具有電性連接於上述第2輸入端子之第5端子， 於上述讀出動作時，上述選擇電路對上述第3電晶體之閘極供給第5信號，且 於上述測試動作時，上述選擇電路對上述第4電晶體之閘極供給來自上述電壓供給電路之第6信號。
5. 如請求項4之記憶體裝置，其中 上述電壓供給電路進而包含第6端子、及電性連接於上述第6端子與上述選擇電路之間之第2電壓輸出電路，且 於上述測試動作時，上述第2電壓輸出電路使用施加至上述第6端子之第2電壓，產生上述第6信號，上述選擇電路將上述第6信號供給至上述第3電晶體之閘極及上述第4電晶體之閘極中之至少一者。