KR20210050635A - 메모리 장치, 및 이를 포함하는 컴퓨터 시스템 - Google Patents

메모리 장치, 및 이를 포함하는 컴퓨터 시스템 Download PDF

Info

Publication number
KR20210050635A
KR20210050635A KR1020190134681A KR20190134681A KR20210050635A KR 20210050635 A KR20210050635 A KR 20210050635A KR 1020190134681 A KR1020190134681 A KR 1020190134681A KR 20190134681 A KR20190134681 A KR 20190134681A KR 20210050635 A KR20210050635 A KR 20210050635A
Authority
KR
South Korea
Prior art keywords
memory
data
memory area
area
read
Prior art date
Application number
KR1020190134681A
Other languages
English (en)
Inventor
김태효
변대석
권태홍
김찬호
이태윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190134681A priority Critical patent/KR20210050635A/ko
Priority to US16/865,580 priority patent/US11237983B2/en
Priority to DE102020117890.5A priority patent/DE102020117890A1/de
Priority to SG10202006537VA priority patent/SG10202006537VA/en
Priority to US17/007,501 priority patent/US11237955B2/en
Priority to CN202011008139.2A priority patent/CN112732172A/zh
Publication of KR20210050635A publication Critical patent/KR20210050635A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • G06F12/121—Replacement control using replacement algorithms
    • G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 일 실시예에 따른 메모리 장치는, N비트(N은 자연수)의 데이터를 각각 저장하는 제1 메모리 셀들을 갖는 제1 메모리 영역, 및 M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 제2 메모리 셀들을 갖는 제2 메모리 영역을 포함하는 메모리 영역, 및 상기 메모리 영역과 하나의 반도체 칩에 포함되며, 상기 제1 메모리 영역에 저장된 데이터를 제1 읽기 동작으로 읽어오고, 상기 제2 메모리 영역에 저장된 데이터를 상기 제1 읽기 동작과 다른 제2 읽기 동작으로 읽어오며, 상기 제1 메모리 영역 또는 상기 제2 메모리 영역에 저장된 데이터를 사용 빈도에 따라 다른 메모리 영역에 옮겨 저장하는 컨트롤러를 포함한다.

Description

메모리 장치, 및 이를 포함하는 컴퓨터 시스템{MEMORY DEVICE, AND COMPUTER SYSTEM INCLUDING THE SAME}
본 발명은 메모리 장치, 및 이를 포함하는 컴퓨터 시스템에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 복수의 메모리 셀들을 포함하며, 일반적으로 메모리 셀들 각각에 기록 가능한 데이터의 크기는 고정된 값을 갖는다. 최근 제안되는 뉴로모픽 컴퓨터 시스템이나 자율 주행 장치 등에서는, 데이터의 사용 빈도 등을 구분하여 데이터를 분산 저장하는 방식을 채택하는 추세이다. 데이터의 사용 빈도를 고려하지 않고 모든 메모리 셀들을 한가지 방식으로 프로그램할 경우, 메모리 장치의 신뢰성 및/또는 동작 효율이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 장치에 저장된 데이터의 사용 빈도에 따라 서로 다른 방식으로 프로그램되는 메모리 영역들에 데이터를 분산 저장함으로써, 저장 공간을 효율적으로 관리하고 신뢰성을 개선할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 비트(N은 자연수)의 데이터를 각각 저장하는 제1 메모리 셀들을 갖는 제1 메모리 영역, 및 M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 제2 메모리 셀들을 갖는 제2 메모리 영역을 포함하는 메모리 영역, 및 상기 메모리 영역과 하나의 반도체 칩에 포함되며, 상기 제1 메모리 영역에 저장된 데이터를 제1 읽기 동작으로 읽어오고, 상기 제2 메모리 영역에 저장된 데이터를 상기 제1 읽기 동작과 다른 제2 읽기 동작으로 읽어오며, 상기 제1 메모리 영역 또는 상기 제2 메모리 영역에 저장된 데이터를 사용 빈도에 따라 다른 메모리 영역에 옮겨 저장하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 1비트의 데이터를 각각 저장하는 복수의 싱글 레벨 메모리 셀들을 갖는 제1 메모리 영역, 및 2비트 이상의 데이터를 각각 저장하는 복수의 멀티 레벨 메모리 셀들을 갖는 제2 메모리 영역을 포함하는 메모리 영역, 및 상기 제1 메모리 영역에 저장된 데이터를 제1 읽기 동작으로 읽어오고, 상기 제2 메모리 영역에 저장된 데이터를 상기 제1 읽기 동작과 다른 제2 읽기 동작으로 읽어오며, 상기 메모리 영역에 저장된 데이터 중에서 사용 빈도가 소정의 기준값보다 작고 중요도를 나타내는 가중치가 소정의 임계값보다 높은 데이터를, 상기 제2 메모리 영역에서 데이터 삭제가 불가능한 보안 영역에 저장하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 컴퓨터 시스템은, 데이터를 이용하는 연산들을 실행하며, 상기 연산들 중 적어도 일부를 서로 다른 처리 속도로 실행하는 프로세서, 상기 프로세서가 제1 처리 속도로 실행하는 제1 연산이 이용하는 데이터를 저장하는 제1 메모리 영역, 및 상기 프로세서가 상기 제1 처리 속도보다 느린 제2 처리 속도로 실행하는 제2 연산이 이용하는 데이터를 저장하는 제2 메모리 영역을 포함하는 메모리 영역, 및 상기 제1 메모리 영역에 포함되는 메모리 셀들을 싱글 레벨 셀(SLC) 프로그램 방식으로 프로그램하고, 상기 제2 메모리 영역에 포함되는 메모리 셀들을 멀티 레벨 셀(MLC), 트리플 레벨 셀(TLC), 및 쿼드 레벨 셀(QLC) 프로그램 방식들 중 하나로 프로그램하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따르면, 하나의 메모리 셀이 N비트의 데이터를 저장하는 제1 메모리 영역, 하나의 메모리 셀이 N보다 큰 M비트의 데이터를 저장하는 제2 메모리 영역, 및 컨트롤러가 하나의 반도체 칩 내에 포함되며, 컨트롤러는 서로 다른 방식으로 제1 메모리 영역과 제2 메모리 영역의 데이터를 읽어올 수 있다. 또한, 데이터의 사용 빈도에 따라 사용 빈도가 높은 데이터를 제1 메모리 영역에, 사용 빈도가 낮은 데이터를 제2 메모리 영역에 저장할 수 있다. 따라서 메모리 장치의 저장 공간을 효율적으로 활용함과 동시에, 신뢰성 및 읽기 속도를 개선할 수 있으며, 뉴로모픽 컴퓨터 시스템과 자율 주행 장치 등에 최적화된 메모리 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 컴퓨터 시스템을 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 회로도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 제1 읽기 동작을 설명하기 위해 제공되는 도면들이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 장치의 제2 읽기 동작을 설명하기 위해 제공되는 도면들이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 17은 본 발명의 일 실시예에 따른 컴퓨터 시스템을 간단하게 나타낸 블록도이다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 메모리 장치가 적용된 자율 주행 장치를 설명하기 위해 제공되는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 컴퓨터 시스템을 간단하게 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 컴퓨터 시스템(10)은 프로세서(20), 및 메모리 장치(30) 등을 포함할 수 있다. 프로세서(20)는 컴퓨터 시스템(10) 전반의 동작을 제어하며, 애플리케이션 프로세서, 중앙 처리 장치 등으로 구현될 수 있다. 일례로 컴퓨터 시스템(10)은 생물의 신경계에 존재하는 뉴런의 형태를 모방한 회로로 구현되는 뉴로모픽 컴퓨터 시스템일 수 있으며, 프로세서(20)는 하드웨어적으로 뉴런의 형태를 모방한 뉴로모픽 회로를 포함할 수 있다.
메모리 장치(30)는 컨트롤러(40)와 메모리 영역(50)을 포함할 수 있으며, 메모리 영역(50)은 제1 메모리 영역(51)과 제2 메모리 영역(52)을 포함할 수 있다. 제1 메모리 영역(51)과 제2 메모리 영역(52) 각각은 복수의 메모리 셀들을 포함하며, 일례로 제1 메모리 영역(51)의 메모리 셀들은 제2 메모리 영역(52)의 메모리 셀들과 다를 수 있다. 실시예들에서, 제1 메모리 영역(51)의 메모리 셀들과 제2 메모리 영역(52)의 메모리 셀들은 서로 다른 메모리 플레인들에 포함되거나, 서로 다른 메모리 블록들에 포함되거나, 또는 서로 다른 워드라인들에 연결될 수 있다.
컨트롤러(40)는 제1 메모리 영역(51)과 제2 메모리 영역(52)에 서로 다른 방식으로 데이터를 저장할 수 있다. 일 실시예에서, 컨트롤러(40)는 제1 메모리 영역(51)에 포함되는 메모리 셀들 각각에 N비트의 데이터를 저장하고, 제2 메모리 영역(52)에 포함되는 메모리 셀들 각각에는 M비트의 데이터를 저장할 수 있다. M과 N은 자연수이며, M은 N보다 클 수 있다.
컨트롤러(40)는, 데이터의 사용 빈도에 따라 데이터를 제1 메모리 영역(51) 또는 제2 메모리 영역(52)에 저장할 수 있다. 일례로 컨트롤러(40)는 사용 빈도가 높은 데이터를 제1 메모리 영역(51)에 저장하고, 사용 빈도가 상대적으로 낮은 데이터는 제2 메모리 영역(52)에 저장할 수 있다. 일 실시예에서 컨트롤러(40)는, 데이터가 메모리 영역(50)의 특정 주소에 저장된 후의 경과 시간인 리텐션(retention) 시간과, 리텐션 시간 동안 해당 주소에 대해 실행된 읽기 동작의 횟수를 체크한 카운터 정보를 이용하여 데이터의 사용 빈도를 판단할 수 있다.
컨트롤러(40)는 제2 메모리 영역(52)에 저장된 데이터의 사용 빈도가 소정의 기준값보다 크면 데이터를 제1 메모리 영역(51)으로 옮겨 저장할 수 있다. 또한 컨트롤러(40)는 제1 메모리 영역(51)에 저장된 데이터의 사용 빈도가 기준값 이하이면 데이터를 제2 메모리 영역(52)으로 옮겨 저장할 수 있다. 컨트롤러(40)가 프로세서(20) 등으로부터 수신한 데이터를 최초 저장하는 영역은 제1 메모리 영역(51) 및 제2 메모리 영역(52) 중 하나로 설정되거나, 또는 실시예들에 따라 랜덤하게 배정될 수도 있다.
또한 컨트롤러(40)는 제1 메모리 영역(51)에 저장된 데이터를 제1 읽기 동작으로 읽어오고, 제2 메모리 영역(52)에 저장된 데이터는 제2 읽기 동작으로 읽어올 수 있다. 제1 읽기 동작과 제2 읽기 동작은 서로 다를 수 있다. 일례로 제1 읽기 동작은 전압 센싱 동작일 수 있으며, 제2 읽기 동작은 전류 센싱 동작일 수 있다. 제1 읽기 동작과 제2 읽기 동작은 서로 다른 읽기 속도를 가질 수 있다. 따라서 뉴로모픽 회로를 포함하고 서로 다른 속도로 연산들을 처리하는 프로세서(20)에 최적화된 속도로 데이터를 읽어와서 프로세서(20)에 제공할 수 있다.
일례로, 프로세서(20)는 제1 연산을 제1 처리 속도로 실행하고, 제2 연산을 제1 처리 속도보다 느린 제2 처리 속도로 실행할 수 있다. 메모리 장치(30)는 제1 연산에 이용되는 데이터를 제1 메모리 영역(51)에 저장하고, 제2 연산에 이용되는 데이터를 제2 메모리 영역(52)에 저장할 수 있다. 따라서, 메모리 장치(30)는 제1 연산에 맞춰 제1 메모리 영역(51)의 데이터를 빠르게 읽어와서 프로세서(20)에 전송할 수 있다. 상대적으로 느린 제2 연산이 프로세서(20)에서 실행되면, 제2 메모리 영역(52)에서 데이터를 읽어와서 프로세서(20)에 전송할 수 있다. 즉, 빠른 속도로 읽어올 필요가 있는 데이터와 상대적으로 천천히 읽어올 수 있는 데이터를 구분하여 저장함으로써, 저장 공간 및 소모 전력 등을 효율적으로 관리할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다. 이하, 설명의 편의를 위하여 도 1을 함께 참조하여 메모리 장치(30)의 동작을 설명하기로 한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(30)의 동작은, 메모리 장치(30)가 데이터를 수신하는 것으로 시작될 수 있다(S10). S10 단계에서 메모리 장치(30)는 프로세서(20), 센서, 통신 모듈, 다른 메모리 장치 등의 다양한 외부 장치로부터 데이터를 수신할 수 있다.
데이터를 수신한 메모리 장치(30)는, 제1 메모리 영역(51)에 저장된 가중치를 획득할 수 있다(S11). 가중치는 뉴로모픽 컴퓨터 시스템, 자율 주행 장치 등에서 데이터의 중요도를 나타내기 위해 데이터에 부여되는 값일 수 있다. 본 발명의 일 실시예에 따른 뉴로모픽 컴퓨터 시스템, 자율 주행 장치 등에서 데이터에 가중치를 부여하는 연산은 메모리 장치(30)에 포함된 컨트롤러(40)에서 실행될 수 있다. 데이터에 가중치를 부여하는 연산을 실행하기 위해, 일례로 컨트롤러(40)는 인공지능 연산 모듈을 포함할 수 있다. 뉴로모픽 컴퓨터 시스템, 자율 주행 장치 등에서 가중치는 상대적으로 높은 사용 빈도를 가질 수 있으므로, 제1 메모리 영역(51)에 저장될 수 있다.
메모리 장치(30)는 데이터에 가중치를 부여하여 제1 메모리 영역(51)에 저장할 수 있다(S12). 메모리 장치(30)는 메모리 영역(50)에 저장된 데이터의 사용 빈도를 검출할 수 있다(S13). 일례로 메모리 장치(30)는 주기적으로 메모리 영역(50)에 저장된 데이터의 사용 빈도를 검출할 수 있다. 또한 메모리 장치(30)는 제1 메모리 영역(51)에서 사용 가능한 저장 공간의 크기가 일정한 크기 이하로 감소하면 메모리 영역(50)에 저장된 데이터의 사용 빈도를 검출 할 수 있다.
메모리 장치(30)는 S13 단계에서 검출한 데이터의 사용 빈도를 소정의 기준값과 비교하고, 사용 빈도가 기준값 이하인지 여부를 판단할 수 있다(S14). 제1 메모리 영역(51)에 저장된 데이터 중에서 사용 빈도가 기준값 이하인 데이터가 존재하면, 메모리 장치(30)는 해당 데이터를 제2 메모리 영역(52)에 옮겨 저장할 수 있다(S15). 반면, 제1 메모리 영역(51)에 저장된 데이터 중에서 사용 빈도가 기준값 이하인 데이터가 존재하지 않으면, 메모리 장치(30)는 해당 데이터를 그대로 제1 메모리 영역(51)에 저장할 수 있다(S16).
또한 일 실시예에서, 도 2에 도시한 일 실시예와 달리 메모리 장치(30)는 데이터에 가중치를 부여하여 제2 메모리 영역(52)에 저장할 수도 있다. 또한 메모리 장치(30)는 제2 메모리 영역(52)에서 사용 가능한 저장 공간의 크기가 일정한 크기 이하로 감소할 경우, 메모리 영역(50)에 저장된 데이터의 사용 빈도를 검출하고, 데이터의 저장 위치를 재할당할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 3의 그래프 60 내지 90은, 본 발명의 일 실시예에 따른 메모리 장치에 포함될 수 있는 제1 내지 제4 메모리 영역들의 동작을 설명하기 위해 제공되는 그래프들이다. 도 3을 참조하여 설명하는 메모리 장치는 제1 내지 제4 메모리 영역들을 포함하며, 제1 내지 제4 메모리 영역들 각각의 메모리 셀들은 서로 다른 방식으로 데이터를 저장할 수 있다.
그래프 60 내지 90은 저장된 데이터에 따라 메모리 셀들이 가질 수 있는 문턱 전압의 분포를 나타낸 그래프들이다. 제1 내지 제4 메모리 영역들은, 하나의 반도체 칩으로 제공되는 하나의 메모리 장치에 포함될 수 있다. 제1 내지 제4 메모리 영역들은 메모리 플레인, 메모리 블록, 또는 워드라인에 따라 구분되는 영역들일 수 있다.
제1 메모리 영역의 메모리 셀들 각각은 1비트의 데이터를 저장할 수 있다. 메모리 셀들 각각은 저장된 데이터에 따라 그래프 60에 도시한 바와 같은 소거 상태(E0) 및 프로그램 상태(P0) 중 하나를 가질 수 있다. 소거 상태(E0)는 프로그램되지 않은 메모리 셀들이 가질 수 있는 문턱 전압 분포를 나타내며, 프로그램 상태(P0)는 프로그램된 메모리 셀들이 가질 수 있는 문턱 전압 분포를 나타낼 수 있다.
제2 메모리 영역의 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있다. 메모리 셀들 각각은 저장된 데이터에 따라 그래프 70에 도시한 바와 같은 소거 상태(E0), 제1 내지 제3 프로그램 상태(P1-P3) 중 하나를 가질 수 있다. 소거 상태(E0)는 프로그램되지 않은 메모리 셀들이 가질 수 있는 문턱 전압 분포를 나타내며, 제1 내지 제3 프로그램 상태(P1-P3)는 서로 다른 데이터들로 프로그램된 메모리 셀들이 가질 수 있는 문턱 전압 분포를 나타낼 수 있다.
제3 메모리 영역의 메모리 셀들 각각은 3비트의 데이터를 저장할 수 있다. 메모리 셀들 각각은 저장된 데이터에 따라 그래프 80에 도시한 바와 같은 소거 상태(E0), 제1 내지 제7 프로그램 상태(P1-P7) 중 하나를 가질 수 있다. 유사하게, 제4 메모리 영역의 메모리 셀들 각각은 4비트의 데이터를 저장할 수 있다. 메모리 셀들 각각은 저장된 데이터에 따라 그래프 90에 도시한 바와 같은 소거 상태(E0), 제1 내지 제15 프로그램 상태(P1-P15) 중 하나를 가질 수 있다.
그래프 60 내지 90을 참조하면, 제1 메모리 영역은 다른 제2 내지 제4 메모리 영역들에 비해 큰 센싱 마진을 가질 수 있다. 따라서 제1 메모리 영역의 메모리 셀들에 저장된 데이터는, 상대적으로 정확도가 낮지만 읽기 속도는 빠른 전압 센싱 방식으로 읽어올 수 있다. 반면 제2 내지 제4 메모리 영역들은 상대적으로 작은 센싱 마진을 가질 수 있다. 따라서 메모리 장치는, 읽기 속도가 느린 반면 정확도가 높은 전류 센싱 방식으로 제2 내지 제4 메모리 영역들에 저장된 데이터를 읽어올 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 사용 빈도가 높은 데이터를 제1 메모리 영역에 저장하고, 사용 빈도가 낮은 데이터는 제2 내지 제4 메모리 영역들(70-90) 중 하나에 저장할 수 있다. 일례로, 사용 빈도가 가장 낮은 데이터가 제4 메모리 영역에 저장될 수 있다.
또한 일 실시예에서, 제3 메모리 영역 및 제4 메모리 영역 중 적어도 일부는 보안 영역으로 할당될 수 있다. 보안 영역은 데이터 삭제가 불가능한 영역일 수 있다. 다만, 삭제가 불가능하다는 표현은, 삭제가 완전히 불가능하다는 의미가 아니며, 특별한 권한이 없이 실행되는 일반적인 삭제 동작에 의해서는 데이터가 삭제되지 않는다는 의미로 이해될 수 있다. 메모리 장치는 사용 빈도가 매우 낮은 데이터를 보안 영역에 저장하여 장기 보존하거나, 또는 삭제할 수 있다. 데이터를 삭제할 때는 사용자의 확인을 요청할 수 있다. 또한, 메모리 장치는 사용 빈도가 낮은 데이터 중에서 중요도가 높은 데이터를 보안 영역에 저장하여 보존할 수도 있다. 일례로 메모리 장치는, 소정의 주기마다, 또는 메모리 영역의 사용 가능한 저장 공간이 부족해질 때 보안 영역에 저장된 데이터에 대한 삭제 여부를 사용자에게 확인받을 수 있다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100, 200, 300)는 메모리 영역(110, 210, 310), 컨트롤러(120, 220, 320), 입출력 인터페이스(130, 230, 330) 등을 포함할 수 있다. 메모리 영역(110, 210, 310)은 복수의 메모리 플레인들(111-114, 211-214, 311-314) 및 주변 회로 영역(115, 215, 315)을 포함할 수 있다. 메모리 플레인들(111-114, 211-214, 311-314) 각각은 메모리 셀들을 포함할 수 있으며, 일 실시예에서 주변 회로 영역(115, 215, 315)은 메모리 셀들의 하부에 배치될 수 있다.
컨트롤러(120, 220, 320)는 메모리 영역(110, 210, 310)을 제어하여 데이터를 저장하거나 데이터를 읽어오는 한편, 입출력 인터페이스(130, 230, 330)를 통해 외부 장치와 데이터를 주고받을 수 있다. 또한 컨트롤러(120, 220, 320)는 메모리 영역(110, 210, 310)에 저장하고자 하는 데이터에 가중치를 부여하는 연산을 실행할 수 있다. 예를 들어, 가중치는 제1 메모리 플레인(111, 211, 311)에 저장될 수 있다.
도 4에 도시한 일 실시예에서는, 메모리 플레인들(111-114) 각각이 서로 다른 방식으로 데이터를 저장할 수 있다. 일례로, 제1 메모리 플레인(111)의 메모리 셀들 각각은 1비트의 데이터를 저장할 수 있으며, 제2 메모리 플레인(112)의 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있다. 제3 메모리 플레인(113)의 메모리 셀들 각각은 3비트의 데이터를 저장할 수 있으며, 제4 메모리 플레인(114)의 메모리 셀들 각각은 4비트의 데이터를 저장할 수 있다.
또한 컨트롤러(120)는 메모리 플레인들(111-114) 중 하나에 저장된 데이터의 사용 빈도를 검출하고, 사용 빈도에 따라 데이터를 메모리 플레인들(111-114) 중 다른 하나로 옮겨 저장할 수 있다. 일례로, 컨트롤러(120)는 제2 메모리 플레인(112)에 저장된 데이터의 사용 빈도가 소정의 제1 기준값보다 크면, 해당 데이터를 제1 메모리 플레인(111)으로 옮겨 저장할 수 있다. 반면, 컨트롤러(120)는 제2 메모리 플레인(112)에 저장된 데이터의 사용 빈도가 상기 제1 기준값보다 작은 제2 기준값 이하이면, 해당 데이터를 제3 메모리 플레인(113)으로 옮겨 저장할 수 있다. 또한 컨트롤러(120)는, 제2 메모리 플레인(112)에 저장된 데이터의 사용 빈도가 상기 제2 기준값보다 작은 제3 기준값 이하이면, 해당 데이터를 제4 메모리 플레인(114)으로 옮겨 저장할 수 있다.
정리하면, 제1 메모리 플레인(111)은 사용 빈도가 제1 기준값보다 큰 데이터가 저장되는 영역이고, 제2 메모리 플레인(112)은 사용 빈도가 제1 기준값 이하이고 제2 기준값보다 큰 데이터가 저장되는 영역일 수 있다. 또한 제3 메모리 플레인(113)은 사용 빈도가 제2 기준값 이하이고 제3 기준값보다 큰 데이터가 저장되는 영역이고, 제4 메모리 플레인(114)은 사용 빈도가 제3 기준값 이하인 데이터가 저장되는 영역일 수 있다.
컨트롤러(120)는 메모리 플레인들(111-114) 중 적어도 일부에 서로 다른 읽기 방식을 적용하여 읽기 동작을 실행할 수 있다. 예를 들어, 컨트롤러(120)는 제1 메모리 플레인(111)에 저장된 데이터를 전압 센싱 방식으로 읽어올 수 있으며, 제2 내지 제4 메모리 플레인들(112-114)에 저장된 데이터를 전류 센싱 방식으로 읽어올 수 있다.
도 5에 도시한 일 실시예에서는, 메모리 플레인들(211-214) 각각에 포함되는 메모리 블록들(BLK1-BLKn)이 서로 다른 방식으로 데이터를 저장할 수 있다. 일례로, 제1 메모리 플레인(211)에서 제1 메모리 블록(BLK1)의 메모리 셀들 각각은 1비트의 데이터를 저장하고, 제2 메모리 블록(BLK2)의 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있으며, 제n 메모리 블록(BLKn)의 메모리 셀들 각각은 3비트의 데이터를 저장할 수 있다. 제2 메모리 플레인(212)의 메모리 블록들(BLK1-BLKn)은 제1 메모리 플레인(211)의 메모리 블록들(BLK1-BLKn)과 유사하게 동작할 수 있다.
한편, 제3 메모리 플레인(213)의 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)의 메모리 셀들 각각은 1비트의 데이터를 저장하며, 제n 메모리 블록(BLKn)의 메모리 셀들 각각은 4비트의 데이터를 저장할 수 있다. 제4 메모리 플레인(214)의 메모리 블록들(BLK1-BLKn)은 제3 메모리 플레인(213)의 메모리 블록들(BLK1-BLKn)과 유사하게 동작할 수 있다.
다시 말해, 도 5에 도시한 일 실시예에서는, 메모리 블록들(BLK1-BLKn) 각각을 단위로 메모리 셀들에 저장되는 데이터의 비트 수가 달라질 수 있다. 따라서 컨트롤러(220)는 메모리 블록들(BLK1-BLKn) 각각을 하나의 단위 영역으로 정의하여 읽기 방식을 적용할 수 있다. 또한, 사용 빈도에 따라 데이터를 저장할 공간 역시 메모리 블록들(BLK1-BLKn) 각각을 하나의 단위 영역으로 정의하여 결정할 수 있다.
다음으로 도 6에 도시한 일 실시예에서는, 메모리 플레인들(311-314) 각각이 메모리 블록들(BLK1-BLKn)을 포함할 수 있으며, 메모리 블록들(BLK1-BLKn) 각각은 페이지들(PG1-PGm)을 포함할 수 있다. 페이지들(PG1-PGm) 각각은 서로 다른 방식으로 데이터를 저장할 수 있다. 일례로, 제1 페이지(PG1)의 메모리 셀들 각각은 1비트의 데이터를 저장하고, 제2 페이지(PG2)의 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있으며, 제3 페이지(PG3)의 메모리 셀들 각각은 3비트의 데이터를 저장할 수 있다. 또한 제m 페이지(PGm)의 메모리 셀들 각각은 4비트의 데이터를 저장할 수 있다.
일 실시예에서 페이지들(PG1-PGm)은, 메모리 블록들(BLK1-BLKn) 각각에 포함되는 워드라인들에 의해 정의되는 단위 영역들일 수 있다. 도 6에 도시한 일 실시예에서는, 페이지들(PG1-PGm)에 따라 메모리 셀들에 저장되는 데이터의 비트 수가 달라질 수 있다. 따라서 컨트롤러(320)는 페이지들(PG1-PGm) 각각을 하나의 단위 영역으로 정의하여 읽기 방식을 적용할 수 있다. 또한, 사용 빈도에 따라 데이터를 저장할 공간 역시 페이지들(PG1-PGm) 각각을 하나의 단위 영역으로 정의하여 결정할 수 있다
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치(400, 400A)를 간단하게 나타낸 사시도일 수 있다. 도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 하부에 배치되며, 페이지 버퍼 회로와 디코더 회로 등의 주변 회로들을 포함할 수 있다. 셀 영역(C)은 메모리 셀 어레이를 포함할 수 있다. 주변 회로 영역(P)은 제1 기판(401)을 포함하고, 셀 영역(C)은 제1 기판(401)과 다른 제2 기판(402)을 포함할 수 있다.
예를 들어 주변 회로 영역(P)은 제1 기판(401) 상에 마련되는 복수의 주변 회로 소자들(403), 주변 회로 소자들(403)과 연결되는 복수의 배선 라인들(405), 및 주변 회로 소자들(403)과 배선 라인들(405)을 커버하는 제1 층간 절연층(407) 등을 포함할 수 있다. 주변 회로 영역(P)에 포함되는 주변 회로 소자들(403)은 메모리 장치(400)의 구동에 필요한 회로, 예를 들어 페이지 버퍼 회로, 디코더 회로, 전원 생성기 등을 제공할 수 있다.
셀 영역(C)에 포함되는 제2 기판(402)은 제1 층간 절연층(407) 상에 배치될 수 있다. 셀 영역(C)은 제2 기판(402) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 복수의 절연층들(IL)을 포함할 수 있다. 절연층들(IL)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 교대로 적층될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 개수는, 도 7에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다.
또한 셀 영역(C)은 제2 기판(402)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH)을 포함할 수 있으며, 채널 구조체들(CH)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 관통하여 제2 기판(402)에 연결될 수 있다. 채널 구조체들(CH)은 채널 영역(410), 채널 영역(410)의 내부 공간을 채우는 매립 절연층(420), 및 비트라인 연결층(430) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 비트라인 연결층(430)을 통해 적어도 하나의 비트라인에 연결될 수 있다. 일례로, 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL1, SSL2), 절연층들(IL), 및 채널 구조체들(CH) 등은 적층 구조체로 정의될 수 있다.
채널 영역(410)의 외측에는 적어도 하나의 게이트 절연층이 배치될 수 있다. 일 실시예에서 게이트 절연층은 채널 영역(410)으로부터 순차적으로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 실시예에 따라, 터널링층, 전하 저장층, 블록킹층 중 적어도 하나는, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 둘러싸는 형상으로 형성될 수도 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 층간 절연층(450)에 의해 커버될 수 있다. 또한, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 워드라인 컷들(440)에 의해 복수의 영역들로 분리될 수 있다. 일 실시예에서, 제2 기판(402)의 상면에 평행한 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 워드라인 컷들(440) 사이에서, 스트링 선택 라인들(SSL1, SSL2)은 분리 절연층(460)에 의해 복수의 영역들로 분리될 수 있다.
일 실시예에서, 분리 절연층(460)이 배치되는 영역에는, 더미 채널 구조체들(DCH)이 마련될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 비트라인과는 연결되지 않을 수 있다.
실시예들에 따라, 워드라인들(WL)의 개수 증가에 따른 공정 상의 어려움을 극복하기 위해, 일부 워드라인들(WL)을 적층하고 하부 채널 구조체를 형성한 후, 나머지 워드라인들(WL)을 적층하고 상부 채널 구조체를 형성할 수 있다. 이 경우, 채널 구조체들(CH) 각각이 제1 방향에서 서로 분리되는 하부 채널 구조체와 상부 채널 구조체를 포함할 수 있다.
상부 채널 구조체와 하부 채널 구조체가 서로 연결되는 경계에 인접한 영역에서는 메모리 셀의 특성이 열화될 수 있다. 따라서, 상기 경계에 인접한 영역에 더미 워드라인을 배치할 수 있다. 더미 워드라인은 더미 메모리 셀에 연결되며, 더미 메모리 셀에는 유효한 데이터가 저장되지 않을 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 8 및 도 9에 도시한 실시예들에서는, 워드라인들(WL1-WL12)에 따라 메모리 셀들 각각에 저장되는 데이터의 비트 수가 달라지고, 데이터를 읽어오기 위해 컨트롤러가 실행하는 읽기 동작의 방식이 달라질 수 있다.
도 8 및 도 9를 참조하면, 메모리 장치(500, 600)는 기판(501, 601), 기판(501, 601)의 상면에 수직하는 방향으로 적층되는 접지 선택 라인(GSL), 워드라인들(WL1-WL12), 스트링 선택 라인들(SSL1, SSL2), 기판(501)의 상면에 수직하는 방향으로 연장되는 채널 구조체들(CH) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 채널 영역(520, 620)과 매립 절연층(530, 630)을 포함할 수 있으며, 채널 영역(520, 620)의 외측에는 터널링층, 전하 저장층, 블록킹층 중 적어도 일부를 포함하는 게이트 절연층이 배치될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WL12), 스트링 선택 라인들(SSL1, SSL2)은 워드라인 컷들(540, 640)에 의해 복수의 영역들로 분리될 수 있다. 한편, 스트링 선택 라인들(SSL1-SSL2) 각각은 서로 인접한 한 쌍의 워드라인 컷들(540, 640) 사이에서 2개 이상의 영역들로 분리될 수 있다.
도 8에 도시한 일 실시예에서는, 제1 워드라인들(WL1-WL3)에 연결되는 메모리 셀들 각각에 1비트의 데이터가 저장되고, 제2 워드라인들(WL4-WL6)에 연결되는 메모리 셀들 각각에는 2비트의 데이터가 저장될 수 있다. 또한, 제3 워드라인들(WL7-WL9)에 연결되는 메모리 셀들 각각에는 3비트의 데이터가 저장되고, 제4 워드라인들(WL10-WL12)에 연결되는 메모리 셀들 각각에는 4비트의 데이터가 저장될 수 있다.
일 실시예에서, 채널 구조체들(CH)과 워드라인 컷들(540) 각각은 기판(501)에 가까워질수록 그 폭이 감소하는 테이퍼(Tapered) 형상을 가질 수 있다. 따라서, 상대적으로 기판(501)에 가까운 제1 워드라인들(WL1-WL3)은 기판(501)에서 멀리 떨어진 제4 워드라인들(WL10-WL12)에 비해 상대적으로 큰 면적을 가질 수 있으며, 낮은 저항을 가질 수 있다. 따라서 제1 워드라인들(WL1-WL3)에 연결된 메모리 셀들의 저항 특성이 제4 워드라인들(WL10-WL12)에 연결된 메모리 셀들의 저항 특성보다 우수할 수 있다.
본 발명의 일 실시예에서는, 상대적으로 사용 빈도가 높은 데이터를 제1 워드라인들(WL1-WL3)과 연결된 메모리 셀들에 SLC(Single Level Cell) 방식으로 저장하고, 제1 워드라인들(WL1-WL3)과 연결된 메모리 셀들의 데이터를 상대적으로 빠른 읽기 동작, 예를 들어 전압 센싱 방식으로 읽어올 수 있다. 따라서, 사용 빈도가 높은 데이터에 대한 접근 속도를 향상시켜 메모리 장치(500)의 성능을 개선할 수 있다.
도 9에 도시한 일 실시예에서는, 제1 워드라인들(WL1-WL3)에 연결되는 메모리 셀들 각각에 4비트의 데이터가 저장되고, 제2 워드라인들(WL4-WL6)에 연결되는 메모리 셀들 각각에는 3비트의 데이터가 저장될 수 있다. 또한, 제3 워드라인들(WL7-WL9)에 연결되는 메모리 셀들 각각에는 2비트의 데이터가 저장되고, 제4 워드라인들(WL10-WL12)에 연결되는 메모리 셀들 각각에는 1비트의 데이터가 저장될 수 있다.
도 8에 도시한 일 실시예와 마찬가지로, 채널 구조체들(CH)과 워드라인 컷들(540) 각각은 기판(601)에 가까워질수록 그 폭이 감소하는 테이퍼(Tapered) 형상을 가질 수 있다. 도 9에 도시한 일 실시예에서는, 상대적으로 큰 저항을 갖는 제4 워드라인들(WL10-WL12)과 연결된 메모리 셀들에 1비트의 데이터를 저장하고, 읽기 속도가 빠른 전압 센싱 방식을 적용할 수 있다.
또한 상대적으로 작은 저항을 갖는 제1 워드라인들(WL1-WL3)과 연결된 메모리 셀들에 4비트의 데이터를 저장하고, 읽기 속도가 느리지만 정확한 전류 센싱 방식을 적용할 수 있다. 다시 말해, 도 9에 도시한 일 실시예에서는 제1 워드라인들(WL1-WL3)과 연결된 메모리 셀들에 4비트의 데이터를 저장하고, 정확도가 높은 전류 센싱 방식을 제1 워드라인들(WL1-WL3)과 연결된 메모리 셀들에 적용함으로써, 메모리 장치(600)의 신뢰성을 향상시킬 수 있다. 또한 도 9에 도시한 일 실시예에서는 저항 특성이 우수한 제1 워드라인들(WL1-WL3)과 연결된 메모리 셀들에 4비트의 데이터를 저장함으로써, 전류 센싱 방식을 이용하는 읽기 동작에서의 속도 저하를 최소화할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은, 메모리 장치가 읽기 커맨드를 수신하는 것으로 시작될 수 있다(S20). 메모리 장치는 메모리 장치에 대해 호스트로 동작할 수 있는 외부 장치로부터 읽기 커맨드를 수신할 수 있다.
메모리 장치의 컨트롤러는, 읽기 커맨드에 포함된 주소를 판단하고(S21), 읽기 커맨드를 실행할 주소가 제1 메모리 영역인지 여부를 판단할 수 있다(S22). 제1 메모리 영역은, 메모리 셀들 각각이 1비트의 데이터를 저장하는 영역일 수 있다. 메모리 장치는 제1 메모리 영역 외에, 메모리 셀들 각각이 2비트 이상의 데이터를 저장하는 제2 메모리 영역을 포함할 수 있다.
S22 단계에서 주소가 제1 메모리 영역으로 판단되면, 메모리 장치의 컨트롤러는 제1 읽기 동작으로 데이터를 읽어와서 획득할 수 있다(S23). 제1 읽기 동작은 전압 센싱 동작일 수 있다. 일례로 컨트롤러는, 제1 메모리 영역의 메모리 셀들 중 선택 메모리 셀의 데이터를 읽어오기 위해, 제1 메모리 영역에 연결된 제1 페이지 버퍼를 제어할 수 있다.
일례로 제1 페이지 버퍼는 제1 시간 동안 선택 메모리 셀에 연결된 선택 비트라인을 프리차지하고, 제1 시간 이후 제2 시간 동안 제1 페이지 버퍼는 선택 비트라인을 디벨롭할 수 있다. 제1 페이지 버퍼는 선택 비트라인이 디벨롭되는 동안 적어도 하나의 래치에 연결된 센싱 노드를 선택 비트라인과 연결하여 센싱 노드의 전압을 감지함으로써 선택 메모리 셀의 데이터를 읽어올 수 있다.
한편 S22 단계에서 주소가 제1 메모리 영역이 아닌 것으로 판단되면, 메모리 장치의 컨트롤러는 제2 읽기 동작으로 데이터를 읽어와서 획득할 수 있다(S24). 제2 읽기 동작은 전류 센싱 동작일 수 있다. 일례로 컨트롤러는, 제1 메모리 영역이 아닌 다른 메모리 영역, 예를 들어 제2 메모리 영역의 메모리 셀들 중 선택 메모리 셀의 데이터를 읽어오기 위해, 제2 메모리 영역에 연결된 제2 페이지 버퍼를 제어할 수 있다.
제2 페이지 버퍼는 적어도 둘 이상의 래치가 연결되는 센싱 노드를 포함하며, 제1 시간 동안 선택 메모리 셀에 연결된 선택 비트라인 및 센싱 노드를 프리차지할 수 있다. 제1 시간 이후의 제2 시간 동안 제2 페이지 버퍼는, 센싱 노드에서 선택 비트라인으로 흐르는 전류에 따른 센싱 노드의 전압 변화를 감지하여 선택 메모리 셀의 데이터를 읽어올 수 있다. 일 실시예에서, 제1 메모리 영역의 데이터를 읽어오는 제1 페이지 버퍼와, 제2 메모리 영역의 데이터를 읽어오는 제2 페이지 버퍼는 같은 구조를 가질 수 있다. 또는 래치 개수를 제외한 나머지 회로가 같을 수 있다.
메모리 장치는 제1 읽기 동작 또는 제2 읽기 동작에 의해 획득한 데이터를 출력할 수 있다(S25). 또는, 실시예들에 따라, 메모리 장치의 컨트롤러가 제1 읽기 동작 또는 제2 읽기 동작에 의해 획득한 데이터를 이용한 연산을 실행하고, 데이터가 외부 장치로 출력되지는 않을 수도 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치(700)에 포함되는 페이지 버퍼(710)를 도시한 회로도이다. 도 11을 참조하여 설명하는 페이지 버퍼(710)는, 상대적으로 빠른 읽기 속도를 갖는 전압 센싱 방식과, 읽기 속도는 느리지만 정확한 읽기 동작을 제공하는 전류 센싱 방식에 모두 적용될 수 있다.
도 11을 참조하면, 페이지 버퍼(710)는 PMOS 소자(PM1)와 제1 내지 제3 NMOS 소자들(NM1-NM3), 및 래치들(LAT1-LAT3)을 포함할 수 있다. 래치들(LAT1-LAT3)의 개수는 실시예에 따라 달라질 수 있으며, 래치들(LAT1-LAT3)은 센싱 노드(SO)에 연결될 수 있다.
페이지 버퍼(710)는 비트라인(BL)을 통해 메모리 셀 스트링(720)에 연결될 수 있다. 메모리 셀 스트링(720)은 메모리 영역에 포함되며, 서로 직렬로 연결되는 메모리 셀들(MC1-MCn)을 포함할 수 있다. 도 11에는 도시되지 않았으나, 메모리 셀들(MC1-MCn)의 양단에는 스트링 선택 소자 및 접지 선택 소자가 연결될 수 있다. 메모리 셀들(MC1-MCn)은 워드라인들(WL1-WLn)에 연결될 수 있다. 실시예에 따라, 하나의 비트라인(BL)이 둘 이상의 메모리 셀 스트링(720)에 연결될 수도 있다.
이하, 도 12 내지 도 15를 함께 참조하여 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기로 한다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 제1 읽기 동작을 설명하기 위해 제공되는 도면들이다.
도 12는 전압 센싱 방식이 적용된 제1 읽기 동작을 설명하기 위한 그래프이며, 도 13은 제1 읽기 동작으로 데이터를 읽어오는 메모리 셀의 문턱 전압 분포를 나타낸 그래프이다. 메모리 셀은 프로그램 여부에 따라 소거 상태(E0) 및 프로그램 상태(P0) 중 하나를 가질 수 있다.
도 12를 참조하면, 제1 시점(t1)까지의 제1 시간 동안, 비트라인(BL)을 프리차지하여 비트라인 전압(VBL)을 증가시킬 수 있다. 일례로, 제1 시간 동안 로드 신호(LOAD)에 의해 PMOS 소자(PM1)가 턴-온되어 전원 전압(VDD)이 센싱 노드(SO)에 입력될 수 있으며, 따라서 센싱 노드(SO)의 전압이 프리차지 전압(VPRE)까지 상승할 수 있다. 일례로 프리차지 전압(VPRE)은 전원 전압(VDD)과 PMOS 소자(PM1)의 문턱 전압에 의해 결정될 수 있다.
또한 제1 시간 동안 비트라인 선택 신호(BLSLT)와 제어 신호(BLSHF)에 의해 제1 NMOS 소자(NM1)와 제2 NMOS 소자(NM2)가 턴-온될 수 있다. 따라서, 비트라인(BL)의 전압이 상승하는 프리차지 동작이 발생할 수 있다. 제1 시간 동안 홀드 신호(SHLD)에 의해 제3 NMOS 소자(NM3)는 턴-오프될 수 있다.
제1 시점(t1)이 경과하고 제2 시간이 도래하면, 로드 신호(LOAD)에 의해 PMOS 소자(PM1)가 턴-오프될 수 있다. PMOS 소자(PM1)가 턴-오프됨에 따라 센싱 노드(SO) 및 비트라인(BL)에 대한 전원 공급이 중단되고, 메모리 셀 스트링(720)의 상태에 따른 디벨롭 동작이 진행될 수 있다. 일례로, 읽기 동작에서 선택 워드라인(WLSEL)에는 읽기 전압이 입력되고, 나머지 비선택 워드라인들에는 패스 전압이 입력될 수 있다. 읽기 전압은 소거 상태(E0)와 프로그램 상태(P0) 사이의 전압일 수 있다.
선택 메모리 셀(MCSEL)이 소거 상태(EO)를 가지면, 선택 메모리 셀(MCSEL)의 문턱 전압이 읽기 전압보다 작고, 선택 메모리 셀(MCSEL)은 온-셀(On-Cell)로 정의될 수 있다. 따라서 제2 시간 동안의 디벨롭 동작에 의해, 메모리 셀 스트링(720)을 통해 전류가 흐를 수 있으며, 센싱 노드 전압(VSO)이 도 12에 도시한 바와 같이 빠르게 감소할 수 있다.
반면 선택 메모리 셀(MCSEL)이 프로그램 상태(PO)를 가지면, 선택 메모리 셀(MCSEL)의 문턱 전압이 읽기 전압보다 크며, 선택 메모리 셀(MCSEL)은 오프-셀(Off-Cell)로 정의될 수 있다. 따라서 제2 시간 동안의 디벨롭 동작에 의해, 메모리 셀 스트링(720)을 통해 전류가 거의 흐르지 않거나 상대적으로 적게 흐를 수 있으며, 센싱 노드 전압(VSO)이 도 12에 도시한 바와 같이 천천히 감소할 수 있다.
메모리 장치의 컨트롤러는, 특정 시점, 예를 들어 제2 시점(t2)에서의 센싱 노드 전압(VSO)을 소정의 기준 전압(VREF)과 비교함으로써 선택 메모리 셀(MCSEL)의 데이터를 읽어올 수 있다. 본 발명의 일 실시예에서는, 제2 시간에서 디벨롭 동작이 진행되는 동안에 데이터를 읽어올 수 있다. 다시 말해, 디벨롭 동작이 완료된 후 센싱 노드 전압(VSO)과 기준 전압(VREF)을 비교하는 것이 아니라, 디벨롭 동작 도중에 센싱 노드 전압(VSO)과 기준 전압(VREF)을 비교함으로써 읽기 동작의 속도를 향상시킬 수 있다.
메모리 장치의 컨트롤러는, 선택 메모리 셀(MCSEL)의 데이터를 읽어올 때마다, 읽기 횟수를 카운트할 수 있다. 컨트롤러는 선택 메모리 셀(MCSEL)의 읽기 횟수와 선택 메모리 셀(MCSEL)에 데이터가 저장된 이후 경과 시간인 리텐션 시간을 이용하여, 선택 메모리 셀(MCSEL)에 저장된 데이터의 사용 빈도를 계산할 수 있다. 일 실시예에서 사용 빈도가 소정의 기준값 이하이면, 선택 메모리 셀(MCSEL)에 저장된 데이터를, 2비트 이상의 데이터를 저장하는 다른 메모리 셀로 옮겨 저장할 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 장치의 제2 읽기 동작을 설명하기 위해 제공되는 도면들이다.
도 14는 전류 센싱 방식이 적용된 제2 읽기 동작을 설명하기 위한 그래프이며, 도 15는 제2 읽기 동작으로 데이터를 읽어오는 메모리 셀의 문턱 전압 분포를 나타낸 그래프이다. 메모리 셀은 프로그램 여부에 따라 소거 상태(E0) 및 프로그램 상태들(P1-P7) 중 하나를 가질 수 있다. 도 15에 도시한 일 실시예에서는 메모리 셀이 트리플 레벨 셀(Triple Level Cell, TLC)로 동작하는 것을 가정하였으나, 이와 달리 메모리 셀은 멀티 레벨 셀(Multi Level Cell, MLC) 또는 쿼드 레벨 셀(Quad Level Cell, QLC)로 동작할 수도 있다.
먼저 도 14를 참조하면, 페이지 버퍼에 의해 센싱 노드(SO) 및 비트라인(BL)의 전압이 증가할 수 있다. 우선 로드 신호(LOAD)에 의해 PMOS 소자(PM1)가 턴-온되어 전원 전압(VDD)이 센싱 노드(SO)에 입력될 수 있으며, 따라서 센싱 노드 전압(VSO)이 프리차지 전압(VPRE)까지 상승할 수 있다. 일례로 프리차지 전압(VPRE)은 전원 전압(VDD)과 PMOS 소자(PM1)의 문턱 전압에 의해 결정될 수 있다.
이후 비트라인 선택 신호(BLSLT)와 제어 신호(BLSHF)에 의해 제1 NMOS 소자(NM1)와 제2 NMOS 소자(NM2)가 턴-온될 수 있으며, 비트라인 전압(VBL)이 증가할 수 있다. 상기 동작들이 진행되는 동안 제3 NMOS 소자(NM3)는 홀드 신호(SHLD)에 의해 턴-오프될 수 있다.
비트라인 전압(VBL)에 대한 프리차지 동작이 완료되면, 로드 신호(LOAD)에 의해 PMOS 소자(PM1)가 턴-오프될 수 있다. PMOS 소자(PM1)가 턴-오프되면, 센싱 노드 전압(VSO)은 비트라인(BL)에 연결된 메모리 셀 스트링(720)을 통해 흐르는 전류에 따라 변할 수 있다. 일례로, 읽기 동작에서 선택 워드라인(WLSEL)에는 읽기 전압이 입력되고, 나머지 비선택 워드라인들에는 패스 전압이 입력될 수 있다. 읽기 전압은 소거 상태(E0)와 프로그램 상태들(P1-P7) 중에서 인접한 한 쌍의 상태들 사이의 전압일 수 있다.
선택 메모리 셀(MCSEL)의 문턱 전압이 읽기 전압보다 작으면, 다시 말해 선택 메모리 셀(MCSEL)이 온-셀이면, 센싱 노드(SO)로부터 비트라인(BL)에 연결된 메모리 셀 스트링(720)으로 흐르는 전류가 상대적으로 클 수 있다. 따라서 센싱 노드 전압(VSO)이 도 14에 도시한 바와 같이 빠르게 감소할 수 있다.
반대로, 선택 메모리 셀(MCSEL)의 문턱 전압이 읽기 전압보다 크면, 다시 말해 선택 메모리 셀(MCSEL)이 오프-셀이면, 센싱 노드(SO)로부터 비트라인(BL)에 연결된 메모리 셀 스트링(720)으로 흐르는 전류가 상대적으로 작을 수 있다. 따라서 센싱 노드 전압(VSO)이 도 14에 도시한 바와 같이 거의 감소하지 않거나 또는 천천히 감소할 수 있다. 페이지 버퍼(710)는, 디벨롭이 완료된 이후 센싱 노드 전압(VSO)을 트립(Trip) 전압(VTR)과 비교하여 선택 메모리 셀(MCSEL)의 데이터를 읽어올 수 있다.
앞서 도 12 및 도 13을 참조하여 설명한 바와 마찬가지로, 메모리 장치의 컨트롤러는, 선택 메모리 셀(MCSEL)의 데이터를 읽어올 때마다, 읽기 횟수를 카운트할 수 있다. 컨트롤러는 선택 메모리 셀(MCSEL)의 읽기 횟수와 선택 메모리 셀(MCSEL)에 데이터가 저장된 이후 경과 시간인 리텐션 시간을 이용하여, 선택 메모리 셀(MCSEL)에 저장된 데이터의 사용 빈도를 계산할 수 있다. 일 실시예에서 사용 빈도가 소정의 기준값보다 크면, 선택 메모리 셀(MCSEL)에 저장된 데이터를, 1비트의 데이터를 저장하는 다른 메모리 셀들로 옮겨 저장할 수 있다. 또는, 사용 빈도가 소정의 기준값 이하인 경우, 선택 메모리 셀(MCSEL)에 저장된 데이터를, 4비트 이상의 데이터를 저장하는 다른 메모리 셀로 옮겨 저장할 수 있다.
도 12 내지 도 15를 참조하여 설명한 실시예들에서는 제1 읽기 동작이 전압 센싱 방식을 이용하고 제2 읽기 동작이 전류 센싱 방식을 이용하는 것으로 설명하였으나, 이는 실시예일 뿐 반드시 이와 같은 형태로 한정되는 것은 아니다. 예를 들어, 제1 읽기 동작과 제2 읽기 동작에 모두 전류 센싱 방식을 이용하거나, 제1 읽기 동작과 제2 읽기 동작에 모두 전압 센싱 방식을 이용할 수도 있다. 또는, 제1 읽기 동작에 전류 센싱 방식을 이용하고 제2 읽기 동작에 전압 센싱 방식을 이용할 수도 있다. 일례로 제2 읽기 동작에 전압 센싱 방식을 이용하는 경우, 읽기 동작의 정확도를 개선하기 위해, 센싱 노드(SO)에 대한 디벨롭이 완료된 후에 센싱 노드 전압(VSO)을 기준 전압(VREF)과 비교할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은, 메모리 장치의 컨트롤러가 제2 메모리 영역에 저장된 데이터의 사용 빈도를 검출하는 것으로 시작될 수 있다(S30). 도 16에 도시한 일 실시예에서 제2 메모리 영역은, 메모리 셀들 각각이 M비트의 데이터를 저장하는 영역일 수 있다. 여기서 M은 자연수일 수 있다. 다시 말해, 제2 메모리 영역의 메모리 셀들은 멀티 레벨 셀, 트리플 레벨 셀, 또는 쿼드 레벨 셀로 동작할 수 있다.
데이터의 사용 빈도는, 제2 메모리 영역에 해당 데이터가 저장된 이후의 경과 시간인 리텐션 시간과, 해당 데이터가 저장된 주소에 대해 실행된 읽기 동작의 횟수를 이용하여 산출될 수 있다. 일례로 사용 빈도는 읽기 동작의 횟수를 리텐션 시간으로 나눔으로써 산출될 수 있다.
메모리 장치의 컨트롤러는 사용 빈도를 소정의 기준값과 비교하고, 사용 빈도가 기준값 이하인지 판단할 수 있다(S31). 사용 빈도가 기준값 이하가 아니면, 다시 말해 사용 빈도가 기준값보다 크면, 컨트롤러는 데이터를 제1 메모리 영역에 옮겨 저장할 수 있다(S32). 제1 메모리 영역은 메모리 셀들 각각이 N비트의 데이터를 저장하는 영역으로, N은 M보다 작은 자연수일 수 있다. 제2 메모리 영역의 메모리 셀들이 쿼드 레벨 셀이면, 제1 메모리 영역의 메모리 셀들은 싱글 레벨 셀, 멀티 레벨 셀, 또는 트리플 레벨 셀일 수 있다. 제2 메모리 영역의 메모리 셀들이 멀티 레벨 셀이면, 제1 메모리 영역의 메모리 셀들은 싱글 레벨 셀일 수 있다. 따라서, 제1 메모리 영역에서 데이터를 저장하는 메모리 셀들의 개수는, 제2 메모리 영역에서 데이터가 저장되어 있던 메모리 셀들의 개수보다 많을 수 있다.
S31 단계에서 사용 빈도가 기준값 이하로 판단되면, 컨트롤러는 사용자에게 데이터의 삭제 여부를 확인할 수 있다(S33). S33 단계에서 사용자가 삭제를 선택하면, 컨트롤러는 데이터를 삭제할 수 있다(S34). 반면 S33 단계에서 사용자가 삭제를 선택하지 않으면, 컨트롤러는 데이터를 보안 영역에 옮겨 저장할 수 있다(S35).
보안 영역은 일반적인 삭제 동작으로는 데이터를 삭제할 수 없는 영역일 수 있으며, 제2 메모리 영역에 포함될 수 있다. 또는 보안 영역이 제1 메모리 영역 및 제2 메모리 영역과는 다른 메모리 영역에 구현될 수 있다. 일 실시예에서 메모리 장치의 저장 공간을 효율적으로 관리할 수 있도록, 보안 영역은 메모리 셀들이 쿼드 레벨 셀인 메모리 영역에 구현될 수 있다.
또한 일 실시예에서, 메모리 장치는 사용 빈도가 매우 낮지만 중요도가 높아서 큰 가중치가 부여된 데이터를 보안 영역으로 옮겨 저장할 수 있다. 높은 가중치가 부여된 데이터는 메모리 장치가 탑재된 시스템에서 추후 필요로 할 확률이 높은 데이터일 수 있으므로, 보안 영역에 옮겨서 안전하게 보존할 수 있다. 보안 영역에 저장된 데이터에 부여된 가중치는 소정의 임계값보다 클 수 있다.
도 17은 본 발명의 일 실시예에 따른 컴퓨터 시스템을 간단하게 나타낸 블록도이다.
도 17에 도시한 실시예에 따른 컴퓨터 시스템(1000)은 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 컴퓨터 시스템(1000)은 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 17에 도시된 구성 요소 가운데, 포트(1060)는 컴퓨터 시스템(1000)이 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 일례로 컴퓨터 시스템(1000)은 생물의 신경계에 존재하는 뉴런의 형태를 모방한 회로로 구현되는 뉴로모픽 컴퓨터 시스템일 수 있으며, 메모리(1030)와 프로세서(1050) 등은 인공지능 연산 모듈을 포함할 수 있다.
프로세서(1050)는 하드웨어적으로 뉴런의 형태를 모방한 뉴로모픽 회로를 포함할 수 있으며, 컴퓨터 시스템(1000)의 전반적인 동작을 제어할 수 있다. 프로세서(1050)는 연산들 중 적어도 일부를 서로 다른 처리 속도로 실행할 수 있으며, 메모리 장치(1030)는 프로세서(1050)의 요청에 따라 서로 다른 속도로 프로세서(1050)가 요청한 데이터를 읽어올 수 있다.
메모리(130)는 복수의 메모리 장치들을 포함할 수 있으며, 메모리 장치들 각각은 반도체 칩일 수 있다. 하나의 메모리 장치는 서로 다른 방식으로 데이터를 저장하는 메모리 영역들을 포함할 수 있으며, 일 실시예에서 메모리(1030)에 포함되는 메모리 컨트롤러는 데이터에 가중치를 부여하여 메모리 영역들에 데이터를 나눠 저장할 수 있다.
일례로 하나의 메모리 장치는 N비트의 데이터를 저장하는 메모리 셀을 복수 개 포함하는 제1 메모리 영역과, M비트 이상의 데이터를 저장하는 메모리 셀을 복수 개 포함하는 제2 메모리 영역을 포함할 수 있다. M과 N은 자연수이며, M은 N보다 클 수 있다. 제1 메모리 영역과 제2 메모리 영역 각각은, 서로 다른 메모리 플레인, 메모리 블록, 페이지 등에 구현될 수 있다.
메모리 컨트롤러는 저장된 데이터의 사용 빈도에 따라, 사용 빈도가 높은 데이터는 제1 메모리 영역에, 사용 빈도가 낮은 데이터는 제2 메모리 영역에 저장할 수 있다. 또한 메모리 컨트롤러는, 제1 메모리 영역에 저장된 데이터는 읽기 속도가 빠른 제1 읽기 동작으로 읽어오고, 제2 메모리 영역에 저장된 데이터는 정확도가 높은 제2 읽기 동작으로 읽어올 수 있다. 제1 읽기 동작은 전압 센싱 방식을 이용하고 제2 읽기 동작은 전류 센싱 방식을 이용할 수 있다.
따라서, 서로 다른 속도로 연산을 처리하는 프로세서(1050)에 대응하여 최적화된 메모리 장치(1030)의 동작을 구현할 수 있다. 일 실시예에서 메모리(1030)는, 프로세서(1050)에서 빠른 속도로 실행되는 연산에 필요한 데이터를 제1 메모리 영역에 저장하고 제1 읽기 동작으로 읽어올 수 있다. 또한 메모리(1030)는 프로세서(1050)에서 상대적으로 느린 속도로 실행되는 연산에 필요한 데이터는 제2 메모리 영역에 저장하고 제2 읽기 동작으로 읽어올 수 있다.
도 18 및 도 19는 본 발명의 일 실시예에 따른 메모리 장치가 적용된 자율 주행 장치를 설명하기 위해 제공되는 도면들이다.
먼저 도 18을 참조하면, 본 발명의 일 실시예에 따른 자율 주행 장치는, 차량에 장착되어 자율 주행 차량(1100)을 구현할 수 있다. 자율 주행 차량(1100)에 장착되는 자율 주행 장치는, 주변의 상황 정보를 수집하기 위한 다양한 센서들을 포함할 수 있다. 일례로, 자율 주행 장치는 자율 주행 차량(1100)의 전면에 장착된 이미지 센서 및/또는 이벤트 센서를 통해, 전방에서 운행 중인 선행 차량(1200)의 움직임을 감지할 수 있다. 자율 주행 장치는 자율 주행 차량(1100)의 전면은 물론, 옆 차선에서 운행중인 다른 주행 차량(1300)과, 자율 주행 차량(1100) 주변의 보행자 등을 감지하기 위한 센서들을 더 포함할 수 있다.
자율 주행 차량 주변의 상황 정보를 수집하기 위한 센서들 중 적어도 하나는, 도 18에 도시한 바와 같이 소정의 화각(FoV)을 가질 수 있다. 일례로, 자율 주행 차량(1100)의 전면에 장착된 센서가 도 18에 도시한 바와 같은 화각(FoV)을 갖는 경우에, 센서의 중앙에서 검출되는 정보가 상대적으로 자율 주행 장치에 의해 자주 사용될 수 있다. 이는, 센서의 중앙에서 검출되는 정보에, 선행 차량(1200)의 움직임에 대응하는 정보가 대부분 포함되어 있고, 상대적으로 이벤트가 자주 발생하기 때문일 수 있다.
자율 주행 장치는, 자율 주행 차량(1100)의 센서들이 수집한 정보를 실시간으로 처리하여 자율 주행 차량(1100)의 움직임을 제어하는 한편, 센서들이 수집한 정보 중에 적어도 일부는 메모리 장치에 저장할 수 있다. 따라서 자율 주행 차량(1100)의 운행에 있어서 상대적으로 높은 사용 빈도를 가질 것으로 예상되는 데이터는 메모리 장치에서 빠르게 읽어올 수 있는 메모리 영역에 저장될 수 있다.
자율 주행 장치에 포함되는 메모리 장치는, N비트의 데이터를 저장하는 메모리 셀을 복수 개 포함하는 제1 메모리 영역과, M비트 이상의 데이터를 저장하는 메모리 셀을 복수 개 포함하는 제2 메모리 영역을 포함할 수 있다. M과 N은 자연수이며, M은 N보다 클 수 있다. 제1 메모리 영역과 제2 메모리 영역 각각은, 서로 다른 메모리 플레인, 메모리 블록, 페이지 등에 구현될 수 있다.
메모리 컨트롤러는 높은 사용 빈도를 가질 것으로 예상되는 데이터를 제1 메모리 영역에, 낮은 사용 빈도를 가질 것으로 예상되는 데이터는 제2 메모리 영역에 저장할 수 있다. 또한 메모리 컨트롤러는, 제1 메모리 영역에 저장된 데이터는 읽기 속도가 빠른 제1 읽기 동작으로 읽어오고, 제2 메모리 영역에 저장된 데이터는 정확도가 높은 제2 읽기 동작으로 읽어올 수 있다. 제1 읽기 동작은 전압 센싱 방식을 이용하고 제2 읽기 동작은 전류 센싱 방식을 이용할 수 있다.
다음으로 도 19를 참조하면, 본 발명의 일 실시예에 따른 센서는 자율 주행 장치의 구성 요소로서 자율 주행 차량(2000)에 탑재되어 자율 주행 차량(2000) 주변의 정보를 수집할 수 있다. 센서는 소정의 센싱 영역 내에서 정보를 수집하며, 센싱 영역은 제1 내지 제5 센싱 영역들(SA1-SA5)을 포함할 수 있다. 다만 이는 일 실시예일뿐이며, 센서의 센싱 영역은 더 많은 센싱 영역들로 구분되거나 또는 더 적은 센싱 영역들로 구분될 수도 있다. 또한 센싱 영역들의 배치 역시 도 19와 다르게 변형될 수 있다.
센서는 이미지 센서 및/또는 이벤트 센서를 포함할 수 있으며, 센서가 수집한 정보는 센싱 데이터로 자율 주행 차량(2000)에 탑재된 메모리 장치에 전송될 수 있다. 메모리 장치는 센싱 데이터에 대응하는 정보가 수집된 센싱 영역들(SA1-SA5)의 위치, 센싱 데이터에 포함된 정보의 종류 등에 따라, 센싱 데이터에 가중치를 부여하고 메모리 영역들 중 하나에 저장할 수 있다.
도 19를 참조하면, 센서의 센싱 영역들(SA1-SA5) 각각의 위치에 따라, 다른 종류의 정보들이 센싱 영역들(SA1-SA5)에서 수집될 수 있다. 예를 들어, 센서가 제1 센싱 영역(SA1)에서 획득한 제1 센싱 데이터는, 자율 주행 장치가 탑재된 자율 주행 차량(2000)에 앞서 운행하는 선행 차량(2100)에 대한 정보를 포함할 수 있다. 제1 센싱 데이터는 선행 차량(2100)과의 거리 정보를 포함할 수 있다. 또는 제1 센싱 데이터가 선행 차량(2100)과의 거리를 판단하는 데에 필요한 정보, 예를 들어 선행 차량(2100)의 종류와 크기 등의 정보를 포함할 수도 있다.
센서가 제2 센싱 영역(SA2), 제3 센싱 영역(SA3), 및 제4 센싱 영역(SA4)에서 획득하는 제2 센싱 데이터, 제3 센싱 데이터 및 제4 센싱 데이터에는, 자율 주행 차량의 주변에서 운행하는 주변 차량(2200)에 해당하는 정보가 포함될 수 있다. 또한, 제5 센싱 영역(SA5)에는 배경(2300)에 대한 정보가 주로 포함될 수 있다.
따라서, 자율 주행 장치가 제1 센싱 데이터를 상대적으로 자주 사용하고, 제5 센싱 데이터는 상대적으로 덜 사용할 것으로 예측이 가능하다. 자율 주행 차량(2000)에 탑재된 메모리 장치가 센서로부터 센싱 데이터를 수신하면, 메모리 컨트롤러는 센싱 데이터가 획득된 센싱 영역이 제1 내지 제5 센싱 영역들(SA1-SA5) 중 어디인지를 판단하고, 그에 따라 센싱 데이터에 메모리 영역들에 분산하여 저장할 수 있다.
예를 들어, 센서가 선행 차량(2100)을 감지하여 획득한 제1 센싱 데이터는 제1 메모리 영역에 저장되고, 제4 센싱 데이터 및/또는 제5 센싱 데이터 등은 제2 메모리 영역에 저장될 수 있다. 실시예들에 따라서 제1 센싱 데이터와 제2 센싱 데이터에는 가중치들이 부여될 수도 있다. 제1 메모리 영역의 메모리 셀들 각각은 N비트의 데이터를 저장할 수 있으며, 제2 메모리 영역의 메모리 셀들 각각은 M비트의 데이터를 저장할 수 있다. 상기 예시에서, M과 N은 자연수이고 M이 N보다 클 수 있다. 앞서 설명한 바와 같이, 제1 메모리 영역과 제2 메모리 영역에는 서로 다른 방식의 읽기 동작들이 적용될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 1000: 컴퓨터 시스템
20, 1030: 프로세서
30, 100, 200, 300, 400, 500, 600, 700: 메모리 장치
40, 120, 220, 320: 컨트롤러
50, 110, 210, 310: 메모리 영역
51: 제1 메모리 영역
52: 제2 메모리 영역
710: 페이지 버퍼

Claims (20)

  1. N비트(N은 자연수)의 데이터를 각각 저장하는 제1 메모리 셀들을 갖는 제1 메모리 영역, 및 M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 제2 메모리 셀들을 갖는 제2 메모리 영역을 포함하는 메모리 영역; 및
    상기 메모리 영역과 하나의 반도체 칩에 포함되며, 상기 제1 메모리 영역에 저장된 데이터를 제1 읽기 동작으로 읽어오고, 상기 제2 메모리 영역에 저장된 데이터를 상기 제1 읽기 동작과 다른 제2 읽기 동작으로 읽어오며, 상기 제1 메모리 영역 또는 상기 제2 메모리 영역에 저장된 데이터를 사용 빈도에 따라 다른 메모리 영역에 옮겨 저장하는 컨트롤러; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는, 상기 데이터를 최초에 상기 제1 메모리 영역에 저장하고, 상기 데이터에 대한 사용 빈도가 소정의 기준값 이하이면 상기 데이터를 상기 제2 메모리 영역에 옮겨 저장하는 메모리 장치.
  3. 제1항에 있어서,
    상기 컨트롤러는, 상기 데이터를 최초에 상기 제2 메모리 영역에 저장하고, 상기 데이터에 대한 사용 빈도가 소정의 기준값 이상이면 상기 데이터를 상기 제1 메모리 영역에 옮겨 저장하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 영역은 제1 메모리 플레인에 의해 제공되고, 상기 제2 메모리 영역은 상기 제1 메모리 플레인과 다른 제2 메모리 플레인에 의해 제공되는 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 영역은 제1 메모리 블록에 의해 제공되고, 상기 제2 메모리 영역은 상기 제1 메모리 블록과 다른 제2 메모리 블록에 의해 제공되며, 상기 제1 메모리 블록과 상기 제2 메모리 블록은 하나의 메모리 플레인에 포함되는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 메모리 셀들은 제1 워드라인들에 연결되고, 상기 제2 메모리 셀들은 상기 제1 워드라인들과 다른 제2 워드라인들에 연결되며,
    상기 제1 워드라인들과 상기 제2 워드라인들은 하나의 메모리 블록에 포함되는 메모리 장치.
  7. 제1항에 있어서,
    상기 컨트롤러는, 상기 제1 메모리 영역에 저장된 데이터를 전압 센싱 동작으로 읽어오고, 상기 제2 메모리 영역에 저장된 데이터를 전류 센싱 동작으로 읽어오는 읽기 회로를 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 전압 센싱 동작에서, 상기 읽기 회로는 상기 제1 메모리 셀들 중 선택 메모리 셀에 연결된 선택 비트라인을 프리차지하고, 상기 선택 비트라인이 디벨롭되는 동안 상기 선택 메모리 셀과 센싱 노드를 서로 연결하는 메모리 장치.
  9. 제1항에 있어서,
    상기 컨트롤러는, 상기 제1 메모리 영역에 저장된 데이터의 사용 빈도가 소정의 제1 기준값 이하이고 상기 제1 기준값보다 작은 제2 기준값보다 크면, 상기 데이터를 상기 제2 메모리 영역에 옮겨 저장하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 메모리 셀들 각각은 2비트의 데이터를 저장하고,
    상기 메모리 영역은, 3비트의 데이터를 각각 저장하는 제3 메모리 셀들을 갖는 제3 메모리 영역, 및 4비트의 데이터를 각각 저장하는 제4 메모리 셀들을 갖는 제4 메모리 영역을 더 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 컨트롤러는, 상기 제2 메모리 영역에 저장된 데이터의 사용 빈도가 상기 제2 기준값 이하이고 상기 제2 기준값보다 작은 제3 기준값보다 크면, 상기 데이터를 상기 제3 메모리 영역에 옮겨 저장하고,
    상기 제3 메모리 영역에 저장된 데이터의 사용 빈도가 상기 제3 기준값 이하이면, 상기 데이터를 상기 제4 메모리 영역에 옮겨 저장하는 메모리 장치.
  12. 제11항에 있어서,
    상기 컨트롤러는, 상기 제4 메모리 영역에 저장된 데이터의 사용 빈도가 상기 제3 기준값보다 작은 제4 기준값 이하로 감소하면, 상기 데이터에 대한 삭제 여부를 사용자 입력에 따라 결정하는 메모리 장치.
  13. 제11항에 있어서,
    상기 컨트롤러는, 상기 제4 메모리 영역에 저장된 데이터에 부여된 가중치가 소정의 임계값보다 높으면, 데이터 삭제가 불가능한 보안 영역에 상기 데이터를 저장하는 메모리 장치.
  14. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 메모리 영역에 상기 사용 빈도를 저장하는 메모리 장치.
  15. 1비트의 데이터를 각각 저장하는 복수의 메모리 셀들을 갖는 제1 메모리 영역, 및 2비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 갖는 제2 메모리 영역을 포함하는 메모리 영역; 및
    상기 제1 메모리 영역에 저장된 데이터를 제1 읽기 동작으로 읽어오고, 상기 제2 메모리 영역에 저장된 데이터를 상기 제1 읽기 동작과 다른 제2 읽기 동작으로 읽어오며, 상기 메모리 영역에 저장된 데이터 중에서 사용 빈도가 소정의 기준값보다 작고 중요도를 나타내는 가중치가 소정의 임계값보다 높은 데이터를, 상기 제2 메모리 영역에서 데이터 삭제가 불가능한 보안 영역에 저장하는 컨트롤러; 를 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 읽기 동작은 전압 센싱 동작이고, 상기 제2 읽기 동작은 전류 센싱 동작인 메모리 장치.
  17. 데이터를 이용하는 연산들을 실행하며, 상기 연산들 중 적어도 일부를 서로 다른 처리 속도로 실행하는 프로세서;
    상기 프로세서가 제1 처리 속도로 실행하는 제1 연산이 이용하는 데이터를 저장하는 제1 메모리 영역, 및 상기 프로세서가 상기 제1 처리 속도보다 느린 제2 처리 속도로 실행하는 제2 연산이 이용하는 데이터를 저장하는 제2 메모리 영역을 포함하는 메모리 영역; 및
    상기 제1 메모리 영역에 포함되는 메모리 셀들을 싱글 레벨 셀(SLC) 프로그램 방식으로 프로그램하고, 상기 제2 메모리 영역에 포함되는 메모리 셀들을 멀티 레벨 셀(MLC), 트리플 레벨 셀(TLC), 및 쿼드 레벨 셀(QLC) 프로그램 방식들 중 하나로 프로그램하는 메모리 컨트롤러; 를 포함하는 컴퓨터 시스템.
  18. 제17항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 메모리 영역에 포함되는 메모리 셀들 중 선택 메모리 셀의 데이터를 제1 읽기 동작으로 읽어오는 제1 페이지 버퍼, 및 상기 제2 메모리 영역에 포함되는 메모리 셀들 중 선택 메모리 셀의 데이터를 상기 제1 읽기 동작과 다른 제2 읽기 동작으로 읽어오는 제2 페이지 버퍼를 포함하는 컴퓨터 시스템.
  19. 제18항에 있어서,
    상기 제1 페이지 버퍼는 적어도 하나의 래치가 연결되는 센싱 노드를 포함하며,
    제1 시간 동안 상기 선택 메모리 셀에 연결된 선택 비트라인을 프리차지하고, 상기 제1 시간 이후의 제2 시간 동안 상기 선택 비트라인을 디벨롭하며,
    상기 선택 비트라인이 디벨롭되는 동안 상기 선택 비트라인에 연결된 상기 센싱 노드의 전압을 감지하여 상기 선택 메모리 셀의 데이터를 읽어오는 컴퓨터 시스템.
  20. 제18항에 있어서,
    상기 제2 페이지 버퍼는 적어도 둘 이상의 래치가 연결되는 센싱 노드를 포함하며,
    제1 시간 동안 상기 선택 메모리 셀에 연결된 선택 비트라인 및 상기 센싱 노드를 충전하고, 상기 제1 시간 이후의 제2 시간 동안 상기 센싱 노드에서 상기 선택 비트라인으로 흐르는 전류에 따른 상기 센싱 노드의 전압 변화를 감지하여 상기 선택 메모리 셀의 데이터를 읽어오는 컴퓨터 시스템.
KR1020190134681A 2019-10-28 2019-10-28 메모리 장치, 및 이를 포함하는 컴퓨터 시스템 KR20210050635A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020190134681A KR20210050635A (ko) 2019-10-28 2019-10-28 메모리 장치, 및 이를 포함하는 컴퓨터 시스템
US16/865,580 US11237983B2 (en) 2019-10-28 2020-05-04 Memory device, method of operating memory device, and computer system including memory device
DE102020117890.5A DE102020117890A1 (de) 2019-10-28 2020-07-07 Speichervorrichtung, Verfahren zum Betreiben der Speichervorrichtung, und Computersystem mit Speichervorrichtung
SG10202006537VA SG10202006537VA (en) 2019-10-28 2020-07-07 Memory device, method of operating memory device, and computer system including memory device
US17/007,501 US11237955B2 (en) 2019-10-28 2020-08-31 Memory device, method of operating memory device, and computer system including memory device
CN202011008139.2A CN112732172A (zh) 2019-10-28 2020-09-23 存储器装置和计算机系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190134681A KR20210050635A (ko) 2019-10-28 2019-10-28 메모리 장치, 및 이를 포함하는 컴퓨터 시스템

Publications (1)

Publication Number Publication Date
KR20210050635A true KR20210050635A (ko) 2021-05-10

Family

ID=75378936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190134681A KR20210050635A (ko) 2019-10-28 2019-10-28 메모리 장치, 및 이를 포함하는 컴퓨터 시스템

Country Status (5)

Country Link
US (1) US11237983B2 (ko)
KR (1) KR20210050635A (ko)
CN (1) CN112732172A (ko)
DE (1) DE102020117890A1 (ko)
SG (1) SG10202006537VA (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270759B2 (en) * 2019-10-21 2022-03-08 Samsung Electronics Co., Ltd. Flash memory device and computing device including flash memory cells
US11237955B2 (en) * 2019-10-28 2022-02-01 Samsung Electronics Co., Ltd. Memory device, method of operating memory device, and computer system including memory device
KR20210050635A (ko) 2019-10-28 2021-05-10 삼성전자주식회사 메모리 장치, 및 이를 포함하는 컴퓨터 시스템
US11036407B1 (en) * 2020-05-29 2021-06-15 Western Digital Technologies, Inc. Storage system and method for smart folding
KR20230093708A (ko) * 2021-12-20 2023-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 스토리지 장치
CN114817425B (zh) * 2022-06-28 2022-09-02 成都交大大数据科技有限公司 一种冷热数据分类的方法、装置、设备及可读存储介质
CN117472286B (zh) * 2023-12-27 2024-04-09 南京扬贺扬微电子科技有限公司 一种基于人工智能的芯片数据存储系统及方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8078794B2 (en) * 2000-01-06 2011-12-13 Super Talent Electronics, Inc. Hybrid SSD using a combination of SLC and MLC flash memory arrays
KR100909968B1 (ko) * 2007-06-12 2009-07-29 삼성전자주식회사 구동방식을 개선한 입체 구조의 플래시 메모리 장치 및 그구동방법
US7849275B2 (en) 2007-11-19 2010-12-07 Sandforce, Inc. System, method and a computer program product for writing data to different storage devices based on write frequency
US8060719B2 (en) 2008-05-28 2011-11-15 Micron Technology, Inc. Hybrid memory management
US8190832B2 (en) 2009-01-29 2012-05-29 International Business Machines Corporation Data storage performance enhancement through a write activity level metric recorded in high performance block storage metadata
US9152489B2 (en) * 2009-12-29 2015-10-06 Cleversafe, Inc. Revision synchronization of a dispersed storage network
KR20110126408A (ko) 2010-05-17 2011-11-23 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 그것의 프로그램 방법
TW201508484A (zh) * 2013-08-22 2015-03-01 Acer Inc 資料寫入方法、硬碟模組以及資料寫入系統
US10140067B1 (en) 2013-12-19 2018-11-27 Western Digital Technologies, Inc. Data management for data storage device with multiple types of non-volatile memory media
JP2016004387A (ja) * 2014-06-16 2016-01-12 株式会社東芝 ストレージシステム、メモリコントローラ、および制御方法
US9715939B2 (en) * 2015-08-10 2017-07-25 Sandisk Technologies Llc Low read data storage management
JP2018120439A (ja) * 2017-01-25 2018-08-02 東芝メモリ株式会社 メモリシステムおよび制御方法
US10891052B2 (en) 2017-06-26 2021-01-12 Western Digital Technologies, Inc. Adaptive system for optimization of non-volatile storage operational parameters
US10726922B2 (en) 2018-06-05 2020-07-28 Sandisk Technologies Llc Memory device with connected word lines for fast programming
JP2020009514A (ja) 2018-07-11 2020-01-16 キオクシア株式会社 メモリデバイス
CN113488505B (zh) 2019-04-30 2022-09-30 长江存储科技有限责任公司 具有三维相变存储器的三维存储设备
KR102671743B1 (ko) * 2019-05-31 2024-06-04 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10861571B1 (en) * 2019-06-05 2020-12-08 Sandisk Technologies Llc Wordline voltage overdrive methods and systems
KR20210050635A (ko) 2019-10-28 2021-05-10 삼성전자주식회사 메모리 장치, 및 이를 포함하는 컴퓨터 시스템

Also Published As

Publication number Publication date
CN112732172A (zh) 2021-04-30
DE102020117890A1 (de) 2021-04-29
SG10202006537VA (en) 2021-05-28
US20210124693A1 (en) 2021-04-29
US11237983B2 (en) 2022-02-01

Similar Documents

Publication Publication Date Title
KR102645142B1 (ko) 예측된 유효 페이지들을 이용하여 가비지 콜렉션을 수행하는 스토리지 장치들, 방법들 및 불휘발성 메모리 장치들
KR102599123B1 (ko) 인공 신경망 모델에 기초하여 읽기 레벨들을 추론하는 스토리지 장치 및 인공 신경망 모델의 학습 방법
KR20210050635A (ko) 메모리 장치, 및 이를 포함하는 컴퓨터 시스템
CN107797935B (zh) 存储装置和用于非易失性存储器装置的访问方法
US8031529B2 (en) Memory cell threshold voltage drift estimation methods and apparatus
KR102470726B1 (ko) 비휘발성 메모리 장치
KR101913291B1 (ko) 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체
CN103765392A (zh) 存储器装置的损耗均衡
US20100095049A1 (en) Hot memory block table in a solid state storage device
KR20170054634A (ko) 불휘발성 메모리 장치 및 그것의 읽기 방법
CN102568595B (zh) 半导体存储器件及其操作方法
JP2009518775A (ja) マルチレベルセル不揮発性メモリデバイスにおけるシングルレベルセルプログラミング
TWI497502B (zh) 堆疊式記憶體陣列裝置之感測操作
KR102599117B1 (ko) 블록들의 온 셀 카운트들을 모니터링하고 저장하는 스토리지 장치 및 그것의 동작 방법
EP3663926B1 (en) Open channel solid state drive, nonvolatile memory system including the same and method of power loss protection of open channel solid state drive
CN109726143A (zh) 存储器控制器的操作方法和储存设备的操作方法
US8203886B2 (en) Memory device reference cell programming method and apparatus
US11237955B2 (en) Memory device, method of operating memory device, and computer system including memory device
CN112732173A (zh) 存储器设备、存储器系统以及自主驾驶装置
US9570181B2 (en) Memory system
KR102606468B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치에 데이터를 프로그램 하는 프로그램 방법
KR102491652B1 (ko) 산포 타입을 결정하는 스토리지 컨트롤러, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법
KR20230136482A (ko) 프로그램 서스펜드 동안 검증 데이터를 유지하는 반도체 메모리 장치 및 그 동작 방법
US20240143192A1 (en) Memory system and operating method thereof
KR20230065821A (ko) 히스토리 테이블을 업데이트하는 메모리 장치, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법

Legal Events

Date Code Title Description
A201 Request for examination