KR20230065821A - 히스토리 테이블을 업데이트하는 메모리 장치, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법 - Google Patents

히스토리 테이블을 업데이트하는 메모리 장치, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법 Download PDF

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Abstract

본 개시의 일 실시 예에 따른 메모리 장치는 히스토리 테이블을 포함하고 그리고 스토리지 컨트롤러와 통신한다. 메모리 장치의 동작하는 방법은, 스토리지 컨트롤러로부터 제1 메모리 블록의 제1 코어 동작을 가리키는 제1 요청을 수신하는 단계, 제1 요청에 기초하여, 히스토리 테이블을 참조하여 제1 메모리 블록의 히스토리 데이터가 제1 값 또는 제2 값을 갖는지 여부를 결정하는 단계, 제1 메모리 블록의 히스토리 데이터가 제1 값을 갖는 것으로 결정되면, 제1 메모리 블록에서 제1 코어 동작을 제1 타입으로 수행하는 단계, 및 제1 메모리 블록에서 제1 타입으로 제1 코어 동작을 수행한 후, 히스토리 테이블에서 제1 메모리 블록의 히스토리 데이터를 제1 값에서 제2 값으로 업데이트하는 단계를 포함한다.

Description

히스토리 테이블을 업데이트하는 메모리 장치, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법{MEMORY DEVICE FOR UPDATING A HISTORY TABLE, METHOD OF OPERATING THE SAME, AND METHOD OF OPERATING STORAGE DEVICE HAVING THE SAME}
본 개시는 메모리 장치에 관한 것으로, 좀 더 상세하게는, 히스토리 테이블을 업데이트하는 메모리 장치, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법에 관한 것이다.
메모리 장치는 쓰기 요청에 따라 데이터를 저장하고, 읽기 요청에 따라 저장된 데이터를 출력한다. 예를 들어, 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치, 및 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 비-휘발성 메모리 장치로 구분된다.
비-휘발성 메모리 장치는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들에 인가되는 전압 레벨들을 조절함으로써, 비-휘발성 메모리 장치는 읽기, 프로그래밍, 소거 등과 같은 다양한 코어 동작들을 수행할 수 있다. 파워-온(power-on), 리셋 등과 같은 초기 코어 동작에서, 메모리 셀들에 인가되는 전압 레벨은 후속 코어 동작의 경우에서 인가되는 전압 레벨보다 낮을 수 있다. 낮은 전압 레벨은 비-휘발성 메모리 장치의 신뢰도 저하를 야기할 수 있다. 이에 따라, 초기 코어 동작 및 후속 코어 동작을 분리하여 관리하는 기법이 요구될 수 있다.
본 개시의 일 실시 예에 따르면, 히스토리 테이블을 업데이트하는 메모리 장치, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법이 제공된다.
본 개시의 일 실시 예에 따르면, 메모리 장치는 히스토리 테이블을 포함하고 그리고 스토리지 컨트롤러와 통신한다. 상기 메모리 장치의 동작하는 방법은, 상기 스토리지 컨트롤러로부터 제1 메모리 블록의 제1 코어 동작을 가리키는 제1 요청을 수신하는 단계, 상기 제1 요청에 기초하여, 상기 히스토리 테이블을 참조하여 상기 제1 메모리 블록의 히스토리 데이터가 제1 값 또는 제2 값을 갖는지 여부를 결정하는 단계, 상기 제1 메모리 블록의 상기 히스토리 데이터가 상기 제1 값을 갖는 것으로 결정되면, 상기 제1 메모리 블록에서 상기 제1 코어 동작을 제1 타입으로 수행하는 단계, 및 상기 제1 메모리 블록에서 상기 제1 타입으로 상기 제1 코어 동작을 수행한 후, 상기 히스토리 테이블에서 상기 제1 메모리 블록의 상기 히스토리 데이터를 상기 제1 값에서 상기 제2 값으로 업데이트하는 단계를 포함한다.
본 개시의 일 실시 예에 따르면, 스토리지 장치는 히스토리 테이블을 포함하는 메모리 장치 및 상기 메모리 장치와 통신하는 스토리지 컨트롤러를 포함한다. 상기 스토리지 장치의 동작하는 방법은, 상기 스토리지 컨트롤러에 의해, 상기 메모리 장치의 타겟 메모리 블록의 코어 동작을 가리키는 요청을 제공하는 단계, 상기 메모리 장치에 의해, 상기 요청에 기초하여, 상기 히스토리 테이블을 참조하여 상기 타겟 메모리 블록의 히스토리 데이터가 제1 값 또는 제2 값을 갖는지 여부를 결정하는 단계, 상기 메모리 장치에 의해, 상기 타겟 메모리 블록의 상기 히스토리 데이터가 상기 제1 값을 갖는 것으로 결정되면, 상기 타겟 메모리 블록에서 상기 코어 동작을 제1 타입으로 수행하는 단계, 및 상기 메모리 장치에 의해, 상기 타겟 메모리 블록에서 상기 제1 타입으로 상기 코어 동작을 수행한 후, 상기 히스토리 테이블에서 상기 타겟 메모리 블록의 상기 히스토리 데이터를 상기 제1 값에서 상기 제2 값으로 업데이트하는 단계를 포함한다.
본 개시의 일 실시 예에 따르면, 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 블록들 중 적어도 일부의 히스토리 데이터를 관리하도록 구성된 히스토리 테이블, 및 제어 로직을 포함한다. 상기 제어 로직은, 상기 복수의 메모리 블록들 중 타겟 메모리 블록의 코어 동작을 가리키는 요청을 수신하고, 상기 요청에 기초하여, 상기 히스토리 테이블을 참조하여 상기 타겟 메모리 블록의 히스토리 데이터가 제1 값 또는 제2 값을 갖는지 여부를 결정하고, 상기 타겟 메모리 블록의 상기 히스토리 데이터가 상기 제1 값을 갖는 것으로 결정되면, 상기 타겟 메모리 블록에서 상기 코어 동작을 제1 타입으로 수행한 후, 상기 히스토리 테이블에서 상기 타겟 메모리 블록의 상기 히스토리 데이터를 상기 제1 값에서 상기 제2 값으로 업데이트하고, 그리고 상기 타겟 메모리 블록의 상기 히스토리 데이터가 상기 제2 값을 갖는 것으로 결정되면, 상기 타겟 메모리 블록에서 상기 코어 동작을 상기 제1 타입과 다른 제2 타입으로 수행하도록 구성된다.
본 개시의 일 실시 예에 따르면, 히스토리 테이블을 업데이트하는 메모리 장치, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법이 제공될 수 있다.
또한, 메모리 블록 단위로 초기 코어 동작 및 후속 코어 동작을 구별하여 프리-펄스 구간을 결정함으로써, 데이터의 신뢰성이 향상되고, 데이터의 처리 속도가 향상된 메모리 장치, 그것의 동작하는 방법, 및 그것을 포함하는 스토리지 장치의 동작하는 방법이 제공될 수 있다.
도 1은 본 개시의 실시 예에 따른 스토리지 시스템의 블록도이다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 스토리지 컨트롤러를 구체화한 블록도이다.
도 3은 본 개시의 일부 실시 예들에 따라 도 1의 비-휘발성 메모리 장치를 구체화한 블록도이다.
도 4는 본 개시의 일부 실시 예들에 따라 도 3의 메모리 셀 어레이의 메모리 블록을 설명하는 도면이다.
도 5는 본 개시의 일부 실시 예들에 따라 메모리 블록의 셀 스트링을 설명하는 도면이다.
도 6은 본 개시의 일부 실시 예들에 따른 초기 코어 동작 및 후속 코어 동작을 설명하는 도면이다.
도 7은 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치의 동작하는 방법을 설명하는 도면이다.
도 8은 본 개시의 일부 실시 예들에 따라 전하 전위 차이를 설명하는 그래프이다.
도 9는 본 개시의 일부 실시 예들에 따라 도 7의 히스토리 테이블을 구체화한 도면이다.
도 10은 본 개시의 일부 실시 예들에 따라 도 7의 히스토리 테이블을 구체화한 도면이다.
도 11은 본 개시의 일부 실시 예들에 따른 프리-펄스 구간을 설명하는 도면이다.
도 12는 본 개시의 일부 실시 예들에 따른 프리-펄스 구간을 설명하는 도면이다.
도 13은 본 개시의 일부 실시 예들에 따른 프리-펄스 구간을 설명하는 도면이다.
도 14는 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치의 동작하는 방법을 설명하는 순서도이다.
도 15는 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치의 동작하는 방법을 설명하는 순서도이다.
도 16은 본 개시의 일부 실시 예들에 따른 스토리지 시스템을 설명하는 도면이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 개시의 실시 예에 따른 스토리지 시스템의 블록도이다. 도 1을 참조하면, 스토리지 시스템(10)은 호스트(11) 및 스토리지 장치(100)를 포함할 수 있다. 일부 실시 예들에서, 스토리지 시스템(10)은 개인용 컴퓨터, 노트북, 랩탑, 서버, 워크스테이션, 태블릿 PC(Personal Computer), 스마트폰, 디지털 카메라, 블랙박스 등과 같이 다양한 정보를 처리하도록 구성된 컴퓨팅 시스템일 수 있다.
호스트(11)는 스토리지 시스템(10)의 제반 동작을 제어할 수 있다. 예를 들어, 호스트(11)는 스토리지 장치(100)에 데이터를 저장하거나 또는 스토리지 장치(100)에 저장된 데이터를 읽을 수 있다.
스토리지 장치(100)는 스토리지 컨트롤러(110) 및 비-휘발성 메모리 장치(120)를 포함할 수 있다. 비-휘발성 메모리 장치(120)는 데이터를 저장할 수 있다. 스토리지 컨트롤러(110)는 비-휘발성 메모리 장치(120)에 데이터를 저장하거나 또는 비-휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다. 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)의 제어에 따라 동작할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 동작을 가리키는 커맨드(CMD), 및 데이터의 위치를 가리키는 어드레스(ADD)에 기초하여 비-휘발성 메모리 장치(120)에 데이터를 저장하거나, 또는 비-휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다.
일부 실시 예들에서, 비-휘발성 메모리 장치(120)는 낸드 플래시 메모리일 수 있으나, 본 개시의 범위가 이에 제한되는 것은 아니며, 비-휘발성 메모리 장치(120)는 PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지할 수 있는 다양한 저장 장치들 중 하나일 수 있다.
비-휘발성 메모리 장치(120)는 제어 로직(121) 및 히스토리 테이블(122)을 포함할 수 있다.
제어 로직(121)은 스토리지 컨트롤러(110)로부터 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 제어 로직(121)은 커맨드(CMD) 및 어드레스(ADD)에 기초하여, 읽기 동작, 프로그래밍 동작, 소거 동작 등과 같은 코어 동작을 수행할 수 있다. 커맨드(CMD) 및 어드레스(ADD)는 코어 동작을 가리키는 요청으로도 지칭될 수 있다.
이 때, 읽기 동작은 비-휘발성 메모리 장치(120)에 저장된 데이터를 읽는 동작일 수 있다. 프로그래밍 동작은 비-휘발성 메모리 장치(120) 내의 메모리 셀들의 문턱 전압 레벨을 프로그래밍 전압 레벨로 변경시킴으로써, 데이터를 저장하는 동작일 수 있다. 소거 동작은 비-휘발성 메모리 장치(120) 내의 메모리 셀들의 문턱 전압 레벨을 소거 전압 레벨로 변경함으로써, 저장된 데이터를 제거하는 동작일 수 있다.
히스토리 테이블(122)은 비-휘발성 메모리 장치(120)의 히스토리 데이터를 관리할 수 있다. 예를 들어, 비-휘발성 메모리 장치(120)의 파워-온 또는 리셋이 수행되면, 히스토리 테이블(122)의 모든 히스토리 데이터는 초기화될 수 있다. 비-휘발성 메모리 장치(120)는 데이터를 저장하는 복수의 메모리 블록들을 포함할 수 있다. 히스토리 데이터는, 비-휘발성 메모리 장치(120)의 파워-온 또는 리셋이 수행된 후, 메모리 블록 단위로 코어 동작이 수행되었는지 여부를 나타낼 수 있다.
그러나, 본 개시의 범위가 반드시 이에 제한되는 것은 아니며, 히스토리 테이블(122)은 비-휘발성 메모리 장치(120)의 메모리 블록들 중 일부에 대한 히스토리 데이터를 관리할 수 있고, 히스토리 데이터는 메모리 블록의 단위뿐만 아니라 다앙한 단위의 메모리 셀들의 집합의 단위로 코어 동작의 수행 여부를 나타낼 수 있다.
본 개시의 일부 실시 예들에 따르면, 제어 로직(121)은 히스토리 테이블(122)을 참조하여 코어 동작의 타입을 결정할 수 있다. 예를 들어, 제어 로직(121)은 스토리지 컨트롤러(110)로부터 타겟 메모리 블록의 코어 동작을 가리키는 요청을 수신할 수 있다. 타겟 메모리 블록은 코어 동작이 수행될 메모리 블록일 수 있다. 제어 로직(121)은 히스토리 테이블(122)을 참조하여 타겟 메모리 블록의 히스토리 데이터가 제1 값(예를 들어, '1')을 가지면 제1 타입의 코어 동작을 수행할 수 있거나, 또는 타겟 메모리 블록의 히스토리 데이터가 제2 값(예를 들어, '0')을 가지면 제2 타입의 코어 동작을 수행할 수 있다. 제어 로직(121)은 타겟 메모리에서 제1 타입의 코어 동작을 수행한 후, 히스토리 테이블(122)에서 타겟 메모리 블록의 히스토리 데이터를 제1 값에서 제2 값으로 업데이트할 수 있다. 이에 대한 보다 상세한 설명은 도 7 및 도 14를 참조하여 후술될 것이다.
일부 실시 예들에서, 스토리지 컨트롤러(110)는 내부 동작 조건 또는 외부 요청에 기초하여 비-휘발성 메모리 장치(120)를 리셋할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 펌웨어에 따른 내부 동작 조건이나 또는 호스트(11)의 요청에 따라, 비-휘발성 메모리 장치(120)의 리셋의 수행 여부를 결정할 수 있다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 스토리지 컨트롤러를 구체화한 블록도이다. 도 1 및 도 2를 참조하면, 스토리지 컨트롤러(110)는 호스트(11) 및 비-휘발성 메모리 장치(120)와 통신할 수 있다. 스토리지 컨트롤러(110)는 프로세서(111), SRAM(Static Random Access Memory)(112), ROM(Read Only Memory)(113), ECC(Error Correction Code) 엔진(114), 호스트 인터페이스 회로(115), 및 비-휘발성 메모리 인터페이스 회로(116)를 포함할 수 있다.
프로세서(111)는 스토리지 컨트롤러(110)의 제반 동작을 제어할 수 있다. SRAM(112)은 스토리지 컨트롤러(110)의 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용될 수 있다. 일부 실시 예들에서, SRAM(112)은 스토리지 컨트롤러(110)의 동작 방법을 나타내는 명령어들을 저장하는 펌웨어 메모리일 수 있고, 명령어들은 프로세서(111)에 의해 실행될 수 있다. ROM(113)은 스토리지 컨트롤러(110)의 동작에 필요한 정보를 저장하는 읽기 전용 메모리로 사용될 수 있다. ECC 엔진(114)은 비-휘발성 메모리 장치(120)로부터 읽어진 데이터의 에러를 검출하고 정정할 수 있다.
스토리지 컨트롤러(110)는 호스트 인터페이스 회로(115)를 통해 호스트(11)와 통신할 수 있다. 일부 실시 예들에서, 호스트 인터페이스 회로(115)는 SATA(Serial ATA), PCIe(Peripheral Component Interconnect Express), SAS(Serial Attached SCSI) 인터페이스, NVMe(Nonvolatile Memory express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 기반으로 구현될 수 있다.
스토리지 컨트롤러(110)는 비-휘발성 메모리 인터페이스 회로(116)를 통해 비-휘발성 메모리 장치(120)와 통신할 수 있다. 일부 실시 예들에서, 비-휘발성 메모리 인터페이스 회로(116)는 낸드 인터페이스를 기반으로 구현될 수 있다.
도 3은 본 개시의 일부 실시 예들에 따라 도 1의 비-휘발성 메모리 장치를 구체화한 블록도이다. 도 4는 본 개시의 일부 실시 예들에 따라 도 3의 메모리 셀 어레이의 메모리 블록을 설명하는 도면이다. 도 1, 도 3, 및 도 4를 참조하면, 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)와 통신할 수 있다. 예를 들어, 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)로부터 어드레스(ADD) 및 커맨드(CMD)를 수신할 수 있다. 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)와 데이터를 통신할 수 있다.
비-휘발성 메모리 장치(120)는 제어 로직(121), 히스토리 테이블(122), 전압 생성기(123), 행 디코더(124), 메모리 셀 어레이(125), 페이지 버퍼 유닛(126), 열 디코더(127), 및 I/O(input/output) 회로(128)를 포함할 수 있다.
제어 로직(121)은 스토리지 컨트롤러(110)로부터 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 커맨드(CMD)는 읽기, 프로그래밍, 및 소거 등과 같은 비-휘발성 메모리 장치(120)에서 수행될 코어 동작을 지시하는 신호일 수 있다. 어드레스(ADD)는 코어 동작이 수행되는 메모리 셀들의 위치를 나타낼 수 있다. 제어 로직(121)은 어드레스(ADD)에 기초하여 행 어드레스(ADDR) 및 열 어드레스(ADDC)를 생성할 수 있다. 커맨드(CMD) 및 어드레스(ADD)는 타겟 메모리 블록에서의 코어 동작을 가리키는 요청일 수 있다.
히스토리 테이블(122)은 메모리 셀 어레이(125)의 복수의 메모리 블록(BLK)들 각각의 히스토리 데이터를 관리할 수 있다. 예를 들어, 히스토리 데이터는, 대응하는 메모리 블록(BLK)에서, 파워-온 또는 리셋과 같은 초기 동작 이후에 코어 동작이 수행되었는지 여부를 나타낼 수 있다. 예를 들어, 히스토리 데이터가 제1 값이면, 대응하는 메모리 블록(BLK)은 코어 동작이 수행되지 않은 메모리 블록(즉, 터치되지 않은(untouched) 메모리 블록)일 수 있다. 히스토리 데이터가 제2 값이면, 대응하는 메모리 블록(BLK)은 코어 동작이 수행된 메모리 블록(즉, 터치된(touched) 메모리 블록)일 수 있다.
일부 실시 예들에서, 제어 로직(121)은 히스토리 테이블(122)을 참조하여, 타겟 메모리 블록에서 수행될 코어 동작의 타입을 제1 타입 또는 제2 타입으로 결정할 수 있다. 제1 타입의 코어 동작은 터치되지 않은 메모리 블록에서 수행될 수 있다. 제2 타입의 코어 동작은 터치된 메모리 블록에서 수행될 수 있다. 제1 타입 및 제2 타입은 서로 다를 수 있다. 예를 들어, 제1 타입에 의해 정의된 프리-펄스 구간은 제2 타입에 의해 정의된 프리-펄스 구간과 다를 수 있다. 제1 타입 및 제2 타입에 대한 보다 상세한 설명은 도 11, 도 12, 및 도 13과 함께 후술될 것이다.
전압 생성기(123)는 제어 로직(121)의 제어에 따라, 행 디코더(124)를 통해 메모리 셀 어레이(125)에 인가되는 전압들을 제어할 수 있다. 예를 들어, 전압 생성기(123)는 제어 로직(121)의 제어에 따라, 제1 타입의 코어 동작에 대응하는 전압들을 생성하거나, 또는 제2 타입의 코어 동작에 대응하는 전압들을 생성할 수 있다.
행 디코더(124)는 제어 로직(121)으로부터 행 어드레스(ADDR)를 수신할 수 있다. 행 디코더(124)는 스트링 선택 라인(SSL)들, 워드 라인(WL)들, 및 접지 선택 라인(GSL)들을 통해 메모리 셀 어레이(125)와 연결될 수 있다. 행 디코더(124)는 행 어드레스(ADDR)를 디코딩하고, 디코딩 결과 및 전압 생성기(123)로부터 수신된 전압들에 기초하여 스트링 선택 라인(SSL)들, 워드 라인(WL)들, 및 접지 선택 라인(GSL)들에 인가되는 전압들을 제어할 수 있다.
메모리 셀 어레이(125)는 복수의 메모리 블록(BLK)들을 포함할 수 있다. 복수의 메모리 블록(BLK)들은 각각 도 4에서 도시된 메모리 블록(BLK)과 유사한 구조를 가질 수 있다. 도 4에 도시된 메모리 블록(BLK)은 비-휘발성 메모리 장치(120)의 물리적 소거 단위일 수 있으나, 본 개시가 이에 제한되는 것은 아니며, 물리적 소거 단위는 페이지 단위, 워드 라인 단위, 서브 블록 단위 등으로 변경될 수 있다.
도 4에 도시된 바와 같이, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 행 방향 및 열 방향으로 배열될 수 있다. 비록, 도면의 간결성을 위해, 도 4는 4개의 셀 스트링들(CS11, CS12, CS21, CS22)을 도시하지만, 본 개시가 이에 제한되는 것은 아니며, 셀 스트링들의 개수는 행 방향 또는 열 방향으로 증가 또는 감소될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트 라인(BL2)과 연결될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 반도체 기판(미도시))과 수직한 방향인 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC4), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 사이에 제공될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.
일부 실시 예들에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC4) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC4) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC4) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드 라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드 라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드 라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 및 제4 메모리 셀들(MC3, MC4) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 각각 제3 및 제4 워드 라인들(WL3, WL4)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드 라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드 라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드 라인(DWL2)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTa, SSTb) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)과 연결될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GSL2a)과 연결될 수 있다.
일부 실시 예들에서, 도 4에서 도시된 메모리 블록(BLK)은 예시이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 메모리 블록(BLK)의 셀 트랜지스터들의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소할 수 있고, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들의 개수들이 증가 또는 감소될 수 있다.
일부 실시 예들에서, 메모리 블록(BLK)은 복수의 메모리 페이지들을 포함할 수 있다. 예를 들어, 제1 워드 라인(WL1)과 연결된 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 메모리 셀들(MC1)은 제1 물리적 페이지로 지칭될 수 있다. 제2 워드 라인(WL2)과 연결된 셀 스트링들(CS11, CS12, CS21, CS22)의 제2 메모리 셀들(MC2)은 제2 물리적 페이지로 지칭될 수 있다. 그러나, 본 개시의 범위가 반드시 이에 제한되는 것은 아니다.
다시 도 1 및 도 3를 참조하면, 페이지 버퍼 유닛(126)은 복수의 페이지 버퍼(PB)들을 포함할 수 있다. 페이지 버퍼 유닛(126)은 비트 라인(BL)들을 통해 메모리 셀 어레이(125)와 연결될 수 있다. 페이지 버퍼 유닛(126)은 비트 라인(BL)들의 전압을 감지함으로써, 메모리 셀 어레이(125)로부터 페이지 단위로 데이터를 읽을 수 있다.
열 디코더(127)는 제어 로직(121)으로부터 열 어드레스(ADDC)를 수신할 수 있다. 열 디코더(127)는 열 어드레스(ADDC)를 디코딩하고, 디코딩 결과에 기초하여 페이지 버퍼 유닛(126)에 의해 읽어진 데이터를 I/O 회로(128)로 제공할 수 있다.
열 디코더(127)는 데이터 라인(DL)들을 통해 I/O 회로(128)로부터 데이터를 수신할 수 있다. 열 디코더(127)는 제어 로직(121)으로부터 열 어드레스(ADDC)를 수신할 수 있다. 열 디코더(127)는 열 어드레스(ADDC)를 디코딩하고, 디코딩 결과에 기초하여 I/O 회로(128)로부터 수신된 데이터를 페이지 버퍼 유닛(126)에 제공할 수 있다. 페이지 버퍼 유닛(126)은 비트 라인(BL)들을 통해 I/O 회로(128)로부터 제공된 데이터를 페이지 단위로 메모리 셀 어레이(125)에 저장할 수 있다.
I/O 회로(128)는 데이터 라인(DL)들을 통해 열 디코더(127)와 연결될 수 있다. I/O 회로(128)는 스토리지 컨트롤러(110)로부터 수신된 데이터를 데이터 라인(DL)들을 통해 열 디코더(127)로 전달할 수 있다. I/O 회로(128)는 데이터 라인(DL)들을 통해 수신된 데이터를 스토리지 컨트롤러(110)로 출력할 수 있다.
도 5는 본 개시의 일부 실시 예들에 따라 메모리 블록의 셀 스트링을 설명하는 도면이다. 도 5를 참조하면, 메모리 블록의 셀 스트링(CS)이 도시된다. 셀 스트링(CS)은 도 4의 메모리 블록(BLK)의 셀 스트링들(CS11, CS12, CS21, 및 CS22) 중 어느 하나에 대응할 수 있다.
셀 스트링(CS)은 비트 라인(BL) 및 공통 소스 라인(CSL)과 연결될 수 있다. 셀 스트링(CS)은 순차적으로 연결된 접지 선택 트랜지스터(GST), 제1 내지 제5 메모리 셀들(MC1~MC5), 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)의 전압 레벨에 응답하여 동작할 수 있다. 제1 내지 제5 메모리 셀들(MC1~MC5)은 각각 제1 내지 제5 워드 라인들(WL1~WL5)의 전압 레벨들에 응답하여 동작할 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)의 전압 레벨에 응답하여 동작할 수 있다.
본 개시의 일부 실시 예들에 따르면, 셀 스트링(CS)의 선택 워드 라인에 의해 제어되는 메모리 셀의 양 단의 전하 전위(charge potential) 차이에 의해 소자 특성이 열화될 수 있다. 예를 들어, 셀 스트링(CS)을 포함하는 비-휘발성 메모리 장치는 선택 워드 라인에 대응하는 코어 동작의 요청을 수신할 수 있다. 제3 워드 라인(WL3)은 선택 워드 라인일 수 있다. 제1, 제2, 제4, 및 제5 워드 라인들(WL1, WL2, WL4, 및 WL5)은 비-선택 워드 라인들일 수 있다. 설명의 편의를 위해, 제1 및 제2 워드 라인들(WL1, WL2)의 전압 레벨은 하단-전하 전위(down-charge potential)로 지칭되고, 제4 및 제5 워드 라인들(WL4, WL5)의 전압 레벨은 상단-전하 전위(up-charge potential)로 지칭된다.
셀 스트링(CS)의 제3 워드 라인(WL3)에 의해 제어되는 제3 메모리 셀(MC3)은 코어 동작의 프리-펄스 구간 동안 턴-온 된 후에, 턴-오프 될 수 있다. 프리-펄스 구간은 코어 동작을 위해 셀 스트링(CS)을 초기화하는 구간일 수 있다. 프리-펄스 구간은 스트링 선택 라인(SSL)에 높은 전압을 제공하는 구간일 수 있다. 프리-펄스 구간의 길이가 충분히 길지 않으면, 하단-전하 전위 및 상단-전하 전위의 차이가 발생할 수 있다. 이러한 전하 전위 차이에 기초하여, HCI(hot carrier injection)가 발생할 수 있다. HCI는 높은 전기적인 에너지를 갖는 캐리어가 절연막을 통과함으로써 소자 특성이 열화되는 것을 의미할 수 있다. HCI에 의해 메모리 셀의 문턱 전압 레벨이 변동될 수 있고, 비-휘발성 메모리 장치의 신뢰성이 저하될 수 있다.
도 6은 본 개시의 일부 실시 예들에 따른 초기 코어 동작 및 후속 코어 동작을 설명하는 도면이다. 도 5 및 도 6을 참조하면, 정상 케이스 및 비정상 케이스에서 셀 스트링(CS)에 인가되는 전압들의 그래프가 설명된다.
그래프들에서, 가로축은 시간을 나타낼 수 있다. 세로축은 전압 레벨을 나타낼 수 있다. 실선은 비-선택 워드 라인(예를 들어, 제1, 제2, 제4, 및 제5 워드 라인들(WL1, WL2, WL4, WL5) 중 어느 하나)의 전압 레벨을 나타낼 수 있다. 굵은 실선은 스트링 선택 라인(SSL)의 전압 레벨을 나타낼 수 있다. 파선(dashed line)은 접지 선택 라인(GSL)의 전압 레벨을 나타낼 수 있다.
정상 케이스는 터치된 블록의 후속 코어 동작에 대응할 수 있다. 정상 케이스의 그래프를 참조하면, 제1 시점(T1)에서, 비-선택 워드 라인, 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)의 전압 레벨들이 증가할 수 있다. 제2 시점(T2)에서, 비-선택 워드 라인의 전압 레벨은 계속 증가할 수 있고, 그리고 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨들은 감소할 수 있다. 제1 시점(T1) 및 제2 시점(T2) 사이의 구간은 프리-펄스 구간으로 지칭될 수 있다.
보다 상세하게는, 프리-펄스 구간에서, 비-선택 워드 라인의 전압 레벨은 전원 전압(Vdd)에서 전압(Vx)으로 증가할 수 있다. 전원 전압(Vdd)은 비-휘발성 메모리 장치를 구동하는 전압일 수 있다. 전압(Vx)은 읽기 전압(Vread)보다 낮은 전압일 수 있다. 읽기 전압(Vread)은 읽기 동작에 사용되고, 메모리 셀의 프로그래밍된 문턱 전압 레벨과 무관하게, 메모리 셀을 턴-온시키는 높은 전압일 수 있다. 프리-펄스 구간에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨들은 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 문턱 전압(Vth)보다 높은 전압 레벨을 가질 수 있다. 즉, 프리-펄스 구간에서, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 턴-온 될 수 있다.
시점(T2)에서, 비-선택 워드 라인의 전압 레벨은 전압(Vx)에서 읽기 전압(Vread)으로 증가할 수 있다. 읽기 전압(Vread) 및 전압(Vx)의 차이는 제1 부스트 전압(Vbst1)으로 지칭될 수 있다. 제1 부스트 전압(Vbst1)이 충분히 크지 않으면, HCI와 같은 열화 현상이 억제될 수 있다. 제2 시점(T2)에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨들은 계속 감소한 후, 일정한 전압 레벨을 가질 수 있다.
비정상 케이스는 터치되지 않은 블록의 초기 코어 동작에 대응할 수 있다. 비정상 케이스의 그래프를 참조하면, 비-선택 워드 라인은 제1 시점(T1) 전에 초기 전압(Vi)을 가질 수 있다. 초기 전압(Vi)은 전원 전압(Vdd)보다 낮을 수 있다. 예를 들어, 파워-온 또는 리셋 이후, 코어 동작이 한번도 수행되지 않은 셀 스트링(CS)에 제공되는 워드 라인의 전압 레벨은 설계된 전압(예를 들어, 전원 전압(Vdd))보다 낮을 수 있다.
보다 상세하게는, 프리-펄스 구간에서, 비-선택 워드 라인의 전압 레벨은 초기 전압(Vi)에서 전압(Vy)으로 증가할 수 있다. 전압(Vy)은 읽기 전압(Vread)보다 낮은 전압일 수 있다. 이 때, 초기 전압(Vi)은 전원 전압(Vdd)보다 낮으므로, 프리-펄스 구간이 동일한 조건에서, 전압(Vy)는 정상 케이스의 전압(Vx)보다 낮을 수 있다. 프리-펄스 구간에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨들은 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 문턱 전압(Vth)보다 높은 전압 레벨을 가질 수 있다.
시점(T2)에서, 비-선택 워드 라인의 전압 레벨은 전압(Vy)에서 읽기 전압(Vread)으로 증가할 수 있다. 읽기 전압(Vread) 및 전압(Vy)의 차이는 제2 부스트 전압(Vbst2)으로 지칭될 수 있다. 충분히 큰 제2 부스트 전압(Vbst2)에 기초하여, HCI와 같은 열화 현상이 발생할 수 있다.
즉, 프리-펄스 구간이 동일한 조건에서, 초기 코어 동작과 같은 비정상 케이스는 후속 코어 동작과 같은 정상 케이스에 비해, HCI와 같은 열화 현상이 빈번하게 발생할 수 있다. 이에 따라, 터치되지 않은 초기 코어 동작 및 터치된 블록의 후속 코어 동작을 구별하여 관리하는 기법이 요구될 수 있다.
도 7은 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치의 동작하는 방법을 설명하는 도면이다. 도 7을 참조하면, 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)와 통신할 수 있다. 비-휘발성 메모리 장치(120)는 제어 로직(121), 히스토리 테이블(122), 전압 생성기(123), 및 메모리 셀 어레이(125)를 포함할 수 있다. 비-휘발성 메모리 장치(120)는 도 1 및 도 3의 비-휘발성 메모리 장치(120)에 대응할 수 있다.
제어 로직(121)은 스토리지 컨트롤러(110)의 제어에 따라, 히스토리 테이블(122)을 참조하여 전압 생성기(123)를 제어할 수 있다. 히스토리 테이블(122)은 복수의 히스토리 데이터를 관리할 수 있다. 히스토리 테이블(122)은 메모리 셀 어레이(125)의 복수의 메모리 블록들(BLK1~BLKN) 각각에 대응하는 히스토리 데이터를 관리할 수 있다. 히스토리 데이터가 제1 값(예를 들어, '1')을 가지면, 대응하는 메모리 블록은 터치되지 않은 메모리 블록일 수 있다. 히스토리 데이터가 제2 값(예를 들어, '0')을 가지면, 대응하는 히스토리 데이터는 터치된 메모리 블록일 수 있다. 예를 들어, 제1 메모리 블록(BLK1) 및 제N 메모리 블록(BLKN)의 히스토리 데이터는 제1 값을 가질 수 있고, 제2 메모리 블록(BLK2)의 히스토리 데이터는 제2 값을 가질 수 있다.
그러나, 본 개시의 범위가 반드시 이에 제한되는 것은 아니며, 히스토리 테이블(122)에 의해 관리되는 히스토리 데이터의 개수는 메모리 셀 어레이(125)의 메모리 블록의 개수보다 적을 수 있다. 이에 대한 보다 상세한 설명은 도 9 및 도 10을 참조하여 후술될 것이다.
전압 생성기(123)는 제어 로직(121)의 제어에 따라, 코어 동작에 대응하는 전압들(예를 들어, 제1 내지 제3 워드 라인들(WL1~WL3), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)의 전압들)을 메모리 셀 어레이(125)에 제공할 수 있다.
메모리 셀 어레이(125)는 복수의 메모리 블록들(BLK1~BLKN)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKN) 중 하나는 코어 동작에 대응할 수 있다. 예를 들어, 제1 메모리 블록(BLK1)은 코어 동작에 대응하는 타겟 메모리 블록일 수 있다. 제1 메모리 블록(BLK1)은 제1 내지 제4 셀 스트링들(CS1~CS4)을 포함할 수 있다. 제1 셀 스트링(CS1)은 코어 동작에 따라 선택된 셀 스트링일 수 있다. 제2 내지 제4 셀 스트링들(CS2~CS4)은 코어 동작에 따라 선택되지 않은 셀 스트링들일 수 있다. 제1 셀 스트링(CS1)은 접지 선택 트랜지스터(GST), 제1 내지 제3 메모리 셀들(MC1~MC3), 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 제2 워드 라인(WL2)은 선택 워드 라인일 수 있다. 제1 및 제3 워드 라인들(WL1, WL3)은 비-선택 워드 라인들일 수 있다. 접지 선택 트랜지스터(GST), 제1 내지 제3 메모리 셀들(MC1~MC3), 및 스트링 선택 트랜지스터(SST)는 각각 접지 선택 라인(GSL), 제1 내지 제3 워드 라인들(WL1~WL3), 및 스트링 선택 라인(SSL)의 전압들에 따라 동작할 수 있다.
도면의 복잡함을 피하기 위해, 제1 메모리 블록(BLK1)은 제1 내지 제4 셀 스트링들(CS1~CS4)을 포함하고, 제1 셀 스트링(CS1)은 제1 내지 제3 메모리 셀들(MC1~MC3)을 포함하는 것으로 도시되었으나, 본 개시의 범위는 이에 제한되지 않는다. 복수의 메모리 블록들(BLK1~BLKN) 각각에 포함된 셀 스트링의 개수는 도시된 것과 다르게 증가 또는 감소할 수 있고, 셀 스트링에 포함된 메모리 셀들의 개수는 도시된 것과 다르게 증가 또는 감소할 수 있다.
이하에서, 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치(120)의 동작하는 방법이 설명된다.
제1 동작(①)에서, 제어 로직(121)은 스토리지 컨트롤러(110)로부터 제1 메모리 블록(BLK1)의 코어 동작을 가리키는 요청을 수신할 수 있다. 예를 들어, 코어 동작은 읽기 동작, 프로그래밍 동작, 소거 동작 등과 같은 비-휘발성 메모리 장치에서 수행될 동작을 가리킬 수 있다. 일부 실시 예들에서, 요청은 코어 동작을 가리키는 커맨드 및 코어 동작이 수행될 위치를 가리키는 어드레스를 포함할 수 있다.
제2 동작(②)에서, 제어 로직(121)은 히스토리 테이블(122)을 참조하여, 타겟 메모리 블록의 히스토리 데이터가 제1 값 또는 제2 값을 갖는지 여부를 결정할 수 있다. 예를 들어, 코어 동작이 수행될 타겟 메모리 블록은 제1 메모리 블록(BLK1)일 수 있다. 제어 로직(121)은 히스토리 테이블(122)을 참조하여, 제1 메모리 블록(BLK1)의 히스토리 데이터가 제1 값(예를 들어, '1')을 갖는 것을 확인할 수 있다. 즉, 제어 로직(121)은 제1 메모리 블록(BLK1)이 터치되지 않은 메모리 블록임을 확인할 수 있다.
제3 동작(③)에서, 제어 로직(121)은 히스토리 데이터에 따라 타겟 메모리 블록에서 수행될 코어 동작의 타입을 결정할 수 있다.
예를 들어, 제1 메모리 블록(BLK1)의 히스토리 데이터가 제1 값을 갖는 경우, 제어 로직(121)은 제1 타입으로 코어 동작을 수행할 수 있다. 제1 타입의 코어 동작은 터치되지 않은 메모리 블록에서 수행될 수 있다. 또 다른 예로서, 도 7에서 도시된 것과 달리, 제1 메모리 블록(BLK1)의 히스토리 데이터가 제2 값을 갖는 경우, 제어 로직(121)은 제2 타입으로 코어 동작을 수행할 수 있다. 제2 타입의 코어 동작은 터치된 메모리 블록에서 수행될 수 있다.
일부 실시 예들에서, 코어 동작의 타입은 프리 펄스 구간을 정의할 수 있다. 예를 들어, 제1 타입은 제1 프리-펄스 구간을 정의하고, 제2 타입은 제2 프리-펄스 구간을 정의할 수 있다. 제1 프리-펄스 구간의 길이는 제2 프리-펄스 구간의 길이보다 길 수 있다. 제1 프리-펄스 구간에서 비-선택 워드 라인에 제공되는 전압은 제2 프리-펄스 구간에서 비-선택 워드 라인에 제공되는 전압보다 클 수 있다. 프리-펄스 구간의 타입에 대한 보다 상세한 설명은 도 11, 도 12, 및 도 13을 참조하여 후술될 것이다.
제4 동작(④)에서, 제어 로직(121)은 제1 타입으로 코어 동작을 수행한 후, 히스토리 테이블(122)에서 타겟 메모리 블록의 히스토리 데이터를 제1 값에서 제2 값으로 업데이트할 수 있다. 예를 들어, 타겟 메모리 블록은 제1 메모리 블록(BLK1)일 수 있다. 터치되지 않은 메모리 블록인 제1 메모리 블록(BLK1)에서 제1 타입의 코어 동작을 수행한 후, 제어 로직(121)은 히스토리 테이블(122)에서 제1 메모리 블록(BLK1)의 히스토리 데이터를 제1 값에서 제2 값으로 업데이트할 수 있다. 히스토리 데이터가 제2 값으로 업데이트된 것은 대응하는 메모리 블록이 터치된 메모리 블록임을 나타낼 수 있다.
또 다른 예로서, 도 7에서 도시된 것과 달리, 제1 메모리 블록(BLK1)이 터치된 메모리 블록인 경우, 제어 로직(121)은 제2 타입으로 코어 동작을 수행한 후, 히스토리 테이블(122)을 업데이트하지 않을 수 있다. 즉, 타겟 메모리 블록의 히스토리 데이터를 업데이트하는 동작은 터치된 메모리 블록에 대해 생략될 수 있다.
도 8은 본 개시의 일부 실시 예들에 따라 전하 전위 차이를 설명하는 그래프이다. 도 8을 참조하면, 프리-펄스 구간의 길이에 따른 전하 전위 차이가 설명된다. 가로축은 시간을 나타낼 수 있다. 세로축은 전압 레벨을 나타낼 수 있다.
실선은 일반 프리-펄스 구간이 적용된 터치되지 않은 메모리 블록에서의 전하 전위 차이의 파형을 나타낼 수 있다. 굵은 실선은 긴 프리-펄스 구간이 적용된 터치되지 않은 메모리 블록에서의 전하 전위 차이의 파형을 나타낼 수 있다. 파선은 일반 프리-펄스 구간이 적용된 터치된 메모리 블록에서의 전하 전위 차이의 파형을 나타낼 수 있다.
일반 프리-펄스 구간은 제1 시점(T1) 및 제2 시점(T2) 사이의 시간 구간일 수 있다. 일반 프리-펄스 구간은 비-휘발성 메모리 장치에서 코어 동작을 위해 일반적으로 사용되는 프리-펄스 구간일 수 있다.
짧은 프리-펄스 구간은 제1 시점(T1) 및 짧은 제2 시점(T2a) 사이의 시간 구간일 수 있다. 짧은 프리-펄스 구간은 일반 프리-펄스 구간보다 짧을 수 있다.
긴 프리-펄스 구간은 제1 시점(T1) 및 긴 제2 시점(T2b) 사이의 시간 구간일 수 있다. 긴 프리-펄스 구간은 일반 프리-펄스 구간보다 길 수 있다.
일부 실시 예들에서, 동일한 길이의 프리-펄스 구간이 적용되더라도, 전하 전위 차이는 대응하는 메모리 블록이 터치되었는지 여부에 따라 달라질 수 있다. 예를 들어, 실선의 파형을 참조하면, 노멀-프리 펄스 구간이 적용된 이후에 전하 전위 차이의 크기가 클 수 있다. 파선의 파형을 참조하면, 노멀-프리 펄스 구간이 적용된 이후에 전하 전위 차이의 크기가 작을 수 있다.
일부 실시 예들에서, 터치되지 않은 메모리 블록에 노멀-프리 펄스 구간보다 긴 프리-펄스 구간이 적용될 수 있다. 예를 들어, 실선의 파형을 참조하면, 노멀-프리 펄스 구간이 적용된 이후에 전하 전위 차이의 크기가 클 수 있다. 터치되지 않은 메모리 블록에 노멀-프리 펄스 구간을 적용하면, HCI가 발생할 수 있다. 즉, HCI 발생을 억제하고, 비-휘발성 메모리 장치의 신뢰성 확보를 위해, 터치되지 않은 메모리 블록에 노멀-프리 펄스 구간보다 긴 프리-펄스 구간을 적용할 수 있다.
일부 실시 예들에서, 터치된 메모리 블록에 노멀-프리 펄스 구간보다 짧은 프리-펄스 구간이 적용될 수 있다. 예를 들어, 파선의 파형을 참조하면, 노멀-프리 펄스 구간이 적용된 이후에 전하 전위 차이의 크기가 작을 수 있다. 터치된 메모리 블록에 노멀-프리 펄스 구간을 적용하면, HCI가 발생하지 않을 수 있다. 터치된 메모리 블록에 노멀-프리 펄스 구간보다 짧은 프리-펄스 구간을 적용하더라도, HCI가 발생하지 않을 수 있다. 즉, 비-휘발성 메모리 장치의 신뢰성을 유지하면서 데이터 처리 속도를 향상시키기 위해, 터치된 메모리 블록에 노멀-프리 펄스 구간보다 짧은 프리-펄스 구간을 적용할 수 있다.
상술된 바와 같이, 본 개시의 실시 예들에 따르면, 터치되지 않은 메모리 블록의 초기 코어 동작에 긴 프리-펄스 구간을 적용하고, 터치된 메모리 블록의 후속 코어 동작에 짧은 프리-펄스 구간을 적용함으로써, 비-휘발성 메모리 장치의 신뢰성이 향상되고, 데이터 처리 속도가 향상될 수 있다.
도 9는 본 개시의 일부 실시 예들에 따라 도 7의 히스토리 테이블을 구체화한 도면이다. 도 7 및 도 9를 참조하면, 본 개시의 일부 실시 예들에 따른 히스토리 테이블(122)이 설명된다.
히스토리 테이블(122)은 테이블 인덱스, 블록 인덱스, 및 히스토리 데이터를 포함할 수 있다. 테이블 인덱스는 히스토리 테이블(122) 내에서 히스토리 데이터를 관리하기 위한 참조 번호를 나타낼 수 있다. 블록 인덱스는 메모리 셀 어레이(125)에 의해 관리되는 복수의 메모리 블록들(BLK1~BLKN) 중 대응하는 메모리 블록의 참조 번호를 나타낼 수 있다. 히스토리 데이터는 대응하는 메모리 블록이 터치된 메모리 블록인지 또는 터치되지 않은 메모리 블록인지 나타낼 수 있다.
일부 실시 예들에서, 히스토리 테이블(122)이 관리하는 히스토리 데이터의 개수는 메모리 셀 어레이(125)의 메모리 블록들의 개수보다 적을 수 있다. 예를 들어, 메모리 셀 어레이(125)는 N개의 메모리 블록들을 관리할 수 있다. 히스토리 테이블(122)은 M개의 히스토리 데이터를 관리할 수 있다. N은 임의의 자연수일 수 있다. M은 N보다 작은 자연수일 수 있다.
보다 상세하게는, 제어 로직(121)은 히스토리 테이블(122) 내에 타겟 메모리 블록의 히스토리 데이터가 존재하지 않으면, 타겟 메모리 블록의 히스토리 데이터가 제1 값(예를 들어, '1')을 갖는 것으로 결정할 수 있다. 제어 로직(121)은 타겟 메모리 블록에서 제1 타입의 코어 동작을 수행할 수 있다. 제1 타입의 코어 동작은 긴 프리-펄스 구간 또는 높은 전압 레벨을 갖는 프리-펄스 구간을 정의할 수 있다. 제1 타입의 코어 동작을 수행한 후, 제어 로직(121)은 히스토리 테이블(122)에서 타겟 메모리 블록의 인덱스를 저장하고, 대응하는 히스토리 데이터를 제1 값(예를 들어, '1')에서 제2 값(예를 들어, '0')으로 업데이트할 수 있다.
이와 유사하게, 제어 로직(121)은 히스토리 테이블(122) 내에 타겟 메모리 블록의 히스토리 데이터가 존재하면, 타겟 메모리 블록의 히스토리 데이터가 제2 값(예를 들어, '0')을 갖는 것으로 결정할 수 있다. 제어 로직(121)은 타겟 메모리 블록에서 제2 타입의 코어 동작을 수행할 수 있다. 제2 타입의 코어 동작은 짧은 프리-펄스 구간 또는 낮은 전압 레벨을 갖는 프리-펄스 구간을 정의할 수 있다.
일부 실시 예들에서, 히스토리 테이블(122)은 초기 동작에 의해 초기화될 수 있다. 예를 들어, 비-휘발성 메모리 장치에서 파워-온 또는 리셋과 같은 초기 동작이 수행되면, 모든 블록 인덱스는 비워질 수 있고, 모든 히스토리 데이터는 제1 값으로 설정될 수 있다.
일부 실시 예들에서, 제어 로직(121)은 히스토리 테이블(122)의 여유 공간을 확인할 수 있다. 예를 들어, 제어 로직(121)은 제1 타입의 코어 동작을 수행한 후, 히스토리 테이블(122)에 여유 공간이 있는지 여부를 결정할 수 있다. 히스토리 테이블(122)에 여유 공간(예를 들어, 블록 인덱스가 비워진 테이블 인덱스)이 있는 것으로 결정되면, 여유 공간에 타겟 메모리 블록의 인덱스를 저장하고, 히스토리 데이터의 값을 제1 값에서 제2 값으로 업데이트할 수 있다.
또 다른 예로서, 제어 로직(121)은 제1 타입의 코어 동작을 수행한 후, 히스토리 테이블(122)에 여유 공간이 있는지 여부를 결정할 수 있다. 히스토리 테이블(122)에 여유 공간이 없는 것으로 결정되면, 우선 순위가 낮은 히스토리 데이터를 비움으로써 추가 여유 공간을 생성할 수 있다. 추가 여유 공간에 타겟 메모리 블록의 인덱스를 저장하고, 히스토리 데이터의 값을 제1 값에서 제2 값으로 업데이트할 수 있다. 이에 대한 보다 상세한 설명은 도 10을 참조하여 후술될 것이다.
도 10은 본 개시의 일부 실시 예들에 따라 도 7의 히스토리 테이블을 구체화한 도면이다. 도 7, 도 9, 및 도 10을 참조하면, 본 개시의 일부 실시 예들에 따른 히스토리 테이블(122)이 설명된다. 도 9의 히스토리 테이블(122)과 달리, 도 10의 히스토리 테이블(122)에서 모든 히스토리 데이터가 사용될 수 있다. 즉, 히스토리 테이블(122)은 여유 공간을 갖지 않을 수 있다.
본 개시의 일부 실시 예들에 따르면, 히스토리 테이블(122)은 우선 순위에 대한 정보를 관리할 수 있다. 예를 들어, 히스토리 테이블은 히스토리 데이터마다 업데이트 순서 및 참조 횟수 중 적어도 하나를 관리할 수 있다. 업데이트 순서는 히스토리 테이블(122)에서 히스토리 데이터가 업데이트된 순서를 나타낼 수 있다. 업데이트 순서의 값이 작을수록, 오래된 히스토리 데이터일 수 있다. 참조 횟수는 대응하는 메모리 블록에서 코어 동작이 수행된 횟수를 나타낼 수 있다. 업데이트 순서 및 참조 횟수는 히스토리 테이블(122)이 초기화되면 모두 비워질 수 있다.
일부 실시 예들에서, 히스토리 테이블(122)은 업데이트 순서 및 참조 횟수 중 적어도 하나에 기초하여 우선 순위를 결정할 수 있다. 예를 들어, 업데이트 순서의 값이 작을수록 우선 순위가 낮을 수 있거나, 참조 횟수가 적을수록 우선 순위가 낮을 수 있거나, 또는 업데이트 순서 및 참조 횟수를 복합적으로 고려하여 우선 순위를 결정할 수 있다.
일부 실시 예들에서, 제어 로직(121)은, 히스토리 테이블(122)에 여유 공간이 없는 경우, 우선 순위가 가장 낮은 히스토리 데이터를 비울 수 있다. 예를 들어, 제어 로직(121)은 제1 타입의 코어 동작을 수행한 후, 히스토리 테이블(122)에 여유 공간이 없는 것으로 결정되면, 우선 순위가 낮은 히스토리 데이터를 비움으로써 추가 여유 공간을 생성할 수 있다. 추가 여유 공간은 타겟 메모리 블록의 히스토리 데이터 및 우선 순위에 대한 정보를 관리하는데 사용될 수 있다.
도 11은 본 개시의 일부 실시 예들에 따른 프리-펄스 구간을 설명하는 도면이다. 도 7 및 도 11을 참조하면, 제2 타입의 코어 동작에 사용되는 짧은 프리-펄스 구간이 설명된다. 가로축은 시간을 나타낼 수 있다. 세로축은 전압 레벨을 나타낼 수 있다.
코어 동작은 페이지 버퍼 초기화 구간, 제1 비트 라인 프리차지 구간, 및 제2 비트 라인 프리차지 구간을 포함할 수 있다. 페이지 버퍼 초기화 구간은 데이터 처리에 앞서 비-휘발성 메모리 장치의 페이지 버퍼에 제공되는 전압을 초기화하는 구간일 수 있다. 제1 및 제2 비트 라인 프리차지 구간들은 코어 동작에 앞서 비트 라인들에 프리차지 전압을 제공하는 구간들일 수 있다.
페이지 버퍼 초기화 구간은 짧은 프리-펄스 구간 및 마진 구간을 포함할 수 있다. 짧은 프리-펄스 구간은 제1 시점(T1) 및 짧은 제2 시점(T2a) 사이의 구간일 수 있다. 마진 구간은 비트 라인 프리차지에 앞서 워드 라인의 전압을 안정화시키는 구간일 수 있다.
선택 셀 스트링의 파형을 참조하면, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전압 레벨은 제1 시점(T1)에서 증가한 후, 높은 전압 레벨로 유지될 수 있다. 즉, 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 턴-온 상태로 유지될 수 있다.
비-선택 셀 스트링의 파형을 참조하면, 스트링 선택 라인(SSL)은 프리-펄스 구간 동안 높은 전압 레벨을 가질 수 있다. 즉, 프리-펄스 구간 동안, 선택 트랜지스터(SST)는 일시적으로 턴-온될 수 있다.
선택 워드 라인의 파형을 참조하면, 선택 워드 라인은 프리-펄스 구간 동안 높은 전압 레벨을 가질 수 있다. 이후, 선택 워드 라인은 코어 동작에 대응하는 전압 레벨을 가질 수 있다.
비-선택 워드 라인의 파형을 참조하면, 비-선택 워드 라인은 프리-펄스 구간 동안 높은 전압 레벨을 가질 수 있다. 이후, 비-선택 워드 라인은 높은 전압 레벨을 유지할 수 있다.
도 12는 본 개시의 일부 실시 예들에 따른 프리-펄스 구간을 설명하는 도면이다. 도 7 및 도 12를 참조하면, 제1 타입의 코어 동작에 사용되는 긴 프리-펄스 구간이 설명된다. 가로축은 시간을 나타낼 수 있다. 세로축은 전압 레벨을 나타낼 수 있다.
페이지 버퍼 초기화 구간, 제1 비트 라인 프리차지 구간, 및 제2 비트 라인 프리차지 구간은 도 11의 페이지 버퍼 초기화 구간, 제1 비트 라인 프리차지 구간, 및 제2 비트 라인 프리차지 구간과 유사하므로, 이에 대한 상세한 설명은 생략된다.
페이지 버퍼 초기화 구간은 긴 프리-펄스 구간 및 마진 구간을 포함할 수 있다. 긴 프리-펄스 구간은 제1 시점(T1) 및 긴 제2 시점(T2b) 사이의 구간일 수 있다. 긴 프리-펄스 구간은 도 11의 짧은 프리-펄스 구간보다 길 수 있다.
긴 프리-펄스 구간을 적용하는 경우, 비-선택 셀 스트링의 스트링 선택 라인(SSL)이 높은 전압 레벨을 갖는 구간 및 선택 워드 라인이 높은 전압 레벨을 갖는 구간이 길어질 수 있다. 예를 들어, 도 5를 더 참조하면, 프리-펄스 구간의 길이를 증가시킴으로써, 스트링 선택 트랜지스터(SST) 및 선택 워드 라인에 대응하는 메모리 셀이 턴-온되는 시간이 길어질 수 있다. 이에 따라, 전하 전위 차이가 감소하고, HCI가 억제될 수 있다.
도 13은 본 개시의 일부 실시 예들에 따른 프리-펄스 구간을 설명하는 도면이다. 도 7 및 도 13을 참조하면, 제1 타입의 코어 동작에 사용되는 긴 프리-펄스 구간이 설명된다. 가로축은 시간을 나타낼 수 있다. 세로축은 전압 레벨을 나타낼 수 있다.
페이지 버퍼 초기화 구간, 제1 비트 라인 프리차지 구간, 및 제2 비트 라인 프리차지 구간은 도 11의 페이지 버퍼 초기화 구간, 제1 비트 라인 프리차지 구간, 및 제2 비트 라인 프리차지 구간과 유사하므로, 이에 대한 상세한 설명은 생략된다.
페이지 버퍼 초기화 구간은 긴 프리-펄스 구간 및 마진 구간을 포함할 수 있다. 긴 프리-펄스 구간은 제1 시점(T1) 및 긴 제2 시점(T2b) 사이의 구간일 수 있다. 긴 프리-펄스 구간은 도 11의 짧은 프리-펄스 구간보다 길 수 있다.
본 개시의 일부 실시 예들에 따르면, 긴 프리-펄스 구간에서 비-선택 워드 라인의 전압 레벨을 증가시킬 수 있다. 예를 들어, 터치되지 않은 메모리 블록에 긴 프리-펄스 구간을 적용함에 따라, 코어 동작이 지연되는 것을 방지하기 위해, 비-선택 워드 라인의 전압 레벨을 높게 설정할 수 있다. 보다 상세하게는, 코어 동작이 읽기 동작인 경우, 비-선택 워드 라인의 전압 레벨을 증가시킴으로써 읽기 시간을 단축할 수 있다.
일부 실시 예들에서, 긴 프리-펄스 구간에서 비-선택 워드 라인의 전압 레벨의 파형은 가파른 기울기를 가질 수 있다. 예를 들어, 긴 프리-펄스 구간에서, 타겟 메모리 블록 내의 비-선택 워드 라인의 전압 레벨은 제1 기울기로 증가할 수 있다. 짧은 프리-펄스 구간에서, 타겟 메모리 블록 내의 비-선택 워드 라인의 전압 레벨은 제2 기울기로 증가할 수 있다. 제1 기울기는 제2 기울기보다 클 수 있다. (도 11 및 도 13 참조)
일부 실시 예들에서, 긴 프리-펄스 구간에서 비-선택 워드 라인의 전압 레벨은 투-스텝(two-step)으로 오버드라이브(overdrive)될 수 있다. 예를 들어, 긴 프리-펄스 구간에서, 타겟 메모리 블록 내의 비-선택 워드 라인의 전압 레벨은 제1 전압 레벨에서 제2 전압 레벨로 증가한 후, 제2 전압 레벨에서 제3 전압 레벨로 감소할 수 있다. 짧은 프리-펄스 구간에서, 타겟 메모리 블록 내의 비-선택 워드 라인의 전압 레벨은 제1 전압 레벨에서 제3 전압 레벨로 증가할 수 있다. 이 때, 제3 전압 레벨은 제1 전압 레벨보다 높고 제2 전압 레벨보다 낮을 수 있다. 보다 상세하게는, 코어 동작이 읽기 동작인 경우, 제1 전압 레벨은 코어 동작이 수행되기 전의 비-선택 워드 라인의 전압 레벨일 수 있고, 제3 전압 레벨은 읽기 전압일 수 있다. (도 6, 도 11, 및 도 13 참조)
도 14는 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치의 동작하는 방법을 설명하는 순서도이다. 도 14를 참조하면, 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치의 동작하는 방법이 설명된다. 비-휘발성 메모리 장치는 도 1, 도 3, 및 도 7의 비-휘발성 메모리 장치(120)에 대응할 수 있다. 비-휘발성 메모리 장치는 히스토리 테이블을 포함할 수 있다. 비-휘발성 메모리 장치는 스토리지 컨트롤러와 통신할 수 있다.
S110 단계에서, 비-휘발성 메모리 장치는 스토리지 컨트롤러로부터 타겟 메모리 블록의 코어 동작을 가리키는 요청을 수신할 수 있다. 타겟 메모리 블록은 코어 동작이 수행될 메모리 블록일 수 있다. 코어 동작은 읽기 동작, 프로그래밍 동작, 소거 동작 등과 같은 비-휘발성 메모리 장치에서 수행될 동작을 가리킬 수 있다.
S120 단계에서, 비-휘발성 메모리 장치는 S110 단계의 요청에 기초하여 히스토리 테이블을 참조하여 타겟 메모리 블록의 히스토리 데이터가 제1 값 또는 제2 값을 갖는지 여부를 결정할 수 있다. 히스토리 데이터는 대응하는 메모리 블록이 파워-온 또는 리셋 이후 터치된 메모리 블록인지 여부를 나타낼 수 있다. 타겟 메모리 블록의 히스토리 데이터가 제1 값을 가지면, 비-휘발성 메모리 장치는 S130 단계를 수행할 수 있다.
S130 단계에서, 비-휘발성 메모리 장치는 타겟 메모리 블록에서 코어 동작을 제1 타입으로 수행할 수 있다. 제1 타입의 코어 동작은 제1 프리-펄스 구간을 정의할 수 있다. 제1 프리-펄스 구간은 긴 프리-펄스 구간일 수 있거나, 또는 높은 전압 레벨을 갖는 프리-펄스 구간일 수 있다.
S140 단계에서, 비-휘발성 메모리 장치는 히스토리 테이블에서 타겟 메모리 블록의 히스토리 데이터를 제1 값에서 제2 값으로 업데이트할 수 있다.
다시 S120 단계를 참조하면, 타겟 메모리 블록의 히스토리 데이터가 제1 값을 갖지 않으면(즉, 제2 값을 가지면), 비-휘발성 메모리 장치는 S150 단계를 수행할 수 있다.
S150 단계에서, 비-휘발성 메모리 장치는 타겟 메모리 블록에서 코어 동작을 제2 타입으로 수행할 수 있다. 제2 타입의 코어 동작은 제2 프리-펄스 구간을 정의할 수 있다. 제2 프리-펄스 구간은 짧은 프리-펄스 구간일 수 있거나, 또는 낮은 전압 레벨을 갖는 프리-펄스 구간일 수 있다.
도 15는 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치의 동작하는 방법을 설명하는 순서도이다. 도 15를 참조하면, 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치의 동작하는 방법이 설명된다. 비-휘발성 메모리 장치는 도 1, 도 3, 및 도 7의 비-휘발성 메모리 장치(120)에 대응할 수 있다. 비-휘발성 메모리 장치는 히스토리 테이블을 포함할 수 있다.
비-휘발성 메모리 장치는 스토리지 컨트롤러와 통신할 수 있다. S211, S220, S230, 및 S250 단계들은 도 14의 S110, S120, S130, 및 S150 단계들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S210 단계에서, 비-휘발성 메모리 장치는 스토리지 컨트롤러로부터 초기 동작 요청을 수신할 수 있다. 비-휘발성 메모리 장치는 초기 동작 요청에 기초하여 파워-온 또는 리셋을 수행할 수 있다. 비-휘발성 메모리 장치는 히스토리 테이블을 초기화할 수 있다.
S240 단계에서, 비-휘발성 메모리 장치는 히스토리 테이블 내에 여유 공간이 있는지 여부를 결정할 수 있다. 예를 들어, 히스토리 테이블에 의해 관리되는 히스토리 데이터의 개수는 비-휘발성 메모리 장치의 메모리 블록들의 개수보다 적을 수 있다. 히스토리 테이블의 모든 히스토리 데이터가 사용되면, 히스토리 테이블 내에 여유 공간이 없을 수 있다. 히스토리 테이블에 여유 공간이 없는 것으로 결정되면, 비-휘발성 메모리 장치는 S241 단계를 수행할 수 있다.
S241 단계에서, 비-휘발성 메모리 장치는 히스토리 테이블 내의 복수의 히스토리 데이터 중 가장 낮은 우선 순위를 갖는 히스토리 데이터를 선택할 수 있다. 비-휘발성 메모리 장치는 가장 낮은 우선 순위를 갖는 히스토리 데이터를 비움으로써 추가 여유 공간을 생성할 수 있다. 비-휘발성 메모리 장치는 S230 단계에 대응하는 타겟 메모리 블록의 히스토리 데이터를 추가 여유 공간에 저장할 수 있다.
다시 S240 단계를 참조하면, 히스토리 테이블에 여유 공간이 있는 것으로 결정되면, 비-휘발성 메모리 장치는 S242 단계를 수행할 수 있다.
S242 단계에서, 비-휘발성 메모리 장치는 S230 단계에 대응하는 타겟 메모리 블록의 히스토리 데이터를 여유 공간에 저장할 수 있다.
도 16은 본 개시의 일부 실시 예들에 따른 스토리지 시스템을 설명하는 도면이다. 도 16을 참조하면, 스토리지 시스템(1000)은 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 그러나, 스토리지 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
스토리지 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있다. 추가로, 광학 입력 장치(optical input device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
스토리지 장치(1300a, 1300b)는 도 1의 스토리지 장치(100)에 대응할 수 있다. 스토리지 장치(1300a, 1300b)의 플래시 메모리들(1320a, 1320b)은 도 1, 도 2, 및 도 7의 비-휘발성 메모리 장치(120)에 대응할 수 있고, 그리고 도 14 및 도 15의 단계들을 수행할 수 있다.
메인 프로세서(1100)는 스토리지 시스템(1000)의 전반적인 동작, 보다 구체적으로는 스토리지 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시 예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로도 구현될 수도 있다.
메모리(1200a, 1200b)는 스토리지 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비-휘발성 스토리지 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치들(1300a, 1300b)은 스토리지 컨트롤러들(1310a, 1310b)과, 스토리지 컨트롤러들(1310a, 1310b)의 제어 하에 데이터를 저장하는 플래시 메모리들(1320a, 1320b)(즉, 비-휘발성 메모리들)을 포함할 수 있다. 플래시 메모리들(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비-휘발성 메모리를 포함할 수도 있다.
스토리지 장치들(1300a, 1300b)은 메인 프로세서(1100)와 물리적으로 분리된 상태로 스토리지 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치들(1300a, 1300b)은 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 스토리지 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치들(1300a, 1300b)는 UFS(universal flash storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
광학 입력 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 스토리지 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드, 키패드, 키보드, 마우스 및/또는 마이크 등일 수 있다.
센서(1430)는 스토리지 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 스토리지 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 스토리지 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 스토리지 시스템(1000)에 내장된 배터리(미도시) 및/또는 외부 전원으로부터 공급되는 전력을 적절히 변환하여 스토리지 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 스토리지 시스템(1000)과, 스토리지 시스템(1000)에 연결되어 스토리지 시스템(1000)과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 히스토리 테이블을 포함하고 그리고 스토리지 컨트롤러와 통신하는 메모리 장치의 동작하는 방법에 있어서:
    상기 스토리지 컨트롤러로부터 제1 메모리 블록의 제1 코어 동작을 가리키는 제1 요청을 수신하는 단계;
    상기 제1 요청에 기초하여, 상기 히스토리 테이블을 참조하여 상기 제1 메모리 블록의 히스토리 데이터가 제1 값 또는 제2 값을 갖는지 여부를 결정하는 단계;
    상기 제1 메모리 블록의 상기 히스토리 데이터가 상기 제1 값을 갖는 것으로 결정되면, 상기 제1 메모리 블록에서 상기 제1 코어 동작을 제1 타입으로 수행하는 단계; 및
    상기 제1 메모리 블록에서 상기 제1 타입으로 상기 제1 코어 동작을 수행한 후, 상기 히스토리 테이블에서 상기 제1 메모리 블록의 상기 히스토리 데이터를 상기 제1 값에서 상기 제2 값으로 업데이트하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제1 메모리 블록의 상기 히스토리 데이터가 상기 제2 값을 갖는 것으로 결정되면, 상기 제1 메모리 블록에서 상기 제1 코어 동작을 상기 제1 타입과 다른 제2 타입으로 수행하는 단계를 더 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 제1 타입은 제1 프리-펄스 구간을 정의하고,
    상기 제2 타입은 제2 프리-펄스 구간을 정의하고, 그리고
    상기 제1 프리-펄스 구간의 길이는 상기 제2 프리-펄스 구간의 길이보다 긴 방법.
  4. 제 2 항에 있어서,
    상기 제1 요청은 상기 제1 코어 동작에 대응하는 상기 제1 메모리 블록의 선택 워드 라인을 더 가리키고,
    상기 제1 타입은 제1 프리-펄스 구간을 정의하고, 상기 제1 프리-펄스 구간에서 상기 제1 메모리 블록 내의 상기 선택 워드 라인과 다른 비-선택 워드 라인의 전압 레벨은 제1 기울기로 증가하고,
    상기 제2 타입은 제2 프리-펄스 구간을 정의하고, 상기 제2 프리-펄스 구간에서 상기 제1 메모리 블록 내의 상기 비-선택 워드 라인의 상기 전압 레벨은 제2 기울기로 증가하고, 그리고
    상기 제1 기울기는 상기 제2 기울기보다 큰 방법.
  5. 제 2 항에 있어서,
    상기 제1 요청은 상기 제1 코어 동작에 대응하는 상기 제1 메모리 블록의 선택 워드 라인을 더 가리키고,
    상기 제1 타입은 제1 프리-펄스 구간을 정의하고, 상기 제1 프리-펄스 구간에서 상기 제1 메모리 블록 내의 상기 선택 워드 라인과 다른 비-선택 워드 라인의 전압 레벨은 제1 전압 레벨에서 제2 전압 레벨로 증가한 후, 제2 전압 레벨에서 제3 전압 레벨로 감소하고,
    상기 제2 타입은 제2 프리-펄스 구간을 정의하고, 상기 제2 프리-펄스 구간에서 상기 제1 메모리 블록 내의 상기 비-선택 워드 라인의 상기 전압 레벨은 상기 제1 전압 레벨에서 상기 제3 전압 레벨로 증가하고, 그리고
    상기 제3 전압 레벨은 상기 제1 전압 레벨보다 높고 그리고 상기 제2 전압 레벨보다 낮은 방법.
  6. 제 1 항에 있어서,
    상기 스토리지 컨트롤러로부터 제2 메모리 블록의 제2 코어 동작을 가리키는 제2 요청을 수신하는 단계;
    상기 제2 요청에 기초하여, 상기 히스토리 테이블을 참조하여 상기 제2 메모리 블록의 히스토리 데이터가 상기 제1 값 또는 상기 제2 값을 갖는지 여부를 결정하는 단계;
    상기 제2 메모리 블록의 상기 히스토리 데이터가 상기 제1 값을 갖는 것으로 결정되면, 상기 제2 메모리 블록에서 상기 제2 코어 동작을 상기 제1 타입으로 수행하는 단계;
    상기 제2 메모리 블록에서 상기 제1 타입으로 상기 제2 코어 동작을 수행한 후, 상기 히스토리 테이블에서 상기 제2 메모리 블록의 상기 히스토리 데이터를 상기 제1 값에서 상기 제2 값으로 업데이트하는 단계; 및
    상기 제2 메모리 블록의 상기 히스토리 데이터가 상기 제2 값을 갖는 것으로 결정되면, 상기 제2 메모리 블록에서 상기 제2 코어 동작을 상기 제2 타입으로 수행하는 단계를 더 포함하는 방법.
  7. 제 1 항에 있어서,
    상기 제1 요청을 수신하기 전에, 상기 메모리 장치의 파워-온 또는 리셋을 수행하는 단계를 더 포함하되,
    상기 메모리 장치에서 상기 파워-온 또는 상기 리셋이 수행되면, 상기 히스토리 테이블에 의해 관리되는 모든 히스토리 데이터는 상기 제1 값으로 설정되는 방법.
  8. 제 1 항에 있어서,
    상기 메모리 장치는 상기 제1 메모리 블록을 포함하는 N개의 메모리 블록들을 포함하고, 그리고 상기 히스토리 테이블은 M개의 히스토리 데이터를 관리하고,
    상기 제1 메모리 블록에서 상기 제1 타입으로 상기 제1 코어 동작을 수행한 후, 상기 히스토리 테이블에서 상기 제1 메모리 블록의 상기 히스토리 데이터를 상기 제1 값에서 상기 제2 값으로 업데이트하는 단계는:
    상기 히스토리 테이블에 여유 공간이 있는지 여부를 결정하는 단계;
    상기 히스토리 테이블에 상기 여유 공간이 없는 것으로 결정되면, 상기 히스토리 테이블의 상기 M개의 히스토리 데이터 중 가장 낮은 우선 순위를 갖는 히스토리 데이터를 선택하는 단계;
    상기 선택된 히스토리 데이터를 비움으로써 상기 히스토리 테이블의 추가 여유 공간을 생성하는 단계; 및
    상기 추가 여유 공간에 상기 제1 메모리 블록의 상기 히스토리 데이터의 상기 제2 값을 저장하는 단계를 포함하고, 그리고
    N은 자연수이고, 그리고 M은 N보다 작은 자연수인 방법.
  9. 제 8 항에 있어서,
    상기 히스토리 테이블에 상기 여유 공간이 없는 것으로 결정되면, 상기 히스토리 테이블의 상기 M개의 히스토리 데이터 중 상기 가장 낮은 우선 순위를 갖는 상기 히스토리 데이터를 선택하는 단계는:
    상기 M개의 히스토리 데이터의 업데이트 순서 및 상기 M개의 히스토리 데이터에 대응하는 메모리 블록들의 참조 횟수들 중 적어도 하나에 기초하여, 상기 M개의 히스토리 데이터 각각의 우선 순위를 결정하는 단계; 및
    상기 M개의 히스토리 데이터 각각의 상기 결정된 우선 순위에 기초하여, 상기 M개의 히스토리 데이터 중 상기 가장 낮은 우선 순위를 갖는 상기 히스토리 데이터를 선택하는 단계를 포함하는 방법.
  10. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블록들 중 적어도 일부의 히스토리 데이터를 관리하도록 구성된 히스토리 테이블; 및
    제어 로직을 포함하되,
    상기 제어 로직은:
    상기 복수의 메모리 블록들 중 타겟 메모리 블록의 코어 동작을 가리키는 요청을 수신하고;
    상기 요청에 기초하여, 상기 히스토리 테이블을 참조하여 상기 타겟 메모리 블록의 히스토리 데이터가 제1 값 또는 제2 값을 갖는지 여부를 결정하고;
    상기 타겟 메모리 블록의 상기 히스토리 데이터가 상기 제1 값을 갖는 것으로 결정되면, 상기 타겟 메모리 블록에서 상기 코어 동작을 제1 타입으로 수행한 후, 상기 히스토리 테이블에서 상기 타겟 메모리 블록의 상기 히스토리 데이터를 상기 제1 값에서 상기 제2 값으로 업데이트하고; 그리고
    상기 타겟 메모리 블록의 상기 히스토리 데이터가 상기 제2 값을 갖는 것으로 결정되면, 상기 타겟 메모리 블록에서 상기 코어 동작을 상기 제1 타입과 다른 제2 타입으로 수행하도록 구성된 메모리 장치.
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