CN103765392A - 存储器装置的损耗均衡 - Google Patents

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Abstract

本发明涉及存储器装置及用以促进存储器装置中的损耗均衡操作的方法。在一个此种方法中，排除特定存储器单元块以使其不经历对所述存储器装置执行的损耗均衡操作。在至少一个方法中，用户选择将排除在对所述存储器装置的块的剩余部分执行的损耗均衡操作之外的存储器块。响应于由用户起始的直接或间接地识别存储器的将被排除的选定块的命令而将所述选定块排除在损耗均衡操作之外。

Description

存储器装置的损耗均衡
技术领域
本发明大体来说涉及半导体存储器，且特定来说在一个或一个以上实施例中，本发明涉及非易失性存储器装置中的存储器单元的损耗均衡。
背景技术
存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已发展成为用于宽广范围的电子应用的非易失性存储器的普遍来源。非易失性存储器为可在不施加电力的情况下将其所存储的数据保留达某一延长周期的存储器。快闪存储器及其它非易失性存储器的常见用途包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏机、电器、车辆、无线装置、移动电话及可装卸存储器模块，且非易失性存储器的用途继续扩大。
快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其有时称为写入)或其它物理现象(例如，相变或极化)，单元的阈值电压的改变确定每一单元的数据状态。可通过执行读取操作从存储器单元读取数据。通常使用擦除及编程循环来编程存储器单元。举例来说，首先擦除且接着选择性地编程特定存储器单元块的存储器单元。
这些编程／擦除循环导致发生存储器单元的损耗。随着存储器单元损耗，可发生例如氧化物降解、减慢的性能及增加的故障概率等问题。编程／擦除循环的数目也可影响存储器单元的数据保留特性。举例来说，典型存储器单元可展现20年的数据保留寿命或100,000次编程／擦除循环的特定可靠性水平。然而，存储器单元的预期数据保留随着对存储器单元执行的编程／擦除循环的数目增加而减少。其中使用存储器装置的应用将通常决定是数据保留还是高数目的编程／擦除循环对于用户更重要。利用各种数据管理方法来解决这些损耗问题。对存储器单元执行通常称为损耗均衡方法(例如，操作)的方法以便解决存储器装置中的这些损耗问题。通常，损耗均衡是指移动数据及／或调整数据存储于存储器装置中的位置以试图将损耗效应扩散到装置各处。
一种类型的损耗均衡操作为动态损耗均衡且通常由利用存储器装置的主机系统(例如，处理器)管理。主机系统监视装置中的存储器使用以确定特定存储器位置是否比存储器装置中的其它存储器位置经历更多编程／擦除循环。因此，主机系统动态地调整其对存储器装置中的存储器位置的寻址以相对于存储器装置中的其它存储器位置减少特定存储器位置经历的编程／擦除循环的数目。
另一类型的损耗均衡操作为静态损耗均衡，其以均匀方式执行损耗均衡操作而不(如动态损耗均衡中所做的那样)集中于特定存储器位置的使用。举例来说，静态损耗均衡操作实质上独立于主机系统存取存储器中的特定位置的频率。
不管采用动态还是静态损耗均衡方法，存储于存储器装置中的未被修改(例如，改变或更新)的数据仍可从一个存储器位置移动到另一存储器位置。此数据移动导致额外编程／擦除循环，此可导致数据保留特性的不希望减少，如上文所论述。
由于上述原因，且由于所属领域的技术人员在阅读并理解本发明后将明了的下述其它原因，此项技术中需要用于管理存储器装置中的损耗均衡操作的替代方法。
附图说明
图1展示NAND配置存储器单元阵列的示意性表示。
图2展示NOR配置存储器单元阵列的示意性表示。
图3展示存储器单元群体中的阈值电压范围的图形表示。
图4图解说明具有若干个分区且耦合到作为电子系统的部分的主机的存储器装置。
图5图解说明根据本发明的实施例的存储器装置的简化框图。
图6图解说明根据本发明的实施例的指令的框图。
图7是根据本发明的实施例的耦合到作为电子系统的部分的主机的存储器装置的简化框图。
具体实施方式
在本发明的以下详细描述中，参考形成本发明的一部分且其中以图解说明方式展示其中可实践本发明的特定实施例的随附图式。在图式中，贯穿数个视图相似编号描述实质上类似组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。在不背离本发明的范围的情况下，可利用其它实施例且可做出结构、逻辑及电改变。因此，不应将以下详细描述视为具有限制性意义。
快闪存储器通常利用称为NAND快闪及NOR快闪的两种基本架构中的一者。所述名称源自用以读取装置的逻辑。图1图解说明NAND类型快闪存储器阵列架构100，其中存储器阵列的存储器单元102在逻辑上布置成行与列的阵列。举例来说，在常规NAND快闪架构中，“行”是指具有共同耦合的控制栅极120的存储器单元，而“列”是指耦合为特定存储器单元108串的存储器单元。阵列的存储器单元102一起布置成若干串(例如，NAND串)，通常每串8个、16个、32个或更多个存储器单元102。一串的每一存储器单元以源极到漏极方式一起串联连接在源极线114与数据线116(通常称为位线)之间。举例来说，行解码器(未展示)通过选择特定存取线(通常称为字线，例如WL7到WL01187-0)激活存储器单元的逻辑行来存取所述阵列。每一字线118耦合到存储器单元行的控制栅极。可取决于正对阵列执行的操作的类型而将位线BL1到BL41161-4驱动为高或低。举例来说，这些位线BL1到BL41161-4耦合到通过感测特定位线116上的电压或电流来检测目标存储器单元的状态的感测装置(例如，感测放大器)130。如所属领域的技术人员所已知，存储器单元、字线及位线的数目可远大于图1中所展示的数目。
通常使用擦除及编程循环来编程存储器单元。举例来说，首先擦除且接着选择性地编程特定存储器单元块的存储器单元。对于NAND阵列，通常通过以下操作来擦除存储器单元块：将所述块中的所有字线接地且将擦除电压施加到在其上形成所述存储器单元块的半导体衬底且因此施加到存储器单元的通道以便移除可存储于所述存储器单元块的电荷存储结构(例如，浮动栅极或电荷陷阱)上的电荷。
编程通常涉及将一个或一个以上编程脉冲施加到选定字线(例如，WL41184)且因此施加到耦合到选定字线的每一存储器单元的控制栅极1201-4。典型编程脉冲以15V或接近15V开始且量值往往在每一编程脉冲施加期间增加。在将编程电压(例如，编程脉冲)施加到选定字线时，将电位(例如接地电位)施加到衬底，且因此施加到这些存储器单元的通道，从而产生从作为编程目标的存储器单元的通道到电荷存储结构的电荷转移。更具体来说，例如，电荷存储结构通常是通过直接注入或电子从通道到存储结构的福勒-诺德海姆(Fowler-Nordheim)隧穿而充电，从而产生通常大于零的Vt。另外，通常将抑制电压施加到未耦合到含有作为编程目标(例如，经选择)的存储器单元的NAND串的位线。通常在每一所施加编程脉冲之后执行验证操作以确定选定存储器单元是否已实现其目标(例如，既定)编程状态。验证操作通常包含执行感测操作以确定存储器单元的阈值电压是否已达到特定目标值。
图2图解说明NOR类型快闪存储器阵列架构200，其中存储器阵列的存储器单元202在逻辑上布置成行与列的阵列。每一存储器单元202耦合于源极线214与位线216之间。举例来说，行解码器(未展示)通过选择特定字线(例如WL7到WL02187-0)激活存储器单元的逻辑行来存取所述阵列。每一字线218耦合到存储器单元行的控制栅极。可取决于正对阵列执行的操作的类型而将位线BL1到BL42161-4驱动为高或低。举例来说，位线BL1到BL42161-4耦合到通过感测特定位线216上的电压或电流来检测目标存储器单元的状态的感测装置230。如所属领域的技术人员所已知，存储器单元、字线及位线的数目可远大于图2中所展示的数目。
存储器单元(例如，快闪存储器单元)可如此项技术中所已知配置为单电平存储器单元(SLC)或多电平存储器单元(MLC)。SLC及MLC存储器单元将数据状态(例如，如由一个或一个以上位表示)指派给存储器单元上所存储的特定阈值电压(Vt)范围。单电平存储器单元(SLC)准许在每一存储器单元上存储单个二进制数字(例如，位)的数据。同时，MLC技术取决于指派给单元的Vt范围的数量及在存储器单元的操作寿命期间所指派Vt范围的稳定性而准许每单元存储两个或两个以上二进制数字。用以表示由N个位构成的位模式的Vt范围(例如，电平)的数目为2N，其中N为整数。举例来说，一个位可由两个范围来表示，两个位可由四个范围来表示，三个位可由八个范围来表示等等。MLC存储器单元可在每一存储器单元上存储偶数或奇数个位，且提供分数位的方案也是已知的。举例来说，常见命名约定是将SLC存储器称为MLC(两电平)存储器，因为SLC存储器利用两个Vt范围来存储如由0或1表示的一个数据位。经配置以存储两个数据位的MLC存储器可由MLC(四电平)表示，经配置以存储三个数据位的MLC存储器可由MLC(八电平)表示，等等。
图3图解说明MLC(四电平)(例如，2位)存储器单元的Vt范围300的实例。举例来说，可将存储器单元编程到Vt，所述Vt归属于200mV的四个不同Vt范围302到308中的一者内，每一Vt范围用以表示对应于由两个位构成的位模式的数据状态。通常，在每一范围302到308之间维持静空间310(例如，有时称为裕量且可具有200mV到400mV的范围)以保持范围不重叠。作为实例，如果存储器单元上所存储的电压在四个Vt范围中的第一者302内，那么在此情况中所述单元存储逻辑‘11’状态且通常将其视为所述单元的擦除状态。如果所述电压在四个Vt范围中的第二者304内，那么在此情况中所述单元存储逻辑‘10’状态。四个Vt范围中的第三个Vt范围306中的电压将指示在此情况中单元存储逻辑‘00’状态。最后，驻存于第四个Vt范围308中的Vt指示所述单元中存储逻辑‘01’状态。
通常，存储于较高电平存储器单元中的数据比存储于较低电平存储器单元中的数据发生错误的可能性更大。举例来说，MLC(四电平)通常比(举例来说)SLC存储器具有更高错误可能性。此可由在较高电平存储器单元中编程的Vt范围的增加的数目及变窄导致。如上文所论述，对存储器单元执行的编程／擦除循环的数目也可增加错误的可能性。因此，举例来说，MLC存储器单元可比SLC存储器单元更易于产生编程／擦除循环诱发的错误。
相变存储器(PCM)是另一形式的非易失性存储器(图中未展示)，其使用在施加电流后即刻使含有来自周期表的V或VI族的一种或一种以上元素的合金的状态在非晶状态与结晶状态之间改变的可逆过程，且其中所述两种状态具有实质上不同的电阻。典型的电流相变存储器使用硫属化合物合金，例如锗-锑-碲(GeSbTe或GST，最常见为Ge2Sb2Te5)合金。材料的非晶(a-GST)及结晶(c-GST)状态具有大为不同的电阻率(大约为三个数量级)，使得容易进行状态的确定。结晶状态具有数量级为千欧姆(KΩ)的典型电阻，而非晶状态具有数量级为兆欧姆(MΩ)的典型电阻。所述状态在正常条件下是稳定的，因此PCM单元为具有长期数据保留的非易失性单元。当GST处于其非晶状态时，称其为复位。当GST处于其结晶状态中时，称其为设定。PCM存储器不需要在执行写入操作之前执行擦除操作，但对存储器单元执行的编程循环的数目可增加错误的可能性。举例来说，可通过测量PCM单元的电阻来读取PCM单元。
图4图解说明典型存储器系统400的功能性框图，存储器系统400包含通过通信信道408(例如，通信总线)耦合的主机402(例如，处理器)及存储器装置404。存储器装置404包括以多个分区412配置的存储器单元阵列410。所述存储器装置进一步包含经配置以经由通信信道408与主机402通信的控制／接口电路406。控制／接口电路406可管理存储器装置404中的特定操作，例如响应于由外部主机402提供到存储器装置的指令而执行的操作。举例来说，主机402可经由通信信道408将地址请求发送到存储器装置404，例如读取或写入请求的部分。
存储器阵列410的多个分区中的每一分区412包括多个存储器单元块。如果将利用损耗均衡，那么存储器装置经配置以在每一分区上均匀地执行损耗均衡操作。然而，此可导致不合意的结果。举例来说，存储器阵列410可为256Mb(兆位)阵列，其中每一分区412包括64Mb。因此，存储器阵列410可包括四个独立损耗均衡分区412。因此，如果将存储的一些数据需要特定数据保留水平且不同数据需要特定数目个编程／擦除循环，那么所述两种类型的数据可存储于不同分区中。此可具有限制性，因为某些分区的部分可能不被使用以便确保空间可供用于每一类型的数据。或者，分区可能被填满，而相同类型的额外数据可能仍需要存储于存储器装置中。举例来说，如果将被排除在损耗均衡之外的数据超过64Mb分区大小的倍数，那么(举例来说)可能需要将整个额外分区排除在损耗均衡之外。或者，举例来说，此额外数据可能必须存储于不同分区中，此可使额外数据受到存储器装置中的不合意的损耗均衡操作。
根据依照本发明的各种实施例的存储器装置及方法提供调整将如何关于损耗均衡操作管理特定存储器单元块，例如排除特定块以使其不经历存储器装置中的损耗均衡操作。举例来说，存储器装置可包括配置为跨越整个存储器阵列的单个分区的存储器阵列。根据本发明的各种实施例，可将此单个分区的特定存储器块排除在损耗均衡操作之外。因此，根据本发明的各种实施例促进存储具有特定所要数据保留特性的数据以及存储具有特定所要编程／擦除循环数目的数据，而不用担心损耗均衡操作将影响所要数据保留特性。此可提供改善的灵活性及对存储器阵列中的存储器位置的更高效使用，因为根据本发明的各种实施例的存储器装置不限于如现有技术中的情况那样跨越整个分区均匀地应用损耗均衡。
图5图解说明根据本发明的各种实施例的存储器装置500的一部分。图5中所展示的存储器装置500已经简化以集中于特定元件以改善对根据本发明的各种实施例的理解。举例来说，存储器装置500包括存储器阵列502，例如快闪存储器单元阵列。所述存储器阵列可以NAND及／或NOR配置来配置。图5中所展示的存储器阵列502可包括一个或一个以上分区及／或多个可个别擦除存储器单元块504，其中每一块可包括一个或一个以上存储器页。举例来说，存储器阵列502的每一块的存储器单元可在逻辑上布置成若干行及列，例如图1或2中所展示。存储器阵列502的存储器单元可包括单电平(SLC)及／或多电平(MLC)存储器单元。根据本发明的各种实施例，存储器阵列502可包括除快闪存储器单元之外的类型的非易失性存储器。举例来说，存储器阵列502可包含非易失性存储器单元，例如氮化物只读存储器(NROM)单元、铁电场效应晶体管存储器单元、相变(PCM)存储器单元及使用阈值电压、电阻及／或其它特性的改变来存储数据值的其它存储器(举例来说)。
存储器装置500进一步包括促进对存储器阵列502的存储器单元的存取的行解码电路510及列解码电路512。地址电路508将寻址信息提供到行解码电路510及列解码电路512。感测电路及数据高速缓冲存储器514帮助促进例如读取、写入(例如，编程)及擦除操作等存储器装置操作。举例来说，感测电路514可检测将读取的特定数目个选定存储器单元的编程状态。数据高速缓冲存储器514可存储由感测电路感测的数据(例如，例如在读取或验证操作期间所获得的感测信息)。举例来说，数据高速缓冲存储器514也可将待编程的数据存储到特定数目个选定存储器单元中，例如在编程操作期间。
根据本发明的各种实施例，存储器装置500进一步包括至少部分地促进存储器装置操作的控制电路(例如，控制器)506。控制电路506可经配置以通过通信信道516与外部主机(例如，处理器)(图5中未展示)通信。举例来说，控制电路506可耦合到存储器装置500(未展示)的其它电路，例如耦合到行解码电路510、列解码电路512及感测电路／数据高速缓冲存储器514电路。根据本发明的一个或一个以上实施例，控制电路506可经配置以管理存储器阵列502的特定块的损耗均衡。举例来说，可将特定经识别的块排除在由控制电路506促进的损耗均衡操作之外。因此，举例来说，根据本发明的一个或一个以上实施例，损耗均衡操作可仅应用于存储器装置的块的子组，从而将其它块排除在损耗均衡操作之外。根据本发明的一个或一个以上实施例，所述控制电路经配置以独立于可耦合到存储器装置500的外部主机而管理存储器装置500内的损耗均衡操作。
图6图解说明根据本发明的实施例的指令600的框图，指令600可经由通信信道516传输且由图5的控制电路506接收。举例来说，指令600可由通过通信信道516耦合到存储器装置的主机装置产生。指令600包括包含指示将执行的特定任务的命令的命令部分602。举例来说，识别将排除在损耗均衡操作之外的特定数据及／或存储器块。指令600进一步包括变元部分604。指令的变元部分可包括识别将排除在损耗均衡操作之外的数据及／或块的信息。举例来说，变元信息604可识别存储器装置中的特定存储器块的位置。变元信息604可替代地包括存储器块的特定范围。变元604可包括经识别块的特定开始及结束地址。所述变元可替代地包括开始地址及指示在所述开始地址之后的地址的数目的特定编号。根据本发明的各种实施例，其它变元也可识别特定块。
命令部分602也可包括由主机产生的写入指令且变元部分604可包括与将写入的数据相关联的地址(例如，逻辑地址)。举例来说，根据本发明的一个或一个以上实施例，命令部分602可包含指示写入操作的命令且可进一步包含指示符(例如，旗标)，所述指示符向存储器装置指示是否将把数据排除在损耗均衡操作之外。举例来说，所述旗标可具有指示相关联的数据是否应存储于被排除在损耗均衡之外的块中的特定值。例如主机与存储器装置之间的逻辑地址到物理地址转译是所属领域的技术人员众所周知的。
或者，举例来说，根据各种实施例，变元信息604可通过直接识别将包含于损耗均衡操作中的一个或一个以上块来间接识别将排除在损耗均衡操作之外的一个或一个以上块。因此，通过识别将包含于损耗均衡操作中的块，间接识别将排除在损耗均衡操作之外的块。举例来说，根据这些实施例中的一者或一者以上，控制电路可改为经配置以仅对具体识别为包含于损耗均衡操作中的块执行损耗均衡操作且不对未经具体识别的块执行损耗均衡。
再次参考图5，控制电路506可包括其中可存储经识别块信息的存储器装置(例如，非易失性存储器)(图5中未展示)。举例来说，经识别块信息可包括关于特定块是否已被选择为排除在损耗均衡操作之外的信息。举例来说，经识别块信息也可存储于存储器阵列502的特定部分中。举例来说，在存储器装置的初始化操作期间(例如，例如在复位操作之后)，可从存储经识别块信息的存储器读取所存储的经识别块信息并将其加载到控制器506中。举例来说，控制电路506可包含寄存器，可在从主机接收后及／或在初始化期间随着从存储器读取而即刻将经识别块信息加载到所述寄存器中。根据本发明的各种实施例，作为在存储器装置内执行损耗均衡操作的部分，控制电路506检查存储于寄存器中的经识别块信息以确定关于损耗均衡操作已识别哪些块。
根据本发明的各种实施例，控制电路506可将特定存储器块排除在损耗均衡操作之外但仍允许对经识别块执行编程操作，例如响应于执行写入操作的外部地址请求。举例来说，特定块群组可被识别为排除在损耗均衡操作之外但可存储在将来某时可能需要改变(例如，更新)的数据。因此，根据本发明的各种实施例，当由外部主机请求时可促进对存储于这些经识别存储器块中的数据的改变，但其排除在于存储器装置500内部执行的损耗均衡操作之外。
图7是根据本发明的一个或一个以上实施例具有至少一个存储器装置700的电子系统的功能性框图。图7中所图解说明的存储器装置700耦合到主机(例如处理器710)。处理器710可为微处理器或某种其它类型的控制电路。存储器装置700及处理器710形成电子系统720的部分。举例来说根据本发明的一个或一个以上实施例，存储器装置700可包括以上关于图5所论述的存储器装置500。存储器装置700已经简化以集中于所述存储器装置的有助于理解本发明的各种实施例的特征。
存储器装置700包含可在逻辑上布置成行与列的库的一个或一个以上存储器阵列730。根据一个或一个以上实施例，存储器阵列730的存储器单元为快闪存储器单元。存储器阵列730可包含驻存于作为存储器装置700的部分的单个或多个裸片上的多个存储器单元及块。存储器阵列730可包括SLC及／或MLC存储器。举例来说，存储器阵列730也可为可调适的以在每一单元中存储变化的数据密度(例如，MLC(四电平)及MLC(八电平))。
提供地址缓冲器电路740以锁存提供于地址输入连接A0到Ax742上的地址信号。地址信号由行解码器744及列解码器748接收及解码以存取存储器阵列730。举例来说，行解码器744可包括经配置以驱动存储器阵列730的字线的驱动器电路。受益于本说明，所属领域的技术人员应了解，地址输入连接742的数目可取决于存储器阵列730的密度及架构。即，举例来说，地址数字的数目随着增加的存储器单元计数以及增加的库及块计数两者而增加。
存储器装置700通过使用例如感测／数据高速缓冲存储器电路750等感测装置感测存储器阵列列中的电压或电流改变来读取存储器阵列730中的数据。在至少一个实施例中，感测／数据高速缓冲存储器电路750经耦合以从存储器阵列730读取并锁存一行数据。包含数据输入及输出(I／O)缓冲器电路760以经由多个数据连接762与处理器710进行双向数据通信。提供写入／擦除电路756以将数据写入到存储器阵列730或从存储器阵列730擦除数据。
举例来说，控制电路770至少部分地经配置以实施本发明的各种实施例，例如促进上文所论述的损耗均衡操作。在至少一个实施例中，控制电路770可利用状态机。举例来说，控制电路770可在配置及功能性上与上文关于图5所论述的控制电路506类似。
控制信号及命令可由处理器710经由命令总线772发送到存储器装置700。举例来说，命令总线772可为离散信号线或可由多个信号线构成。这些命令信号772用以控制对存储器阵列730的操作，包含数据读取、数据写入(例如，编程)及擦除操作。举例来说，上文关于图6所论述的指令600可经由命令总线772从处理器710传输到存储器装置700。命令总线772、地址总线742及数据总线762可全部组合或可部分地组合以形成若干个标准接口778。举例来说，存储器装置700与处理器710之间的接口778可为通用串行总线(USB)接口。如所属领域的技术人员所已知，接口778也可为与许多硬盘驱动器(例如，SATA、PATA)一起使用的标准接口。
图7中所图解说明的电子系统已被简化以促进对存储器的特征的基本理解且仅用于图解说明的目的。所属领域的技术人员已知非易失性存储器的内部电路及功能的更详细理解。
结论
总的来说，本发明的一个或一个以上实施例提供存储器装置中的损耗均衡操作管理方法。具体来说，直接或间接地将特定块识别为可排除在存储器装置中的损耗均衡操作之外的块。因此，可在同一存储器装置中实现所要数据保留特性及所要编程／擦除循环，同时进一步改善对装置的高效利用。这些方法可促进具有所要编程／擦除循环特性的存储器单元连同具有所要数据保留特性的存储器单元的更高效分配。
虽然本文中已图解说明且描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了本发明的许多更改。因此，此申请案打算涵盖本发明的任何更改或变化。

Claims (15)

1.一种操作具有布置成多个块的存储器单元阵列的存储器装置的方法，所述方法包括：
接收识别所述多个块中的一个或一个以上块的特定群组的命令；以及
响应于所述所接收命令而仅对所述多个块的子组执行一个或一个以上损耗均衡操作。
2.根据权利要求1所述的方法，其中响应于所述所接收命令而执行所述一个或一个以上损耗均衡操作进一步包括仅对所述多个块中的除包括所述特定块群组的块之外的块执行所述一个或一个以上损耗均衡操作。
3.根据权利要求1所述的方法，其中响应于所述所接收命令而执行所述一个或一个以上损耗均衡操作进一步包括仅对所述多个块中的包括所述特定块群组的块执行所述一个或一个以上损耗均衡操作。
4.根据权利要求1所述的方法，其中接收所述命令进一步包括接收如下命令：所述所接收命令识别所述多个块的包括所述特定块群组的块范围。
5.根据权利要求1所述的方法，其中接收所述命令进一步包括接收如下命令：所述所接收命令识别开始地址及指示在所述开始地址之后的地址范围的特定编号。
6.根据权利要求1所述的方法，其中接收所述命令进一步包括接收如下命令：所述所接收命令包括写入命令且所述写入命令包括逻辑地址及旗标，所述旗标具有指示所述逻辑地址对应于所述多个块中的包括所述特定块群组的块的物理块地址的值。
7.根据权利要求1所述的方法，其中接收所述命令进一步包括接收如下命令：所述所接收命令包括写入命令且所述写入命令包括逻辑地址及旗标，所述旗标具有指示所述逻辑地址将与所述多个块中的将被排除在损耗均衡操作之外的特定块相关联的值。
8.根据权利要求1所述的方法，其中接收所述命令进一步包括接收如下命令：所述所接收命令包括识别所述多个块中的包括所述特定块群组的所述块的变元。
9.根据权利要求1所述的方法，其中所述多个块包括单个存储器分区且其中所述多个块中的每一块包括可独立擦除的存储器单元块。
10.根据权利要求1所述的方法，其中执行损耗均衡操作进一步包括通过以下方式执行损耗均衡操作：将数据从所述多个块中的第一块拷贝到所述多个块中的第二块，且在将数据从所述第一块拷贝到所述第二块之后对所述第一块执行擦除操作。
11.根据权利要求1所述的方法，其中接收所述命令进一步包括从耦合到所述存储器装置且经配置以与所述存储器装置通信的主机装置接收所述命令；且其中执行一个或一个以上损耗均衡操作进一步包括如下执行一个或一个以上损耗均衡操作：独立于来自所述主机的引导而执行所述损耗均衡操作。
12.一种存储器装置，其包括：
存储器单元阵列，其布置成多个块；
接口，其经配置以接收特定命令，其中所述特定命令识别所述多个块的特定块群组；以及
控制电路，其中所述控制电路经配置以响应于所述所接收命令而仅对所述多个块的子组执行一个或一个以上损耗均衡操作。
13.根据权利要求12所述的存储器装置，其中所述控制电路进一步经配置以独立于在所述接口处接收的一个或一个以上命令而执行所述一个或一个以上损耗均衡操作。
14.根据权利要求12所述的存储器装置，其中所述存储器单元阵列包括NAND配置快闪存储器单元的单个分区或NOR配置快闪存储器单元的单个分区。
15.根据权利要求12所述的存储器装置，其中所述控制电路进一步经配置以独立地擦除所述多个块中的每一块。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107153616A (zh) * 2016-03-03 2017-09-12 三星电子株式会社 用于同步ddr兼容存储器的协调的模块内ras特征
CN107680632A (zh) * 2016-08-01 2018-02-09 大唐移动通信设备有限公司 一种固态硬盘的寿命测试方法及装置
CN109716281A (zh) * 2016-10-03 2019-05-03 赛普拉斯半导体公司 用于非易失性存储器的用户可配置的耗损均衡的系统、方法和设备
CN110140173A (zh) * 2017-01-20 2019-08-16 阿姆有限公司 延长存储器的寿命的装置和方法
CN110603532A (zh) * 2017-04-07 2019-12-20 美光科技公司 存储器管理
CN111916139A (zh) * 2019-05-07 2020-11-10 美光科技公司 具有用户定义的加标记机制的存储器装置
CN112740189A (zh) * 2018-08-23 2021-04-30 美光科技公司 非易失性存储器的多级损耗均衡

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200828320A (en) * 2006-12-28 2008-07-01 Genesys Logic Inc Method for performing static wear leveling on flash memory
US9104547B2 (en) * 2011-08-03 2015-08-11 Micron Technology, Inc. Wear leveling for a memory device
US9754648B2 (en) 2012-10-26 2017-09-05 Micron Technology, Inc. Apparatuses and methods for memory operations having variable latencies
US9201786B2 (en) 2012-12-21 2015-12-01 Kabushiki Kaisha Toshiba Memory controller and memory system
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
WO2015005635A1 (ko) * 2013-07-08 2015-01-15 주식회사 윌러스표준기술연구소 메모리 시스템 및 메모리의 데이터 처리 방법
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9384830B2 (en) * 2014-05-06 2016-07-05 Micron Technology, Inc. Apparatuses and methods for performing multiple memory operations
US10365835B2 (en) * 2014-05-28 2019-07-30 Micron Technology, Inc. Apparatuses and methods for performing write count threshold wear leveling operations
TWI567745B (zh) * 2015-09-02 2017-01-21 So that the anti-gate flash memory has a multi-performance method
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US9997232B2 (en) * 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US20180285562A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Computing system with protection against memory wear out attacks
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10198195B1 (en) 2017-08-04 2019-02-05 Micron Technology, Inc. Wear leveling
US10615798B2 (en) * 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
US11714547B2 (en) * 2020-06-05 2023-08-01 Micron Technology, Inc. Trims for memory performance targets of applications
US12026042B2 (en) * 2022-06-01 2024-07-02 Micron Technology, Inc. Adaptive wear leveling for endurance compensation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060026623A1 (en) * 2004-07-28 2006-02-02 Fuji Photo Film Co., Ltd. Recording medium cartridge
US20100318719A1 (en) * 2009-06-12 2010-12-16 Micron Technology, Inc. Methods, memory controllers and devices for wear leveling a memory
US20110066792A1 (en) * 2008-02-10 2011-03-17 Rambus Inc. Segmentation Of Flash Memory For Partial Volatile Storage

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6948041B2 (en) 2002-10-24 2005-09-20 Micron Technology, Inc. Permanent memory block protection in a flash memory device
US7441067B2 (en) 2004-11-15 2008-10-21 Sandisk Corporation Cyclic flash memory wear leveling
US20060256623A1 (en) 2005-05-12 2006-11-16 Micron Technology, Inc. Partial string erase scheme in a flash memory device
KR100874441B1 (ko) * 2007-01-09 2008-12-17 삼성전자주식회사 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치,그것을 제어하는 메모리 제어기, 그리고 그것을 포함한메모리 시스템
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
TWI348163B (en) 2007-10-09 2011-09-01 Phison Electronics Corp Wear leveling method and controller using the same
US9477587B2 (en) 2008-04-11 2016-10-25 Micron Technology, Inc. Method and apparatus for a volume management system in a non-volatile memory device
CN102197381A (zh) * 2008-10-28 2011-09-21 Nxp股份有限公司 用于可拆卸装置的具有高速缓存和接口的数据处理电路
JP4952740B2 (ja) 2009-04-13 2012-06-13 Ｔｄｋ株式会社 メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法
JP2010250143A (ja) 2009-04-17 2010-11-04 Fujifilm Corp 画像シート、位置合わせ方法および装置
US8266481B2 (en) 2009-07-29 2012-09-11 Stec, Inc. System and method of wear-leveling in flash storage
US8838877B2 (en) 2009-09-16 2014-09-16 Apple Inc. File system derived metadata for management of non-volatile memory
JP2011150454A (ja) 2010-01-20 2011-08-04 Panasonic Corp 移動体端末
US9104547B2 (en) * 2011-08-03 2015-08-11 Micron Technology, Inc. Wear leveling for a memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060026623A1 (en) * 2004-07-28 2006-02-02 Fuji Photo Film Co., Ltd. Recording medium cartridge
US20110066792A1 (en) * 2008-02-10 2011-03-17 Rambus Inc. Segmentation Of Flash Memory For Partial Volatile Storage
US20100318719A1 (en) * 2009-06-12 2010-12-16 Micron Technology, Inc. Methods, memory controllers and devices for wear leveling a memory

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12032828B2 (en) 2016-03-03 2024-07-09 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
CN107153616B (zh) * 2016-03-03 2023-09-08 三星电子株式会社 用于同步ddr兼容存储器的协调的模块内ras特征
CN107153616A (zh) * 2016-03-03 2017-09-12 三星电子株式会社 用于同步ddr兼容存储器的协调的模块内ras特征
CN107680632A (zh) * 2016-08-01 2018-02-09 大唐移动通信设备有限公司 一种固态硬盘的寿命测试方法及装置
CN107680632B (zh) * 2016-08-01 2020-10-16 大唐移动通信设备有限公司 一种固态硬盘的寿命测试方法及装置
CN109716281B (zh) * 2016-10-03 2022-06-17 英飞凌科技有限责任公司 用于非易失性存储器的用户可配置的耗损均衡的系统、方法和设备
CN109716281A (zh) * 2016-10-03 2019-05-03 赛普拉斯半导体公司 用于非易失性存储器的用户可配置的耗损均衡的系统、方法和设备
US11604727B2 (en) 2017-01-20 2023-03-14 Arm Limited Apparatus and methods to prolong lifetime of memories
CN110140173B (zh) * 2017-01-20 2023-07-25 阿姆有限公司 延长存储器的寿命的装置和方法
CN110140173A (zh) * 2017-01-20 2019-08-16 阿姆有限公司 延长存储器的寿命的装置和方法
CN110603532A (zh) * 2017-04-07 2019-12-20 美光科技公司 存储器管理
CN110603532B (zh) * 2017-04-07 2024-02-06 美光科技公司 存储器管理
CN112740189A (zh) * 2018-08-23 2021-04-30 美光科技公司 非易失性存储器的多级损耗均衡
CN112740189B (zh) * 2018-08-23 2024-05-31 美光科技公司 非易失性存储器的多级损耗均衡
CN111916139A (zh) * 2019-05-07 2020-11-10 美光科技公司 具有用户定义的加标记机制的存储器装置

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