TW201320085A - 記憶體裝置之平均抹寫 - Google Patents

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Abstract

本發明揭示用以促進一記憶體裝置中之平均抹寫操作之記憶體裝置及方法。在一種此方法中，排除特定記憶體單元區塊以使其不經歷對該記憶體裝置所執行之平均抹寫操作。在至少一種方法中，一使用者選擇欲排除在對該記憶體裝置之區塊之剩餘部分所執行之平均抹寫操作之外的記憶體區塊。回應於由一使用者起始之直接或間接地識別欲排除之選定區塊之一命令而將記憶體之該等選定區塊排除在平均抹寫操作之外。

Description

記憶體裝置之平均抹寫
本發明大體而言係關於半導體記憶體，且特定而言在一或多項實施例中，本發明係關於非揮發性記憶體裝置中之記憶體單元之平均抹寫。
記憶體裝置通常作為內部半導體積體電路提供於電腦或其他電子裝置中。存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展成為用於一寬廣範圍之電子應用之非揮發性記憶體之一普遍來源。非揮發性記憶體係可在不施加電力之情形下將其所儲存之資料存留達某一延長週期之記憶體。快閃記憶體及其他非揮發性記憶體之常見用途包含：個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電器、車輛、無線裝置、行動電話及可抽換式記憶體模組，且非揮發性記憶體之用途繼續擴大。
快閃記憶體器件通常使用允許高記憶體密度、高可靠性及低電力消耗之一單電晶體記憶體單元。透過電荷儲存結構(例如，浮動閘極或電荷陷獲)之程式化(其有時稱為寫入)或其他物理現象(例如，相變或極化)，單元之臨限電壓之改變判定每一單元之資料狀態。可藉由執行一讀取操作 自記憶體單元讀取資料。記憶體單元通常使用抹除及程式化循環來程式化。舉例而言，一特定記憶體單元區塊之記憶體單元首先經抹除且然後選擇性地程式化。
此等程式化/抹除循環導致發生記憶體單元之耗損。隨著記憶體單元耗損，可發生諸如氧化物降解、減慢效能及增加之故障機率等問題。程式化/抹除循環之數目亦可影響記憶體單元之資料存留特性。舉例而言，一典型記憶體單元可展現20年之一資料存留壽命或100,000次程式化/抹除循環之一特定可靠性位準。然而，記憶體單元之預期資料存留隨著對記憶體單元所執行之程式化/抹除循環之數目增加而減少。其中使用記憶體裝置之應用將通常決定資料存留抑或程式化/抹除循環之一高數目對於使用者更重要。利用各種資料管理方法以解決此等耗損問題。對記憶體單元執行通常稱為平均抹寫方法(例如，操作)之方法以便解決記憶體裝置中之此等耗損問題。通常，平均抹寫係指移動資料及/或調整資料儲存於記憶體裝置中之位置以試圖將耗損效應擴散至裝置各處。
一種類型之平均抹寫操作係動態平均抹寫且通常由利用記憶體裝置之一主機系統(例如，處理器)管理。主機系統監視裝置中之記憶體使用以判定特定記憶體位置是否比記憶體裝置中之其他記憶體位置經歷更多程式化/抹除循環。因此，主機系統動態調整其對記憶體裝置中之記憶體位置之定址以相對於記憶體裝置中之其他記憶體位置減少特定記憶體位置經歷之程式化/抹除循環之數目。
另一類型之平均抹寫操作係靜態平均抹寫，其在不(如動態平均抹寫中那樣)關注特定記憶體位置之使用之情形下以一均勻方式執行平均抹寫操作。舉例而言，靜態平均抹寫操作實質上獨立於主機系統存取記憶體中之特定位置之頻率。
不管採用動態抑或靜態平均抹寫方法，儲存於記憶體裝置中之未被修改(例如，改變或更新)之資料仍可自一個記憶體位置移動至另一記憶體位置。此資料移動導致額外程式化/抹除循環，如以上所論述其可導致資料存留特性之一不期望減少。
由於上述原因，且由於熟習此項技術者在閱讀並理解本發明後將明瞭之下述其他原因，此項技術中需要用於管理記憶體裝置中之平均抹寫操作之替代方法。
在本發明之以下詳細說明中，參考形成本發明之一部分且其中以圖解說明方式展示其中可實踐本發明之特定實施例之隨附圖式。在圖式中，貫穿數個視圖相似編號闡述實質上類似組件。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明。在不背離本發明之範疇之情形下，可利用其他實施例且可做出結構、邏輯及電改變。因此，不應將以下詳細說明視為具有一限制性意義。
快閃記憶體通常利用稱為NAND快閃及NOR快閃之兩種基本架構中之一者。名稱係自用以讀取該等裝置之邏輯得出。圖1圖解說明一NAND類型快閃記憶體陣列架構100， 其中記憶體陣列之記憶體單元102在邏輯上配置成列與行之一陣列。舉例而言，在一習用NAND快閃架構中，「列」係指具有共同耦合之控制閘極120之記憶體單元，而「行」係指作耦合為一特定記憶體單元108串之記憶體單元。陣列之記憶體單元102一起配置成串(例如，NAND串)，通常每串8個、16個、32個或更多個記憶體單元102。一串之每一記憶體單元在一源極線114與一資料線116之間以源極至汲極方式串聯連接在一起，通常稱為一位元線。舉例而言，一列解碼器(未展示)藉由選擇一特定存取線(通常稱為一字線，諸如WL7至WL0 1187-0)啟動記憶體單元之一邏輯列來存取該陣列。每一字線118耦合至一記憶體單元之一列之控制閘極。位元線BL1至BL4 1161-4端視對陣列所執行之操作之類型而可驅動為高或驅動為低。舉例而言，此等位元線BL1至BL4 1161-4耦合至藉由感測一特定位元線116上之電壓或電流來偵測一目標記憶體單元之狀態之感測裝置(例如，感測放大器)130。如熟習此項技術者所習知，記憶體單元、字線及位元線之數目可遠大於圖1中所展示之彼等。
記憶體單元通常使用抹除及程式化循環來程式化。舉例而言，一特定記憶體單元區塊之記憶體單元首先經抹除且然後選擇性地程式化。對於一NAND陣列，一記憶體單元區塊通常藉由將區塊中之所有字線接地且施加一抹除電壓至在其上形成該記憶體單元區塊之一半導體基板且因此施加至記憶體單元之通道以便移除可儲存於該記憶體單元區 塊之電荷儲存結構(例如，浮動閘極或電荷陷獲)上之電荷來抹除。
程式化通常涉及施加一或多個程式化脈衝至一選定字線(例如，WL4 1184)且因此施加至耦合至該選定字線之每一記憶體單元之控制閘極1201-4。典型程式化脈衝以等於或接近15 V開始且量值往往在每一程式化脈衝施加期間增加。在將程式化電壓(例如，程式化脈衝)施加至選定字線時，將一電位(諸如一接地電位)施加至基板，且因此施加至此等記憶體單元之通道，從而產生自作為程式化目標之記憶體單元之通道至電荷儲存結構之一電荷轉移。更特定而言，(舉例而言)電荷儲存結構通常係透過直接注入或電子自通道至儲存結構之Fowler-Nordheim隧穿而充電，從而產生通常大於零之一Vt。另外，通常將一抑制電壓施加至未耦合至含有作為程式化目標(例如，經選擇)之一記憶體單元之一NAND串之位元線。通常在每次所施加程式化脈衝之後執行一驗證操作以判定選定記憶體單元是否已達成其目標(例如，既定)程式化狀態。一驗證操作通常包含執行一感測操作以判定一記憶體單元之一臨限電壓是否已達到一特定目標值。
圖2圖解說明一NOR類型快閃記憶體陣列架構200，其中記憶體陣列之記憶體單元202在邏輯上配置成列與行之一陣列。每一記憶體單元202耦合於一源極線214與一位元線216之間。舉例而言，一列解碼器(未展示)藉由選擇一特定字線(諸如WL7至WL0 2187-0)啟動記憶體單元之一邏輯列 來存取該陣列。每一字線218耦合至記憶體單元之一列之控制閘極。位元線BL1至BL4 2161-4端視對陣列所執行之操作之類型而可驅動為高或驅動為低。舉例而言，位元線BL1至BL4 2161-4耦合至藉由感測一特定位元線216上之電壓或電流來偵測一目標記憶體單元之狀態之感測裝置230。如熟習此項技術者所習知，記憶體單元、字線及位元線之數目可遠大於圖2中所展示之彼等。
記憶體單元(例如，快閃記憶體單元)可如此項技術中所習知組態為單位階記憶體單元(SLC)或多位階記憶體單元(MLC)。SLC及MLC記憶體單元將一資料狀態(例如，如由一或多個位元所表示)指派給記憶體單元上所儲存之一特定臨限電壓(Vt)範圍。單位階記憶體單元(SLC)准許在每一記憶體單元上儲存一單個二進制資料數位(例如，位元)。同時，MLC技術端視指派給單元之Vt範圍之數量及在記憶體單元之操作壽命期間所指派Vt範圍之穩定性而准許每單元儲存兩個或兩個以上二進制數位。用以表示由N個位元構成之一位元型樣之Vt範圍(例如，位階)之數目係2N，其中N係一整數。舉例而言，一個位元可由兩個範圍表示、兩個位元可由四個範圍表示、三個位元可由八個範圍表示，等等。MLC記憶體單元可在每一記憶體單元上儲存偶數或奇數個位元，且提供分率位元之方案亦係所習知。一共同命名約定係將SLC記憶體稱為MLC(兩位階)記憶體，此乃因SLC記憶體利用兩個Vt範圍以儲存如由(舉例而言)一0或一1所表示之一個資料位元。經組態以儲存兩個資料 位元之MLC記憶體可由MLC(四位階)表示，三個資料位元可由MLC(八位階)表示，等等。
圖3圖解說明一MLC(四位階)(例如，2個位元)記憶體單元之Vt範圍300之一實例。舉例而言，一記憶體單元可程式化至一Vt，該Vt歸屬於200 mV之四個不同Vt範圍302至308中之一者內，每一Vt範圍用以表示對應於由兩個位元構成之一位元型樣之一資料狀態。通常，一死空間310(例如，有時稱為一裕量且可具有200 mV至400 mV之一範圍)維持於每一範圍302至308之間以保持範圍不重疊。作為一實例，若一記憶體單元上所儲存之電壓位於四個Vt範圍中之第一者302內，則在此情形中該單元儲存一邏輯「11」狀態且通常將其視為該單元之抹除狀態。若該電壓位於四個Vt範圍中之第二者304內，則在此情形中該單元儲存一邏輯「10」狀態。四個Vt範圍中之第三個Vt範圍306中之一電壓將指示在此情形中單元儲存一邏輯「00」狀態。最後，駐存於第四個Vt範圍308中之一Vt指示該單元中儲存一邏輯「01」狀態。
儲存於較高位階記憶體單元中之資料通常比儲存於較低位階記憶體單元中之資料發生錯誤之一可能性更大。舉例而言，MLC(四位階)通常比(舉例而言)SLC記憶體具有一更高錯誤可能性。在較高位階記憶體單元中此可由所程式化之Vt範圍之增加之數目及變窄導致。如以上所論述，對一記憶體單元所執行之程式化/抹除循環之數目亦可增加錯誤之可能性。因此，MLC記憶體單元可比(舉例而言) SLC記憶體單元更易於產生程式化/抹除循環誘發之錯誤。
相變記憶體(PCM)係另一形式之非揮發性記憶體(圖中未展示)，其使用改變含有在施加一電流後介於非晶狀態與結晶狀態之間的來自週期表之V或VI族之一或多種元素之一合金之狀態的一可逆程序，且其中該兩種狀態具有實質上不同之電阻。典型電流相變記憶體使用一硫屬化合物合金，諸如一鍺-銻-碲(GeSbTe或GST，最常見為Ge2Sb2Te5)合金。材料之非晶(a-GST)及結晶(c-GST)狀態具有很大程度上不同之電阻率(約為三個數量級)，因此容易進行狀態之一判定。結晶狀態具有約為千歐姆(KΩ)之典型電阻，而非晶狀態具有約為百萬歐姆(MΩ)之典型電阻。該等狀態在正常條件下係穩定的，因此PCM單元係具有一長資料存留之一非揮發性單元。當GST處於其非晶狀態時，稱其為重設。當GST處於其結晶狀態中時，稱其為設定。PCM記憶體不需要在執行一寫入操作之前執行一抹除操作，但對一記憶體單元所執行之程式化循環之數目可增加錯誤之可能性。舉例而言，可藉由量測PCM單元之電阻來進行讀取。
圖4圖解說明一典型記憶體系統400之一功能性方塊圖，該典型記憶體系統400包含一主機402(例如，處理器)及藉由一通信通道408(例如，通信匯流排)耦合之一記憶體裝置404。記憶體裝置404包括以複數個分割區412組態之一記憶體單元陣列410。該記憶體裝置進一步包含經組態以經由通信通道408與主機402通信之控制/介面電路406。控制/ 介面電路406可管理記憶體裝置404中之特定操作，諸如回應於由外部主機402提供至記憶體裝置之指令所執行之操作。主機402可經由通信通道408發送位址請求至記憶體裝置404，舉例而言諸如一讀取或一寫入請求之部分。
記憶體陣列410之複數個分割區中之每一分割區412包括複數個記憶體單元區塊。若利用平均抹寫，則記憶體裝置經組態以在每一分割區上均勻地執行平均抹寫操作。然而，此可導致不期望之結果。舉例而言，記憶體陣列410可係一256 Mb(百萬位元)陣列，其中每一分割區412包括64 Mb。因此，記憶體陣列410可包括四個獨立平均抹寫分割區412。因此，若欲儲存之某些資料需要一特定資料存留位準且不同資料需要一特定程式化/抹除循環數目，則該兩種類型之資料可儲存於不同分割區中。此可由於某些分割區之部分可能不被使用以便確保空間可供用於每一類型之資料而具有限制性。另一選擇係，一分割區可能被填滿，而相同類型之額外資料可能仍需要儲存於記憶體裝置中。舉例而言，若欲排除在平均抹寫之外的資料超過64 Mb分割區大小之一倍，則(舉例而言)可能需要將一整個額外分割區排除在平均抹寫之外。此額外資料可替代地必須儲存於一不同分割區中，此可(舉例而言)使該額外資料受到記憶體裝置中之不期望之平均抹寫操作。
根據依照本發明之各種實施例之記憶體裝置及方法提供調整關於平均抹寫操作將如何管理特定記憶體單元區塊，諸如排除特定區塊以使其不經歷記憶體裝置中之平均抹寫 操作。舉例而言，一記憶體裝置可包括組態為跨越整個記憶體陣列之一單個分割區之一記憶體陣列。根據本發明之各種實施例，可將此單個分割區之特定記憶體區塊排除在平均抹寫操作之外。因此，根據本發明之各種實施例在不用擔心平均抹寫操作將影響所要資料存留特性之情形下促進儲存具有一特定所要資料存留特性之資料以及儲存具有一特定所要程式化/抹除循環數目之資料。此可提供經改良之靈活性及對記憶體陣列中之記憶體位置之更高效使用，此乃因根據本發明之各種實施例之一記憶體裝置不限於如先前技術中之情形跨越整個分割區均勻地施加平均抹寫。
圖5圖解說明根據本發明之各種實施例之一記憶體裝置500之一部分。圖5中所展示之記憶體裝置500已簡化至集中於特定元件以改良對根據本發明之各種實施例之理解。舉例而言，記憶體裝置500包括一記憶體陣列502，諸如一快閃記憶體單元陣列。記憶體陣列可以一NAND及/或一NOR組態來組態。圖5中所展示之記憶體陣列502可包括一或多個分割區及/或複數個可個別抹除記憶體單元區塊504，其中每一區塊可包括一或多個記憶體頁。記憶體陣列502之每一區塊之記憶體單元可在邏輯上配置成列及以行，(舉例而言)諸如圖1或圖2中所展示。記憶體陣列502之記憶體單元可包括單位階(SLC)及/或多位階(MLC)記憶體單元。根據本發明之各種實施例，記憶體陣列502可包括除快閃記憶體單元之外的類型之非揮發性記憶體。舉例而 言，記憶體陣列502可包含非揮發性記憶體單元，(舉例而言)諸如氮化物唯讀記憶體(NROM)單元、鐵電場效應電晶體記憶體單元、相變(PCM)記憶體單元及使用臨限電壓、電阻及/或其他特性之改變以儲存一資料值之其他記憶體。
記憶體裝置500進一步包括促進對記憶體陣列502之記憶體單元之存取的列解碼電路510及行解碼電路512。位址電路508將定址資訊提供至列解碼電路510及行解碼電路512。感測電路及資料快取記憶體514幫助促進諸如讀取、寫入(例如，程式化)及抹除操作等記憶體裝置操作。舉例而言，感測電路514可偵測欲讀取之一特定數目個選定記憶體單元之程式化狀態。資料快取記憶體514可儲存由感測電路感測之資料(例如，諸如在一讀取或驗證操作期間所獲得之感測資訊)。資料快取記憶體514亦可將欲程式化之資料儲存至一特定數目個選定記憶體單元中，(舉例而言)諸如在一程式化操作期間。
根據本發明之各種實施例，記憶體裝置500進一步包括至少部分地促進記憶體裝置操作之控制電路(例如，控制器)506。控制電路506可經組態以透過一通信通道516與一外部主機(例如，處理器)(圖5中未展示)通信。控制電路506可耦合至記憶體裝置500(未展示)之其他電路，(舉例而言)諸如耦合至列解碼電路510、行解碼電路512及感測電路/資料快取記憶體514電路。根據本發明之一或多項實施例，控制電路506可經組態以管理記憶體陣列502之特定區 塊之平均抹寫。舉例而言，可將特定經識別之區塊排除在由控制電路506促進之平均抹寫操作之外。因此，根據本發明之一或多項實施例，(舉例而言)平均抹寫操作可僅可施加至記憶體裝置之區塊之一子組，從而將其他區塊排除在平均抹寫操作之外。根據本發明之一或多項實施例，控制電路經組態以獨立於可耦合至其之一外部主機而管理記憶體裝置500內之平均抹寫操作。
圖6圖解說明根據本發明之一實施例之一指令600之一方塊圖，該指令600可經由通信通道516傳輸且由圖5之控制電路506接收。舉例而言，指令600可由藉由通信通道516耦合至記憶體裝置之一主機裝置產生。指令600包括包含指示欲執行之一特定任務之命令的一命令部分602。舉例而言，識別欲排除在平均抹寫操作之外的特定資料及/或記憶體區塊。指令600進一步包括一引數部分604。指令之引數部分可包括識別欲排除在平均抹寫操作之外的資料及/或區塊之資訊。舉例而言，引數資訊604可識別記憶體裝置中之一特定記憶體區塊之位置。引數資訊604可替代地包括記憶體區塊之一或多個特定範圍。引數604可包括經識別之區塊之一特定開始及結束位址。引數可替代地包括一開始位址及指示該開始位址之後的若干個位址之一特定數目。根據本發明之各種實施例，其他引數亦可識別特定區塊。
命令部分602亦可包括由主機產生之一寫入指令且引數部分604可包括與欲寫入之資料相關聯之一位址(例如，一 邏輯位址)。根據本發明之一或多項實施例，(舉例而言)命令部分602可包含指示一寫入操作之一命令且可進一步包含一指示符(例如，旗標)，該指示符向記憶體裝置指示是否欲將該資料排除在平均抹寫操作之外。舉例而言，該旗標可具有指示相關聯之資料是否應儲存於被排除在平均抹寫之外的區塊中之一特定值。諸如一主機與一記憶體裝置之間的邏輯位址至實體位址轉譯係熟習此項技術者所熟知。
另一選擇係，(舉例而言)根據各種實施例引數資訊604可藉由直接識別欲包含於平均抹寫操作中之一或多個區塊來間接識別欲排除在平均抹寫操作之外的一或多個區塊。因此，藉由識別欲包含於平均抹寫操作中之區塊，間接識別欲排除在平均抹寫操作之外的區塊。根據此等實施例中之一或多者，(舉例而言)控制電路可改為經組態僅對經特定識別之包含於平均抹寫操作中之區塊執行平均抹寫操作且不對非經特定識別之區塊執行平均抹寫。
再次參照圖5，控制電路506可包括一記憶體裝置(例如，非揮發性記憶體)(圖5中未展示)，其中可儲存經識別之區塊資訊。舉例而言，經識別之區塊資訊可包括關於一特定區塊是否已被選擇欲排除在平均抹寫操作之外的資訊。舉例而言，經識別之區塊資訊亦可儲存於記憶體陣列502之一特定部分中。在記憶體裝置之一初始化操作(例如，諸如在一重設操作之後)期間，(舉例而言)可自儲存經識別之區塊資訊之記憶體讀取所儲存之經識別之區塊資訊 並載入至控制器506中。舉例而言，控制電路506可包含暫存器，可在自主機接收後及/或在初始化期間隨著自記憶體讀取將經識別之區塊資訊載入至該暫存器中。根據本發明之各種實施例，作為在記憶體裝置內執行平均抹寫操作之部分，控制電路506檢查儲存於暫存器中之經識別之區塊資訊以判定關於平均抹寫操作已識別哪些區塊。
根據本發明之各種實施例，控制電路506可將特定記憶體區塊排除在平均抹寫操作之外但仍允許對經識別之區塊執行程式化操作，諸如回應於執行一寫入操作之一外部位址請求。舉例而言，一特定區塊群組可經識別以排除在平均抹寫操作之外但可儲存在將來某時可能需要改變(例如，更新)之資料。因此，根據本發明之各種實施例當由一外部主機請求時可促進儲存於此等經識別之記憶體區塊中之資料之改變，但排除在對記憶體裝置500內部執行之平均抹寫操作之外。
圖7係具有根據本發明之一或多項實施例之至少一個記憶體裝置700之一電子系統之一功能性方塊圖。圖7中所圖解說明之記憶體裝置700耦合至一主機(諸如一處理器710)。處理器710可係一微處理器或某種其他類型之控制電路。記憶體裝置700及處理器710形成一電子系統720之部分。根據本發明之一或多項實施例，(舉例而言)記憶體裝置700可包括以上關於圖5所論述之記憶體裝置500。記憶體裝置700已被簡化以集中於有助於理解本發明之各種實施例之記憶體裝置之特徵。
記憶體裝置700包含可在邏輯上配置成列與行之記憶庫之一或多個記憶體陣列730。根據一或多項實施例，記憶體陣列730之記憶體單元係快閃記憶體單元。記憶體陣列730可包含駐存於作為記憶體裝置700之部分之一單個或多個晶粒上之多個記憶體單元記憶庫及區塊。記憶體陣列730可包括SLC及/或MLC記憶體。舉例而言，記憶體陣列730亦可係可調適以在每一單元中儲存變化之資料密度(例如，MLC(四位階)及MLC(八位階))。
提供一位址緩衝器電路740以鎖存提供於位址輸入連接A0至Ax 742上之位址信號。位址信號由一列解碼器744及一行解碼器748接收及解碼以存取記憶體陣列730。舉例而言，列解碼器744可包括經組態以驅動記憶體陣列730之字線之驅動器電路。受益於本說明，熟習此項技術者應瞭解位址輸入連接742之數目可取決於記憶體陣列730之密度及架構。亦即，(舉例而言)位址數位之數目隨著增加之記憶體單元計數以及增加之記憶庫及區塊計數二者而增加。
記憶體裝置700藉由使用諸如感測/資料快取電路750等感測裝置感測記憶體陣列行中之電壓或電流改變來讀取記憶體陣列730中之資料。在至少一項實施例中，感測/資料快取電路750經耦合以自記憶體陣列730讀取並鎖存一列資料。包含資料輸入及輸出(I/O)緩衝器電路760以經由複數個資料連接762與處理器710進行雙向資料通信。提供寫入/抹除電路756以將資料寫入至記憶體陣列730或自記憶體陣列730抹除資料。
控制電路770經組態以至少部分地實施本發明之各種實施例，(舉例而言)諸如促進以上所論述之平均抹寫操作。在至少一項實施例中，控制電路770可利用一狀態機。舉例而言，控制電路770可在組態及功能性上與以上關於圖5所論述之控制電路506類似。
控制信號及命令可由處理器710經由命令匯流排772發送至記憶體裝置700。舉例而言，命令匯流排772可係一離散信號線或可由多個信號線構成。此等命令信號772用以控制對記憶體陣列730之操作，包含資料讀取、資料寫入(例如，程式化)及抹除操作。舉例而言，以上關於圖6所論述之指令600可經由命令匯流排772自處理器710傳輸至記憶體裝置700。命令匯流排772、位址匯流排742及資料匯流排762可全部組合或可部分地組合以形成若干個標準介面778。舉例而言，記憶體裝置700與處理器710之間的介面778可係一通用串列匯流排(USB)介面。如熟習此項技術者所習知，介面778亦可係諸多硬碟機(例如，SATA、PATA)所使用之一標準介面。
圖7中所圖解說明之電子系統已被簡化以促進對記憶體之特徵之一基本理解且僅用於圖解說明之目的。熟習此項技術者習知非揮發性記憶體之內部電路及功能之一更詳細理解。
結論
總而言之，本發明之一或多項實施例提供一記憶體裝置中之平均抹寫操作管理方法。具體而言，直接或間接地將 特定區塊識別為可排除在記憶體裝置中之平均抹寫操作之外的區塊。因此，可在同一記憶體裝置中達成所要資料存留特性及所要程式化/抹除循環，同時進一步改良裝置之高效利用。此等方法可促進具有所要程式化/抹除循環特性之記憶體單元連同具有所有資料存留特性之記憶體單元之一更高效分配。
雖然本文中已圖解說明且闡述了具體實施例，但熟習此項技術者將瞭解，旨在達成相同目的之任何配置皆可替代所展示之特定實施例。熟習此項技術者將明瞭本發明之諸多更改。因此，此申請案意欲涵蓋本發明之任何更改或變化。
100‧‧‧一NAND類型快閃記憶體陣列架構
102‧‧‧記憶體單元
108‧‧‧記憶體單元
114‧‧‧源極線
1161-4‧‧‧位元線/資料線
1187-0‧‧‧字線
1201-4‧‧‧每一記憶體單元之控制閘極/控制閘極
130‧‧‧感測裝置
200‧‧‧一NOR類型快閃記憶體陣列架構
202‧‧‧記憶體單元
214‧‧‧源極線
2161-4‧‧‧位元線
2187-0‧‧‧特定字線/字線
230‧‧‧感測裝置
300‧‧‧Vt範圍
302‧‧‧第一個Vt範圍
304‧‧‧第二個Vt範圍
306‧‧‧第三個Vt範圍
308‧‧‧第四個Vt範圍
310‧‧‧死空間
400‧‧‧典型記憶體系統
402‧‧‧主機
404‧‧‧記憶體裝置
406‧‧‧控制/介面電路
408‧‧‧通信通道
410‧‧‧記憶體陣列
412‧‧‧分割區
500‧‧‧記憶體裝置
502‧‧‧記憶體陣列
504‧‧‧可個別抹除區塊
506‧‧‧控制器/控制電路
508‧‧‧位址電路
510‧‧‧列解碼電路
512‧‧‧行解碼電路
514‧‧‧感測電路/資料快取記憶體
516‧‧‧通信通道
600‧‧‧指令
602‧‧‧命令部分
604‧‧‧引數/引數資訊/引數部分
700‧‧‧記憶體裝置
710‧‧‧處理器
720‧‧‧電子系統
730‧‧‧記憶體陣列
740‧‧‧位址緩衝器電路
742‧‧‧位址匯流排
744‧‧‧列解碼器
748‧‧‧行解碼器
750‧‧‧感測/資料快取電路
756‧‧‧寫入/抹除電路
760‧‧‧輸入及輸出緩衝器電路
762‧‧‧資料匯流排/資料連接
770‧‧‧控制電路
772‧‧‧命令匯流排/命令信號
778‧‧‧介面/標準介面
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WL5‧‧‧字線
WL6‧‧‧字線
WL7‧‧‧字線
圖1展示一NAND組態記憶體單元陣列之一示意性表示。
圖2展示一NOR組態記憶體單元陣列之一示意性表示。
圖3展示一記憶體單元群體中之臨限電壓範圍之一圖形表示。
圖4圖解說明具有若干個分割區且耦合至作為一電子系統之部分之一主機之一記憶體裝置。
圖5圖解說明根據本發明之一實施例之一記憶體裝置之一簡化方塊圖。
圖6圖解說明根據本發明之一實施例之一指令之一方塊圖。
圖7係根據本發明之一實施例之耦合至作為一電子系統之部分之一主機之一記憶體裝置之一簡化方塊圖。
500‧‧‧記憶體裝置
502‧‧‧記憶體陣列
504‧‧‧可個別抹除區塊
506‧‧‧控制器/控制電路
508‧‧‧位址電路
510‧‧‧列解碼電路
512‧‧‧行解碼電路
514‧‧‧感測電路/資料快取記憶體
516‧‧‧通信通道

Claims (15)

  1. 一種操作具有配置成複數個區塊之一記憶體單元陣列之一記憶體裝置之方法，該方法包括：接收識別該複數個區塊中之一或多個區塊之一特定群組之一命令；及回應於該所接收之命令而僅對該複數個區塊之一子組執行一或多個平均抹寫操作。
  2. 如請求項1之方法，其中回應於該所接收之命令而執行該一或多個平均抹寫操作進一步包括：僅對除包括該特定區塊群組之區塊之外的該複數個區塊中之區塊執行該一或多個平均抹寫操作。
  3. 如請求項1之方法，其中回應於該所接收之命令而執行該一或多個平均抹寫操作進一步包括：僅對包括該特定區塊群組之該複數個區塊中之區塊執行該一或多個平均抹寫操作。
  4. 如請求項1之方法，其中接收該命令進一步包括接收如下命令：其中該所接收之命令識別包括該特定區塊群組之該複數個區塊之一區塊範圍。
  5. 如請求項1之方法，其中接收該命令進一步包括接收如下命令：其中該所接收之命令識別一開始位址及指示在該開始位址之後的一位址範圍之一特定數目。
  6. 如請求項1之方法，其中接收該命令進一步包括接收如下命令：其中該所接收之命令包括一寫入命令且其中該寫入命令包括一邏輯位址及一旗標，該旗標具有指示該 邏輯位址對應於包括該特定區塊群組之該複數個區塊中之一區塊之一實體區塊位址之一值。
  7. 如請求項1之方法，其中接收該命令進一步包括接收如下命令：其中該所接收之命令包括一寫入命令且其中該寫入命令包括一邏輯位址及一旗標，該旗標具有指示待使該邏輯位址與欲排除在平均抹寫操作之外的該複數個區塊中之一特定區塊相關聯之一值。
  8. 如請求項1之方法，其中接收該命令進一步包括接收如下命令：其中該所接收之命令包括識別包括該特定區塊群組之該複數個區塊中之該等區塊之一引數。
  9. 如請求項1之方法，其中該複數個區塊包括一單個記憶體分割區且其中該複數個區塊中之每一區塊包括一可獨立抹除記憶體單元區塊。
  10. 如請求項1之方法，其中執行一平均抹寫操作進一步包括藉由以下方式執行一平均抹寫操作：將資料自該複數個區塊中之一第一區塊複製至該複數個區塊中之一第二區塊，且在將資料自該第一區塊複製至該第二區塊之後對該第一區塊執行一抹除操作。
  11. 如請求項1之方法，其中接收該命令進一步包括自耦合至該記憶體裝置且經組態以與該記憶體裝置通信之一主機裝置接收該命令；且其中執行一或多個平均抹寫操作進一步包括如下執行一或多個平均抹寫操作：其中獨立於來自該主機之引導而執行該等平均抹寫操作。
  12. 一種記憶體裝置，其包括： 一記憶體單元陣列，其配置成複數個區塊；一介面，其經組態以接收一特定命令，其中該特定命令識別該複數個區塊之一特定區塊群組；及控制電路，其中該控制電路經組態以回應於該所接收之命令而僅對該複數個區塊之一子組執行一或多個平均抹寫操作。
  13. 如請求項12之記憶體裝置，其中該控制電路進一步經組態以獨立於在該介面處所接收之一或多個命令而執行該一或多個平均抹寫操作。
  14. 如請求項12之記憶體裝置，其中該記憶體單元陣列包括NAND組態快閃記憶體單元之一單個分割區或NOR組態快閃記憶體單元之一單個分割區。
  15. 如請求項12之記憶體裝置，其中該控制電路進一步經組態以獨立地抹除該複數個區塊中之每一區塊。
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