JP2014524609A - メモリデバイスのためのウェアレベリング - Google Patents

Abstract

メモリデバイスでウェアレベリング操作を容易にするメモリデバイス及び方法。１つの方法では、メモリセルの特定のブロックをメモリデバイスで実行されるウェアレベリング操作を受けることから除外する。少なくとも１つの方法では、ユーザーが、メモリデバイスのブロックの残りで実行されるウェアレベリング操作から除外されるメモリのブロックを選択する。メモリの選択されたブロックは、ユーザーが選択されたブロックが除去されることを直接または間接的に識別することにより初期化されるコマンドに応答して、ウェアレベリング操作から除外される。
【選択図】図５

Description

本開示は、一般に半導体メモリに関し、より詳細には、本開示は、１以上の実施形態において、不揮発性メモリデバイスにおけるメモリセルのウェアレベリングに関する。

メモリデバイスは、通常、内部半導体集積回路として、コンピュータまたは他の電子機器に提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びフラッシュメモリなど、多くの異なる種類のメモリがある。

フラッシュメモリデバイスは、幅広い範囲の電子アプリケーション用不揮発性メモリの普及した供給源へと発展を遂げている。不揮発性メモリは、電力の印加がなくても、メモリに保存されたデータを長期間保持することができる。フラッシュメモリ及び他の不揮発性メモリの共通する用途は、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダー、ゲーム、アプライアンス、車両、無線デバイス、携帯電話及び取り外し可能なメモリモジュールを含み、不揮発性メモリの用途は、広がり続けている。

フラッシュメモリデバイスは、通常、高メモリ密度、高信頼性、及び低電力消費を可能にする１つのトランジスタメモリセルを使用する。電荷蓄積構造（例えば、フローティングゲートまたはチャージトラップ）のプログラミング、または他の物理現象（例えば、相変化または極性化）によるセル電圧の閾値の変化は、各セルのデータ状態を判断する。データは、読み出し操作を実行することにより、メモリセルから読み出すことができる。メモリセルは、通常、消去とプログラミングとのサイクルを使用して、プログラミングされる。例えば、メモリセルの特定のブロックのメモリセルは、消去された後に、選択的にプログラミングされる。

このようなプログラム／消去サイクルは、メモリセルの摩耗を生じさせる。メモリセルに酸化膜劣化から生じる摩耗が発生すると、性能低下及び障害の可能性が上昇し得る。プログラム／消去サイクルの回数は、メモリセルのデータ保持特性にも影響し得る。例えば、通常のメモリセルは、データ保持寿命２０年または１００，０００回のプログラム／消去サイクルに特定のレベルの信頼性があると示され得る。しかし、メモリセルで実行されるプログラミング／消去サイクルの回数が増えるのに伴い、メモリセルの予想されるデータ保持性が低下する。メモリデバイスを使用する用途は、通常、データ保持性と、高回数のプログラミング／消去サイクルとのいずれがユーザーにとってより重要であるかを要求する。この摩耗の問題に対処するために、様々なデータ管理方法が利用される。通常、メモリデバイスにおいてこの摩耗の問題に対処するために、ウェアレベリング方法に関する方法（例えば、操作）がメモリセルで実行される。一般的に、ウェアレベリングは、デバイスの周囲の摩耗の影響を広げようとして、データを移動させること、及び／またはメモリデバイス内でデータが保存されている場所を調整することに関する。

ウェアレベリング操作の一種として、ダイナミックウェアレベリングがあり、通常、メモリデバイスを利用するホストシステム（例えば、プロセッサ）により管理される。ホストシステムは、デバイスのメモリ使用量を監視し、特定の位置のメモリが、メモリデバイスの他の位置のメモリよりも、多くのプログラム／消去サイクルを経験していないかどうかを判断する。従って、ホストシステムは、メモリデバイス中の対象メモリの位置を動的に調整し、メモリデバイスの他の位置のメモリに対して、特定の位置のメモリが経験するプログラム／消去サイクルの数を減少させる。

別の種類のウェアレベリング操作として、ダイナミックウェアレベリングで行われるような特定の位置のメモリの使用量に着目することなく、均一な手法でウェアレベリングを実行するスタティックウェアレベリングがある。スタティックウェアレベリングは、例えば、ホストシステムが、特定の位置のメモリにアクセスした回数を基本的に独立して操作する。

採用される方法がダイナミックウェアレベリング方法、スタティックウェアレベリング方法のいずれであっても、変更（例えば、変化または更新）されていないメモリデバイスに保存されるデータをメモリのある位置から別の位置へ移動させ得る。このデータ移動はさらなるプログラム／消去サイクルを引き起こし、上述のようなデータ保持特性の望まない低下を引き起こす可能性がある。

上述の理由のため、及び本開示を読み、理解する当業者にとって、明らかであるような後述する他の理由のため、当分野において、メモリデバイスのウェアレベリング操作を管理する代替法が必要である。

ＮＡＮＤ構成メモリセルアレイを示す概略図である。 ＮＯＲ構成メモリセルアレイを示す概略図である。 メモリセルの集合における、閾値電圧範囲のグラフである。 多くのパーティションを有し、電子システムの一部としてホストに接続されるメモリ装置を示す図である。 本開示の実施形態に係る、メモリデバイスの簡略化ブロック図である。 本開示の実施形態に係る、命令のブロック図である。 本開示の実施形態に係る、電子システムの一部としてホストに接続されるメモリデバイスの簡略ブロック図である。

以下、本発明の実施形態において、本明細書の一部であり、説明のため、本発明が実施され得る特定の実施形態が示される添付の図面を参照する。図面において、同じ参照符号は、それぞれの図において、実質的に同様の構成要素を参照している。これら実施形態は、当業者が本発明を実施することが可能であるよう十分詳細に記載される。本開示の範囲を逸脱しない限り、他の実施形態も利用でき、構造的、論理的、及び電気的な変更を行うこともできる。従って、以下の詳細な実施形態は、限定的な意味で解釈されるべきではない。

フラッシュメモリは、通常、ＮＡＮＤフラッシュ及びＮＯＲフラッシュとして知られている２つの基本的な構造のうちの１つを採用する。その名称は、デバイスを読み出しに使用される論理に由来する。図１は、メモリアレイのメモリセル１０２がアレイの行列に論理的に配置されたＮＡＮＤ型フラッシュメモリアレイの構造１００を示す。従来のＮＡＮＤフラッシュ構造において、「行」は、一般的に接続される制御ゲート１２０を有するメモリセルを指し、「列」は、例えば、メモリセル１０８の特定のストリングとして接続される、メモリセルを指す。アレイのメモリセル１０２は、通常、それぞれ、８、１６、３２またはそれ以上のストリング（例えば、ＮＡＮＤストリング）で共に配置されている。各ストリングのメモリセルは、共に直列に、ソース線１１４とデータ線１１６（ビット線とも称する）との間で、ソースからドレインに接続される。アレイは、特定のアクセス線（例えば、ＷＬ７−ＷＬ０ １１８_７−０などのワード線とも称する）を選択することにより、メモリセルの論理行を作動させる行デコーダ（不図示）によりアクセスされる。各ワード線１１８は、メモリセルの行の制御ゲートに接続される。ビット線ＢＬ１−ＢＬ４ １１６_１−４は、アレイで実行される操作の種類に応じて、高駆動または低駆動することができる。それらビット線ＢＬ１−ＢＬ４ １１６_１−４は、例えば、特定のビット線１１６に電圧または電流を感知することにより、標的とするメモリセルの状態を検出するセンスデバイス（例えば、センスアンプ）１３０に接続される。当業者にとって既知であるように、メモリセル、ワード線及びビット線の数は、図１に示すものよりもかなり多くてもよい。

メモリセルは、通常、消去及びプログラミングサイクルを使用して、プログラミングされる。例えば、メモリセルの特定のブロックのメモリセルは、まず、消去され、その後、選択的にプログラムされる。ＮＡＮＤアレイでは、メモリセルのブロックの電荷蓄積構造（例えば、フローティングゲートまたはチャージトラップ）に蓄積され得る電荷を除去するため、メモリセルのブロックは、通常、ブロックのワード線全てをアースし、メモリセルのブロックが形成される半導体基板に、つまり、メモリセルのチャネルに、消去電圧を印加することにより、消去される。

プログラミングは、通常、１つ以上のプログラミングパルスを選択したワード線（例えば、ＷＬ４ １１８_４）、つまり、選択されたワード線に接続される各メモリセル１２０_１−４の制御ゲートに印加することを含む。通常のプログラミングパルスは、１５Ｖまたはほぼ１５Ｖで開始し、各プログラミングパルスを印加する間、大きさが増加する傾向がある。プログラム電圧（例えば、プログラミングパルス）は、選択されるワード線に印加され、一方、接地電位などの電位は、基板、つまり、それらメモリセルのチャネルに印加され、電荷をチャネルからプログラミングのために標的とするメモリセルの電荷蓄積構造まで伝達させる。より詳細には、電荷蓄積構造は、通常、チャネルから蓄積構造まで直接接続、または電子のファウラー−ノルトハイムトンネルを介して荷電され、例えば、通常は、０を超えるＶｔに達する。さらに、阻害電圧は、通常、プログラミングのため、標的となる（例えば、選択される）メモリセルを含有するＮＡＮＤストリングに接続されないビット線に印加される。通常、検証操作は、各プログラミングパルスの印加に続き、選択されるメモリセルが、それら標的の（例えば、目的の）プログラムされた状態を達成しているかどうか判断するために実行される。検証操作は、一般的に、メモリセルの閾値電圧が特定の標的値に達しているかどうかを判断するセンス操作を実行することを含む。

図２は、メモリアレイのメモリセル２０２が行列のアレイに論理的に配置されたＮＯＲ型フラッシュメモリアレイの構造２００を示す。各メモリセル２０２は、ソース線２１４とビット線２１６との間に接続される。アレイは、例えば、ＷＬ７−ＷＬ０ ２１８_７−０などの特定のワード線を選択することにより、メモリセルの論理行を作動させる行デコーダ（不図示）によりアクセスされる。各ワード線２１８は、メモリセルの行の制御ゲートに接続される。ビット線ＢＬ１−ＢＬ４ ２１６_１−４は、アレイで実行される操作の種類に応じて、高駆動または低駆動することができる。ビット線ＢＬ１−ＢＬ４ ２１６_１−４は、例えば、特定のビット線２１６で電圧または電流を感知することにより、標的とするメモリセルの状態を検出するセンスデバイス２３０に接続される。当業者にとって既知であるように、メモリセル、ワード線、及びビット線の数は、図２で示すものよりもかなり多くてもよい。

メモリセル（例えば、フラッシュメモリセル）は、当業界で公知のシングルレベルメモリセル（ＳＬＣ）またはマルチレベルメモリセル（ＭＬＣ）として構成され得る。ＳＬＣ及びＭＬＣメモリセルは、データ状態（例えば、１つ以上のビットにより表されるもの）を、メモリセルに保存される特定の範囲の閾値電圧（Ｖｔ）に割り当てる。シングルレベルメモリセル（ＳＬＣ）は、データの一つのバイナリーデジット（ビット）を各メモリセルに保存可能にする。一方、ＭＬＣ技術は、メモリセルの作動寿命の間、セルに割り当てられたＶｔ範囲の質及び割り当てられたＶｔ範囲の安定性に応じて、セル毎に２つ以上の二進数字の保存を可能にする。Ｎビットから構成されるビットパターンを表すために使用されるＶｔ範囲の数（例えば、レベル）は、２^Ｎ（式中、Ｎは整数）である。例えば、１ビットは２値で、２ビットは４値で、３ビットは８値などで表され得る。ＭＬＣメモリセルは、各メモリセルで奇数または偶数のビットを保存してもよく、断片的なビットに提供される方式は既知である。共通の命名規則によれば、ＳＬＣメモリが０または１で表されるようなデータの１ビットを蓄積するために、２つのＶｔ範囲を利用する場合、ＳＬＣメモリは、ＭＬＣ（２レベル）メモリと称される。２ビットのデータを蓄積するよう構成されるＭＬＣメモリは、ＭＬＣ（４レベル）と表され、３ビットのデータは、ＭＬＣ（８レベル）などと表すことができる。

図３は、ＭＬＣ（４レベル）（例えば、２ビット）メモリセルのＶｔ範囲３００の例を示す。例えば、メモリセルは、それぞれ２ビットから構成されるビットパターンに対応するデータ状態を表すために使用される２００ｍＶの４つの異なるＶｔ範囲３０２〜３０８のうち１つの範囲に入るＶｔにプログラムされ得る。通常、デッドスペース３１０（例えば、余地とも称し、２００ｍＶ〜４００ｍＶの範囲を有し得る）は、範囲が重なることを避けるため、各範囲３０２〜３０８間に維持される。一例として、メモリセルに蓄積された電圧が、４つのＶｔ範囲のうち初めのものの範囲３０２にある場合、この場合のセルは、論理的に「１１」の状態を保存し、通常、セルの消去状態を意味する。電圧が、４つのＶｔ範囲のうち、２番目のＶｔ範囲３０４にある場合、この場合のセルは、論理的に「１０」の状態を保存している。４つのＶｔ範囲のうち、３番目のＶｔ範囲３０６である電圧は、この場合のセルが、論理的に「００」の状態を保存していることを示している。最後に、４番目のＶｔ範囲３０８に属するＶｔは、論理的に「０１」の状態がセルに保存されていることを示す。

一般に、低いレベルのメモリセルよりも高いレベルのメモリセルに保存されているデータのほうがエラーが起こる可能性が高い。例えば、ＭＬＣ（４レベル）は、通常、例えばＳＬＣメモリよりもエラーが起こる可能性が高い。これは、メモリセルに高レベルでプログラムされるＶｔ範囲の数が多く、制限されることにより生じ得る。上述のように、メモリセルで実行されるプログラム／消去サイクルの数は、エラーの可能性をも高め得る。従って、ＭＬＣメモリセルは、例えば、ＳＬＣメモリセルよりも、エラーを導くプログラム／消去サイクルの影響を受けやすい。

相変化メモリ（ＰＣＭ）は、周期表の第５族または第６族の１種以上の元素を含有する合金の状態を、著しく異なる電気抵抗を有するアモルファスと結晶状態との間で、電流の印加が起こると変化させる可逆工程を使用する不揮発性メモリの別の形態（図示せず）である。通常、電流相変化メモリは、ゲルマニウム−アンチモン−テルル（ＧｅＳｂＴｅ、またはＧＳＴ、一般にはＧｅ_２Ｓｂ_２Ｔｅ_５）合金などのカルコゲン化合金を使用する。物質のアモルフォス状態（ａ−ＧＳＴ）及び結晶状態（ｃ−ＧＳＴ）は、大きさの３つの単位のうち１つで大きく異なる抵抗性を有し、そのため、状態の判断が容易に行われる。結晶状態は、通常、キロオーム（ＫΩ）の単位で通常の抵抗を有し、アモルフォス状態は、メガオーム（ＭΩ）の単位で通常の抵抗を有する。ＰＣＭセルは、長期間データを保持する不揮発性セルであるため、状態は、正常な条件下では安定する。ＧＳＴがアモルフォス状態にある際、それはリセットされたと言える。ＧＳＴが結晶状態にある際、それは、設定されたといえる。ＰＣＭメモリは、書込み操作を実行する前に実行される消去操作を必要としないが、メモリセルで実行されるプログラムサイクルの数は、エラーの可能性を高め得る。例えば、ＰＣＭセルは、その抵抗性を計測することにより読み出され得る。

図４は、ホスト４０２（例えば、プロセッサ）、及び通信チャネル４０８（例えば、通信バス）により接続されるメモリデバイス４０４を含む通常のメモリシステム４００の機能的ブロック図を示す。メモリデバイス４０４は、複数のパーティション４１２で構成されるメモリセルアレイ４１０を含む。メモリデバイスは、通信チャネル４０８を越えてホスト４０２と通信するよう構成される制御／インターフェース回路４０６をさらに含む。制御／インターフェース回路４０６は、外部ホスト４０２によりメモリデバイスに提供される命令に応答して実行される操作などの、メモリデバイス４０４での特定の操作を管理し得る。ホスト４０２は、例えば、読み出しまたは書き込み要求の一部などの、通信チャネル４０８を越えて、メモリデバイス４０４にアドレス要求を送信し得る。

メモリアレイ４１０の複数のパーティションのうちそれぞれのパーティション４１２は、メモリセルの複数のブロックを含む。ウェアレベリングが利用される場合、メモリデバイスは、各パーティションを越えて一律に、ウェアレベリング操作を実行するよう構成される。しかし、これが望まない結果を生じ得る。メモリアレイ４１０は、例えば、各パーティション４１２が６４Ｍｂを備える２５６Ｍｂ（メガビット）のアレイであり得る。従って、メモリアレイ４１０は、４つの独立したウェアレベリングパーティション４１２を含み得る。従って、保存されている一部のデータは、特定のレベルのデータ保持を必要とし、異なるデータは、特定の数のプログラム／消去サイクルを必要とし、２種類のデータは、異なるパーティションに保存され得る。これにより、それぞれの種類のデータが空き空間を使用できるようにするために、特定のパーティションの一部が使用できなくなるよう制限することができる。あるいは、いくつかの種類の別のデータが、まだメモリデバイスに保存される必要がある時、パーティションは、満たされ得る。例えば、ウェアレベリングから除外されるデータが６４Ｍｂのパーティションサイズの倍を超える場合、別のパーティション全体で、ウェアレベリングから除外される必要があり得る。あるいは、この別のデータは、例えば、メモリデバイスでの望まないウェアレベリング操作に別のデータを当てることができる異なるパーティションに保存される必要があり得る。

本開示に記載の様々な実施形態に係るメモリデバイス及び方法は、メモリデバイスでウェアレベリング操作を受けることから特定のブロックを除外するような、ウェアレベリングに対しメモリセルの特定のブロックをどのように管理するかを調整するために提供される。本開示の様々な実施形態によれば、この単一なパーティションのメモリの特定のブロックは、ウェアレベリング操作から除外され得る。従って、本開示に係る様々な実施形態は、ウェアレベリング操作が、所望のデータ保持特性に影響することを考慮することなく、特定の所望の数のプログラム／消去サイクルを有するデータの保存と共に、特定で所望なデータ保持特性を有するデータの保存を容易にする。これは、本開示の様々な実施形態に係るメモリデバイスが、従来技術の場合のように、パーティション全体にまたがってウェアレベリングを一律に適用することに限らないため、メモリアレイでのメモリの位置の柔軟性の向上、及びより効果的な使用を提供することができる。

図５は、本開示の様々な実施形態に係るメモリデバイス５００の一部を示す。図５に示すメモリデバイス５００は、本開示に記載の様々な実施形態をより理解するために、特定の構成要素に焦点を当てて、簡略化されている。メモリデバイス５００は、例えば、フラッシュメモリセルアレイなどのメモリアレイ５０２を含む。メモリアレイは、ＮＡＮＤ及び／ＮＯＲ構成で構成され得る。図５に示すメモリアレイ５０２は、メモリセルの１つ以上のパーティション及び／または複数の独立した消去可能なブロック５０４を含んでもよく、各ブロックは、メモリの１つ以上のページを含み得る。メモリアレイ５０２の各ブロックのメモリセルは、例えば、図１または２に示すように、行または列で論理的に配置され得る。メモリアレイ５０２のメモリセルは、シングルレベル（ＳＬＣ）及び／またはマルチレベル（ＭＬＣ）メモリセルを含み得る。メモリアレイ５０２は、本開示の様々な実施形態に係るフラッシュメモリセル以外の種類の不揮発性メモリを含み得る。例えば、メモリアレイ５０２は、ニトリドリードオンリーメモリ（ＮＲＯＭ）セル、強誘電体トランジスタメモリセル、相変化（ＰＣＭ）メモリセル、及び例えば、閾値電圧、抵抗及び／またはデータ値を保存する他の特性の変化を使用する他のメモリなどなどの不揮発性メモリセルを含み得る。

メモリデバイス５００は、メモリアレイ５０２のメモリセルへのアクセスを容易にする、行デコード回路５１０及び列デコード回路５１２をさらに含む。アドレス回路５０８は、行デコード回路５１０及び列デコード回路５１２にアドレス情報を提供する。センス回路及びデータキャッシュ５１４は、読み出し、書き込（例えば、プログラミング）及び消去操作などのメモリデバイスの操作を容易にすることを補助する。例えば、センス回路５１４は、特定の数の読み出す選択されたメモリセルのプログラミングされた状態を検出し得る。データキャッシュ５１４は、センス回路により感知されたデータ（例えば、読み出しまたは検証操作の間得られたセンス情報）を保存し得る。データキャッシュ５１４は、例えば、プログラミング操作の間など、特定の数の選択されたメモリセルにプログラムされるデータをも保存し得る。

メモリデバイス５００は、本開示の様々な実施形態に係るメモリデバイスの操作の少なくとも一部を容易にする制御回路（例えば、コントローラ）５０６をさらに含む。制御回路５０６は、外部ホスト（例えば、プロセッサ、図５には不図示）と、通信チャネル５１６を介して、通信するよう構成され得る。制御回路５０６は、例えば、行デコード回路５１０、列デコード回路５１２及びセンス回路／データキャッシュ５１４回路などのようなメモリデバイス５００の他の回路（不図示）に接続され得る。本開示の１以上の実施形態によれば、制御回路５０６は、メモリアレイ５０２の特定のブロックのウェアレベリングを管理するよう構成され得る。例えば、特定の識別されたブロックは、制御回路５０６により容易になるウェアレベリング操作から除外され得る。従って、本開示の１以上の実施形態によれば、ウェアレベリング操作は、メモリデバイスのブロックのサブセットにのみ適用されてもよく、それにより、例えば、他のブロックをウェアレベリングから除外する。本開示の１以上の実施形態によれば、制御回路は、制御回路に接続され得る外部ホストから独立して、メモリデバイス５００内でウェアレベリング操作を管理するよう構成される。

図６は、通信チャネル５１６を越えて送信されてもよく、本開示の実施形態に係る図５の制御回路５０６により受信され得る命令６００のブロック図を示す。命令６００は、例えば、通信チャネル５１６によりメモリデバイスに接続されるホストデバイスにより生成され得る。命令６００は、実行される特定のタスクを指示するコマンドを含むコマンド部分６０２を含む。例えば、ウェアレベリング操作から除外されるメモリの特定のデータ及び／またはブロックを識別するためにある。命令６００はさらに引数部分６０４を含む。命令の引数部分は、ウェアレベリング操作から除外されるデータ及び／またはブロックを識別する情報を含み得る。例えば、引数情報６０４は、メモリデバイスのメモリの特定のブロックの位置を識別し得る。あるいは、引数情報６０４は、メモリブロックの特定の範囲を含み得る。引数６０４は、識別されたブロックの特定の開始及び終了アドレスを含み得る。あるいは、引数は、開始アドレス、及び開始アドレスに続くアドレスの数を示す特定の数を含み得る。他の引数は、本開示の様々な実施形態に係る特定のブロックを識別することが可能である。

コマンド部分６０２は、ホストにより生成される書き込み命令をも含んでもよく、引数部分６０４は、書き込みされるデータに関するアドレス（例えば、論理アドレス）を含み得る。コマンド部分６０２は、書込み操作を指示するコマンドを含んでもよく、例えば、データが本開示の１以上の実施形態に係るウェアレベリング操作から除外されるかどうかメモリデバイスに指示する指示部（例えば、フラグ）をさらに含み得る。例えば、フラグは、関連するデータが、ウェアレベリングから除外されるブロックに保存されるべきかを指示する特定の値を有し得る。ホストとメモリデバイスとの間などの、論理アドレスから物理アドレスへの変換は、当業者にとって周知である。

あるいは、引数情報６０４は、例えば、様々な実施形態に係るウェアレベリング操作に含まれる１つ以上のブロックを直接識別することにより、ウェアレベリングから除外される１つ以上のブロックを間接的に識別し得る。従って、ウェアレベリング操作に含まれるブロックを識別することにより、ウェアレベリング操作から除外されるブロックは、間接的に識別される。それら実施形態のうち１つ以上のものによれば、その代わり、制御回路は、例えば、特にウェアレベリング操作に含まれると識別されるブロックでのみウェアレベリング操作を実行し、特に識別されないブロックでウェアレベリングを実行しないよう構成され得る。

再度、図５を参照すると、制御回路５０６は、識別されたブロック情報が保存され得るメモリデバイス（例えば、不揮発性メモリ、図５には不図示）を含み得る。識別されたブロック情報は、特定のブロックが、例えばウェアレベリング操作から除外されるために選択されているかどうかに関する情報を含み得る。識別されたブロック情報は、また、例えば、メモリアレイ５０２の特定の部分に保存され得る。メモリデバイスの初期化操作の間（例えば、リセット操作に続くようなもの）、保存され、識別されたブロック情報は、例えば、識別されたブロック情報を保存するメモリから読み出され、コントローラ５０６に読み込まれ得る。制御回路５０６は、例えば、初期化の間、ホストから受け取る時及び／またはメモリから読み出す際のいずれかで、識別したブロック情報を読み出し得るレジスタを含み得る。メモリデバイス内でウェアレベリング操作を実行する一環として、制御回路５０６は、レジスタに保存される識別されたブロック情報を確認し、ブロックが、本開示の様々な実施形態に係るウェアレベリング操作に関して、識別されていることを判断する。

本開示の様々な実施形態によれば、制御回路５０６は、ウェアレベリング操作からメモリの特定のブロックを除外してもよく、またさらに、書込み操作を実行する外部アドレス要求への対応のように、書込みプログラミング操作が識別されたブロックで実行されることを可能にする。例えば、ブロックの特定のグループは、ウェアレベリング操作から除外されると識別され得るが、将来的に変化（例えば、更新）される必要があるデータを保存し得る。従って、それら識別されたメモリブロックに保存されるデータへの変化は、本開示の様々な実施形態によれば、外部ホストにより要求される際、容易となり得り、さらに、メモリデバイス５００の内部で実行されるウェアレベリング操作から除外される。

図７は、本開示の１以上の実施形態に係る、少なくとも１つのメモリデバイス７００を有する電子システムの機能的ブロック図である。図７に図解されるメモリデバイス７００は、プロセッサ７１０などのホストと接続される。プロセッサ７１０は、マイクロプロセッサまたは他の種類の制御回路であり得る。メモリデバイス７００及びプロセッサ７１０は、電子システム７２０の一部を形成する。本開示の１以上の実施形態によれば、メモリデバイス７００は例えば、図５を参照して上述したようなメモリデバイス５００を含み得る。メモリデバイス７００は、本開示の様々な実施形態を理解しやすくするため、メモリデバイスの特徴に焦点を当て、簡略化されている。

メモリデバイス７００は、行列のバンクで論理的に配置され得る１つ以上のメモリアレイ７３０を含む。１以上の実施形態によれば、メモリアレイ７３０のメモリセルは、フラッシュメモリ説である。メモリアレイ７３０は、メモリデバイス７００の一部として、単一または複数のダイスにあるメモリセルの複数のバンク及びブロックを含み得る。メモリアレイ７３０は、ＳＬＣ及び／またはＭＬＣメモリを含み得る。メモリアレイ７３０は、例えば、各セルのデータの密度を変化させ（例えば、ＭＬＣ（４レベル）及びＭＬＣ（８レベル）、保存することにも適応できる。

アドレスバッファ回路７４０は、アドレス入力接続Ａ０−Ａｘ ７４２に提供されるアドレス信号をラッチするために提供される。アドレス信号は、行デコーダ７４４及び列デコーダ７４８により受信及びデコードされ、メモリアレイ７３０にアクセスする。行デコーダ７４４は、例えば、メモリアレイ７３０のワード線を駆動するために構成される駆動回路を含み得る。本明細書の利点に関して、アドレス入力接続７４２の数は、メモリアレイ７３０の密度と構造に依存し得ることは、当業者であれば明らかであろう。つまり、アドレスの桁の数は、例えば、メモリセルの数、並びにバンク及びブロックの数の両方が増加するのに伴い増加する。

メモリデバイス７００は、センス／データキャッシュ回路７５０などのセンスデバイスを使用して、メモリアレイカラムでの電圧または電流の変化を感知することにより、メモリアレイ７３０でデータを読み出す。少なくとも１つの実施形態において、センス／データキャッシュ回路７５０は、メモリアレイ７３０からデータの行を読み出し、ラッチするために接続される。プロセッサ７１０と複数のデータ通信７６２を越えて双方向データ通信用に、データ入力及び出力（Ｉ/Ｏ）バッファ回路７６０を含む。書き込み／消去回路７５６は、メモリアレイ７３０にデータを書き込み、またはメモリアレイ７３０からデータを消去するために提供される。

制御回路７７０は、例えば、上述のようなウェアレベリング操作を容易にするものとして、本開示の様々な実施形態を実装する少なくとも一部として構成される。少なくとも１つの実施形態において、制御回路７７０は、ステートマシンを利用し得る。制御回路７７０は、例えば、図５を参照して上述したように、制御回路５０６と同様の構成及び機能であり得る。

制御信号及びコマンドは、コマンドバス７７２を越えてメモリデバイス７００にプロセッサ７１０により送信することができる。コマンドバス７７２は、例えば、個別の信号線であり得るか、または複数の信号線から構成される。それらコマンド信号７７２は、データ読み出し、データ書き込み（例えば、プログラム）、及び消去操作を含む、メモリアレイ７３０の操作を制御するために使用される。図６を参照して上述した命令６００は、例えば、コマンドバス７７２を越えて、メモリデバイス７００にプロセッサ７１０から送信され得る。コマンドバス７７２、アドレスバス７４２、及びデータバス７６２は、全てまたは一部を組み合わせることができ、多くの標準的なインターフェース７７８を形成する。例えば、メモリデバイス７００とプロセッサ７１０との間のインターフェース７７８は、ユニバーサル・シリアル・バス（ＵＳＢ）インターフェースであり得る。インターフェース７７８は、また、当業者にとって既知であるような多くのハードディスクドライブ（例えば、ＳＡＴＡ、ＰＡＴＡ）と共に使用される標準的なインターフェースであり得る。

図７に図解される電子システムは、メモリの特徴の基本的な理解を容易にするため、簡略化されており、図解のみを目的としている。不揮発性メモリの内部回路及び機能のより詳細な理解については、当業者にとって既知である。

結論
総合的に、本開示の１以上の実施形態は、メモリデバイスでウェアレベリング操作を管理する方法を提供する。特に、特定のブロックは、直接的または間接的に、メモリデバイスでのウェアレベリング操作から除外され得るブロックとして識別される。従って、所望のデータ保持特性及び所望のプログラム／消去サイクルを同一のメモリデバイスで実現することができ、さらに、デバイスの効果的な利用を向上させる。それらの方法は、所望なデータ保持特性を有するメモリセルに加えて、所望なプログラム／消去サイクル特性を有するメモリセルのより効率的な割り当てを容易にし得る。

特定の実施形態が本明細書に図解及び記載されているが、当業者であれば、同様の目的を達成するために計算される構成が、示された特定の実施形態と置き換えられてもよいことを理解するであろう。本開示の多くの改造物は、当業者にとって明らかであろう。従って、本出願は、本開示の改造物または変形物を包含することを意図している。

Claims (15)

1. 複数のブロックに配置されるメモリセルアレイを有するメモリデバイスを操作する方法であって、
   前記複数のブロックのうちの１つ以上のブロックの特定の群を識別するコマンドを受信することと、
   前記受信されたコマンドに応答して、前記複数のブロックのサブセットにのみ、１つ以上のウェアレベリング操作を実行することと、を含む、方法。
2. 前記受信されたコマンドに応答して前記１つ以上のウェアレベリング操作を実行することは、前記複数のブロックのうち、前記特定のブロック群を含むブロック以外のブロックにのみ、前記１つ以上のウェアレベリング操作を実行することをさらに含む、請求項１に記載の方法。
3. 前記受信されたコマンドに応答して前記１つ以上のウェアレベリング操作を実行することは、前記複数のブロックのうち、前記特定のブロック群を含むブロックにのみ、前記１つ以上のウェアレベリング操作を実行することをさらに含む、請求項１に記載の方法。
4. 前記コマンドを受信することは、前記コマンドを受信することであって、前記受信されたコマンドが、前記複数のブロックのうち、前記特定のブロック群を含むブロックの範囲を識別することをさらに含む、請求項１に記載の方法。
5. 前記コマンドを受信することは、前記コマンドを受信することであって、前記受信されたコマンドが、開始アドレスと、前記開始アドレスに続くアドレスの範囲を示す特定の数と、を識別することをさらに含む、請求項１に記載の方法。
6. 前記コマンドを受信することは、前記コマンドを受信することであって、前記受信されたコマンドが、書き込みコマンドを含み、前記書き込みコマンドが、論理アドレスと、前記論理アドレスが前記複数のブロックのうちの前記特定のブロック群を含むブロックの物理ブロックアドレスに対応することを示す値を有するフラグと、を含むことをさらに含む、請求項１に記載の方法。
7. 前記コマンドを受信することは、前記コマンドを受信することであって、前記受信されたコマンドが、書き込みコマンドを含み、前記書き込みコマンドが、論理アドレスと、前記論理アドレスが前記複数のブロックのうちのウェアレベリング操作から除外される特定のブロックと関連付けられることを示す値を有するフラグと、を含むことをさらに含む、請求項１に記載の方法。
8. 前記コマンドを受信することは、前記コマンドを受信することであって、前記受信されたコマンドが、前記複数のブロックのうち、前記特定のブロック群を含む前記ブロックを識別する引数を含むことをさらに含む、請求項１に記載の方法。
9. 前記複数のブロックは、単一のメモリパーティションを含み、前記複数のブロックの各ブロックは、メモリセルの独立して消去可能なブロックを含む、請求項１に記載の方法。
10. ウェアレベリング操作を実行することは、前記複数のブロックのうちの第１のブロックから、前記複数のブロックのうちの第２のブロックへ、データを複製することによってウェアレベリング操作を実行することと、前記第１のブロックから前記第２のブロックへデータを複製した後に、前記第１のブロックに消去操作を実行することと、をさらに含む、請求項１に記載の方法。
11. 前記コマンドを受信することは、前記メモリデバイスに接続され、前記メモリデバイスと通信するように構成されるホストデバイスから前記コマンドを受信することをさらに含み、１つ以上のウェアレベリング操作を実行することは、１つ以上のウェアレベリング操作を実行することであって、前記ウェアレベリング操作が、前記ホストによる指示から独立して実行されることをさらに含む、請求項１に記載の方法。
12. メモリデバイスであって、
    複数のブロックに配置されるメモリセルアレイと、
    特定のコマンドを受信するように構成されるインターフェースであって、前記特定のコマンドは、前記複数のブロックの特定のブロック群を識別する、インターフェースと、
    制御回路であって、前記受信されたコマンドに応答して、前記複数のブロックのサブセットにのみ１つ以上のウェアレベリング操作を実行するように構成される、制御回路と、を備える、メモリデバイス。
13. 前記制御回路は、さらに、前記インターフェースで受信される１つ以上のコマンドから独立して前記１つ以上のウェアレベリング操作を実行するように構成される、請求項１２に記載のメモリデバイス。
14. 前記メモリセルアレイは、ＮＡＮＤ構成フラッシュメモリセルの単一のパーティションまたはＮＯＲ構成フラッシュメモリセルの単一のパーティションを含む、請求項１２に記載のメモリデバイス。
15. 前記制御回路は、さらに、前記複数のブロックの各ブロックを独立して消去するように構成される、請求項１２に記載のメモリデバイス。

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