CN112732173A - 存储器设备、存储器系统以及自主驾驶装置 - Google Patents

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Abstract

一种存储器设备，包括：第一存储区，包括具有多个每个用于根据N比特数据存取方案存储N比特数据的第一存储器单元的第一存储器单元阵列，和第一外围电路，用于控制第一存储器单元并安置在第一存储器单元阵列之下；第二存储区，包括具有多个每个用于根据M比特数据存取方案存储M比特数据的第二存储器单元的第二存储器单元阵列，和第二外围电路，用于控制第二存储器单元并安置在第二存储器单元阵列之下，第一存储区和第二存储区包括在单个半导体芯片中并共享输入和输出接口；和控制器，通过响应于接收由外部传感器获取的感测数据向感测数据应用存储在第一存储区中的权重生成计算数据，并根据权重将计算数据存储在第一存储区或第二存储区之一中。

Description

存储器设备、存储器系统以及自主驾驶装置
对相关申请的交叉引用
本申请要求于2019年10月28日向韩国知识产权局提交的第10-2019-0134680号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明构思的示例实施例涉及存储器设备、存储器系统以及自主驾驶装置。
背景技术
存储器设备可以提供写入或擦除数据以及读取写入的数据的功能。存储器设备可以包括多个存储器单元，并且通常，可写入到每个存储器单元的数据量可以具有固定值。在最近建议的神经形态计算机系统、自主驾驶装置等中，已经采用分布式存储方法以用于考虑到数据的重要性来存储数据。当在不考虑数据的重要性的情况下通过单个方法对存储器单元进行编程时，存储器设备的可靠性和/或操作效率可能劣化。
发明内容
本发明构思的示例实施例将提供一种存储器设备、包括该存储器设备的计算机系统以及自主驾驶装置，其中，存储器设备中所包括的单个存储器芯片包括用于存储N比特数据(N是自然数)的第一存储区和用于存储M比特数据(M是大于N的自然数)的第二存储区，并且可以根据数据的重要性将数据存储在第一存储区或第二存储区中，使得操作效率可以提高。
根据本发明构思的示例实施例，一种存储器设备，包括：第一存储区，该第一存储区包括具有多个第一存储器单元的第一存储器单元阵列，多个第一存储器单元中的每个用于存储N比特数据，其中，N是自然数，以及第一外围电路，用于根据N比特数据存取方案控制第一存储器单元并且被安置在第一存储器单元阵列之下；第二存储区，该第二存储区包括具有多个第二存储器单元的第二存储器单元阵列，多个第二存储器单元中的每个用于存储M比特数据，其中，M是大于N的自然数，以及第二外围电路，用于根据M比特数据存取方案控制第二存储器单元并且被安置在第二存储器单元阵列之下，以及第一存储区和第二存储区被包括在单个半导体芯片中并且共享输入和输出接口；以及控制器，被配置为通过响应于接收由外部传感器获取的感测数据向感测数据应用存储在第一存储区中的权重来生成计算数据，并且根据权重将计算数据存储在第一存储区或第二存储区之一中。
根据本发明构思的示例实施例，一种存储器系统包括：被提供为第一半导体芯片的第一存储器设备、与第一存储器设备共享数据被传送到其的输入和输出总线并且被提供为不同于第一半导体芯片的第二半导体芯片的第二存储器设备，以及连接到输入和输出总线并且被配置为与外部设备传送和接收数据的外部接口，第一存储器设备和第二存储器设备中的每个包括：第一存储器平面，该第一存储器平面包括具有第一存储器单元的第一存储器单元阵列，第一存储器单元中的每个用于存储N比特数据，其中，N是自然数，以及第一页缓冲电路，被安置在第一存储器单元阵列之下并且被配置为针对第一存储器单元的至少一个第一选择存储器单元、根据N比特数据存取方案来执行编程操作和读取操作；以及第二存储器平面，该第二存储器平面包括具有第二存储器单元的第二存储器单元阵列，第二存储器单元中的每个用于存储M比特数据，其中，M是大于N的自然数，以及第二页缓冲电路，被安置在第二存储器单元阵列之下并且被配置为针对第二存储器单元的至少一个第二选择存储器单元、根据M比特数据存取方案来执行编程操作和读取操作。
根据本发明构思的示例实施例，一种实施车辆的自主驾驶功能的自主驾驶装置包括：传感器，被配置为监视第一感测区域并且响应于车辆外部的并且与第一感测区域相对应的第一空间中生成的事件来输出第一感测数据，并且被配置为监视第二感测区域并且响应于在不同于第一空间并且与第二感测区域相对应的第二空间中生成的事件来输出第二感测数据；处理器，被配置为根据第一感测数据和第二感测数据来控制车辆的移动；以及存储器设备，被配置为通过向第一感测数据应用第一权重来生成第一计算数据、通过向第二感测数据应用低于第一权重的第二权重来生成第二计算数据、根据N比特数据存取方案将第一计算数据存储在具有每个均用于存储N比特数据的存储器单元的第一存储器平面中，其中N是自然数，并且根据M比特数据存取方案将第二计算数据存储在具有每个均用于存储M比特数据的存储器单元的第二存储器平面中，其中M是大于N的自然数。
附图说明
根据结合附图的以下具体实施方式，将更加清楚地理解本发明构思的以上及其他方面、特征以及优点，在附图中：
图1至图3是图示出根据本发明构思的示例实施例的自主驾驶装置的图；
图4是图示出根据本发明构思的示例实施例的计算机系统的框图；
图5是图示出根据本发明构思的示例实施例的存储器系统的框图；
图6是图示出根据本发明构思的示例实施例的存储器设备的框图；
图7是图示出根据本发明构思的示例实施例的存储器设备的操作的流程图；
图8是图示出根据本发明构思的示例实施例的与存储器设备联锁的传感器的图；
图9、图10A和图10B是图示出根据本发明构思的示例实施例的自主驾驶装置中的存储器设备的操作的图；
图11和图12是图示出根据本发明构思的示例实施例的存储器设备的结构的图；
图13A至图13D是图示出根据本发明构思的示例实施例的存储器设备的操作的图；
图14是图示出根据本发明构思的示例实施例的存储器设备的结构的图；
图15至图17是图示出根据本发明构思的示例实施例的存储器设备的操作的图；
图18A和图18B是图示出根据本发明构思的示例实施例的存储器设备中所包括的页缓冲器的图；
图19和图20是图示出根据本发明构思的示例实施例的存储器设备中所包括的电压生成器的图；以及
图21和图22是图示出根据本发明构思的示例实施例的存储器设备的操作的图。
具体实施方式
在下文中，将参考附图如下第描述本发明构思的实施例。
图1至图3是图示出根据示例实施例的自主驾驶装置的图。
参考图1，在该示例实施例中，自主驾驶装置可以被安装在车辆上并且可以用于实施自主驾驶车辆10。安装在自主驾驶车辆10上的自主驾驶装置可以包括用于收集关于车辆的环境条件的信息的各种传感器。作为示例，自主驾驶装置可以通过安装在自主驾驶车辆10的正面的图像传感器和/或事件传感器来感测在自主驾驶车辆10的前方行进的在前的车辆20的移动。自主驾驶装置可以进一步包括传感器，以用于感测除自主驾驶车辆10的前方区域之外的、在相邻的车道上行进的另外的车辆30以及接近自主驾驶车辆10的行人。
用于收集关于自主驾驶车辆的环境条件的信息的传感器中的至少一个可以具有如图1中图示出的预先确定的视场FoV。作为示例，当安装在自主驾驶车辆10的正面的传感器具有如图1中图示出的视场FoV时，从传感器的中心检测到的信息可以具有相对高的重要性。也就是说，因为与在前的车辆20的移动相对应的大部分信息可以被包括在从传感器的中心检测到的信息中。
自主驾驶装置可以实时地处理由自主驾驶车辆10的传感器收集的信息并且可以控制自主驾驶车辆10的移动，以及可以将由传感器收集的信息的至少一部分存储在存储器设备中。因此，可以将关于自主驾驶车辆10的驾驶具有相对高的重要性的数据存储在具有高可靠性(例如，相对高的可靠性)的存储器设备的区域中，并且可以将具有相对低的重要性的数据存储在具有较低可靠性(例如，相对低的可靠性)的区域中。
在示例实施例中，存储器设备可以包括第一存储区和第二存储区。第一存储区的每个存储器单元可以存储1比特数据，并且第二存储区的每个存储器单元可以存储2比特或更多比特数据。可以将具有高重要性的数据存储在第一存储区中，并且可以将具有较低重要性的数据存储在第二存储区中。另外，可以在诸如单个存储器芯片的单个存储器设备中实施第一存储区和第二存储区，并且如果期望，则可以同时地操作第一存储区和第二存储区，使得可以提高存储器设备的可操作性能并且可以以高效方式划分存储空间。当在本文中使用时，存储器设备可以例如指代下述设备，诸如半导体芯片(例如，形成在来自晶圆的管芯上并且包括包含存储器单元阵列的集成电路的存储器芯片)、半导体芯片的堆叠、包括堆叠在封装基板上的一个或多个半导体芯片的半导体封装或者包括多个封装的叠层封装(package-on-package)设备。可以使用球栅阵列、电缆接合、通过基板通孔或者其他电气连接元件来形成这些设备，并且这些设备可以包括诸如易失性或非易失性存储器设备的存储器设备。半导体封装可以包括封装基板、一个或多个半导体芯片以及形成在封装基板并且覆盖半导体芯片上的封装物(encapsulant)。
参考图2，在图1至图3的示例实施例中的自主驾驶装置40可以包括传感器单元41、处理器46、存储器系统47、车身控制模块(BCM)48以及其他元件。传感器单元41可以包括多个传感器42至45，并且多个传感器42至45可以包括图像传感器、事件传感器、照度传感器、GPS设备、加速度传感器等。
可以将由传感器42至45收集的数据传递到处理器46。处理器46可以将由传感器42至45收集的数据存储在存储器系统47中并且可以基于由传感器42至45收集的数据来控制车身控制模块48以确定车辆的移动。例如，如果传感器42-45检测到自主驾驶装置40的前方的车辆突然地停止，则基于接收到感测数据，处理器46可以控制自主驾驶装置40的机械系统来应用刹车以使自主驾驶装置40减速。存储器系统47可以包括两个或更多存储器设备，以及用于控制存储器设备的系统控制器。可以将每个存储器设备作为单个半导体芯片来提供。
在一些实施例中，除存储器系统47的系统控制器之外，存储器系统47中所包括的每个存储器设备可以包括存储器控制器，并且存储器控制器可以包括诸如神经网络的人工智能(AI)计算电路。存储器控制器可以通过向从传感器42至45或处理器46接收的数据应用预先确定的权重来生成计算数据，并且可以将计算数据存储在存储器芯片中。单个存储器设备(例如，单个存储器芯片)可以具有第一存储区和第二存储区，并且存储在第一存储区的每个存储器单元中的数据的比特的数量可以不同于存储在第二存储区的每个存储器单元中的数据的比特的数量。存储器控制器可以是包括第一存储区和第二存储区的同一单个半导体芯片的一部分，或者可以例如以封装形式与存储器芯片一起作为存储器设备(例如，存储器系统47)的一部分的不同的半导体芯片。可以因此配置存储器设备(例如，存储器系统47)，使得基于单层单元(SLC)存取方案来对单个存储器芯片的第一区域中的第一集合的存储器单元进行存取，并且基于多层单元(MLC)存取方案来对单个存储器芯片的第二区域中的第二集合的存储器单元进行存取。
存储器控制器可以将被应用相对高的权重的计算数据(例如具有相对高的重要性的数据)存储在第一存储区中，并且可以将被应用相对低的权重的计算数据存储在第二存储区中。作为结果，第一存储区的每个存储器单元可以存储N比特数据，并且第二存储区的每个存储器单元可以存储M比特数据，其中M和N区域自然数，并且M可以大于N。以这样的方式，存储器控制器可以将具有相对高的重要性的计算数据存储在具有相对更高的可靠性的第一存储区中，并且可以将具有相对低的重要性的计算数据存储在具有相对低的可靠性的第二存储区中。因此，可以提高存储器系统47中所包括的每个存储器设备的可操作性能和可靠性，并且可以以高效方式管理存储空间。在示例实施例中，可以通过存储器系统47的系统控制器(例如，存储器系统47之外的控制器，诸如单独的控制器芯片)来执行存储器控制器的以上描述的操作的至少一部分。
作为示例，第一存储区的每个存储器单元可以是被配置用于存储1比特数据的单层存储器单元，并且第二存储区的每个存储器单元可以是被配置用于存储2比特或更多比特数据的多层存储器单元。为了实现这一点，存储器控制器可以被配置为根据单层存储器单元存取方案对第一存储区中的存储器单元进行存取，并且可以被配置为根据多层存储器单元存取方案对第二存储区中的存储器单元进行存取。在下文中，当各个存储区被描述为具有所存储的不同的比特数据时，存储器控制器可以被配置为根据用于通过该区域中的每个单元所存储的比特的数量的适当的存储器单元存取方案对每个区域进行存取。在示例实施例中，至少一个存储器设备可以包括第一存储区至第四存储区。在这种情况下，第二存储区的每个存储器单元可以存储2比特数据、第三存储区的每个存储器单元可以存储3比特数据，以及第四存储区的每个存储器单元可以存储4比特数据。作为示例，存储在第一存储区中的计算数据可以具有最高的重要性，并且存储在第四存储区中的计算数据可以具有最低的重要性。
图3是图示出通过自主驾驶装置被安装在其上的自主驾驶车辆的传感器所获取的图像数据的示例的图。参考图3，可以通过安装在自主驾驶车辆的正面上的传感器来获取图像数据50。因此，图像数据50可以包括自主驾驶车辆的前方区域51、在自主驾驶车辆在其上行进的同一车道上行进的在前的车辆52、接近自主驾驶车辆的行进车辆53、背景54和其他信息。
在图3中所图示的示例实施例中的图像数据50中，在其上显示有自主驾驶车辆的前方区域51和背景54的区域的数据可以很少影响自主驾驶车辆的驾驶。因此，自主驾驶车辆的前方区域51和背景54可以被认为具有相对低的重要性。
关于自主驾驶车辆的安全驾驶，到在前的车辆52的距离、行进车辆53改变车道的移动等可以被考虑为重要因素。因此，包括在前的车辆52和行进车辆53的图像数据50的区域的数据可以关于自主驾驶车辆的驾驶具有相对高的重要性。
自主驾驶装置的存储器设备可以向从传感器接收的图像数据50的不同的区域应用不同的权重并且可以存储图像数据50。作为示例，相对高的权重可以被应用于包括在前的车辆52和行进车辆53的区域的数据，并且相对低的权重可以被应用于在其上显示有自主驾驶车辆的前方区域51和背景54的区域的数据。存储器设备可以分开地在不同的存储区中存储应用有相对高的权重的数据和应用有相对低的权重的数据。
图4是图示出根据示例实施例的计算机系统的框图。
在图4中图示出的示例实施例中的计算机系统60可以包括显示器61、传感器单元62、存储器63、通信器64、处理器65、端口66以及其他元件。除以上提及的元件之外，计算机系统60可以进一步包括功率(power)设备、输入和输出设备以及其他设备。在图4中图示出的元件当中，可以提供端口66以用于计算机系统60与视频卡、声卡、存储卡、USB设备等进行通信。作为示例，可以通过包括模拟活体生物的神经系统中的神经元的形式的电路的神经形态计算机系统来实施计算机系统60，并且存储器63和处理器65可以包括人工智能计算模块。
如在所公开的技术的领域中传统的那样，就功能块、单元和/或模块而言在附图中描述和说明特征和实施例。本领域技术人员将理解，通过可以使用基于半导体的制造技术或其他制造技术形成的诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、有线连接等的电子(或光学)电路来物理地实施这些块、单元和/或模块。在块、单元和/或模块通过微处理器或类似物被实施的情况下，它们可以使用软件(例如，微指令)被编程以执行在本文讨论的各种功能，并且可以可选地被固件和/或软件来驱动。替选地，每个块、单元和/或模块可以通过专用硬件来实施，或可以被实施为执行一些功能的专用硬件以及执行其他功能的处理器(例如，一个或多个编程微处理器和相关联的电路)的组合。
处理器65可以包括模拟神经元的形式的神经形态电路作为硬件，并且可以控制计算机系统60的总体操作。存储器63可以是用于存储数据的存储媒介。存储器63可以包括多个存储器设备，并且每个存储器设备可以包括一个或多个半导体芯片。单个存储器设备(例如，在一些实施例中，单个存储器芯片)可以包括用于通过不同的方法存储数据的存储区，以及存储器63中所包括的存储器控制器可以向不同的数据应用权重，并且可以根据不同的相应的存储器存取方案分开地将不同的数据存储在存储区中。
作为示例实施例，单个存储器设备(例如，单个存储器芯片)可以包括包含用于存储1比特数据的多个单层存储器单元的第一存储区和包含用于存储2比特或更多比特数据的多个多层存储器单元的第二存储区。可以在不同的存储器平面中实施第一存储区和第二存储区。也可以将由存储器控制器向数据应用的权重存储在存储器63中，并且可以考虑权重被存储器控制器频繁地读出的特性将权重存储在具有相对高的读取速度的第一存储区中。
图5是图示出根据示例实施例的存储器系统的框图。
参考图5，在示例实施例中的存储器系统100可以包括多个存储器设备110至140、系统控制器150、外部接口160以及其他元件。
系统控制器150可以控制存储器系统100的总体操作，并且可以通过外部接口160向外部设备传送数据以及从外部设备接收数据。系统控制器150也可以通过输入和输出总线170向存储器设备110至140中的至少一个传送将被存储在存储器系统100中的数据，并且可以通过输入和输出总线170接收通过由存储器设备110至140中的至少一个执行的读取操作所输出的数据。在图5中所图示出的示例实施例中，外部接口160可以与系统控制器150分开，但是其示例实施例不限于此。外部接口160可以被配置为被包括在系统控制器150中。外部接口160可以是被配置为与外部设备接收和传送数据的单个接口。
每个可以均是例如单独的存储器芯片的存储器设备110至140可以包括相应的第一存储器平面111、121、131和141以及第二存储器平面112、122、132和142。作为示例，第一存储器平面111、121、131和141中的每个可以包括具有用于存储N比特数据(N是自然数)的第一存储器单元的第一存储器单元阵列，以及安置在第一存储器单元阵列之下并且控制第一存储器单元的第一外围电路。类似地，第二存储器平面112、122、132和142中的每个可以包括具有用于存储M比特数据(M是大于的自然数N)的第二存储器单元的第二存储器单元阵列，以及安置在第二存储器单元阵列之下的并且控制第二存储器单元的第二外围电路。在每个半导体芯片上，第一存储器平面和第二存储器平面可以例如被并排地安置在相同的垂直层。第一外围电路和第二外围电路可以具有类似的结构，并且可以包括例如具有电压生成器、页缓冲电路以及解码器电路的模拟电路。
作为示例，将基于第一存储器设备110来描述存储器设备110至140的操作。在示例实施例中，可以参考第一存储器设备110的操作的描述来理解第二存储器设备120至第四存储器设备140的操作。
在第一存储器设备110中，第一存储器平面111和第二存储器平面112可以具有相同的结构，并且可以通过第一存储器设备110中所包括的存储器控制器来的共享单个输入和输出接口。当系统控制器150向输入和输出总线170传送将被存储在存储器系统100中的数据时，第一存储器设备110的存储器控制器可以接收数据并且可以向数据应用权重，从而生成计算数据。
可以将权重存储在第一存储器平面111中，并且存储器控制器可以根据数据中所包括的信息来确定权重的水平。作为示例，当从通过外部接口160连接的传感器接收到感测数据时，存储器控制器可以基于感测数据中所包括的事件信息的改变的量来确定权重的水平。替选地，可以根据感测区域的位置和/或通过生成感测数据的传感器所感测的视场来确定权重的水平。感测数据可以是单独的感测的数据(例如，速度)，或者可以是由传感器基于一个或多个感测的数据(例如，速度改变)所确定的数据。
在示例实施例中，可以通过输入和输出总线170来传送被应用不同的权重的数据。第一存储器设备110的存储器控制器可以向数据应用第一权重和第二权重并且可以生成第一计算数据和第二计算数据。存储器控制器可以将第一计算数据存储在第一存储器平面中，并且可以将第二计算数据存储在第二存储器平面中。在一个示例实施例中，第一权重可以大于第二权重。作为示例，存储器控制器可以同时地执行将第一计算数据存储在第一存储器平面中的操作和将第二计算数据存储在第二存储器平面中的操作。
作为另一示例，被应用不同的权重的第一计算数据可以仅仅被存储在第一存储器设备110中，并且第二计算数据可以仅仅被存储在第二存储器设备120中。在示例实施例中，可以通过系统控制器150来执行用于通过应用权重来生成计算数据的计算，以及计算数据的分发。
由于存储器设备110至140共享单个输入和输出总线，所以在以上描述的示例实施例中，不可以同时地存储第一计算数据和第二计算数据。在示例实施例中，为了同时地存储第一计算数据和第二计算数据，可能需要增加输入和输出总线170的数量，但是输入和输出总线170的增加的数量可能增加存储器系统100的功率消耗和制造成本。
另外，当通过增加输入和输出总线170的数量来同时地存储第一计算数据和第二计算数据时，同时地操作的输入和输出总线170的数量以及同时地操作的存储器设备110至140的数量可以增加。因此，由连接到外部接口160或系统控制器150的主机所驱动的负载可以增加，这就高速驾驶而言可能是不利的。
在示例实施例中，存储器设备110至140中的每个可以包括可以通过不同的方法被操作的第一存储器平面111、121、131和141以及第二存储器平面112、122、132和142。因此，被应用不同的权重的第一计算数据和第二计算数据可以被同时地存储在存储器设备110至140之一中，其可以就功率消耗、制造成本以及高速操作而言是有利的。
在示例实施例中，存储器设备110至140中的每个可以另外包括第三存储器平面和第四存储器平面。在这种情况下，第一存储器平面111、121、131和141的第一存储器单元中的每个可以存储1比特数据，并且第二存储器平面112、122、132和142的第二存储器单元中的每个可以存储2比特数据。第三存储器平面的第三存储器单元中的每个可以存储3比特数据，并且第四存储器平面的第四存储器单元中的每个可以存储4比特数据。存储器控制器可以将具有相对更高的权重的计算数据存储在第一存储器平面中，并且可以将具有相对更低的权重的计算数据存储在第四存储器平面中。
图6是图示出根据示例实施例的存储器设备的框图。例如，图6中示出的存储器设备可以表示图5中示出的存储器设备110、120、130或者140之一的示例实施例。
参考图6，在该示例实施例中的存储器设备200可以包括存贮区210、控制器220，以及输入和输出接口230。存贮区210可以包括多个存储区211至213。
存储区211至213中的每个可以包括其中安置有存储器单元的存储器单元阵列，以及其中安置有用于控制存储器单元阵列的电路的外围电路。例如，第一存储区211可以包括第一存储器单元阵列和第一外围电路。在存储区211至213中的每个中，可以将外围电路安置在存储器单元阵列之下。例如，存储区211至213可以具有其中存储器单元阵列被置于外围电路上的单元位于外围上(COP)结构。
每个存储器单元阵列可以包括存储器单元，并且存储器单元可以提供存储器单元串。存储器单元串中的每个中的存储器单元可以串联地连接到彼此，并且开关设备可以连接到每个存储器单元的两端中的每个。存储器单元串中的每个中所包括的存储器单元可以在与基板的上表面垂直的方向上连接到彼此。因此，存储器设备200可以被配置为垂直类型存储器设备。
外围电路可以包括，例如，用于控制存储器单元阵列的电路，诸如，例如页缓冲电路和解码器电路。在示例实施例中，外围电路可以包括生成驱动页缓冲电路和解码器电路所需要的电压的功率电路。解码器电路可以通过字线连接到存储器单元，并且页缓冲电路可以通过位线连接到存储器单元。
控制器220可以包括人工智能计算模块，并且可以通过输入和输出接口230向诸如外部处理器或传感器等的外部设备传送数据以及从其接收数据。例如，控制器220可以通过向从外部传感器接收的感测数据应用预先确定的权重来生成计算数据，并且可以计算数据存储在存贮区210中。也可以将由控制器向感测数据应用的权重存储在存贮区210中。例如，权重信息或权重索引可以被应用于从传感器感测的数据以确定将被存储在存贮区中的计算的数据。可以将计算的数据与权重信息一起存储在存贮区中。
存储区211至213的至少一部分可以通过不同的方法存储数据。例如，第一存储区211的每个存储器单元可以存储N比特数据。第二存储区212的每个存储器单元可以存储M比特数据，并且M可以是大于N的自然数。
在示例中，控制器220可以将被应用相对高的权重的计算数据(例如，基于来自传感器的感测的数据等其他因素所计算或确定的数据)存储在第一存储区211中，并且可以将被应用相对低的权重的计算数据存储在第二存储区212中。控制器220可以基于当使用计算数据时所应用的权重和参考值之间的比较关系将计算数据存储在第一存储区211或第二存储区212中。
作为示例，第一存储区211的每个存储器单元可以存储1比特数据，并且第二存储区212的每个存储器单元可以存储2比特或更多比特数据。第一存储区211的可靠性可以高于第二存储区212的可靠性。控制器220可以通过向相对更重要的感测数据应用相对更高的权重来生成计算数据，并且可以将计算数据存储在第一存储区211中，因此提高存储器设备200的可靠性。
另外，在示例实施例中，在被实施为单个半导体芯片的存储器设备的存贮区210中，可以实施第一存储区211、具有单层存储器单元的存储器平面，以及第二存储区212、具有多层存储器单元的存储器平面。由于第一存储区211和第二存储区212被包括在单个半导体芯片中，第一存储区211和第二存储区212可以共享输入和输出接口230。
与前述的示例实施例不同，可以分别通过单层存储器单元和多层存储器单元来驱动被实施为不同的半导体芯片的两个存储器设备。在这种情况下，可能需要连接到主机的两个或更多总线来同时地驱动两个存储器设备，这可能引起设计和生产成本方面的损耗。另外，即使当准备两个或更多总线以同时地驱动两个存储器设备时，同时地向两个存储器设备的输入和输出接口输入信号或者输出来自其的信号，可能是必要的，这可能消耗相对高的功率。
相比之下，在某些示例实施例中，可以分别通过单层存储器单元和多层存储器单元来驱动单个半导体芯片中所包括的并且共享输入和输出接口的第一存储区211和第二存储区212。因此，可以仅仅使用通过单个输入和输出接口输入和输出的信号来向主机传送和从主机接收被应用相对高的权重的计算数据和被应用相对低的权重的计算数据。因此，可以在不增加总线的数量的情况下并行地处理被应用各个权重的计算数据，并且可以通过单个输入和输出接口同时地驱动单层存储器单元和多层存储器单元，使得可以减少功率消耗的增加，并且可以实施高速驱动。
在示例实施例中，第一存储区211和第二存储区212可以同时地操作。例如，在第一存储区211中执行编程操作或读取操作时，也可以在第二存储区212中执行编程操作或读取操作。在第一存储区211和第二存储区212中执行的操作的类型可以是相同的或不同的。此外，在第一存储区211和第二存储区212中执行操作的地址也可以相同或不同。
存储区211至213中所包括的存储器单元阵列可以具有相同的结构。例如，存储区211至213中所包括的存储器单元阵列的物理结构可以是相同的，并且因此，第一存储区211中所包括的单层存储器单元的数量可以与第二存储区212中所包括的多层存储器单元的数量相同。
存储区211至213中所包括的外围电路可以具有不同的结构。作为示例，第一存储区211的外围电路中所包括的第一页缓冲电路的结构可以不同于第二存储区212的外围电路中所包括的第二页缓冲电路的结构。第一页缓冲电路可以包括与第二页缓冲电路中所包括的锁存器的数量相比更小数量的锁存器，并且因此，其中安置有第一页缓冲电路的区域可以小于其中安置有第二页缓冲电路的区域。除页缓冲电路以外，可以在第一存储区211和第二存储区212中不同地配置用于生成驱动存储器单元所需要的电压的电路。
图7是图示出根据示例实施例的存储器设备的操作的流程图。
参考图7，在示例实施例中的存储器设备的操作可以开始于由存储器设备接收来自传感器的感测数据(S10)。存储器设备可以通过单独的处理器接收感测数据或可以直接地接收来自传感器的感测数据。在示例实施例中，传感器可以附接到自主驾驶车辆并且可以收集环境信息，并且存储器设备可以被安装在自主驾驶车辆上。
当接收到感测数据时，存储器设备的存储器控制器可以获取存储在存储区中的权重数据(S20)。不同的权重数据可以与不同类型的感测数据相关联，并且可以与这些类型的感测数据相关联地被存储。作为示例，无论何时存储器设备接收感测数据，存储器控制器可以读出权重数据，并且因此，可能将权重数据存储在保证相对高的可靠性的存储区中。例如，其中存储有权重数据的存储区可以是其中存储器单元中的每个存储1比特或2比特数据的存储器平面。
读出权重数据的存储器控制器可以向感测数据应用权重并且可以生成计算数据(S30)。存储器控制器可以将计算数据存储在存储区中(S40)。在操作S40中，存储器控制器可以根据用作计算数据的基础的权重来确定用于存储计算数据的存储区，而不是基于感测数据本身来确定用于存储的存储区。计算数据例如可以是具有附于其的权重的感测数据。例如，计算数据可以反映通过权重标记的原始感测数据。
存储器控制器可以将用作计算数据的基础的权重与参考值相比较，并且可以根据比较的结果来确定用于存储计算数据的存储区。作为示例，当权重等于或高于第一参考值时，用于存储计算数据的存储区可以是其中每个存储器单元存储1比特数据的第一存储器平面。当权重小于第一参考值并且等于或高于第二参考值时，用于存储计算数据的存储区可以是其中每个存储器单元存储2比特数据的第二存储器平面。当权重小于第二参考值并且等于或高于第三参考值时，可以将计算数据存储在其中每个存储器单元存储3比特数据的第三存储器平面中。当权重小于第三参考值并且等于或高于第四参考值时，可以将计算数据存储在其中每个存储器单元存储4比特数据的第四存储器平面中。
第一存储器平面至第四存储器平面可以被包括在被提供为单个半导体芯片的存储器设备中并且可以共享单个输入和输出接口。另外，存储器控制器可以控制存储区，使得第一存储器平面至第四存储器平面中的至少两个或更多可以同时地执行编程操作或读取操作中的至少一个。
图8是图示出根据示例实施例的、与存储器设备联锁的传感器的图。
参考图8，在示例实施例中的传感器可以被配置为自主驾驶装置的元件之一，以及可以被安装在自主驾驶车辆300上并且可以收集关于自主驾驶车辆300的环境条件的信息。传感器可以收集传感器区域SA中的信息，并且传感器区域SA可以包括第一感测区域SA1至第五感测区域SA5。以这样的方式，传感器可以监视不同的感测区域SA1至SA5。然而，其示例实施例不限于此，并且传感器区域SA可以被划分为更大或更低数量的感测区域。另外，与图8中图示出的示例实施例不同，感测区域的位置可以变化。
传感器可以包括图像传感器和/或事件传感器，并且由传感器收集的信息可以被配置为感测数据并且可以被传送到安装在自主驾驶车辆300上的存储器设备。存储器设备可以根据其中收集与感测数据相对应的信息的感测区域SA1至SA5的位置、感测数据中所包括的信息的类型等来向感测数据应用权重，并且可以将感测数据存储在存储区之一中。在以下描述中，将参考图8至图10更详细地描述示例实施例。
图9、图10A和图10B是图示出根据示例实施例的自主驾驶装置中的存储器设备的操作的图。
参考图9，可以根据传感器的感测区域SA1至SA5的位置在感测区域SA1至SA5中收集不同类型的信息。例如，由传感器从第一感测区域SA1获取的第一感测数据可以包括关于在安装有自主驾驶装置的自主驾驶车辆300的前方行进的在前的车辆301的信息。第一感测数据可以包括关于到在前的车辆301的距离的信息。替选地，第一感测数据可以包括确定到在前的车辆301的距离所需要的信息，诸如，例如关于在前的车辆301的类型和尺寸的信息。
由传感器从第二感测区域SA2、第三感测区域SA3和第四感测区域SA4获取的第二感测数据、第三感测数据和第四感测数据可以包括关于接近自主驾驶车辆行进的额外的车辆302的信息。另外，第五感测区域SA5可以主要地包括关于背景的信息。
因此，可以将第一感测数据归类为具有相对高的重要性的数据，并且可以将第五感测数据归类为具有相对低的重要性的数据。当安装在自主驾驶车辆300上的存储器设备从传感器接收到感测数据时，存储器控制器可以确定第一感测区域至第五感测区域中的哪个是从中获取感测数据的感测区域，并且存储器控制器可以根据确定的结果向感测数据应用权重。
例如，第一权重可以被应用于由感测在前的车辆301的传感器所获取的第一感测数据，并且第二权重可以被应用于由感测额外的车辆302的第二传感器所获取的感测数据。第一权重可以大于第二权重。存储器控制器可以将通过向第一感测数据应用第一权重所生成的第一计算数据存储在第一存储区中，并且可以将通过向第二感测数据应用第二权重所生成的第二计算数据存储在第二存储区中。第一存储区的每个存储器单元可以存储N比特数据，并且第二存储区的每个存储器单元可以存储M比特数据。在以上描述的示例中，M和N是自然数并且M大于N。
可以将由传感器从第五感测区域SA5获取的主要地包括背景303的第五感测数据存储在其中每个存储器单元存储最高数量比特的数据的存储区中。作为示例，当存储器设备的存储器平面的存储器单元之一存储4比特数据时，第五权重可以被应用于第五感测数据，并且可以将第五感测数据存储在相对应的存储器平面中。作为示例，第五权重可以具有存储器控制器向感测数据应用的权重当中的最小值。
在图10A和图10B中所图示的示例实施例中，传感器可以被配置为事件传感器。作为示例，传感器可以异步地操作并且可以感测在自主驾驶车辆300周围生成的事件。当从感测事件的传感器接收到感测数据时，存储器控制器可以基于感测数据和存储在存储器设备中的先前的感测数据之间的改变量来确定事件的强度、类型等。
例如，如图10A和图10B中所图示，当自主驾驶车辆300的速度减小时，与先前的感测数据不同，由感测自主驾驶车辆300的传感器所获取的感测数据可以大大地改变。例如，在图10A中图示出的示例实施例中的由感测在前的车辆301的传感器所获取的先前的感测数据与在图10B中图示出的示例实施例中的由感测在前的车辆301的传感器所获取的感测数据之间可能存在相对大的差别。
在一个实施例中，感测数据和先前的感测数据之间的改变的量越大，感测数据和先前的感测数据之间的改变的量越大，与传感器联锁的存储器设备的存储器控制器可以向感测数据应用的权重就越高。另外，存储器控制器可以在包括每个均存储N比特数据的第一存储器单元的第一存储区中存储感测数据。由于与存储大于N比特数据的M比特数据的第二存储器单元相比，第一存储器单元的稳定性和读取速度更高，可以将与诸如到在前的车辆301的距离的重要的事件相对应的数据存储在第一存储区中。
图11和图12是图示出根据示例实施例的存储器设备的结构的图。在示例实施例中，这些结构可以用于实施结合图5和图6在以上讨论的存储器芯片。
图11和图12是图示出根据示例实施例的存储器设备400和400A的透视图。参考图11，在示例实施例中的存储器设备400可以包括向上地和和向下地安置的单元区域C和外围电路区域P。外围电路区域P可以被安置在单元区域C之下，并且可以包括诸如页缓冲电路、解码器电路的外围电路。单元区域C可以包括存储器单元阵列。外围电路区域P可以包括第一基板401，并且单元区域C可以包括不同于第一基板401的第二基板402。
例如，外围电路区域P可以包括安置在第一基板401上的多个外围电路设备403、连接到外围电路设备403的多个接线线路405以及覆盖外围电路设备403和接线线路405的第一层间绝缘层407。外围电路区域P中所包括的外围电路设备403可以提供用于驱动存储器设备400的电路，例如，诸如页缓冲电路、解码器电路、发电机。
单元区域C中所包括的第二基板402可以被安置在第一层间绝缘层407上。单元区域C可以包括堆叠在第二基板402上的接地选择线GSL、字线WL和串选择线SSL1和SSL2，以及多个绝缘层IL。绝缘层IL可以与接地选择线GSL、字线WL以及串选择线SSL1和SSL2交替地叠层。接地选择线GSL的数量以及串选择线SSL1和SSL2的数量可以不限于图11中图示出的示例，并且可以变化。
单元区域C可以包括在与第二基板402的上表面垂直的第一方向(Z轴方向)上扩展的沟道结构CH，并且沟道结构CH可以贯穿接地选择线GSL、字线WL以及串选择线SSL1和SSL2，并且可以连接到第二基板402。沟道结构CH可以包括沟道区域410、填充沟道区域410的内部空间的埋入绝缘层420以及位线连接层430。沟道结构CH中的每个可以通过位线连接层430连接到至少一个位线。作为示例，接地选择线GSL、字线WL、串选择线SSL1和SSL2、绝缘层IL以及沟道结构CH可以被定义为堆栈结构。
至少一个栅极绝缘层可以被安置在沟道区域410的外部区域中。在示例实施例中，栅极绝缘层可以包括隧穿层、电荷存储层以及阻挡层。在示例实施例中，隧穿层、电荷存储层以及阻挡层中的至少一个可以被配置为围绕接地选择线GSL、字线WL以及串选择线SSL1和SSL2。
接地选择线GSL、字线WL以及串选择线SSL1和SSL2可以被层间绝缘层450覆盖。另外，接地选择线GSL、字线WL以及串选择线SSL1和SSL2可以被字线切口440划分为多个区域。在示例实施例中，串选择线SSL1和SSL2可以被在与第二基板402的上表面平行的第二方向(Y轴方向)上的一对相邻的字线切口440之间的分离绝缘层460划分为多个区域。
在示例实施例中，在其中安置有分离绝缘层460的区域中，可以安置虚拟沟道结构DCH。虚拟沟道结构DCH可以具有与沟道结构CH相同的结构，并且不可以连接到位线。
参考图12，在示例实施例中的存储器设备400A可以包括向上地和向下地安置的单元区域C和外围电路区域P。在图12中图示出的示例实施例中的存储器设备400的结构可以类似于在图10中所图示的示例实施例中的存储器设备400A的结构。因此，可以不提供对参考图10所描述的类似的元件的描述。
在图12中图示出的示例实施例中，为了克服由增加数量的字线WL引起的处理中的困难，可以堆叠字线WL的一部分并且可以形成下沟道结构，并且然后可以堆叠字线WL的其他部分并且可以形成上沟道结构。因此，如图12中所图示地，沟道区域410A和埋入绝缘层420A的结构可以不同于图11中所图示的示例。作为示例，下沟道结构和被下沟道结构贯穿的字线可以被定义为下堆栈结构，并且上沟道结构和被上沟道结构贯穿的字线可以被定义为上堆栈结构。
下沟道结构可以从第二基板402扩展，而上沟道结构可以从下沟道结构扩展并且可以通过位线连接层430连接到位线。在每个沟道结构DCH中，上沟道结构的沟道区域410A可以连接到下沟道结构的沟道区域410A。
在与上沟道结构连接到下沟道结构的边界相邻的区域中，存储器单元的属性可以劣化。因此，虚拟(dummy)字线DWL可以被安置在与边界相邻的区域上。虚拟字线DWL可以连接到虚拟存储器单元，并且有效数据不可以被存储在虚拟存储器单元中。
图13是图示出根据示例实施例的存储器设备的操作的图。
图13中的图(a)至(d)图示出根据示例实施例的存储器设备中所包括的第一存储器平面至第四存储器平面的操作。图(a)至(d)图示出根据存储的数据的存储器单元的阈值电压的分布。第一存储器平面至第四存储器平面可以被包括在向单个半导体芯片提供的单个存储器设备中，并且可以共享单个输入至输出接口。第一存储器平面至第四存储器平面可以被安置在存储器芯片内与彼此相同的垂直层，并且可以关于彼此被水平地分开。另外，第一存储器平面至第四存储器平面中的两个或更多可以同时地操作。
第一存储器平面中的每个存储器单元可以存储1比特数据。每个存储器单元可以具有根据存储的数据的如图(a)中所图示的擦除状态E0和编程状态P0之一。擦除状态E0可以指示尚未被编程的存储器单元的阈值电压的分布，并且编程状态P0可以指示已经被编程的存储器单元的阈值电压的分布。为了实施用于第一存储器平面的存储器单元的单比特存储，存储器控制器可以被配置为根据擦除状态E0和编程状态P0、根据单比特存储方案对第一存储器平面的存储器单元进行存取。
第二存储器平面中的每个存储器单元可以存储2比特数据。每个存储器单元可以具有根据存储的数据的如图(b)中所图示的擦除状态E0以及第一编程状态P1至第三编程状态P3之一。擦除状态E0可以图示出尚未被编程的存储器单元的阈值电压的分布，并且第一编程状态P1至第三编程状态P3可以图示出已经基于不同的数据被编程的存储器单元的阈值电压的分布。为了实施用于第二存储器平面的存储器的2单比特存储，存储器控制器可以被配置为根据擦除状态E0和编程状态P1至P3、根据2比特存储方案对第二存储器平面的存储器单元进行存取。
第三存储器平面中的每个存储器单元可以存储3比特数据。每个存储器单元可以具有根据存储的数据的如图(c)中所图示的擦除状态E0以及第一编程状态P1至第七编程状态P7之一。类似地，第四存储器平面的每个存储器单元可以存储4比特数据。每个存储器单元可以具有根据存储的数据的如图(d)中所图示的擦除状态E0以及第一编程状态P1至第十五编程状态P15之一。为了实施用于第三存储器平面的存储器单元的3比特存储或用于第四存储器平面的存储器单元的4比特存储，存储器控制器可以被配置为根据擦除状态E0和编程状态P1至P7、根据3比特存储方案对第三存储器平面的存储器单元进行存取，并且根据擦除状态E0和编程状态P1至P15、根据4比特存储方案对第四存储器平面的存储器单元进行存取。
由于存储在不同的存储器平面的存储器单元中的数据的比特数量不同，所以可以不同地配置第一存储器平面至第四存储器平面中所包括的外围电路。作为示例，第一存储器平面的外围电路中所包括的页缓冲电路可以包括最低数量的锁存器，并且第四存储器平面的外围电路中所包括的页缓冲电路可以包括最高数量的锁存器。因此，其中分别在存储器平面中安置外围电路的区域可以不同于彼此。
在示例实施例中，可以与彼此相邻地安置通过不同的方法存储数据的存储器平面。作为示例，第一存储器平面和第二存储器平面可以被彼此相邻地安置。另外，安置在相对大的区域中的第二存储器平面的外围电路的至少一部分可以被安置在第一存储器平面的区域中。因此，存储器设备的集成密度可以提高。在以下描述中，将参考图14来描述示例实施例。
图14是图示出根据示例实施例的存储器设备结构的图。
参考图14，存储器设备500可以包括第一存储区510和第二存储区520。第一存储区510可以包括第一存储器单元阵列511和安置在第一存储器单元阵列511之下的第一外围电路512。第二存储区520可以包括第二存储器单元阵列521和安置在第二存储器单元阵列521之下的第二外围电路522。存储器设备500的第一存储区510和第二存储区520可以是单个半导体芯片的一部分。
在第一存储器单元阵列511的每个存储器单元中，可以存储N比特数据。可以将M比特数据存储在第二存储器单元阵列521的每个存储器单元中，并且M可以大于N。第一存储器单元阵列511和第二存储器单元阵列521可以具有相同的(例如，同样的)结构，并且可以包括相同数量的存储器单元。因此，在示例实施例中的存储器设备500中，彼此相邻地安置的存储区可以包括相同数量的存储器单元，并且可以具有不同的数据存储容量。
用于驱动具有相同的结构的第一存储器单元阵列511和第二存储器单元阵列521的存储器单元的第一外围电路512和第二外围电路522可以具有不同的结构。例如，第一外围电路512的第一页缓冲电路可以包括与第二外围电路522的第二页缓冲电路的锁存器的数量相比的较小数量的锁存器。另外，通过第一外围电路512的电压生成器输出的电压(例如，电压电平)的数量可以小于通过第二外围电路522的电压生成器输出的电压的数量。因此，第一外围电路512可以被安置在小于第二外围电路522的区域的区域中。
在示例实施例中，为了提高存储器设备500的集成密度，第二外围电路522的至少一部分522A可以被安置在由第一存储区510占据的相邻区域中。如图14中所图示出地，第二外围电路522的至少一部分522A可以被安置在第一存储器单元阵列511之下。因此，存储器设备500的集成密度可以提高。
在示例实施例中，可以同时地操作第一存储区510和第二存储区520，使得存储器设备500的操作效率可以提高。在该示例实施例中，在第一存储区510中执行编程操作或读取操作时，可以同时地在第二存储区520中执行编程操作或读取操作。在以下描述中，将参考图15至图17来描述示例实施例。
图15至图17是图示出根据示例实施例的存储器设备的操作的图。
在图15至17中图示出的示例实施例中，存储器设备600可以包括第一存储区610和第二存储区620。存储在第一存储区610中的每个存储器单元中的数据的比特数量可以不同于存储在第二存储区620中的每个存储器单元中的数据的比特数量。作为示例，第一存储区610中的每个存储器单元可以存储N比特数据(N是自然数)，并且第二存储区620中的每个存储器单元可以存储M比特数据(M是大于N的自然数)。
第一存储区610和第二存储区620可以具有相同的通用结构。作为示例，第一存储区610可以包括第一存储器单元阵列611、第一解码器电路612以及第一页缓冲电路613。第一解码器电路612可以选择连接到第一存储器单元阵列611的存储器单元的字线中的至少一个，并且可以向字线输入编程操作、读取操作、擦除操作等所需要的电压。第一页缓冲电路613可以将数据写入第一存储器单元阵列611的存储器单元中或可以读出存储在存储器单元中的数据。第二存储区620可以具有以相同的方式连接的相同的组件。然而，诸如外围电路组件(例如，页缓冲器和解码器电路)的某些组件可以具有与彼此不同的具体结构，如先前讨论地。
控制器630可以同时地驱动第一存储区610和第二存储区620。在示例实施例中，在第一存储区610和第二存储区620中同时地执行的操作可以是相同的操作或不同的操作。另外，在第一存储区610中执行操作的地址和在第二存储区620中执行操作的地址可以是相同的或不同的。
参考图15，控制器630可以例如在与第一地址615相对应的第一存储器单元阵列611的存储器单元中执行第一操作、编程操作。控制器630也可以例如在与第一地址625相对应的第二存储器单元阵列621的存储器单元中执行第二操作、读取操作。因此，在图15中图示出的示例实施例中，可以在第一存储器单元阵列611和第二存储器单元阵列621的相同的地址执行不同的操作。
参考图16，控制器630可以例如在与第一地址615相对应的第一存储器单元阵列611的存储器单元中执行第一操作、编程操作。控制器630也可以在与第二地址627相对应的第二存储器单元阵列621的存储器单元中执行第一操作。换句话说，在图16中图示出的示例实施例中，可以由控制器630在第一存储器单元阵列611和第二存储器单元阵列621的不同的地址执行相同的操作。然而，其示例实施例不限于此。在第一存储器单元阵列611的第一地址615以及在第二存储器单元阵列621的第二地址627处理的数据可以不同于彼此。
在图17中图示出的示例实施例中，控制器630可以例如在与第一地址615相对应的第一存储器单元阵列611的存储器单元中执行第一操作、编程操作。控制器630也可以例如在与第二地址627相对应的第二存储器单元阵列621的存储器单元中执行第二操作、读取操作。在图17中图示出的示例实施例中，可以由控制器630在第一存储器单元阵列611和第二存储器单元阵列621的不同的地址执行不同的操作。
在图15和图17中图示出的示例实施例中，第一存储区610和第二存储区620可以例如被配置为具有多个存储器平面的单个半导体芯片中所包括的区域，并且存储器设备600可以被提供为单个半导体芯片。因此，控制器630可以通过同时地操作两个或更多存储器平面来处理编程操作和/或读取操作，使得数据处理效率可以提高。
在这些示例实施例中，第一存储区610和第二存储区620可以通过经由单个输入和输出接口以及控制器630所传递的控制命令和数据来同时地操作。因此，与向单层存储器单元和多层存储器单元指配两个或更多半导体芯片的存储器单元并且同时地驱动两个或更多半导体芯片的方法不同，主机和存储器设备600之间的通信所需要的总线的数量可以减小，并且可以以相对低的功率消耗实施高速驱动。
图18A和图18B是图示出根据示例实施例的存储器设备中所包括的页缓冲器的图。
图18A和18B中所图示的每个页缓冲电路700A和700B可以是连接到单个位线的电路。依赖于连接到每个页缓冲电路的存储器单元阵列的操作方法，页缓冲电路700A和700B可以具有不同的结构。
在图18A中图示出的示例实施例中的第一页缓冲电路700A可以连接到其中单个存储器单元存储1比特数据的存储器单元阵列。第一页缓冲电路700A可以包括用于对连接到存储器单元的位线进行预充电的预充电电路710A，以及用于存储从被选择的存储器单元读出的数据或存储将被写入被选择的存储器单元的数据的锁存电路720A。
参考图18B，第二页缓冲电路700B可以连接到其中单个存储器单元存储2比特数据的存储器单元阵列。第二页缓冲电路700B可以包括用于对位线进行预充电的预充电电路710B，以及用于存储从被选择的存储器单元读出的数据或存储将被写入被选择的存储器单元的数据的锁存电路720B和730B。
与连接到第一页缓冲电路700A的存储器单元阵列的每个存储器单元相比，连接到第二页缓冲电路700B的存储器单元阵列的每个存储器单元可以存储数据的更大数量比特。因此，第二页缓冲电路700B可以包括与第一页缓冲电路700A相比更大数量的锁存电路720B和730B，并且可以占据相对更大的区域。
如上所述，在示例实施例中的存储器设备可以具有其中存储器单元阵列被安置在外围电路上的COP结构。因此，页缓冲电路700A和700B可以被安置在存储器单元阵列之下。在示例实施例中，包括第一页缓冲电路700A的第一存储区可以被安置为与包括第二页缓冲电路700B的第二存储区相邻。另外，根据自顶向下的视图，要求相对大的区域的第二页缓冲电路700B的至少一部分可以被安置在由第一存储区占据的区域中。例如，第一页缓冲电路700A和第二页缓冲电路700B的至少一部分可以被安置在第一存储区和第一存储器单元阵列之下。因此，可以以高效方式使用其中安置外围电路的区域，使得存储器设备的集成密度可以提高。
图19和图20是图示出根据示例实施例的存储器设备中所包括的电压生成器的图。
参考图19，在示例实施例中的存储器设备的外围电路可以包括电压生成器800。电压生成器800可以被包括在存储器设备中所包括的每个存储区中。作为示例，存储器设备的第一存储区可以包括第一电压生成器，并且存储器设备的第二存储区可以包括第二电压生成器。第一电压生成器和第二电压生成器可以具有不同的结构。
电压生成器800可以包括振荡器810、电荷泵820、调节器830以及字线电压生成器840。在示例实施例中，电荷泵820可以响应于接收由振荡器810输出的时钟信号和与时钟信号具有180度的相位差的互补时钟信号来进行操作。
电荷泵820可以包括串联地连接到彼此的多个单元电路。作为示例，可以通过时钟信号来操作单元电路中的奇数编号的单元电路，并且可以通过互补时钟信号来操作偶数编号的单元电路，或者反之亦然。电荷泵820中所包括的单元电路的数量可以根据存储区而变化。
字线电压生成器840可以生成在编程操作和读取操作中的每个中将被输入到字线的电压。作为示例，字线电压生成器840可以生成通过电压、读取电压、编程电压等。当电压生成器800被包括在其中每个存储器单元存储N比特数据(N是自然数)的第一存储区的外围电路中时，由字线电压生成器840生成的电压(即，电压电平)的数量、通过电压的数量例如可以相对小。当电压生成器800被包括在其中每个存储器单元存储M比特数据(M是大于N的自然数)的第二存储区的外围电路中时，由字线电压生成器840生成的电压(即，电压电平)的数量、通过电压的数量、例如可以相对高。
因此，与第一存储区中所包括的电压生成器800的电荷泵820中所包括的单元电路的数量相比，第二存储区中所包括的电压生成器800的电荷泵820可以包括更大数量的单元电路。与第一存储区的电压生成器800的区域相比，第二存储区的电压生成器800可以占据更大的区域。在示例实施例中，根据自顶向下的视图，第二存储区的电压生成器800的至少一部分可以被安置在定位于与由第一存储区占用的区域重叠的外围电路中。因此，可以以高效方式使用其中安置外围电路的区域，并且存储器设备的集成密度可以提高。
参考图20，在示例实施例中的电压生成器900可以包括计算放大器910、晶体管920、电流镜电路930以及分压器940。计算放大器910和晶体管920可以提供充电电路。计算放大器910可以输出参考电压VREF和反馈电压VFB之间的差，并且晶体管920可以放大计算放大器910的输出并且可以生成第一电流I1。
电流镜电路930可以包括第一镜晶体管931和第二镜晶体管932，并且可以接收电源电压VDD。电流镜电路930可以镜像由充电电路输出的第一电流I1并且可以向分压器940输出第一电流I1。分压器940可以包括第一电阻器R1和第二电阻器R2，并且可以基于第一电阻器R1和第二电阻器R2的量值来确定反馈电压VFB。可以从置于电流镜电路930和分压器940之间的节点输出输出电压VOUT，并且第二电阻器R2越大，输出电压VOUT就可以增加得更多。
其中N比特数据被存储在每个存储器单元中的第一存储区的外围电路中所包括的电压生成器900可以被实施为具有相对小的区域的第二电阻器R2。其中M比特数据被存储在每个存储器单元中的第二存储区的外围电路中所包括的电压生成器900可以被实施为具有相对大的区域的第二电阻器R2。M可以大于N。
因此，第二存储区的电压生成器900可以占据与第一存储区的电压生成器900相比的相对大的区域。在示例实施例中，第二存储区的电压生成器900中所包括的设备的至少一部分可以被安置在与第一存储区重叠的外围电路中。因此，可以以高效方式使用其中安置外围电路的区域，并且存储器设备的集成密度可以提高。
图21和图22是图示出根据示例实施例的存储器设备的操作的图。
参考图21，在示例实施例中的存储器设备1000可以包括第一存储器单元串至第三存储器单元串1100、1200和1300。作为示例，第一存储器单元串1100可以是存储器设备1000的第一存储区中所包括的存储器单元串之一。类似地，第二存储器单元串1200可以是存储器设备1000的第二存储区中所包括的存储器单元串之一，并且第三存储器单元串1300可以是存储器设备1000的第三存储区中所包括的存储器单元串之一。第一存储器单元串至第三存储器单元串1100、1200和1300可以分别对应于第一存储器平面至第三存储器平面。
包括存储器单元的第一存储区至第三存储区可以具有相同的结构，并且因此，第一存储器单元串至第三存储器单元串1100、1200和1300也可以具有相同的结构。作为示例，第一存储器单元串1100可以串联地连接到多个存储器单元MC1至MC128。在示例实施例中，存储器单元MC1至MC128的数量可以变化。存储器单元MC1至MC128可以通过串选择晶体管SST连接到位线BL，并且可以通过接地选择晶体管GST连接到源线SL。
第一存储器串至第三存储器串可以通过不同的方法存储数据。作为示例，第一存储器串的存储器单元MC1至MC128中的每个可以根据1比特数据存储方案存储1比特数据、第二存储区的每个存储器单元可以根据2比特数据存储方案存储2比特数据，以及第三存储区的每个存储器单元可以根据4比特数据存储方案存储4比特数据。
在示例实施例中的存储器设备1000中，在用于读出数据的读取操作中，可以向第一存储区至第三存储区输入不同的通过电压。参考图21，可以向第一存储器单元串1100中的选择存储器单元MCi输入读取电压VRD，并且可以共同地向其余未被选择的存储器单元输入通过电压VPS。在第二存储器单元串1200中，可以向未被选择的存储器单元的部分(MC1-MCi-1)输入第一通过电压VPS1，以及可以向未被选择的存储器单元的其余存储器单元(MCi+1-MC128)输入不同于第一通过电压VPS1的第二通过电压VPS2。可以向第三存储器单元串1300的未被选择的存储器单元输入四个不同的通过电压VPS1至VPS4。
依赖于读取操作所需要的通过电压的数量，第三存储区的外围电路可以包括具有比第二存储区和第一存储区的外围电路的区域大的区域的电压生成器。在示例实施例中，第三存储区的外围电路中所包括的电压生成器的设备的至少一部分可以被安置为与第一存储区或第二存储区重叠。因此，可以以高效方式安置存储器设备的外围电路，并且存储器设备的集成密度可以提高。
参考图22，在示例实施例中的存储器设备2000可以包括第一存储器单元串2100和第二存储器单元串2200。第一存储器单元串2100和第二存储器单元串2200可以被包括在存储器设备2000的单个存储器平面中的不同的存储器块中。
作为示例，第一存储器单元串2100可以处于被选择的存储器单元MCi以外的未被选择的存储器单元未被编程的状态中。因此，在用于第一存储器单元串2100的被选择的存储器单元MCi的读取操作中，可以向未被选择的存储器单元共同输入单个通过电压VPS。
在第二存储器单元串2200中，可以对被选择的存储器单元MCi以外未被选择的存储器单元的部分(MC1-MCi-1)进行编程。在用于第二存储器单元串2200的被选择的存储器单元MCi的读取操作中，存储器设备2000可以向被编程的未被选择的存储器单元(MC1-MCi-1)输入第一通过电压VPS1，并且可以向还没有被编程的未被选择的存储器单元(MCi+1-MC128)输入不同于第一通过电压VPS1的第二通过电压VPS2。在示例实施例中，第一通过电压VPS1可以小于第一通过电压VPS1。
根据前述的示例实施例，其中单个存储器单元存储N比特数据的第一存储区和其中单个存储器单元存储大于N比特数据的M比特数据的第二存储区可以被包括在单个存储器芯片中，并且占据相对大的区域的第二存储区的外围电路可以被安置为与第一存储区重叠。另外，根据将被存储的数据的重要性，可以将数据存储在第一存储区或第二存储区中。因此，存储器设备的集成密度可以提高并且同时操作效率可以提高，并且可以提供针对神经形态计算机系统和自主驾驶装置被优化的存储器设备和存储器系统。
尽管以上已经示出和描述了示例实施例，但对那些本领域技术人员将明显的是，在不背离如所附权利要求所限定的本发明的范围的情况下，能够作出修改和变化。

Claims (20)

1.一种存储器设备，包括：
第一存储区，包括：具有多个第一存储器单元的第一存储器单元阵列，多个第一存储器单元中的每个用于存储N比特数据，其中，N是自然数，以及第一外围电路，用于根据N比特数据存取方案控制第一存储器单元并且被安置在第一存储器单元阵列之下；
第二存储区，包括：具有多个第二存储器单元的第二存储器单元阵列，多个第二存储器单元中的每个用于存储M比特数据，其中，M是大于N的自然数，以及第二外围电路，用于根据M比特数据存取方案控制第二存储器单元并且被安置在第二存储器单元阵列之下，其中第一存储区和第二存储区被包括在单个半导体芯片中并且共享输入和输出接口；以及
控制器，被配置为通过响应于接收由外部传感器获取的感测数据向所述感测数据应用存储在所述第一存储区中的权重来生成计算数据，并且根据所述权重将所述计算数据存储在所述第一存储区或所述第二存储区之一中。
2.根据权利要求1所述的存储器设备，其中，所述控制器被配置为将具有高于预先确定的参考值的权重的计算数据存储在所述第一存储区中，并且将具有低于所述参考值的权重的计算数据存储在所述第二存储区中。
3.根据权利要求1所述的存储器设备，
其中，所述第一外围电路包括第一页缓冲电路和第一解码器电路，并且所述第二外围电路包括第二页缓冲电路和第二解码器电路，并且
其中，在其中安置有所述第一页缓冲电路的区域小于在其中安置有所述第二页缓冲电路的区域。
4.根据权利要求3所述的存储器设备，
其中，所述第一存储区和第二存储区彼此相邻地安置，并且
其中，根据自顶向下的视图，所述第二外围电路中所包括的电路设备的至少一部分被安置在所述第一存储器单元阵列之下以与所述第一存储器单元阵列重叠。
5.根据权利要求1所述的存储器设备，其中，所述第一存储区被配置为第一存储器平面，并且所述第二存储区被配置为第二存储器平面。
6.根据权利要求1所述的存储器设备，其中，所述第一存储器单元阵列和所述第二存储器单元阵列具有相同的结构。
7.根据权利要求1所述的存储器设备，其中，所述控制器被配置为与对于所述第二存储区的第二地址的编程操作或读取操作同时地执行对于所述第一存储区的第一地址的编程操作或读取操作。
8.一种存储器系统，包括：
第一存储器设备，被提供为第一半导体芯片；
第二存储器设备，与所述第一存储器设备共享数据被传送到其的输入和输出总线，并且被提供为不同于所述第一半导体芯片的第二半导体芯片；和
外部接口，连接到所述输入和输出总线并且被配置为与外部设备传送和接收所述数据，
其中，所述第一存储器设备和所述第二存储器设备中的每个包括：
第一存储器平面，包括：具有第一存储器单元的第一存储器单元阵列，第一存储器单元中的每个用于存储N比特数据，其中，N是自然数，以及第一页缓冲电路，被安置在第一存储器单元阵列之下并且被配置为针对第一存储器单元的至少一个第一选择存储器单元、根据N比特数据存取方案来执行编程操作和读取操作；以及
第二存储器平面，包括：具有第二存储器单元的第二存储器单元阵列，第二存储器单元中的每个用于存储M比特数据，其中，M是大于N的自然数，以及第二页缓冲电路，被安置在第二存储器单元阵列之下并且被配置为针对第二存储器单元的至少一个第二选择存储器单元、根据M比特数据存取方案来执行编程操作和读取操作。
9.根据权利要求8所述的存储器系统，
其中，所述第一存储器单元中的每个被配置为存储1比特数据，并且所述第二存储器单元中的每个被配置为存储2比特数据，并且
其中，所述第一存储器设备和所述第二存储器设备中的每个进一步包括具有每个被配置为存储3比特数据的第三存储器单元的第三存储器平面以及具有每个被配置为存储4比特数据的第四存储器单元的第四存储器平面。
10.根据权利要求9所述的存储器系统，其中，所述第一存储器设备和所述第二存储器设备中的每个包括存储器控制器，所述存储器控制器被配置为通过响应于经由所述输入和输出总线接收到数据来向所述数据应用存储在所述第一存储器平面中的权重来生成计算数据，并且将所述计算数据存储在所述第一存储器平面至第四存储器平面中的至少一个中。
11.根据权利要求10所述的存储器系统，
其中，所述第一存储器平面存储具有等于或高于第一参考值的权重的计算数据，
其中，所述第二存储器平面存储具有小于所述第一参考值并且等于或高于第二参考值的权重的计算数据，
其中，所述第三存储器平面存储具有小于所述第二参考值并且等于或高于第三参考值的权重的计算数据，以及
其中，所述第四存储器平面存储具有小于所述第三参考值并且等于或高于第四参考值的权重的计算数据。
12.根据权利要求10所述的存储器系统，
其中，所述数据是从连接到所述外部接口的传感器接收的感测数据，并且
其中，所述存储器控制器被配置为基于所述感测数据中所包括的事件信息的改变的量来确定所述权重。
13.根据权利要求9所述的存储器系统，其中，在所述第一存储器设备和所述第二存储器设备中的每个中，所述第一存储器平面至第四存储器平面共享单个输入和输出接口。
14.根据权利要求9所述的存储器系统，其中，在所述第一存储器设备和所述第二存储器设备中的每个中，所述第一存储器平面至第四存储器平面中的至少两个或更多个执行编程操作和读取操作中的至少一个。
15.一种实施车辆的自主驾驶功能的自主驾驶装置，所述自主驾驶装置包括：
传感器，被配置为监视第一感测区域并且响应于在所述车辆外部的并且与所述第一感测区域相对应的第一空间中生成的事件来输出第一感测数据，并且被配置为监视第二感测区域并且响应于在不同于所述第一空间并且与所述第二感测区域相对应的第二空间中生成的事件来输出第二感测数据；
处理器，被配置为根据所述第一感测数据和所述第二感测数据来控制所述车辆的移动；以及
存储器设备，被配置为通过向所述第一感测数据应用第一权重来生成第一计算数据、通过向所述第二感测数据应用低于所述第一权重的第二权重来生成第二计算数据、根据N比特数据存取方案将所述第一计算数据存储在具有每个用于存储N比特数据的存储器单元的第一存储器平面中，其中N是自然数，并且根据M比特数据存取方案将所述第二计算数据存储在具有每个用于存储M比特数据的存储器单元的第二存储器平面中，其中M是大于N的自然数。
16.根据权利要求15所述的自主驾驶装置，其中，所述第一存储器平面和所述第二存储器平面中的每个包括存储器单元阵列和安置在所述存储器单元阵列之下的外围电路。
17.根据权利要求15所述的自主驾驶装置，其中，所述传感器被安装在所述车辆的前表面上，并且所述第一感测区域的视场小于所述第二感测区域的视场。
18.根据权利要求15所述的自主驾驶装置，其中，所述第一存储器平面存储包括所述第一权重和所述第二权重的权重信息。
19.根据权利要求15所述的自主驾驶装置，其中，所述第一权重的水平与所述第一感测数据和较早从所述第一感测区域输出的并且存储在所述第一存储器平面中的先前的感测数据之间的改变量成比例。
20.根据权利要求15所述的自主驾驶装置，其中，基于由所述传感器较早地输出的并且存储在所述存储器设备中的先前的感测数据和所述第一感测数据或所述第二感测数据之间的差别来感测所述事件。
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