KR20210050634A - 메모리 장치, 메모리 시스템 및 자율 주행 장치 - Google Patents

메모리 장치, 메모리 시스템 및 자율 주행 장치 Download PDF

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KR20210050634A
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권태홍
변대석
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김태효
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, N비트(N은 자연수)의 데이터를 각각 저장하는 복수의 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 상기 제1 메모리 셀들을 제어하며 상기 제1 메모리 셀 어레이의 하부에 배치되는 제1 주변 회로를 포함하는 제1 메모리 영역, M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 복수의 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 상기 제2 메모리 셀들을 제어하며 상기 제2 메모리 셀 어레이의 하부에 배치되는 제2 주변 회로를 포함하며, 상기 제1 메모리 영역과 하나의 반도체 칩에 포함되어 입출력 인터페이스를 공유하는 제2 메모리 영역, 및 외부 센서가 획득한 센싱 데이터를 수신하면, 상기 제1 메모리 영역에 저장된 가중치를 상기 센싱 데이터에 부여하여 연산 데이터를 생성하고, 상기 연산 데이터를 상기 가중치에 따라 상기 제1 메모리 영역 또는 상기 제2 메모리 영역에 저장하는 컨트롤러를 포함한다.

Description

메모리 장치, 메모리 시스템 및 자율 주행 장치{MEMORY DEVICE, MEMORY SYSTEM AND AUTONOMOUS DRIVING APPARATUS}
본 발명은 메모리 장치, 메모리 시스템 및 자율 주행 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 복수의 메모리 셀들을 포함하며, 일반적으로 메모리 셀들 각각에 기록 가능한 데이터의 크기는 고정된 값을 갖는다. 최근 제안되는 뉴로모픽 컴퓨터 시스템이나 자율 주행 장치 등에서는, 데이터의 중요도 등을 구분하여 데이터를 분산 저장하는 방식을 채택하는 추세이다. 데이터의 중요도를 고려하지 않고 모든 메모리 셀들을 한가지 방식으로 프로그램할 경우, 메모리 장치의 신뢰성 및/또는 동작 효율이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 장치에 포함되는 하나의 반도체 칩에 N비트(N은 자연수)의 데이터를 저장하는 제1 메모리 영역과 M비트(M은 N보다 큰 자연수)의 데이터를 저장하는 제2 메모리 영역을 포함시키고, 데이터의 중요도 등에 따라 제1 메모리 영역 또는 제2 메모리 영역에 데이터를 저장함으로써 동작 효율을 개선할 수 있는 메모리 장치, 이를 포함하는 컴퓨터 시스템 및 자율 주행 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, N비트(N은 자연수)의 데이터를 각각 저장하는 복수의 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 상기 제1 메모리 셀들을 제어하며 상기 제1 메모리 셀 어레이의 하부에 배치되는 제1 주변 회로를 포함하는 제1 메모리 영역, M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 복수의 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 상기 제2 메모리 셀들을 제어하며 상기 제2 메모리 셀 어레이의 하부에 배치되는 제2 주변 회로를 포함하며, 상기 제1 메모리 영역과 하나의 반도체 칩에 포함되어 입출력 인터페이스를 공유하는 제2 메모리 영역, 및 외부 센서가 획득한 센싱 데이터를 수신하면, 상기 제1 메모리 영역에 저장된 가중치를 상기 센싱 데이터에 부여하여 연산 데이터를 생성하고, 상기 연산 데이터를 상기 가중치에 따라 상기 제1 메모리 영역 또는 상기 제2 메모리 영역에 저장하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 시스템은, 제1 반도체 칩으로 제공되는 제1 메모리 장치, 상기 제1 메모리 장치와 데이터가 전송되는 입출력 버스(bus)를 공유하며, 상기 제1 반도체 칩과 다른 제2 반도체 칩으로 제공되는 제2 메모리 장치, 및 상기 입출력 버스에 연결되어 외부 장치와 상기 데이터를 주고받는 외부 인터페이스를 포함하며, 상기 제1 메모리 장치와 상기 제2 메모리 장치 각각은, N비트(N은 자연수)의 데이터를 각각 저장하는 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 상기 제1 메모리 셀 어레이의 하부에 배치되며, 상기 제1 메모리 셀들 중 적어도 하나의 제1 선택 메모리 셀에 대한 프로그램 동작 및 읽기 동작을 실행하는 제1 페이지 버퍼 회로를 포함하는 제1 메모리 플레, 및 M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 상기 제2 메모리 셀 어레이의 하부에 배치되며, 상기 제2 메모리 셀들 중 적어도 하나의 제2 선택 메모리 셀에 대한 프로그램 동작 및 읽기 동작을 실행하는 제2 페이지 버퍼 회로를 포함하는 제2 메모리 플레인을 포함한다.
본 발명의 일 실시예에 따른 자율 주행 장치는, 차량의 자율 주행 기능을 구현하는 자율 주행 장치로서, 상기 차량 외부의 제1 공간에서 발생하는 이벤트를 감지하여 제1 센싱 데이터를 출력하는 제1 센싱 영역, 및 상기 제1 공간과 다른 제2 공간에서 발생하는 이벤트를 감지하여 제2 센싱 데이터를 출력하는 제2 센싱 영역을 갖는 센서, 상기 제1 센싱 데이터 및 상기 제2 센싱 데이터에 따라 상기 차량의 움직임을 제어하는 프로세서, 및 상기 제1 센싱 데이터에 제1 가중치를 부여하여 제1 연산 데이터를 생성하고, 상기 제2 센싱 데이터에 상기 제1 가중치보다 낮은 제2 가중치를 부여하여 제2 연산 데이터를 생성하며, N비트(N은 자연수)의 데이터를 각각 저장하는 메모리 셀들을 갖는 제1 메모리 플레인에 상기 제1 연산 데이터를 저장하고, M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 메모리 셀들을 갖는 제2 메모리 플레인에 상기 제2 연산 데이터를 저장하는 메모리 장치를 포함한다.
본 발명의 일 실시예에 따르면, 하나의 메모리 셀이 N비트의 데이터를 저장하는 제1 메모리 영역과, 하나의 메모리 셀이 N보다 큰 M비트의 데이터를 저장하는 제2 메모리 영역이 하나의 메모리 칩 내에 포함되며, 상대적으로 큰 면적을 차지하는 제2 메모리 영역의 주변 회로가 제1 메모리 영역에 배치될 수 있다. 또한, 저장하고자 하는 데이터의 중요도에 따라 데이터를 제1 메모리 영역 또는 제2 메모리 영역에 저장할 수 있다. 따라서 메모리 장치의 집적도를 개선함과 동시에 동작 효율을 높일 수 있으며, 뉴로모픽 컴퓨터 시스템과 자율 주행 장치 등에 최적화된 메모리 장치 및 메모리 시스템를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 자율 주행 장치를 간단하게 나타낸 도면들이다.
도 4는 본 발명의 일 실시예에 따른 컴퓨터 시스템을 간단하게 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치와 연동되는 센서를 설명하기 위해 제공되는 도면이다.
도 9, 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 자율 주행 장치에서 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 페이지 버퍼를 간단하게 나타낸 도면들이다.
도 19 및 도 20은 본 발명의 실시예들에 따른 메모리 장치에 포함되는 전압 생성기들을 간단하게 나타낸 도면들이다.
도 21 및 도 22는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 자율 주행 장치를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 자율 주행 장치는, 차량에 장착되어 자율 주행 차량(10)을 구현할 수 있다. 자율 주행 차량(10)에 장착되는 자율 주행 장치는, 주변의 상황 정보를 수집하기 위한 다양한 센서들을 포함할 수 있다. 일례로, 자율 주행 장치는 자율 주행 차량(10)의 전면에 장착된 이미지 센서 및/또는 이벤트 센서를 통해, 전방에서 운행 중인 선행 차량(20)의 움직임을 감지할 수 있다. 자율 주행 장치는 자율 주행 차량(10)의 전면은 물론, 옆 차선에서 운행중인 다른 주행 차량(30)과, 자율 주행 차량(10) 주변의 보행자 등을 감지하기 위한 센서들을 더 포함할 수 있다.
자율 주행 차량 주변의 상황 정보를 수집하기 위한 센서들 중 적어도 하나는, 도 1에 도시한 바와 같이 소정의 화각(FoV)을 가질 수 있다. 일례로, 자율 주행 차량(10)의 전면에 장착된 센서가 도 1에 도시한 바와 같은 화각(FoV)을 갖는 경우에, 센서의 중앙에서 검출되는 정보가 상대적으로 높은 중요도를 가질 수 있다. 이는, 센서의 중앙에서 검출되는 정보에, 선행 차량(20)의 움직임에 대응하는 정보가 대부분 포함되어 있기 때문일 수 있다.
자율 주행 장치는, 자율 주행 차량(10)의 센서들이 수집한 정보를 실시간으로 처리하여 자율 주행 차량(10)의 움직임을 제어하는 한편, 센서들이 수집한 정보 중에 적어도 일부는 메모리 장치에 저장할 수 있다. 따라서 자율 주행 차량(10)의 운행에 있어서 상대적으로 높은 중요도를 갖는 데이터는 메모리 장치에서 높은 신뢰성을 갖는 영역에 저장되고, 상대적으로 낮은 중요도를 갖는 데이터는 상대적으로 신뢰성이 낮은 영역에 저장될 수 있다.
본 발명의 일 실시예에서는, 메모리 장치가 제1 메모리 영역과 제2 메모리 영역을 포함할 수 있다. 제1 메모리 영역의 메모리 셀들 각각은 1비트의 데이터를 저장하고, 제2 메모리 영역의 메모리 셀들 각각은 2비트 이상의 데이터를 저장할 수 있다. 따라서, 중요도가 높은 데이터는 제1 메모리 영역에, 중요도가 낮은 데이터는 제2 메모리 영역에 저장될 수 있다. 또한 제1 메모리 영역과 제2 메모리 영역을 하나의 메모리 장치, 다시 말해 하나의 메모리 칩 내에 구현하고, 필요에 따라 제1 메모리 영역과 제2 메모리 영역을 동시에 동작시킴으로써 메모리 장치의 동작 성능을 개선하고 저장 공간을 효율적으로 배분할 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 자율 주행 장치(40)는 센서부(41), 프로세서(46), 메모리 시스템(47), 및 차체 제어 모듈(BCM, 48) 등을 포함할 수 있다. 센서부(41)는 복수의 센서들(42-45)을 포함하며, 복수의 센서들(42-45)은 이미지 센서, 이벤트 센서, 조도 센서, GPS 장치, 가속도 센서 등을 포함할 수 있다.
센서들(42-45)이 수집한 데이터는 프로세서(46)로 전달될 수 있다. 프로세서(46)는 센서들(42-45)이 수집한 데이터를 메모리 시스템(47)에 저장하고, 센서들(42-45)이 수집한 데이터에 기초하여 차체 제어 모듈(48)을 제어하여 차량의 움직임을 결정할 수 있다. 메모리 시스템(47)은 둘 이상의 메모리 장치들과, 메모리 장치들을 제어하기 위한 시스템 컨트롤러를 포함할 수 있다. 메모리 장치들 각각은 하나의 반도체 칩으로 제공될 수 있다.
메모리 시스템(47)의 시스템 컨트롤러 외에, 메모리 시스템(47)에 포함되는 메모리 장치들 각각은 메모리 컨트롤러를 포함할 수 있으며, 메모리 컨트롤러는 신경망과 같은 인공지능(AI) 연산 회로를 포함할 수 있다. 메모리 컨트롤러는 센서들(42-45) 또는 프로세서(46)로부터 수신한 데이터에 소정의 가중치를 부여하여 연산 데이터를 생성하고, 연산 데이터를 메모리 칩에 저장할 수 있다. 하나의 메모리 장치는 제1 메모리 영역과 제2 메모리 영역을 가질 수 있으며, 제1 메모리 영역의 메모리 셀들 각각에 저장되는 데이터의 비트 수는, 제2 메모리 영역의 메모리 셀들 각각에 저장되는 데이터의 비트 수와 다를 수 있다.
메모리 컨트롤러는 높은 가중치가 부여된 연산 데이터, 다시 말해 상대적으로 높은 중요도를 갖는 데이터를 제1 메모리 영역에 저장하고, 낮은 가중치가 부여된 연산 데이터를 제2 메모리 영역에 저장할 수 있다. 제1 메모리 영역의 메모리 셀들 각각은 N비트의 데이터를 저장하고, 제2 메모리 영역의 메모리 셀들은 M비트의 데이터를 저장하며, M과 N은 자연수이고 M이 N보다 클 수 있다. 다시 말해 메모리 컨트롤러는, 높은 중요도를 갖는 연산 데이터를 좀 더 높은 신뢰성을 갖는 제1 메모리 영역에 저장하고, 낮은 중요도를 갖는 연산 데이터는 상대적으로 낮은 신뢰성을 갖는 제2 메모리 영역에 저장할 수 있다. 따라서 메모리 시스템(47)에 포함된 메모리 장치들 각각의 동작 성능과 신뢰성을 개선하고, 저장 공간을 효율적으로 관리할 수 있다. 실시예들에 따라, 메모리 컨트롤러의 상기 동작 중 적어도 일부가, 메모리 시스템(47)의 시스템 컨트롤러에 의해 실행될 수도 있다.
일례로 제1 메모리 영역의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글 레벨 메모리 셀이고, 제2 메모리 영역의 메모리 셀들 각각은 2비트 이상의 데이터를 저장하는 멀티 레벨 메모리 셀일 수 있다. 다만, 실시예들에 따라 메모리 장치들 중 적어도 하나는 제1 내지 제4 메모리 영역들을 포함할 수도 있다. 이 경우, 제2 메모리 영역의 메모리 셀들 각각은 2비트의 데이터를 저장하고, 제3 메모리 영역의 메모리 셀들 각각은 3비트의 데이터를 저장하며, 제4 메모리 영역의 메모리 셀들 각각은 4비트의 데이터를 저장할 수 있다. 일례로, 제1 메모리 영역에 저장되는 연산 데이터의 중요도가 가장 높고, 제4 메모리 영역에 저장되는 연산 데이터의 중요도가 가장 낮을 수 있다.
도 3은 자율 주행 장치가 탑재된 자율 주행 차량의 센서가 획득한 영상 데이터의 예시를 나타낸 도면이다. 도 3을 참조하면, 영상 데이터(50)는 자율 주행 차량의 전면에 장착된 센서가 획득한 데이터일 수 있다. 따라서 영상 데이터(50)에는 자율 주행 차량의 전면부(51), 자율 주행 차량과 같은 차선의 선행 차량(52), 자율 주행 차량 주변의 주행 차량(53) 및 배경(54) 등이 포함될 수 있다.
도 3에 도시한 실시예에 따른 영상 데이터(50)에서, 자율 주행 차량의 전면부(51)와 배경(54)이 나타나는 영역의 데이터는 자율 주행 차량의 운행에 영향을 미칠 가능성이 거의 없는 데이터일 수 있다. 다시 말해, 자율 주행 차량의 전면부(51)와 배경(54)은 상대적으로 낮은 중요도를 갖는 데이터로 간주될 수 있다.
반면, 선행 차량(52)과의 거리, 및 주행 차량(53)의 차선 변경 움직임 등은 자율 주행 차량의 안전한 운행에 있어서 매우 중요한 요소일 수 있다. 따라서, 영상 데이터(50)에서 선행 차량(52) 및 주행 차량(53) 등이 포함되는 영역의 데이터는 자율 주행 차량의 운행에 있어서 상대적으로 높은 중요도를 가질 수 있다.
자율 주행 장치의 메모리 장치는, 센서로부터 수신한 영상 데이터(50)의 영역별로 가중치를 다르게 부여하여 저장할 수 있다. 일례로, 선행 차량(52)과 주행 차량(53) 등이 포함되는 영역의 데이터에는 높은 가중치를 부여하고, 자율 주행 차량의 전면부(51)와 배경(54)이 나타나는 영역의 데이터에는 낮은 가중치를 부여할 수 있다. 또한 메모리 장치는, 높은 가중치가 부여된 데이터와 낮은 가중치가 부여된 데이터를 서로 다른 메모리 영역들에 분리하여 저장할 수 있다.
도 4는 본 발명의 일 실시예에 따른 컴퓨터 시스템을 간단하게 나타낸 블록도이다.
도 4에 도시한 실시예에 따른 컴퓨터 시스템(60)은 디스플레이(61), 센서부(62), 메모리(63), 통신부(64), 프로세서(65), 및 포트(66) 등을 포함할 수 있다. 이외에 컴퓨터 시스템(60)은 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 4에 도시된 구성 요소 가운데, 포트(66)는 컴퓨터 시스템(60)이 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 일례로 컴퓨터 시스템(60)은 생물의 신경계에 존재하는 뉴런의 형태를 모방한 회로로 구현되는 뉴로모픽 컴퓨터 시스템일 수 있으며, 메모리(63)와 프로세서(65) 등은 인공지능 연산 모듈을 포함할 수 있다.
프로세서(65)는 하드웨어적으로 뉴런의 형태를 모방한 뉴로모픽 회로를 포함할 수 있으며, 컴퓨터 시스템(60)의 전반적인 동작을 제어할 수 있다. 메모리(63)는 데이터를 저장하는 저장 매체일 수 있다. 메모리(63)는 복수의 메모리 장치들을 포함할 수 있으며, 메모리 장치들 각각은 반도체 칩일 수 있다. 하나의 메모리 장치는 서로 다른 방식으로 데이터를 저장하는 메모리 영역들을 포함할 수 있으며, 메모리(63)에 포함되는 메모리 컨트롤러는 데이터에 가중치를 부여하여 메모리 영역들에 데이터를 나눠 저장할 수 있다.
일례로 하나의 메모리 장치는 1비트의 데이터를 저장하는 싱글 레벨 메모리 셀을 복수 개 포함하는 제1 메모리 영역과, 2비트 이상의 데이터를 저장하는 멀티 레벨 메모리 셀을 복수 개 포함하는 제2 메모리 영역을 포함할 수 있다. 제1 메모리 영역과 제2 메모리 영역 각각은, 서로 다른 메모리 플레인에 구현될 수 있다. 한편 메모리 컨트롤러가 데이터에 부여하는 가중치도 메모리(63)에 저장될 수 있으며, 메모리 컨트롤러가 자주 읽어온다는 특징을 고려하여 가중치는 읽기 속도가 상대적으로 빠른 제1 메모리 영역에 저장될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 복수의 메모리 장치들(110-140), 시스템 컨트롤러(150) 및 외부 인터페이스(160) 등을 포함할 수 있다.
시스템 컨트롤러(150)는 메모리 시스템(100)의 동작 전반을 제어할 수 있으며, 외부 인터페이스(160)를 통해 데이터를 외부 장치와 주고받을 수 있다. 또한 시스템 컨트롤러(150)는 메모리 시스템(100)에 저장하고자 하는 데이터를 입출력 버스(170)를 통해 메모리 장치들(110-140) 중 적어도 하나에 전송하고, 메모리 장치들(110-140) 중 적어도 하나가 읽기 동작에 의해 출력하는 데이터를 입출력 버스(170)를 통해 수신할 수 있다. 도 5에 도시한 일 실시예에서는 외부 인터페이스(160)가 시스템 컨트롤러(150)와 별도로 마련되는 것으로 도시하였으나, 외부 인터페이스(160)는 시스템 컨트롤러(150) 내에 구현될 수도 있다.
메모리 장치들(110-140)들은 제1 메모리 플레인들(111, 121, 131, 141)과 제2 메모리 플레인들(112, 122, 132, 142)을 포함할 수 있다. 일례로, 제1 메모리 플레인들(111, 121, 131, 141) 각각은, N비트(N은 자연수)의 데이터를 저장하는 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 제1 메모리 셀 어레이의 하부에 배치되며 제1 메모리 셀들을 제어하는 제1 주변 회로를 포함할 수 있다. 마찬가지로, 제2 메모리 플레인들(112, 122, 132, 142) 각각은, M비트(M은 N보다 큰 자연수)의 데이터를 저장하는 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 제2 메모리 셀 어레이의 하부에 배치되며 제2 메모리 셀들을 제어하는 제2 주변 회로를 포함할 수 있다. 제1 주변 회로와 제2 주변 회로는 유사한 구조를 가질 수 있으며, 일례로 전압 생성기 등을 갖는 아날로그 회로, 페이지 버퍼 회로 및 디코더 회로 등을 포함할 수 있다.
제1 메모리 장치(110)를 예시로 메모리 장치들(110-140)의 동작을 설명하기로 한다. 일 실시예에서, 제2 내지 제4 메모리 장치들(120-140)의 동작은 제1 메모리 장치(110)의 동작에 대한 설명을 참조하여 이해될 수 있을 것이다.
제1 메모리 장치(110)에서 제1 메모리 플레인(111)과 제2 메모리 플레인(112)은 같은 구조를 가질 수 있으며, 제1 메모리 장치(110)에 포함된 메모리 컨트롤러를 통해 하나의 입출력 인터페이스를 공유할 수 있다. 예를 들어 시스템 컨트롤러(150)가 메모리 시스템(100)에 저장하고자 하는 데이터를 입출력 버스(170)로 전송하면, 제1 메모리 장치(110)의 메모리 컨트롤러는 데이터를 수신하고 가중치를 부여하여 연산 데이터를 생성할 수 있다.
가중치는 제1 메모리 플레인(111)에 저장될 수 있으며, 메모리 컨트롤러는 데이터에 포함된 정보 등에 따라 가중치의 크기를 결정할 수 있다. 일례로, 외부 인터페이스(160)를 통해 연결된 센서로부터 센싱 데이터를 수신하면, 메모리 컨트롤러는 센싱 데이터에 포함된 이벤트 정보의 변화량에 기초하여 가중치의 크기를 결정할 수 있다. 또는, 센싱 데이터를 생성한 센서가 감지하는 센싱 영역의 위치 및/또는 화각 등에 따라 가중치의 크기가 결정될 수도 있다.
실시예들에 따라, 서로 다른 가중치가 부여되는 데이터들이 입출력 버스(170)를 통해 전송될 수 있다. 제1 메모리 장치(110)의 메모리 컨트롤러는 데이터들 각각에 제1 가중치와 제2 가중치를 부여하여 제1 연산 데이터 및 제2 연산 데이터를 생성하고, 제1 연산 데이터를 제1 메모리 플레인에 저장하고 제2 연산 데이터는 제2 메모리 플레인에 저장할 수 있다. 상기 예시에서, 제1 가중치는 제2 가중치보다 클 수 있다. 일례로 메모리 컨트롤러는, 제1 연산 데이터를 제1 메모리 플레인에 저장하는 동작과, 제2 연산 데이터를 제2 메모리 플레인에 저장하는 동작을 동시에 진행할 수 있다.
비교 예로서, 서로 다른 가중치를 부여받은 제1 연산 데이터는 제1 메모리 장치(110)에만 저장되고, 제2 연산 데이터는 제2 메모리 장치(120)에만 저장되는 경우를 가정하자. 다시 말해, 상기 비교 예에서는 가중치를 부여하여 연산 데이터를 생성하는 연산 및 연산 데이터들의 분배가 시스템 컨트롤러(150)에 의해 실행될 수 있다.
메모리 장치들(110-140)이 하나의 입출력 버스를 공유하므로, 비교 예에서 제1 연산 데이터와 제2 연산 데이터를 동시에 저장할 수 없다. 비교 예에서 제1 연산 데이터와 제2 연산 데이터를 동시에 저장하기 위해서는, 입출력 버스(170)의 개수를 증가시켜야 하며, 이는 메모리 시스템(100)의 소모 전력과 제조 비용 등을 증가시킬 수 있다.
또한 입출력 버스(170)의 개수를 증가시켜 제1 연산 데이터와 제2 연산 데이터를 동시에 저장하는 경우, 동시에 동작하는 입출력 버스(170)의 개수 및 메모리 장치들(110-140)의 개수가 증가할 수 있다. 따라서 외부 인터페이스(160)에 연결되는 호스트 또는 시스템 컨트롤러(150)가 구동해야 하는 부하가 증가할 수 있으며, 이는 고속 구동 측면에서 약점으로 작용할 수 있다.
반면 본 발명의 일 실시예에서는 메모리 장치들(110-140) 각각이 서로 다른 방식으로 동작하는 제1 메모리 플레인(111, 121, 131, 141)과 제2 메모리 플레인(112, 122, 132, 142)을 포함할 수 있다. 따라서, 서로 다른 가중치가 부여된 제1 연산 데이터와 제2 연산 데이터를 메모리 장치들(110-140) 중 하나에 동시 저장할 수 있으며, 소모 전력과 제조 비용, 및 고속 동작 측면에서 이점을 얻을 수 있다.
실시예들에 따라, 메모리 장치들(110-140) 각각은 제3 메모리 플레인 및 제4 메모리 플레인을 더 포함할 수 있다. 이 경우, 제1 메모리 플레인(111, 121, 131, 141)의 제1 메모리 셀들 각각은 1비트의 데이터를 저장하고, 제2 메모리 플레인(112, 122, 132, 142)의 제2 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있다. 또한, 제3 메모리 플레인의 제3 메모리 셀들 각각은 3비트의 데이터를 저장하고, 제4 메모리 플레인의 제4 메모리 셀들 각각은 4비트의 데이터를 저장할 수 있다. 메모리 컨트롤러는, 연산 데이터의 가중치가 높을수록 제1 메모리 플레인에 저장하고, 가중치가 낮을수록 제4 메모리 플레인에 저장할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(200)는 스토리지 영역(210), 컨트롤러(220) 및 입출력 인터페이스(230) 등을 포함할 수 있다. 스토리지 영역(210)은 복수의 메모리 영역들(211-213)을 포함할 수 있다.
메모리 영역들(211-213) 각각은 메모리 셀들이 배치되는 메모리 셀 어레이, 및 메모리 셀 어레이를 제어하기 위한 회로들이 배치되는 주변 회로를 포함할 수 있다. 예를 들어, 제1 메모리 영역(211)은 제1 메모리 셀 어레이 및 제1 주변 회로를 포함할 수 있다. 메모리 영역들(211-213) 각각에서, 주변 회로는 메모리 셀 어레이의 하부에 배치될 수 있다. 다시 말해, 메모리 영역들(211-213)은 주변 회로의 상부에 메모리 셀 어레이가 배치되는 COP(Cell-On-Peri) 구조를 가질 수 있다.
메모리 셀 어레이는 메모리 셀들을 포함하며, 메모리 셀들은 메모리 셀 스트링들을 제공할 수 있다. 메모리 셀 스트링들 각각에서 메모리 셀들은 서로 직렬로 연결되며, 메모리 셀들의 양단 각각에는 스위치 소자가 연결될 수 있다. 메모리 셀 스트링들 각각에 포함되는 메모리 셀들은, 기판의 상면에 수직하는 방향에서 서로 연결될 수 있다. 따라서, 메모리 장치(200)는 수직형 메모리 장치일 수 있다.
주변 회로는 메모리 셀 어레이를 제어하기 위한 회로들, 예를 들어 페이지 버퍼 회로 및 디코더 회로 등을 포함할 수 있다. 실시예들에 따라, 주변 회로에는 페이지 버퍼 회로와 디코더 회로의 구동에 필요한 전압을 생성하는 전원 회로가 포함될 수도 있다. 디코더 회로는 워드라인들을 통해 메모리 셀들에 연결될 수 있으며, 페이지 버퍼 회로는 비트라인들을 통해 메모리 셀들과 연결될 수 있다.
컨트롤러(220)는 인공지능 연산 모듈을 포함하며, 입출력 인터페이스(230)를 통해 외부의 다른 장치, 예를 들어 외부 프로세서나 센서 등과 데이터를 주고받을 수 있다. 예를 들어 컨트롤러(220)는 외부 센서로부터 수신한 센싱 데이터에 소정의 가중치를 부여하여 연산 데이터를 생성하고, 연산 데이터를 스토리지 영역(210)에 저장할 수 있다. 컨트롤러가 센싱 데이터에 부여하는 가중치 역시 스토리지 영역(210)에 저장될 수 있다.
메모리 영역들(211-213) 중 적어도 일부는, 서로 다른 방식으로 데이터를 저장할 수 있다. 예를 들어, 제1 메모리 영역(211)의 메모리 셀들 각각은, N비트의 데이터를 저장할 수 있다. 한편, 제2 메모리 영역(212)의 메모리 셀들 각각은, M비트의 데이터를 저장할 수 있으며 M은 N보다 큰 자연수일 수 있다.
일 실시예에서, 컨트롤러(220)는 큰 가중치가 부여된 연산 데이터를 제1 메모리 영역(211)에 저장하고, 낮은 가중치가 부여된 연산 데이터를 제2 메모리 영역(212)에 저장할 수 있다. 컨트롤러(220)는, 연산 데이터를 이용할 때 적용한 가중치와 소정의 기준값의 대소 관계에 기초하여, 연산 데이터를 제1 메모리 영역(211) 또는 제2 메모리 영역(212)에 저장할 수 있다.
일례로 제1 메모리 영역(211)의 메모리 셀들 각각은 1비트의 데이터를 저장하고 제2 메모리 영역(212)의 메모리 셀들 각각은 2비트 이상의 데이터를 저장할 수 있으며, 제1 메모리 영역(211)은 제2 메모리 영역(212)에 비해 높은 신뢰성을 가질 수 있다. 컨트롤러(220)는 상대적으로 더 중요한 센싱 데이터에 더 높은 가중치를 부여하여 연산 데이터를 생성하고, 이를 제1 메모리 영역(211)에 저장함으로써 메모리 장치(200)의 신뢰성을 개선할 수 있다.
또한 본 발명의 일 실시예에서, 하나의 반도체 칩으로 구현되는 메모리 장치(200)의 스토리지 영역(210)에, 싱글 레벨 메모리 셀들을 갖는 메모리 플레인인 제1 메모리 영역(211)과, 멀티 레벨 메모리 셀들을 갖는 메모리 플레인인 제2 메모리 영역(212)이 구현될 수 있다. 제1 메모리 영역(211)과 제2 메모리 영역(212)은 하나의 반도체 칩에 포함되므로 입출력 인터페이스(230)를 공유할 수 있다.
한편, 본 발명의 일 실시예와 다르게, 서로 다른 반도체 칩들로 구현되는 두 개의 메모리 장치들 각각을 싱글 레벨 메모리 셀들과 멀티 레벨 메모리 셀들로 구동할 수도 있다. 이 경우, 두 개의 메모리 장치들을 동시에 구동하기 위해서는 호스트와 연결되는 버스(bus)가 두 개 이상 필요하며, 설계 및 생산 비용 측면에서 손해가 발생할 수 있다. 또한 동시 구동을 위해 두 개 이상의 버스가 준비되는 경우라 해도, 두 개의 메모리 장치들의 입출력 인터페이스들에 동시에 신호를 입출력해야 하므로 고속 구동을 위해서는 많은 소모 전력이 필요할 수 있다.
반면 본 발명의 일 실시예에서는, 하나의 반도체 칩에 포함되어 입출력 인터페이스를 공유하는 제1 메모리 영역(211)과 제2 메모리 영역(212) 각각을 싱글 레벨 메모리 셀들과 멀티 레벨 메모리 셀들로 구동할 수 있다. 따라서, 하나의 입출력 인터페이스를 통해 입출력되는 신호만을 이용하여 상대적으로 높은 가중치가 부여된 연산 데이터와, 상대적으로 낮은 가중치가 부여된 연산 데이터를 호스트와 주고받을 수 있다. 결과적으로, 버스 개수 증가없이 다양한 가중치가 부여된 연산 데이터를 병렬 처리할 수 있으며, 하나의 입출력 인터페이스를 통해 싱글 레벨 메모리 셀들과 멀티 레벨 메모리 셀들의 동시 구동이 가능하므로 소모 전력 증가를 최소화하면서 고속 구동을 구현할 수 있다.
일 실시예에서, 제1 메모리 영역(211)과 제2 메모리 영역(212)은 동시에 동작할 수 있다. 예를 들어 제1 메모리 영역(211)에서 프로그램 동작 또는 읽기 동작이 실행되는 동안, 제2 메모리 영역(212)에서도 프로그램 동작 또는 읽기 동작이 실행될 수 있다. 제1 메모리 영역(211)과 제2 메모리 영역(212) 각각에서 실행되는 동작의 종류는 같거나 다를 수 있다. 또한, 제1 메모리 영역(211)과 제2 메모리 영역(212) 각각에서 동작이 실행되는 주소 역시 서로 같거나 다를 수 있다.
한편, 메모리 영역들(211-213)에 포함되는 메모리 셀 어레이들은 같은 구조를 가질 수 있다. 다시 말해, 메모리 영역들(211-213)에 포함되는 메모리 셀 어레이들의 물리적인 구조가 서로 같을 수 있으며, 따라서 제1 메모리 영역(211)에 포함되는 싱글 레벨 메모리 셀들의 개수와 제2 메모리 영역(212)에 포함되는 멀티 레벨 메모리 셀들의 개수가 서로 같을 수 있다.
반면, 메모리 영역들(211-213)에 포함되는 주변 회로는 서로 다른 구조를 가질 수 있다. 일례로, 제1 메모리 영역(211)의 주변 회로에 포함되는 제1 페이지 버퍼 회로는, 제2 메모리 영역(212)의 주변 회로에 포함되는 제2 페이지 버퍼 회로와 다른 구조를 가질 수 있다. 제1 페이지 버퍼 회로는 제2 페이지 버퍼 회로에 비해 더 적은 개수의 래치들을 포함할 수 있으며, 따라서 제1 페이지 버퍼 회로가 배치되는 면적이 제2 페이지 버퍼 회로가 배치되는 면적에 비해 더 작을 수 있다. 페이지 버퍼 회로 외에, 메모리 셀들의 구동에 필요한 전압을 생성하는 회로 역시 제1 메모리 영역(211)과 제2 메모리 영역(212)에서 다르게 설계될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은, 메모리 장치가 센서로부터 센싱 데이터를 수신하는 것으로 시작될 수 있다(S10). 메모리 장치는 별도의 프로세서를 통해, 또는 센서로부터 직접 센싱 데이터를 수신할 수 있다. 일 실시예에서 센서는 자율 주행 차량에 부착되어 주변 정보를 수집하는 센서일 수 있으며, 메모리 장치는 자율 주행 차량에 탑재될 수 있다.
센싱 데이터를 수신하면, 메모리 장치의 메모리 컨트롤러는, 메모리 영역에 저장된 가중치 데이터를 획득할 수 있다(S20). 일례로 메모리 장치가 센싱 데이터를 수신할 때마다 메모리 컨트롤러가 가중치 데이터를 읽어올 수 있으며, 따라서 가중치 데이터는 높은 신뢰성을 보장할 수 있는 메모리 영역에 저장될 수 있다. 예를 들어, 가중치 데이터가 저장되는 메모리 영역은, 메모리 셀들 각각이 1비트 또는 2비트의 데이터를 저장하는 메모리 플레인일 수 있다.
가중치 데이터를 읽어온 메모리 컨트롤러는, 센싱 데이터에 가중치를 부여하여 연산 데이터를 생성할 수 있다(S30). 메모리 컨트롤러는 연산 데이터를 메모리 영역에 저장할 수 있다(S40). S40 단계에서 메모리 컨트롤러는, 연산 데이터의 기초가 된 센싱 데이터가 아닌, 연산 데이터의 기초가 된 가중치에 따라서 연산 데이터를 저장할 메모리 영역을 결정할 수 있다.
예를 들어, 메모리 컨트롤러는 연산 데이터의 기초가 된 가중치를 복수의 기준값들과 비교하고, 비교 결과에 따라 연산 데이터를 저장할 메모리 영역을 결정할 수 있다. 일례로 가중치가 제1 기준값 이상이면 연산 데이터가 저장되는 메모리 영역은, 메모리 셀들 각각이 1비트의 데이터를 저장하는 제1 메모리 플레인일 수 있다. 한편 가중치가 제1 기준값보다 작고 제2 기준값 이상이면, 연산 데이터가 저장되는 메모리 영역은 메모리 셀들 각각이 2비트의 데이터를 저장하는 제2 메모리 플레인일 수 있다. 가중치가 제2 기준값보다 작고 제3 기준값 이상이면, 연산 데이터는 메모리 셀들 각각이 3비트의 데이터를 저장하는 제3 메모리 플레인에 저장될 수 있다. 가중치가 제3 기준값보다 작고 제4 기준값 이상이면, 연산 데이터는 메모리 셀들 각각이 4비트의 데이터를 저장하는 제4 메모리 플레인에 저장될 수 있다.
제1 내지 제4 메모리 플레인들은 하나의 반도체 칩으로 제공되는 메모리 장치에 포함되어 하나의 입출력 인터페이스를 공유할 수 있다. 또한 메모리 컨트롤러는, 제1 내지 제4 메모리 플레인들 중 적어도 둘 이상이, 프로그램 동작 및 읽기 동작 중 적어도 하나를 동시에 실행하도록 메모리 영역을 제어할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치와 연동되는 센서를 설명하기 위해 제공되는 도면이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 센서는 자율 주행 장치의 구성 요소로서 자율 주행 차량(300)에 탑재되어 자율 주행 차량(300) 주변의 정보를 수집할 수 있다. 센서는 소정의 센싱 영역(SA) 내에서 정보를 수집하며, 센싱 영역(SA)은 제1 내지 제5 센싱 영역들(SA1-SA5)을 포함할 수 있다. 다만 이는 일 실시예일뿐이며, 센서의 센싱 영역(SA)은 더 많은 센싱 영역들로 구분되거나 또는 더 적은 센싱 영역들로 구분될 수도 있다. 또한 센싱 영역들의 배치 역시 도 8과 다르게 변형될 수 있다.
센서는 이미지 센서 및/또는 이벤트 센서를 포함할 수 있으며, 센서가 수집한 정보는 센싱 데이터로 자율 주행 차량(300)에 탑재된 메모리 장치에 전송될 수 있다. 메모리 장치는 센싱 데이터에 대응하는 정보가 수집된 센싱 영역들(SA1-SA5)의 위치, 센싱 데이터에 포함된 정보의 종류 등에 따라, 센싱 데이터에 가중치를 부여하고 메모리 영역들 중 하나에 저장할 수 있다. 이하, 도 8 내지 도 10을 참조하여 더욱 자세하게 설명하기로 한다.
도 9, 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 자율 주행 장치에서 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 9를 참조하면, 센서의 센싱 영역들(SA1-SA5) 각각의 위치에 따라, 다른 종류의 정보들이 센싱 영역들(SA1-SA5)에서 수집될 수 있다. 예를 들어, 센서가 제1 센싱 영역(SA1)에서 획득한 제1 센싱 데이터는, 자율 주행 장치가 탑재된 자율 주행 차량(300)에 앞서 운행하는 선행 차량(301)에 대한 정보를 포함할 수 있다. 제1 센싱 데이터는 선행 차량(301)과의 거리 정보를 포함할 수 있다. 또는 제1 센싱 데이터가 선행 차량(301)과의 거리를 판단하는 데에 필요한 정보, 예를 들어 선행 차량(301)의 종류와 크기 등의 정보를 포함할 수도 있다.
센서가 제2 센싱 영역(SA2), 제3 센싱 영역(SA3), 및 제4 센싱 영역(SA4)에서 획득하는 제2 센싱 데이터, 제3 센싱 데이터 및 제4 센싱 데이터에는, 자율 주행 차량의 주변에서 운행하는 주변 차량(302)에 해당하는 정보가 포함될 수 있다. 또한, 제5 센싱 영역(SA5)에는 배경에 대한 정보가 주로 포함될 수 있다.
따라서, 제1 센싱 데이터는 상대적으로 높은 중요도를 갖는 데이터로 분류될 수 있으며, 제5 센싱 데이터는 낮은 중요도를 갖는 데이터로 분류될 수 있다. 자율 주행 차량(300)에 탑재된 메모리 장치가 센서로부터 센싱 데이터를 수신하면, 메모리 컨트롤러는 센싱 데이터가 획득된 센싱 영역이 제1 내지 제5 센싱 영역들(SA1-SA5) 중 어디인지를 판단하고, 그에 따라 센싱 데이터에 가중치를 부여할 수 있다.
예를 들어, 센서가 선행 차량(301)을 감지하여 획득한 제1 센싱 데이터에는 제1 가중치가 부여될 수 있으며, 센서가 주변 차량(302)을 감지하여 획득한 제2 센싱 데이터에는 제2 가중치가 부여될 수 있다. 제1 가중치는 제2 가중치보다 클 수 있다. 메모리 컨트롤러는, 제1 센싱 데이터에 제1 가중치를 부여하여 생성한 제1 연산 데이터를 제1 메모리 영역에 저장하고, 제2 센싱 데이터에 제2 가중치를 부여하여 생성한 제2 연산 데이터를 제2 메모리 영역에 저장할 수 있다. 제1 메모리 영역의 메모리 셀들 각각은 N비트의 데이터를 저장할 수 있으며, 제2 메모리 영역의 메모리 셀들 각각은 M비트의 데이터를 저장할 수 있다. 상기 예시에서, M과 N은 자연수이고 M이 N보다 클 수 있다.
한편, 배경(303)이 대부분인 제5 센싱 영역(SA5)에서 센서가 획득한 제5 센싱 데이터는, 가장 많은 비트 수의 데이터를 메모리 셀들 각각이 저장하는 메모리 영역에 저장될 수 있다. 일례로, 메모리 장치의 메모리 플레인들 중 하나의 메모리 셀들이 4비트의 데이터를 저장하는 경우, 제5 센싱 데이터에는 제5 가중치가 부여되어 해당 메모리 플레인에 저장될 수 있다. 일례로 제5 가중치는 메모리 컨트롤러가 센싱 데이터에 부여할 수 있는 가중치들 중에서 가장 작은 값일 수 있다.
다음으로 도 10a 및 도 10b에 도시한 일 실시예에서, 센서는 이벤트 센서일 수 있다. 일례로 센서는 비동기적으로 동작하여 자율 주행 차량(300)의 주변에서 발생하는 이벤트를 감지할 수 있다. 이벤트를 감지한 센서로부터 센싱 데이터를 수신하면, 메모리 컨트롤러는 센싱 데이터와, 메모리 장치에 저장된 이전 센싱 데이터 사이의 변화량에 기초하여 이벤트의 세기, 종류 등을 결정할 수 있다.
예를 들어, 도 10a 및 도 10b에 도시한 바와 같이 선행 차량(301)의 속도가 감소하면, 센서가 선행 차량(301)을 감지하여 획득하는 센싱 데이터가 이전 센싱 데이터에 비해 크게 변할 수 있다. 다시 말해, 도 10a에 도시한 일 실시예에서 센서가 선행 차량(301)을 감지하여 획득하는 이전 센싱 데이터와, 도 10b에 도시한 일 실시예에서 센서가 선행 차량(301)을 감지하여 획득하는 센싱 데이터 사이의 차이가 매우 클 수 있다.
센서와 연동되는 메모리 장치의 메모리 컨트롤러는, 센싱 데이터와 이전 센싱 데이터 사이의 변화량이 클수록, 센싱 데이터에 높은 가중치를 부여할 수 있다. 또한 메모리 컨트롤러는, N비트의 데이터를 각각 저장하는 제1 메모리 셀들을 포함하는 제1 메모리 영역에 센싱 데이터를 저장할 수 있다. 제1 메모리 셀들은 N보다 큰 M비트의 데이터를 저장하는 제2 메모리 셀들에 비해 높은 안정성 및 빠른 읽기 속도를 가지므로, 선행 차량(301)과의 거리와 같은 중요한 이벤트에 대응하는 데이터가 제1 메모리 영역에 저장될 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 메모리 장치(400, 400A)를 간단하게 나타낸 사시도들일 수 있다. 먼저 도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 하부에 배치되며, 페이지 버퍼 회로와 디코더 회로 등의 주변 회로들을 포함할 수 있다. 셀 영역(C)은 메모리 셀 어레이를 포함할 수 있다. 주변 회로 영역(P)은 제1 기판(401)을 포함하고, 셀 영역(C)은 제1 기판(401)과 다른 제2 기판(402)을 포함할 수 있다.
예를 들어 주변 회로 영역(P)은 제1 기판(401) 상에 마련되는 복수의 주변 회로 소자들(403), 주변 회로 소자들(403)과 연결되는 복수의 배선 라인들(405), 및 주변 회로 소자들(403)과 배선 라인들(405)을 커버하는 제1 층간 절연층(407) 등을 포함할 수 있다. 주변 회로 영역(P)에 포함되는 주변 회로 소자들(403)은 메모리 장치(400)의 구동에 필요한 회로, 예를 들어 페이지 버퍼 회로, 디코더 회로, 전원 생성기 등을 제공할 수 있다.
셀 영역(C)에 포함되는 제2 기판(402)은 제1 층간 절연층(407) 상에 배치될 수 있다. 셀 영역(C)은 제2 기판(402) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 복수의 절연층들(IL)을 포함할 수 있다. 절연층들(IL)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 교대로 적층될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 개수는, 도 11에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다.
또한 셀 영역(C)은 제2 기판(402)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH)을 포함할 수 있으며, 채널 구조체들(CH)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 관통하여 제2 기판(402)에 연결될 수 있다. 채널 구조체들(CH)은 채널 영역(410), 채널 영역(410)의 내부 공간을 채우는 매립 절연층(420), 및 비트라인 연결층(430) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 비트라인 연결층(430)을 통해 적어도 하나의 비트라인에 연결될 수 있다. 일례로, 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL1, SSL2), 절연층들(IL), 및 채널 구조체들(CH) 등은 적층 구조체로 정의될 수 있다.
채널 영역(410)의 외측에는 적어도 하나의 게이트 절연층이 배치될 수 있다. 일 실시예에서 게이트 절연층은 채널 영역(410)으로부터 순차적으로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 실시예에 따라, 터널링층, 전하 저장층, 블록킹층 중 적어도 하나는, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 둘러싸는 형상으로 형성될 수도 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 층간 절연층(450)에 의해 커버될 수 있다. 또한, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 워드라인 컷들(440)에 의해 복수의 영역들로 분리될 수 있다. 일 실시예에서, 제2 기판(402)의 상면에 평행한 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 워드라인 컷들(440) 사이에서, 스트링 선택 라인들(SSL1, SSL2)은 분리 절연층(460)에 의해 복수의 영역들로 분리될 수 있다.
일 실시예에서, 분리 절연층(460)이 배치되는 영역에는, 더미 채널 구조체들(DCH)이 마련될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 비트라인과는 연결되지 않을 수 있다.
다음으로 도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400A)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 도 12에 도시한 일 실시예에 따른 메모리 장치(400)는 도 10에 도시한 일 실시예에 따른 메모리 장치(400A)와 유사한 구조를 가질 수 있으며, 따라서 도 10을 참조하여 이해될 수 있는 특징에 대한 설명은 생략하기로 한다.
도 12에 도시한 일 실시예에서는, 워드라인들(WL)의 개수 증가에 따른 공정 상의 어려움을 극복하기 위해, 일부 워드라인들(WL)을 적층하고 하부 채널 구조체를 형성한 후, 나머지 워드라인들(WL)을 적층하고 상부 채널 구조체를 형성할 수 있다. 따라서 도 12에 도시한 바와 같이 채널 영역(410A)과 매립 절연층(420A)의 구조가 도 11에 도시한 일 실시예와 다를 수 있다. 일례로, 하부 채널 구조체 및 하부 채널 구조체가 관통하는 워드라인들은 하부 적층 구조체로 정의될 수 있으며, 상부 채널 구조체 및 상부 채널 구조체가 관통하는 워드라인들은 상부 적층 구조체로 정의될 수 있다.
하부 채널 구조체는 제2 기판(402)으로부터 연장될 수 있으며, 상부 채널 구조체는 하부 채널 구조체로부터 연장되어 비트라인 연결층(430)을 통해 비트라인에 연결될 수 있다. 채널 구조체들(CH) 각각에서 상부 채널 구조체의 채널 영역(410A)과 하부 채널 구조체의 채널 영역(410A)은 서로 연결될 수 있다.
상부 채널 구조체와 하부 채널 구조체가 서로 연결되는 경계에 인접한 영역에서는 메모리 셀의 특성이 열화될 수 있다. 따라서, 상기 경계에 인접한 영역에 더미 워드라인(DWL)을 배치할 수 있다. 더미 워드라인(DWL)은 더미 메모리 셀에 연결되며, 더미 메모리 셀에는 유효한 데이터가 저장되지 않을 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 13의 그래프 (a) 내지 그래프 (d)는, 본 발명의 일 실시예에 따른 메모리 장치에 포함될 수 있는 제1 내지 제4 메모리 플레인들의 동작을 설명하기 위해 제공되는 그래프들이다. 그래프 (a) 내지 그래프 (d)는 저장된 데이터에 따라 메모리 셀들이 가질 수 있는 문턱 전압의 분포를 나타낸 그래프들이다. 제1 내지 제4 메모리 플레인들은, 하나의 반도체 칩으로 제공되는 하나의 메모리 장치에 포함되어 하나의 입출력 인터페이스를 공유할 수 있다. 또한, 제1 내지 제4 메모리 플레인들 중 둘 이상이 동시에 동작할 수도 있다.
제1 메모리 플레인의 메모리 셀들 각각은 1비트의 데이터를 저장할 수 있다. 메모리 셀들 각각은 저장된 데이터에 따라 그래프 (a)에 도시한 바와 같은 소거 상태(E0) 및 프로그램 상태(P0) 중 하나를 가질 수 있다. 소거 상태(E0)는 프로그램되지 않은 메모리 셀들이 가질 수 있는 문턱 전압 분포를 나타내며, 프로그램 상태(P0)는 프로그램된 메모리 셀들이 가질 수 있는 문턱 전압 분포를 나타낼 수 있다.
제2 메모리 플레인의 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있다. 메모리 셀들 각각은 저장된 데이터에 따라 그래프 (b)에 도시한 바와 같은 소거 상태(E0), 제1 내지 제3 프로그램 상태(P1-P3) 중 하나를 가질 수 있다. 소거 상태(E0)는 프로그램되지 않은 메모리 셀들이 가질 수 있는 문턱 전압 분포를 나타내며, 제1 내지 제3 프로그램 상태(P1-P3)는 서로 다른 데이터들로 프로그램된 메모리 셀들이 가질 수 있는 문턱 전압 분포를 나타낼 수 있다.
제3 메모리 플레인의 메모리 셀들 각각은 3비트의 데이터를 저장할 수 있다. 메모리 셀들 각각은 저장된 데이터에 따라 그래프 (c)에 도시한 바와 같은 소거 상태(E0), 제1 내지 제7 프로그램 상태(P1-P7) 중 하나를 가질 수 있다. 유사하게, 제4 메모리 플레인의 메모리 셀들 각각은 4비트의 데이터를 저장할 수 있다. 메모리 셀들 각각은 저장된 데이터에 따라 그래프 (d)에 도시한 바와 같은 소거 상태(E0), 제1 내지 제15 프로그램 상태(P1-P15) 중 하나를 가질 수 있다.
하나의 메모리 셀이 저장할 수 있는 데이터의 비트 수가 다르기 때문에, 제1 내지 제4 메모리 플레인들 각각에 포함되는 주변 회로들이 서로 다르게 설계될 수 있다. 일례로, 제1 메모리 플레인의 주변 회로에 포함되는 페이지 버퍼 회로는 가장 적은 개수의 래치들을 포함하고, 제4 메모리 플레인의 주변 회로에 포함되는 페이지 버퍼 회로는 가장 많은 개수의 래치들을 포함할 수 있다. 따라서, 메모리 플레인들 각각에서 주변 회로가 배치되는 면적이 서로 다를 수 있다.
본 발명의 일 실시예에서는, 서로 다른 방식으로 데이터를 저장하는 메모리 플레인들을 서로 인접하도록 배치할 수 있다. 일례로 제1 메모리 플레인과 제2 메모리 플레인이 인접하여 배치될 수 있다. 또한, 상대적으로 큰 면적에 배치되는 제2 메모리 플레인의 주변 회로 중 적어도 일부가 제1 메모리 플레인의 영역에 배치될 수 있다. 따라서, 메모리 장치의 집적도를 개선할 수 있다. 이하, 도 14를 참조하여 설명하기로 한다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면이다.
도 14를 참조하면, 메모리 장치(500)는 제1 메모리 영역(510)과 제2 메모리 영역(520)을 포함할 수 있다. 제1 메모리 영역(510)은 제1 메모리 셀 어레이(511), 및 제1 메모리 셀 어레이(511) 하부의 제1 주변 회로(512)를 포함할 수 있다. 제2 메모리 영역(520)은 제2 메모리 셀 어레이(521) 및 제2 메모리 셀 어레이(521) 하부의 제2 주변 회로(522)를 포함할 수 있다.
제1 메모리 셀 어레이(511)의 메모리 셀들 각각에는, N비트의 데이터가 저장될 수 있다. 한편, 제2 메모리 셀 어레이(521)의 메모리 셀들 각각에는 M비트의 데이터가 저장되며, M은 N보다 클 수 있다. 제1 메모리 셀 어레이(511)와 제2 메모리 셀 어레이(521)는 같은 구조를 가질 수 있으며, 같은 개수의 메모리 셀들을 포함할 수 있다. 다시 말해, 본 발명의 일 실시예에 따른 메모리 장치(500)에서, 서로 인접하도록 배치되는 메모리 영역들은 같은 개수의 메모리 셀들을 포함하고, 서로 다른 데이터 저장 용량을 가질 수 있다.
같은 구조를 갖는 제1 및 제2 메모리 셀 어레이들(511, 521) 각각의 메모리 셀들을 구동하기 위한 제1 주변 회로(512)와 제2 주변 회로(522)는, 서로 다른 구조를 가질 수 있다. 예를 들어, 제1 주변 회로(512)의 제1 페이지 버퍼 회로는, 제2 주변 회로(522)의 제2 페이지 버퍼 회로보다 적은 개수의 래치들을 포함할 수 있다. 또한 제1 주변 회로(512)의 전압 생성기(voltage generator)가 출력하는 전압의 개수는 제2 주변 회로(522)의 전압 생성기가 출력하는 전압의 개수보다 적을 수 있다. 따라서, 제1 주변 회로(512)는 제2 주변 회로(522)보다 더 작은 면적에 형성될 수 있다.
본 발명의 일 실시예에서는, 메모리 장치(500)의 집적도를 개선하기 위해, 제2 주변 회로(522) 중 적어도 일부(522A)가 인접한 제1 메모리 영역(510)에 배치될 수 있다. 도 14에 도시한 바와 같이, 제2 주변 회로(522) 중 적어도 일부(522A)가 제1 메모리 셀 어레이(511)의 하부에 배치될 수 있다. 따라서 메모리 장치(500)의 집적도를 개선할 수 있다.
또한 본 발명의 일 실시예에서는 제1 메모리 영역(510)과 제2 메모리 영역(520)을 동시에 구동하여 메모리 장치(500)의 동작 효율을 개선할 수 있다. 본 발명의 일 실시예에서는 제1 메모리 영역(510)에서 프로그램 동작 또는 읽기 동작이 실행되는 동안 제2 메모리 영역(520)에서 프로그램 동작 또는 읽기 동작이 동시에 실행될 수 있다. 이하, 도 15 내지 도 17을 참조하여 상세히 설명하기로 한다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 15 내지 도 17에 도시한 실시예들에서, 메모리 장치(600)는 제1 메모리 영역(610)과 제2 메모리 영역(620)을 포함할 수 있다. 제1 메모리 영역(610)의 메모리 셀들 각각에 저장되는 데이터의 비트 수는, 제2 메모리 영역(620)의 메모리 셀들 각각에 저장되는 데이터의 비트 수와 다를 수 있다. 일례로, 제1 메모리 영역(610)의 메모리 셀들 각각은 N비트(N은 자연수)의 데이터를 저장하고, 제2 메모리 영역(620)의 메모리 셀들 각각은 M비트(M은 N보다 큰 자연수)의 데이터를 저장할 수 있다.
제1 메모리 영역(610)과 제2 메모리 영역(620)은 같은 구조를 가질 수 있다. 제1 메모리 영역(610)을 예시로 설명하면, 제1 메모리 영역(610)은 제1 메모리 셀 어레이(611), 제1 디코더 회로(612), 제1 페이지 버퍼 회로(613) 등을 포함할 수 있다. 제1 디코더 회로(612)는 제1 메모리 셀 어레이(611)의 메모리 셀들과 연결되는 워드라인들 중 적어도 하나를 선택하고, 프로그램 동작, 읽기 동작, 삭제 동작 등에 필요한 전압을 워드라인들에 입력할 수 있다. 제1 페이지 버퍼 회로(613)는 제1 메모리 셀 어레이(611)의 메모리 셀들에 데이터를 기록하거나, 메모리 셀들에 저장된 데이터를 읽어올 수 있다.
컨트롤러(630)는 제1 메모리 영역(610)과 제2 메모리 영역(620)을 동시에 구동할 수 있다. 실시예들에 따라 제1 메모리 영역(610)과 제2 메모리 영역(620)에서 동시에 실행되는 동작들은 서로 같은 동작이거나 또는 서로 다른 동작일 수 있다. 또한 제1 메모리 영역(610)에서 동작이 실행되는 주소와 제2 메모리 영역(620)에서 동작이 실행되는 주소가 서로 같거나 다를 수 있다.
먼저 도 15를 참조하면, 컨트롤러(630)는 제1 메모리 셀 어레이(611)의 제1 주소(615)에 해당하는 메모리 셀들에서 제1 동작, 예를 들어 프로그램 동작을 실행할 수 있다. 또한 컨트롤러(630)는, 제2 메모리 셀 어레이(621)의 제1 주소(625)에 해당하는 메모리 셀들에서 제2 동작, 예를 들어 읽기 동작을 실행할 수 있다. 다시 말해, 도 15에 도시한 일 실시예에서는, 컨트롤러(630)에 의해, 제1 메모리 셀 어레이(611)와 제2 메모리 셀 어레이(621)의 같은 주소에서 서로 다른 동작들이 실행될 수 있다.
다음으로 도 16을 참조하면, 컨트롤러(630)는 제1 메모리 셀 어레이(611)의 제1 주소(615)에 해당하는 메모리 셀들에서 제1 동작, 예를 들어 프로그램 동작을 실행할 수 있다. 또한 컨트롤러(630)는, 제2 메모리 셀 어레이(621)의 제2 주소(627)에 해당하는 메모리 셀들에서 제1 동작을 실행할 수 있다. 다시 말해, 도 16에 도시한 일 실시예에서는, 컨트롤러(630)에 의해, 제1 메모리 셀 어레이(611)와 제2 메모리 셀 어레이(621)의 다른 주소에서 같은 동작이 실행될 수 있다. 다만, 제1 메모리 셀 어레이(611)의 제1 주소(615)와 제2 메모리 셀 어레이(621)의 제2 주소(627)에서 처리되는 데이터는 서로 다를 수도 있다.
도 17에 도시한 일 실시예에서, 컨트롤러(630)는 제1 메모리 셀 어레이(611)의 제1 주소(615)에 해당하는 메모리 셀들에서 제1 동작, 예를 들어 프로그램 동작을 실행할 수 있다. 또한 컨트롤러(630)는, 제2 메모리 셀 어레이(621)의 제2 주소(627)에 해당하는 메모리 셀들에서 제2 동작, 예를 들어 읽기 동작을 실행할 수 있다. 다시 말해, 도 17에 도시한 일 실시예에서는, 컨트롤러(630)에 의해, 제1 메모리 셀 어레이(611)와 제2 메모리 셀 어레이(621)의 다른 주소에서 다른 동작들이 실행될 수 있다.
도 15 내지 도 17에 도시한 실시예들에서, 제1 메모리 영역(610)과 제2 메모리 영역(620)은 하나의 반도체 칩에 포함되는 영역들, 예를 들어 메모리 플레인들일 수 있다. 다시 말해, 메모리 장치(600)가 하나의 반도체 칩으로 제공될 수 있다. 따라서, 컨트롤러(630)가 둘 이상의 메모리 플레인들을 동시에 구동하여 프로그램 동작 및/또는 읽기 동작을 처리함으로써 데이터 처리 효율을 증가시킬 수 있다.
또한 본 발명의 일 실시예에서는 하나의 입출력 인터페이스 및 컨트롤러(630)를 통해 전달되는 제어 커맨드 및 데이터에 의해 제1 메모리 영역(610)과 제2 메모리 영역(620)이 동시에 동작할 수 있다. 따라서, 둘 이상의 반도체 칩들의 메모리 셀들을 싱글 레벨 메모리 셀 및 멀티 레벨 메모리 셀로 할당하고 둘 이상의 반도체 칩들을 동시에 구동하는 방식에 비해, 호스트와 메모리 장치(600)의 통신에 필요한 버스의 개수를 줄이고, 낮은 소모 전력으로 고속 구동을 구현할 수 있다.
도 18a 및 도 18b는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 페이지 버퍼 회로를 간단하게 나타낸 도면들이다.
도 18a와 도 18b에 도시한 페이지 버퍼 회로들(700A, 700B) 각각은, 비트라인 하나에 연결되는 회로일 수 있다. 페이지 버퍼 회로들(700A, 700B)은, 페이지 버퍼 회로들 각각에 연결되는 메모리 셀 어레이의 동작 방식에 따라 서로 다른 구조를 가질 수 있다.
먼저 도 18a에 도시한 일 실시예에 따른 제1 페이지 버퍼 회로(700A)는 하나의 메모리 셀이 1비트의 데이터를 저장하는 메모리 셀 어레이에 연결될 수 있다. 제1 페이지 버퍼 회로(700A)는 메모리 셀들에 연결되는 비트라인을 프리차지하기 위한 프리차지 회로(710A), 및 선택 메모리 셀에서 읽어온 데이터를 저장하거나 선택 메모리 셀에 기록하고자 하는 데이터를 저장하기 위한 래치 회로(720A) 등을 포함할 수 있다.
다음으로 도 18b를 참조하면, 제2 페이지 버퍼 회로(700B)는 하나의 메모리 셀이 2비트의 데이터를 저장하는 메모리 셀 어레이에 연결될 수 있다. 제2 페이지 버퍼 회로(700B)는 비트라인을 프리차지하기 위한 프리차지 회로(710B), 및 선택 메모리 셀에서 읽어온 데이터를 저장하거나 선택 메모리 셀에 기록하고자 하는 데이터를 저장하기 위한 래치 회로들(720B, 730B) 등을 포함할 수 있다.
제2 페이지 버퍼 회로(700B)에 연결되는 메모리 셀 어레이의 메모리 셀들 각각은, 제1 페이지 버퍼 회로(700A)에 연결되는 메모리 셀 어레이의 메모리 셀들 각각에 비해 더 많은 비트 수의 데이터를 저장할 수 있다. 따라서 제2 페이지 버퍼 회로(700B)는 제1 페이지 버퍼 회로(700A)보다 더 많은 개수의 래치 회로들(720B, 730B)을 포함할 수 있으며, 상대적으로 더 넓은 면적을 차지할 수 있다.
앞서 설명한 바와 같이, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이들이 주변 회로들 상부에 배치되는 COP 구조를 가질 수 있다. 따라서, 페이지 버퍼 회로들(700A, 700B)은 메모리 셀 어레이들의 하부에 배치될 수 있다. 본 발명의 일 실시예에서는, 제1 페이지 버퍼 회로(700A)를 포함하는 제1 메모리 영역과, 제2 페이지 버퍼 회로(700B)를 포함하는 제2 메모리 영역을 서로 인접하게 배치할 수 있다. 또한, 상대적으로 큰 면적이 필요한 제2 페이지 버퍼 회로(700B)의 적어도 일부를, 제1 메모리 영역에 배치할 수 있다. 다시 말해, 제2 페이지 버퍼 회로(700B)의 적어도 일부와, 제1 페이지 버퍼 회로(700A)가 제1 메모리 영역에서 제1 메모리 셀 어레이의 하부에 배치될 수 있다. 따라서, 주변 회로들이 배치되는 영역을 효율적으로 활용함으로써 메모리 장치의 집적도를 개선할 수 있다.
도 19 및 도 20은 본 발명의 실시예들에 따른 메모리 장치에 포함되는 전압 생성기들을 간단하게 나타낸 도면들이다.
먼저 도 19를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 주변 회로는 전압 생성기(800)를 포함할 수 있다. 전압 생성기(800)는 메모리 장치에 포함되는 메모리 영역들 각각에 포함될 수 있다. 일례로, 메모리 장치의 제1 메모리 영역은 제1 전압 생성기를 포함하고, 메모리 장치의 제2 메모리 영역은 제2 전압 생성기를 포함할 수 있다. 제1 전압 생성기와 제2 전압 생성기는 서로 다른 구조를 가질 수 있다.
전압 생성기(800)는 오실레이터(810), 차지 펌프(820), 레귤레이터(830) 및 워드라인 전압 생성기(840) 등을 포함할 수 있다. 일 실시예에서 차지 펌프(820)는 오실레이터(810)가 출력하는 클럭 신호 및 클럭 신호와 180도 위상차를 갖는 상보 클럭 신호를 입력받아 동작할 수 있다.
차지 펌프(820)는 서로 직렬로 연결되는 복수의 단위 회로들을 포함할 수 있다. 일례로 단위 회로들 중 홀수 번째 단위 회로들은 클럭 신호에 의해 동작하고, 짝수 번째 단위 회로들은 상보 클럭 신호에 의해 동작할 수 있으며, 그 반대의 경우도 가능하다. 차지 펌프(820)에 포함되는 단위 회로들의 개수는 메모리 영역들에 따라 달라질 수 있다.
워드라인 전압 생성기(840)는 프로그램 동작 및 읽기 동작 각각에서 워드라인들에 입력되어야 하는 전압들을 생성할 수 있다. 일례로, 워드라인 전압 생성기(840)는 패스 전압, 읽기 전압, 프로그램 전압 등을 생성할 수 있다. 전압 생성기(800)가, 메모리 셀들 각각에 N비트(N은 자연수)의 데이터가 저장되는 제1 메모리 영역의 주변 회로에 포함되는 경우, 워드라인 전압 생성기(840)가 생성하는 전압들, 예를 들어 패스 전압들의 개수가 적을 수 있다. 반면, 전압 생성기(800)가, 메모리 셀들 각각에 M비트(M은 N보다 큰 자연수)의 데이터가 저장되는 제2 메모리 영역의 주변 회로에 포함되는 경우, 워드라인 전압 생성기(840)가 생성하는 전압들, 예를 들어 패스 전압들의 개수가 상대적으로 많을 수 있다.
따라서, 제2 메모리 영역에 포함되는 전압 생성기(800)의 차지 펌프(820)는, 제1 메모리 영역에 포함되는 전압 생성기(800)의 차지 펌프(820)에 비해 더 많은 개수의 단위 회로들을 포함할 수 있다. 제2 메모리 영역의 전압 생성기(800)는 제1 메모리 영역의 전압 생성기(800)에 비해 더 넓은 면적을 차지할 수 있다. 본 발명의 일 실시예에서는, 제2 메모리 영역의 전압 생성기(800) 중 적어도 일부를, 제1 메모리 영역의 주변 회로에 배치할 수 있다. 따라서, 주변 회로들이 배치되는 영역을 효율적으로 활용하고 메모리 장치의 집적도를 개선할 수 있다.
다음으로 도 20을 참조하면, 본 발명의 일 실시예에 따른 전압 생성기(900)는 연산 증폭기(910), 트랜지스터(920), 전류 미러 회로(930), 전압 분배기(940) 등을 포함할 수 있다. 연산 증폭기(910)와 트랜지스터(920)는 충전 회로를 제공할 수 있다. 연산 증폭기(910)는 기준 전압(VREF)과 피드백 전압(VFB)의 차이를 출력하며, 트랜지스터(920)는 연산 증폭기(910)의 출력을 증폭하여 제1 전류(I1)를 생성할 수 있다.
전류 미러 회로(930)는 제1 미러 트랜지스터(931) 및 제2 미러 트랜지스터(932)를 포함하며, 전원 전압(VDD)을 입력받을 수 있다. 전류 미러 회로(930)는 충전 회로가 출력하는 제1 전류(I1)를 미러링하여 전압 분배기(940)로 출력할 수 있다. 전압 분배기(940)는 제1 저항(R1) 및 제2 저항(R2)을 포함하며, 제1 저항(R1)과 제2 저항(R2)의 크기에 기초하여 피드백 전압(VFB)이 결정될 수 있다. 출력 전압(VOUT)은 전류 미러 회로(930)와 전압 분배기(940) 사이의 노드에서 출력될 수 있으며, 제2 저항(R2)이 클수록 증가할 수 있다.
메모리 셀들 각각에 N비트의 데이터가 저장되는 제1 메모리 영역의 주변 회로에 포함되는 전압 생성기(900)는, 상대적으로 작은 면적을 갖는 제2 저항(R2)으로 구현될 수 있다. 반면, 메모리 셀들 각각에 M비트의 데이터가 저장되는 제2 메모리 영역의 주변 회로에 포함되는 전압 생성기(900)는, 상대적으로 큰 면적을 갖는 제2 저항(R2)으로 구현될 수 있다. M은 N보다 클 수 있다.
따라서, 제2 메모리 영역의 전압 생성기(900)는 제1 메모리 영역의 전압 생성기(900)에 비해 더 넓은 면적을 차지할 수 있다. 본 발명의 일 실시예에서는, 제2 메모리 영역의 전압 생성기(900)에 포함되는 소자들 중 적어도 일부를, 제1 메모리 영역의 주변 회로에 배치할 수 있다. 따라서, 주변 회로들이 배치되는 영역을 효율적으로 활용하고 메모리 장치의 집적도를 개선할 수 있다.
도 21 및 도 22는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 21을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1000)는 제1 내지 제3 메모리 셀 스트링들(1100, 1200, 1300)을 포함할 수 있다. 일례로 제1 메모리 셀 스트링(1100)은 메모리 장치(1000)의 제1 메모리 영역에 포함되는 메모리 셀 스트링들 중 하나일 수 있다. 유사하게, 제2 메모리 셀 스트링(1200)은 메모리 장치(1000)의 제2 메모리 영역에 포함되는 메모리 셀 스트링들 중 하나일 수 있으며, 제3 메모리 셀 스트링(1300)은 메모리 장치(1000)의 제3 메모리 영역에 포함되는 메모리 셀 스트링들 중 하나일 수 있다. 제1 내지 제3 메모리 영역들은 제1 내지 제3 메모리 플레인들에 각각 대응할 수 있다.
제1 내지 제3 메모리 영역들은 같은 구조를 가질 수 있으며, 따라서 제1 내지 제3 메모리 셀 스트링들(1100, 1200, 1300) 역시 같은 구조를 가질 수 있다. 제1 메모리 셀 스트링(1100)을 예시로 설명하면, 복수의 메모리 셀들(MC1-MC128)이 직렬로 연결될 수 있다. 메모리 셀들(MC1-MC128)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 메모리 셀들(MC1-MC128)은 스트링 선택 트랜지스터(SST)를 통해 비트라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)를 통해 소스라인(SL)에 연결될 수 있다.
제1 내지 제3 메모리 스트링들은 서로 다른 방식으로 데이터를 저장할 수 있다. 일례로, 제1 메모리 스트링의 메모리 셀들(MC1-MC128) 각각은 1비트의 데이터를 저장할 수 있고, 제2 메모리 영역의 메모리 셀들 각각은 2비트의 데이터를 저장할 수 있으며, 제3 메모리 영역의 메모리 셀들 각각은 4비트의 데이터를 저장할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(1000)는, 데이터를 읽어오는 읽기 동작에서, 제1 내지 제3 메모리 영역들에 패스 전압들을 다르게 입력할 수 있다. 도 21을 참조하면, 제1 메모리 셀 스트링(1100)에서 선택 메모리 셀(MCi)에는 읽기 전압(VRD)이 입력되고, 나머지 비선택 메모리 셀들에는 패스 전압(VPS)이 공통으로 입력될 수 있다. 제2 메모리 셀 스트링(1200)에는 비선택 메모리 셀들의 일부(MC1-MCi-1)에는 제1 패스 전압(VPS1)이 입력되고, 비선택 메모리 셀들의 나머지(MCi+1-MC128)에는 제1 패스 전압(VPS1)과 다른 제2 패스 전압(VPS2)이 입력될 수 있다. 한편 제3 메모리 셀 스트링(1300)의 비선택 메모리 셀들에는 서로 다른 4개의 패스 전압들(VPS1-VPS4)이 입력될 수 있다.
읽기 동작에 필요한 패스 전압들의 개수에 따라, 제3 메모리 영역의 주변 회로는, 제2 메모리 영역 및 제1 메모리 영역의 주변 회로들에 비해 더 큰 면적을 갖는 전압 생성기를 포함할 수 있다. 본 발명의 일 실시예에서는 제3 메모리 영역의 주변 회로에 포함되는 전압 생성기의 소자들 중 적어도 일부를, 제1 메모리 영역 또는 제2 메모리 영역에 배치할 수 있다. 따라서 메모리 장치의 주변 회로를 효율적으로 배치하고 집적도를 개선할 수 있다.
다음으로 도 22를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(2000)는 제1 및 제2 메모리 셀 스트링들(2100, 2200)을 포함할 수 있다. 제1 메모리 셀 스트링(2100)과 제2 메모리 셀 스트링(2200)은 메모리 장치(2000)의 하나의 메모리 플레인에서 서로 다른 메모리 블록에 포함되는 메모리 셀 스트링들일 수 있다.
일례로 제1 메모리 셀 스트링(2100)은 선택 메모리 셀(MCi)을 제외한 비선택 메모리 셀들이 프로그램되지 않은 상태일 수 있다. 따라서, 제1 메모리 셀 스트링(2100)의 선택 메모리 셀(MCi)에 대한 읽기 동작에서, 비선택 메모리 셀들에는 하나의 패스 전압(VPS)이 공통으로 입력될 수 있다.
한편, 제2 메모리 셀 스트링(2200)에서는, 선택 메모리 셀(MCi)을 제외한 비선택 메모리 셀들 중 일부(MC1-MCi-1)가 프로그램된 상태일 수 있다. 메모리 장치(2000)는 제2 메모리 셀 스트링(2200)의 선택 메모리 셀(MCi)에 대한 읽기 동작에서, 프로그램된 비선택 메모리 셀들(MC1-MCi-1)에 제1 패스 전압(VPS1)을 입력하고, 프로그램되지 않은 비선택 메모리 셀들(MCi+1-MC128)에 제1 패스 전압(VPS1)과 다른 제2 패스 전압(VPS2)을 입력할 수 있다. 일 실시예에서, 제1 패스 전압(VPS1)은 제2 패스 전압(VPS2)보다 작을 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 자율 주행 차량
40: 자율 주행 장치
100: 메모리 시스템
200, 400, 400A, 500, 600: 메모리 장치

Claims (20)

  1. N비트(N은 자연수)의 데이터를 각각 저장하는 복수의 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 상기 제1 메모리 셀들을 제어하며 상기 제1 메모리 셀 어레이의 하부에 배치되는 제1 주변 회로를 포함하는 제1 메모리 영역;
    M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 복수의 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 상기 제2 메모리 셀들을 제어하며 상기 제2 메모리 셀 어레이의 하부에 배치되는 제2 주변 회로를 포함하며, 상기 제1 메모리 영역과 하나의 반도체 칩에 포함되어 입출력 인터페이스를 공유하는 제2 메모리 영역; 및
    외부 센서가 획득한 센싱 데이터를 수신하면, 상기 제1 메모리 영역에 저장된 가중치를 상기 센싱 데이터에 부여하여 연산 데이터를 생성하고, 상기 연산 데이터를 상기 가중치에 따라 상기 제1 메모리 영역 또는 상기 제2 메모리 영역에 저장하는 컨트롤러; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는, 상기 가중치가 소정의 기준값보다 높은 상기 연산 데이터를 상기 제1 메모리 영역에 저장하고, 상기 가중치가 상기 기준값 이하인 상기 연산 데이터를 상기 제2 메모리 영역에 저장하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 주변 회로는 제1 페이지 버퍼 회로 및 제1 디코더 회로를 포함하고, 상기 제2 주변 회로는 제2 페이지 버퍼 회로 및 제2 디코더 회로를 포함하며,
    상기 제1 페이지 버퍼 회로가 배치되는 면적은 상기 제2 페이지 버퍼 회로가 배치되는 면적보다 작은 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 메모리 영역과 상기 제2 메모리 영역은 서로 인접하여 배치되며,
    상기 제2 주변 회로에 포함되는 회로 소자들 중 적어도 일부는 상기 제1 메모리 셀 어레이의 하부에 배치되는 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 영역은 제1 메모리 플레인이고, 상기 제2 메모리 영역은 제2 메모리 플레인인 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 서로 동일한 구조를 갖는 메모리 장치.
  7. 제1항에 있어서,
    상기 컨트롤러는, 상기 제1 메모리 영역의 제1 주소에 대한 프로그램 동작 또는 읽기 동작을, 상기 제2 메모리 영역의 제2 주소에 대한 프로그램 동작 또는 읽기 동작과 동시에 진행하는 메모리 장치.
  8. 제1 반도체 칩으로 제공되는 제1 메모리 장치;
    상기 제1 메모리 장치와 데이터가 전송되는 입출력 버스(bus)를 공유하며, 상기 제1 반도체 칩과 다른 제2 반도체 칩으로 제공되는 제2 메모리 장치; 및
    상기 입출력 버스에 연결되어 외부 장치와 상기 데이터를 주고받는 외부 인터페이스; 를 포함하며,
    상기 제1 메모리 장치와 상기 제2 메모리 장치 각각은,
    N비트(N은 자연수)의 데이터를 각각 저장하는 제1 메모리 셀들을 갖는 제1 메모리 셀 어레이, 및 상기 제1 메모리 셀 어레이의 하부에 배치되며, 상기 제1 메모리 셀들 중 적어도 하나의 제1 선택 메모리 셀에 대한 프로그램 동작 및 읽기 동작을 실행하는 제1 페이지 버퍼 회로를 포함하는 제1 메모리 플레인; 및
    M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 제2 메모리 셀들을 갖는 제2 메모리 셀 어레이, 및 상기 제2 메모리 셀 어레이의 하부에 배치되며, 상기 제2 메모리 셀들 중 적어도 하나의 제2 선택 메모리 셀에 대한 프로그램 동작 및 읽기 동작을 실행하는 제2 페이지 버퍼 회로를 포함하는 제2 메모리 플레인; 을 포함하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 제1 메모리 셀들 각각은 1비트의 데이터를 저장하고, 상기 제2 메모리 셀들 각각은 2비트의 데이터를 저장하며,
    상기 제1 메모리 장치와 상기 제2 메모리 장치 각각은, 3비트의 데이터를 각각 저장하는 제3 메모리 셀들을 갖는 제3 메모리 플레인, 및 4비트의 데이터를 각각 저장하는 제4 메모리 셀들을 갖는 제4 메모리 플레인을 더 포함하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 제1 메모리 장치와 상기 제2 메모리 장치 각각은,
    상기 입출력 버스를 통해 상기 데이터를 수신하면, 상기 제1 메모리 플레인에 저장된 가중치를 상기 데이터에 부여하여 연산 데이터를 생성하고 상기 연산 데이터를 상기 제1 내지 제4 메모리 플레인들 중 적어도 하나에 저장하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 제1 메모리 플레인은 상기 가중치가 제1 기준값 이상인 상기 연산 데이터를 저장하고,
    상기 제2 메모리 플레인은 상기 가중치가 상기 제1 기준값보다 작고 제2 기준값 이상인 상기 연산 데이터를 저장하며,
    상기 제3 메모리 플레인은 상기 가중치가 상기 제2 기준값보다 작고 제3 기준값 이상인 상기 연산 데이터를 저장하며,
    상기 제4 메모리 플레인은 상기 가중치가 상기 제3 기준값보다 작고 제4 기준값 이상인 상기 연산 데이터를 저장하는 메모리 시스템.
  12. 제10항에 있어서,
    상기 데이터는 상기 외부 인터페이스에 연결된 센서로부터 수신하는 센싱 데이터이며,
    상기 메모리 컨트롤러는, 상기 센싱 데이터에 포함된 이벤트 정보의 변화량에 기초하여 상기 가중치를 결정하는 메모리 시스템.
  13. 제9항에 있어서,
    상기 제1 메모리 장치와 상기 제2 메모리 장치 각각에서, 상기 제1 내지 제4 메모리 플레인들은 하나의 입출력 인터페이스를 공유하는 메모리 시스템.
  14. 제9항에 있어서,
    상기 제1 메모리 장치와 상기 제2 메모리 장치 각각에서, 상기 제1 내지 제4 메모리 플레인들 중 적어도 둘 이상이, 프로그램 동작 및 읽기 동작 중 적어도 하나를 동시에 실행하는 메모리 시스템.
  15. 차량의 자율 주행 기능을 구현하는 자율 주행 장치로서,
    상기 차량 외부의 제1 공간에서 발생하는 이벤트를 감지하여 제1 센싱 데이터를 출력하는 제1 센싱 영역, 및 상기 제1 공간과 다른 제2 공간에서 발생하는 이벤트를 감지하여 제2 센싱 데이터를 출력하는 제2 센싱 영역을 갖는 센서;
    상기 제1 센싱 데이터 및 상기 제2 센싱 데이터에 따라 상기 차량의 움직임을 제어하는 프로세서; 및
    상기 제1 센싱 데이터에 제1 가중치를 부여하여 제1 연산 데이터를 생성하고, 상기 제2 센싱 데이터에 상기 제1 가중치보다 낮은 제2 가중치를 부여하여 제2 연산 데이터를 생성하며, N비트(N은 자연수)의 데이터를 각각 저장하는 메모리 셀들을 갖는 제1 메모리 플레인에 상기 제1 연산 데이터를 저장하고, M비트(M은 N보다 큰 자연수)의 데이터를 각각 저장하는 메모리 셀들을 갖는 제2 메모리 플레인에 상기 제2 연산 데이터를 저장하는 메모리 장치; 를 포함하는 자율 주행 장치.
  16. 제15항에 있어서,
    상기 제1 메모리 플레인과 상기 제2 메모리 플레인 각각은, 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 하부에 배치되는 주변 회로를 포함하는 자율 주행 장치.
  17. 제15항에 있어서,
    상기 센서는 상기 차량의 전면에 장착되며, 상기 제1 센싱 영역의 화각은 상기 제2 센싱 영역의 화각보다 작은 자율 주행 장치.
  18. 제15항에 있어서,
    상기 제1 메모리 플레인은, 상기 제1 가중치 및 상기 제2 가중치를 포함하는 가중치를 저장하는 자율 주행 장치.
  19. 제15항에 있어서,
    상기 제1 가중치의 크기는, 상기 제1 센싱 데이터와, 상기 제1 센싱 영역에서 이전에 출력하여 상기 제1 메모리 플레인에 저장된 이전 센싱 데이터 사이의 변화량에 비례하는 자율 주행 장치.
  20. 제15항에 있어서,
    상기 이벤트는, 상기 센서가 이전에 출력하여 상기 메모리 장치에 저장된 이전 센싱 데이터와, 상기 제1 센싱 데이터 또는 상기 제2 센싱 데이터 사이의 차이에 기초하여 감지되는 자율 주행 장치.

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