JP2022076515A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１メモリダイを備える。第１メモリダイは、複数の第１メモリブロックを備える第１メモリプレーンと、複数の第２メモリブロックを備える第２メモリプレーンと、書込シーケンスに使用可能な第１シーケンサと、書込シーケンスに使用可能な第２シーケンサと、を備える。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。
複数のメモリプレーンを備える半導体記憶装置が知られている。
特開２０１７－１５７２６０号公報
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１メモリダイを備える。第１メモリダイは、複数の第１メモリブロックを備える第１メモリプレーンと、複数の第２メモリブロックを備える第２メモリプレーンと、書込シーケンスに使用可能な第１シーケンサと、書込シーケンスに使用可能な第２シーケンサと、を備える。
一の実施形態に係る半導体記憶装置は、第１メモリダイを備える。第１メモリダイは、複数の第１メモリブロックを備える第１メモリプレーンと、複数の第２メモリブロックを備える第２メモリプレーンと、を備える。複数の第１メモリブロックのうちの一つに対して書込シーケンスを指示する第１のコマンドセットが入力された後、第１のコマンドセットに対応する書込シーケンスが終了する前に、複数の第１メモリブロックのうちの一つに対して書込シーケンスを指示する第２のコマンドセットが入力された場合、第２のコマンドセットに対応する書込シーケンスが実行されず、複数の第２メモリブロックのうちの一つに対して書込シーケンスを指示する第３のコマンドセットが入力された場合、第３のコマンドセットに対応する書込シーケンスが実行される。
一の実施形態に係る半導体記憶装置は、第１メモリダイを備える。第１メモリダイは、複数の第１メモリブロックを備える第１メモリプレーンと、複数の第２メモリブロックを備える第２メモリプレーンと、を備える。複数の第１メモリブロックのうちの一つに対して書込シーケンスを指示する第１のコマンドセットが入力された後、第１のコマンドセットに対応する書込シーケンスが終了する前に、複数の第１メモリブロックのうちの一つに対して書込シーケンスを指示する第２のコマンドセットが入力された場合、第１のコマンドセットの入力が終了してから第１の時間の経過後に第２のコマンドセットに対応する書込シーケンスが終了し、複数の第２メモリブロックのうちの一つに対して書込シーケンスを指示する第３のコマンドセットが入力された場合、第１のコマンドセットの入力が終了してから第２の時間の経過後に第３のコマンドセットに対応する書込シーケンスが終了する。第２の時間は、第１の時間よりも短い。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 同メモリシステム１０の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 メモリダイＭＤの模式的な平面図である。 図８の一部を拡大して示す模式的な平面図である。 メモリダイＭＤの一部の構成を示す模式的な斜視図である。 図１０のＡで示した部分の模式的な拡大図である。 ３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的な図である。 書込シーケンスについて説明するための波形図である。 書込シーケンスについて説明するためのフローチャートである。 書込シーケンスに含まれるプログラム動作について説明するための模式的な断面図である。 書込シーケンスに含まれるベリファイ動作について説明するための模式的な断面図である。 書込シーケンスについて説明するための波形図である。 書込シーケンスについて説明するための波形図である。 書込シーケンスについて説明するための波形図である。 第２実施形態に係る書込シーケンスについて説明するための波形図である。 第２実施形態に係る書込シーケンスについて説明するための波形図である。 第３実施形態に係る書込シーケンスについて説明するための波形図である。 第４実施形態に係る書込シーケンスについて説明するための波形図である。 第５実施形態に係る書込シーケンスについて説明するための波形図である。 第６実施形態に係る書込シーケンスについて説明するための波形図である。 第７実施形態に係る半導体記憶装置のメモリダイＭＤ２の模式的な平面図である。 第８実施形態に係る半導体記憶装置のメモリダイＭＤ３の模式的な平面図である。 第９実施形態に係る半導体記憶装置のメモリダイＭＤ４の模式的な平面図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な平面図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な斜視図である。 その他の実施形態に係る半導体記憶装置について説明するための模式的な回路図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５～図７は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
［回路構成］
図４に示す様に、メモリダイＭＤは、メモリモジュールＭＭと、周辺回路ＰＣと、を備える。
［メモリモジュールＭＭの回路構成］
メモリモジュールＭＭは、プレーングループＰＧ０，ＰＧ１を備える。プレーングループＰＧ０は、メモリプレーンＭＰ０～メモリプレーンＭＰ７を備える。プレーングループＰＧ１は、メモリプレーンＭＰ８～メモリプレーンＭＰ１５を備える。メモリプレーンＭＰ０～メモリプレーンＭＰ１５は、それぞれ、メモリセルアレイＭＣＡと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、を備える。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介してセンスアンプモジュールＳＡＭに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して、図示しないソース線ドライバに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣには、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに含まれるメモリセルＭＣのゲート電極として機能する。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに含まれるドレイン側選択トランジスタＳＴＤのゲート電極として機能する。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに含まれるソース側選択トランジスタＳＴＳのゲート電極として機能する。ソース側選択ゲート線ＳＧＳｂは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに含まれるソース側選択トランジスタＳＴＳｂのゲート電極として機能する。
ロウデコーダＲＤは、例えば図６に示す様に、複数のブロックデコードユニットｂｌｋｄを備える。これら複数のブロックデコードユニットｂｌｋｄは、メモリセルアレイＭＣＡ中の複数のメモリブロックＢＬＫに対応して設けられている。ブロックデコードユニットｂｌｋｄは、複数のトランジスタＴＢＬＫを備える。これら複数のトランジスタＴＢＬＫは、メモリブロックＢＬＫ中の複数のワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応して設けられている。トランジスタＴＢＬＫは、例えば、電界効果型のＮＭＯＳトランジスタである。
トランジスタＴＢＬＫのドレイン電極は、ワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接続されている。トランジスタＴＢＬＫのソース電極は、配線ＣＧ（図６の例では、配線ＣＧ０Ａ，ＣＧ１Ａ）に接続されている。トランジスタＴＢＬＫのゲート電極は、信号供給線ＢＬＫＳＥＬに接続されている。信号供給線ＢＬＫＳＥＬは、全てのブロックデコードユニットｂｌｋｄに対応して複数設けられている。また、信号供給線ＢＬＫＳＥＬは、ブロックデコードユニットｂｌｋｄ中の全てのトランジスタＴＢＬＫに接続されている。
配線ＣＧ０Ａは、メモリプレーンＭＰ０，ＭＰ４（図４）に含まれる全てのメモリブロックＢＬＫに電気的に接続されている。配線ＣＧ１Ａは、メモリプレーンＭＰ８，ＭＰ１２に含まれる全てのメモリブロックＢＬＫに電気的に接続されている。配線ＣＧ１Ｂ（図４）は、メモリプレーンＭＰ９，ＭＰ１３に含まれる全てのメモリブロックＢＬＫに電気的に接続されている。配線ＣＧ０Ｂは、メモリプレーンＭＰ１，ＭＰ５に含まれる全てのメモリブロックＢＬＫに電気的に接続されている。配線ＣＧ０Ｃは、メモリプレーンＭＰ２，ＭＰ６に含まれる全てのメモリブロックＢＬＫに電気的に接続されている。配線ＣＧ１Ｃは、メモリプレーンＭＰ１０，ＭＰ１４に含まれる全てのメモリブロックＢＬＫに電気的に接続されている。配線ＣＧ１Ｄは、メモリプレーンＭＰ１１，ＭＰ１５に含まれる全てのメモリブロックＢＬＫに電気的に接続されている。配線ＣＧ０Ｄは、メモリプレーンＭＰ３，ＭＰ７に含まれる全てのメモリブロックＢＬＫに電気的に接続されている。
センスアンプモジュールＳＡＭ（図４）は、例えば、複数のビット線ＢＬ（図５）に対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、ビット線ＢＬに接続されたセンスアンプを備える。センスアンプは、ビット線ＢＬに接続されたセンス回路と、ビット線ＢＬに接続された電圧転送回路と、センス回路及び電圧転送回路に接続されたラッチ回路と、を備える。センス回路は、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となるセンストランジスタと、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される配線と、を備える。ラッチ回路は、この配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、このラッチ回路にラッチされたデータに応じてビット線ＢＬを２つの電圧供給線のいずれかと導通させる。センスアンプモジュールＳＡＭは、それぞれ、シーケンサモジュールＳＱＣＭに接続されている。
キャッシュメモリＣＭ（図４）は、センスアンプモジュールＳＡＭ内のラッチ回路に接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスに対応するラッチ回路をバスＤＢ（図４）と導通させる。
［周辺回路ＰＣの回路構成］
周辺回路ＰＣは、ドライバモジュールＤＲＶＭ０，ＤＲＶＭ１と、電圧出力回路ＶＯ０，ＶＯ１と、シーケンサモジュールＳＱＣＭと、を備える。また、周辺回路ＰＣは、レジスタモジュールＲＭと、アドレス比較回路ＡＤＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［ドライバモジュールＤＲＶＭ０，ＤＲＶＭ１の回路構成］
ドライバモジュールＤＲＶＭ０は、例えば図７に示す様に、ワード線デコーダＷＬＤと、ドライバ回路ＤＲＶと、図示しないアドレスデコーダと、を備える。
ワード線デコーダＷＬＤは、メモリストリングＭＳ中の複数のメモリセルＭＣに対応して設けられた複数のワード線デコードユニットｗｌｄを備える。図示の例において、ワード線デコードユニットｗｌｄは、２つのトランジスタＴＷＬを備える。トランジスタＴＷＬは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＷＬのドレイン電極は、配線ＣＧ（図７の例では配線ＣＧ０Ａ）に接続されている。トランジスタＴＷＬのソース電極は、配線ＣＧＳ又は配線ＣＧＵに接続されている。トランジスタＴＷＬのゲート電極は、信号供給線ＷＬＳＥＬＳ又は信号供給線ＷＬＳＥＬＵに接続されている。信号供給線ＷＬＳＥＬＳは、全てのワード線デコードユニットｗｌｄに含まれる一方のトランジスタＴＷＬに対応して複数設けられている。信号供給線ＷＬＳＥＬＵは、全てのワード線デコードユニットｗｌｄに含まれる他方のトランジスタＴＷＬに対応して複数設けられている。
尚、ドライバモジュールＤＲＶＭ０内のトランジスタＴＷＬは、配線ＣＧ０Ａ、配線ＣＧ０Ｂ、配線ＣＧ０Ｃ、又は、配線ＣＧ０Ｄ（図４）に接続されている。
ドライバ回路ＤＲＶは、例えば図７に示す様に、配線ＣＧＳ及び配線ＣＧＵに対応して設けられた２つのドライバユニットｄｒｖを備える。ドライバユニットｄｒｖは、複数のトランジスタＴＤＲＶを備える。トランジスタＴＤＲＶは、例えば、電界効果型のＮＭＯＳトランジスタである。トランジスタＴＤＲＶのドレイン電極は、配線ＣＧＳ又は配線ＣＧＵに接続されている。トランジスタＴＤＲＶのソース電極は、電圧供給線ＬＶＧ又は電圧供給線ＬＰに接続されている。電圧供給線ＬＶＧは、電圧出力回路ＶＯ０の複数の出力端子のうちの一つに接続されている。電圧供給線ＬＰは、接地電圧ＶＳＳが供給されるパッド電極Ｐに接続されている。トランジスタＴＤＲＶのゲート電極は、信号供給線ＶＳＥＬに接続されている。
図示しないアドレスデコーダは、例えば、アドレスレジスタＡＤＲ（図４）内のロウアドレスを参照し、上記信号供給線ＢＬＫＳＥＬ，ＷＬＳＥＬＳ，ＷＬＳＥＬＵの電圧を“Ｈ”状態又は“Ｌ”状態に制御する。
ドライバモジュールＤＲＶＭ１は、図示は省略するものの、ドライバモジュールＤＲＶＭ０とほぼ同様に構成されている。ただし、ドライバモジュールＤＲＶＭ１内のトランジスタＴＷＬは、配線ＣＧ１Ａ、配線ＣＧ１Ｂ、配線ＣＧ１Ｃ、又は、配線ＣＧ１Ｄ（図４）に接続されている。また、ドライバモジュールＤＲＶＭ１内の電圧供給線ＬＶＧは、電圧出力回路ＶＯ１の複数の出力端子のうちの一つに接続されている。
尚、図７の例では、各ワード線デコードユニットｗｌｄが、２つのトランジスタＴＷＬを備える。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、ワード線ＷＬの電圧を３通り以上に制御する場合には、各ワード線デコードユニットｗｌｄが、３つのトランジスタＴＷＬを備えていても良い。尚、ワード線ＷＬの電圧を３通り以上に制御する場合としては、例えば、選択ワード線ＷＬの隣の非選択ワード線ＷＬに、その他の選択ワード線ＷＬよりも大きい電圧を供給する場合、等が挙げられる。
［電圧出力回路ＶＯ０，ＶＯ１の回路構成］
電圧出力回路ＶＯ０は、ドライバモジュールＤＲＶＭ０に接続されている。電圧出力回路ＶＯ０は、例えば図７に示す様に、それぞれ、複数の電圧生成ユニットｖｇを備える。電圧生成ユニットｖｇは、読出動作、書込シーケンス及び消去シーケンスにおいて、所定の大きさの電圧を生成し、電圧供給線ＬＶＧを介して出力する。電圧生成ユニットｖｇは、例えば、チャージポンプ回路等の昇圧回路であっても良いし、レギュレータ等の降圧回路であっても良い。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線ＬＰに接続されている。これらの電圧供給線ＬＰは、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。
電圧出力回路ＶＯ１は、例えば図４に示す様に、ドライバモジュールＤＲＶＭ１に接続されている。図示は省略するものの、電圧出力回路ＶＯ１は、電圧出力回路ＶＯ０とほぼ同様に構成されている。
電圧出力回路ＶＯ０，ＶＯ１は、例えば、シーケンサモジュールＳＱＣＭ（図４）からの制御信号に従い、読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線ＬＶＧに同時に出力する。電圧供給線ＬＶＧから出力される動作電圧は、シーケンサモジュールＳＱＣＭからの制御信号に従って適宜調整される。
［シーケンサモジュールＳＱＣＭの回路構成］
シーケンサモジュールＳＱＣＭ（図４）は、例えば、シーケンサＳＱＣａと、シーケンサＳＱＣｂと、マルチプレクサＭＵＸ０と、マルチプレクサＭＵＸ１と、を備える。
シーケンサＳＱＣａは、読出動作、書込シーケンス、及び、消去シーケンスに使用可能である。シーケンサＳＱＣａは、コマンドレジスタＣＭＲに保持されたコマンドデータに従い、プレーングループＰＧ０，ＰＧ１の一方又は双方に対して読出動作、書込シーケンス、及び、消去シーケンスを実行する。即ち、これらの動作を実行するための内部制御信号を出力する。尚、シーケンサＳＱＣａ中、書込シーケンスに使用される部分の回路面積は、読出動作に使用される部分の回路面積よりも大きい。
シーケンサＳＱＣｂは、書込シーケンスに使用可能である。シーケンサＳＱＣｂは、プレーングループＰＧ０，ＰＧ１の一方に対してシーケンサＳＱＣａによる書込シーケンスが実行されている場合に、コマンドレジスタＣＭＲに保持されたコマンドデータに従い、プレーングループＰＧ０，ＰＧ１の他方に対して書込シーケンスを実行する。即ち、書込シーケンスを実行するための内部制御信号を出力する。尚、シーケンサＳＱＣｂの回路面積は、シーケンサＳＱＣａ中の書込シーケンスに使用される部分の回路面積と同程度であり、シーケンサＳＱＣａ中の読出動作に使用される部分の回路面積よりも大きい。
マルチプレクサＭＵＸ０は、入力端子がシーケンサＳＱＣａ，ＳＱＣｂの出力端子に接続され、出力端子がドライバモジュールＤＲＶＭ０、電圧出力回路ＶＯ０及びプレーングループＰＧ０内のセンスアンプモジュールＳＡＭに接続されている。マルチプレクサＭＵＸ０は、シーケンサＳＱＣａからの制御信号、アドレスレジスタ内のアドレスデータ等に応じて、シーケンサＳＱＣａ又はシーケンサＳＱＣｂの出力信号を出力する。
マルチプレクサＭＵＸ１は、入力端子がシーケンサＳＱＣａ，ＳＱＣｂの出力端子に接続され、出力端子がドライバモジュールＤＲＶＭ１、電圧出力回路ＶＯ１及びプレーングループＰＧ１内のセンスアンプモジュールＳＡＭに接続されている。マルチプレクサＭＵＸ１は、シーケンサＳＱＣａからの制御信号、アドレスレジスタ内のアドレスデータ等に応じて、シーケンサＳＱＣａ又はシーケンサＳＱＣｂの出力信号を出力する。
また、シーケンサモジュールＳＱＣＭは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。
また、シーケンサモジュールＳＱＣＭは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。本実施形態に係るメモリダイＭＤは、端子ＲＹ／／ＢＹを介して、メモリダイＭＤの状態を示すレディ／ビジー信号を出力しても良いし、プレーングループＰＧ０の状態を示すレディ／ビジー信号を出力しても良いし、プレーングループＰＧ１の状態を示すレディ／ビジー信号を出力しても良い。
［レジスタモジュールＲＭの回路構成］
レジスタモジュールＲＭ（図４）は、例えば、アドレスデータをラッチするアドレスレジスタＡＤＲ、コマンドデータをラッチするコマンドレジスタＣＭＲ、及び、ステータスデータをラッチするステータスレジスタＳＴＲを備える。また、レジスタモジュールＲＭは、制御に際して使用されるその他のパラメータ、変数等をラッチする。レジスタモジュールＲＭは、例えば、複数のラッチ回路を備える。これら複数のラッチ回路は、例えば、一対のＣＭＯＳインバータを備えていても良い。
［アドレス比較回路ＡＤＣの回路構成］
アドレス比較回路ＡＤＣ（図４）は、例えば、レジスタモジュールＲＭ内の一部のラッチ回路に接続された論理回路を備える。この論理回路は、例えば、書込シーケンスを実行する旨のコマンドセットが一定の時間内に２回入力された場合に、２つのコマンドセットに対応するメモリプレーンが同一のプレーングループに属しているかどうかを判別する信号を出力する。
［入出力制御回路Ｉ／Ｏの回路構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、データ入出力端子ＤＱ０～ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Off Chip Driver）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続されている。データ入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧ＶＣＣＱが供給される端子は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
［論理回路ＣＴＲの回路構成］
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
［メモリダイＭＤの構造］
図８は、メモリダイＭＤの模式的な平面図である。図９は、図８の一部を拡大して示す模式的な平面図である。図１０は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図１１は、図１０のＡで示した部分の模式的な拡大図である。
図８に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＹ方向に並ぶ４個のメモリセルアレイ領域ＲＭＣＡからなる列が、Ｘ方向に４つ設けられる。また、Ｘ方向の一方側（例えば、図８のＸ方向負側）から数えて１番目の列と２番目の列との間には、周辺回路領域ＲＰＣ２が設けられている。同様に、Ｘ方向の一方側から数えて３番目の列と４番目の列との間には、周辺回路領域ＲＰＣ２が設けられている。また、半導体基板１００のＹ方向の端部には、周辺回路領域ＲＰＣ１が設けられている。
図示の例では、周辺回路領域ＲＰＣ１に最も近い４つのメモリセルアレイ領域ＲＭＣＡ内の構成が、Ｘ方向の一方側から順に、メモリプレーンＭＰ０～メモリプレーンＭＰ３の一部として機能する。また、周辺回路領域ＲＰＣ１に２番目に近い４つのメモリセルアレイ領域ＲＭＣＡ内の構成が、Ｘ方向の一方側から順に、メモリプレーンＭＰ４～メモリプレーンＭＰ７の一部として機能する。また、周辺回路領域ＲＰＣ１に３番目に近い４つのメモリセルアレイ領域ＲＭＣＡ内の構成が、Ｘ方向の一方側から順に、メモリプレーンＭＰ８～メモリプレーンＭＰ１１の一部として機能する。また、周辺回路領域ＲＰＣ１に４番目に近い４つのメモリセルアレイ領域ＲＭＣＡ内の構成が、Ｘ方向の一方側から順に、メモリプレーンＭＰ１２～メモリプレーンＭＰ１５の一部として機能する。
また、図示の例では、各メモリセルアレイ領域ＲＭＣＡとＹ方向において隣り合う位置に、ロウデコーダ領域ＲＲＤが設けられている。また、各メモリセルアレイ領域ＲＭＣＡとＸ方向において隣り合う位置に、センスアンプモジュール領域ＲＳＡＭが設けられている。また、周辺回路領域ＲＰＣ１には、入出力回路領域ＲＩＯが設けられている。また、周辺回路領域ＲＰＣ２には、Ｘ方向に並びＹ方向に延伸する複数の配線が設けられている。これら複数の配線のうちの一部は、配線ＣＧとして機能する。例えば、図８の例では、Ｙ方向に並ぶ４つのメモリプレーンＭＰ２，ＭＰ６，ＭＰ１０，ＭＰ１４に沿って、Ｙ方向に延伸する複数の配線ＣＧ０Ｃと、複数の配線ＣＧ１Ｃと、が設けられている。図示の例では、複数の配線ＣＧ０ＣのＸ方向における位置が、複数の配線ＣＧ１ＣのＸ方向における位置よりも、メモリプレーンＭＰ２，ＭＰ６，ＭＰ１０，ＭＰ１４に近い。
メモリセルアレイ領域ＲＭＣＡには、メモリセルアレイＭＣＡ（図４）が設けられている。ロウデコーダ領域ＲＲＤには、ロウデコーダＲＤ（図４）が設けられている。センスアンプモジュール領域ＲＳＡＭには、センスアンプモジュールＳＡＭ（図４）が設けられている。周辺回路領域ＲＰＣ１，ＲＰＣ２には、周辺回路ＰＣ（図４）が設けられている。入出力回路領域ＲＩＯには、入出力制御回路Ｉ／Ｏ（図４）及びパッド電極Ｐ（図２、図３）が設けられている。
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域と、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域と、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域と、絶縁領域と、が設けられている。Ｎ型ウェル領域、Ｐ型ウェル領域及び半導体基板領域は、それぞれ、周辺回路ＰＣを構成する複数のトランジスタ、及び、複数のキャパシタ等の一部として機能する。
メモリセルアレイ領域ＲＭＣＡには、図９に示す様に、Ｘ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図１０に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。また、Ｘ方向において隣り合う２つのメモリブロックＢＬＫの間には、ブロック間構造ＳＴが設けられている。
導電層１１０は、Ｙ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。Ｘ方向において隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ（図５）毎に電気的に独立している。
尚、これら複数の導電層１１０のＹ方向の端部には、複数のコンタクトＣＣとの接続部が設けられている。これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介して、Ｘ方向に延伸するビット線ＢＬに接続される。
半導体層１２０の下端部は、単結晶シリコン（Ｓｉ）等からなる半導体層１２２を介して、半導体基板１００のＰ型ウェル領域に接続されている。半導体層１２２は、ソース側選択トランジスタＳＴＳｂのチャネル領域として機能する。半導体層１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。半導体層１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。
ゲート絶縁膜１３０は、例えば図１１に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図１１には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図１０に示す様に、Ｚ方向及びＹ方向に延伸する導電層１４０と、導電層１４０のＸ方向の側面に設けられた絶縁層１４１と、を備える。導電層１４０は、半導体基板１００のＰ型ウェル領域に設けられたＮ型の不純物領域に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４０は、例えば、ソース線ＳＬ（図５）の一部として機能する。
［メモリセルＭＣのしきい値電圧］
次に、図１２を参照して、メモリセルＭＣのしきい値電圧について説明する。
図１２（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１２（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図１２（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。
図１２（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧ＶＶＦＹＥｒより小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＡより大きく、ベリファイ電圧ＶＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＢより大きく、ベリファイ電圧ＶＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧ＶＶＦＹＣ～ベリファイ電圧ＶＶＦＹＦより大きく、ベリファイ電圧ＶＶＦＹＤ～ベリファイ電圧ＶＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧ＶＶＦＹＧより大きく、読出パス電圧ＶＲＥＡＤより小さい。
また、図１２（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧ＶＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧ＶＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧ＶＣＧＢＲ～読出電圧ＶＣＧＧＲが設定されている。
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ａステートに対応するメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｂステートに対応するメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
尚、図１２（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－３－３コードと呼ぶ場合がある。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、図１２（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－２－４コードと呼ぶ場合がある。
［書込シーケンス］
次に、本実施形態に係る書込シーケンスについて説明する。図１３は、書込シーケンスについて説明するための波形図である。
図１３には、書込シーケンスに際してメモリダイＭＤに入力されるコマンドセットの一部を例示している。このコマンドセットは、データ８Ｘｈと、データＰｌａｎｅ０と、データ１０ｈと、を含む。
タイミングｔ１０１～タイミングｔ１０２の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ８Ｘｈを入力する。データ８Ｘｈは、書込シーケンスの開始時に入力されるコマンドである。
コマンドデータの入力に際しては、データ入出力端子ＤＱ０～ＤＱ７（図４）の電圧をデータ８Ｘｈの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、トグル信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える。
タイミングｔ１０２～タイミングｔ１０３の間において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータ及びユーザデータを入力する。図には、アドレスデータの一部として、データＰｌａｎｅ０を例示している。データＰｌａｎｅ０は、図４等を参照して説明したメモリプレーンＭＰ０を指定するデータである。尚、以下の説明では、メモリプレーンＭＰ１～メモリプレーンＭＰ１５を指定するデータを、データＰｌａｎｅ１～データＰｌａｎｅ１５として示す場合がある。尚、アドレスデータは、メモリプレーンＭ０～ＭＰ１５のいずれかを指定するデータの他に、メモリダイＭＤを指定するデータ、メモリブロックＢＬＫを指定するデータ、ストリングユニットＳＵを指定するデータ、ワード線ＷＬを指定するデータ等を含んでいても良い。
アドレスデータの入力に際しては、データ入出力端子ＤＱ０～ＤＱ７（図４）の電圧を、アドレスデータの一部を構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、トグル信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える。これにより、上記８ビットのデータが、アドレスデータの一部としてメモリダイＭＤに入力される。以下同様に、データ入出力端子ＤＱ０～ＤＱ７（図４）の電圧を順次切り替えつつ同様の動作を実行することにより、アドレスデータがメモリダイＭＤに入力される。
ユーザデータの入力に際しては、データ入出力端子ＤＱ０～ＤＱ７（図４）の電圧を、ユーザデータの一部を構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、トグル信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える。これにより、上記８ビットのデータが、ユーザデータの一部としてメモリダイＭＤに入力される。以下同様に、データ入出力端子ＤＱ０～ＤＱ７（図４）の電圧を順次切り替えつつ同様の動作を実行することにより、ユーザデータがメモリダイＭＤに入力される。
タイミングｔ１０３～タイミングｔ１０４の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ１０ｈを入力する。データ１０ｈは、書込シーケンスに関するコマンドセットの入力が終了したことを示すコマンドである。
タイミングｔ１０４においては、メモリダイＭＤにおいて読出動作、書込シーケンス等が実行されていない。この様な場合、シーケンサＳＱＣａへのアクセスが許可され、シーケンサＳＱＣａによる書込シーケンスが開始される。また、メモリダイＭＤのレディ／ビジー信号（図１３のＲ／／Ｂ（Ｃｈｉｐ））、及び、プレーングループＰＧ０のレディ／ビジー信号（図１３のＲ／／Ｂ（ＰＧ０））が“Ｈ”状態から“Ｌ”状態となる。
タイミングｔ１０５において、メモリダイＭＤにおける書込シーケンスが終了する。また、メモリダイＭＤのレディ／ビジー信号（図１３のＲ／／Ｂ（Ｃｈｉｐ））、及び、プレーングループＰＧ０のレディ／ビジー信号（図１３のＲ／／Ｂ（ＰＧ０））が“Ｌ”状態から“Ｈ”状態となる。
その後、コントローラダイＣＤはメモリダイＭＤに、例えば、コマンドデータとしてステータスリードを実行する旨のコマンドデータを入力する。これに伴い、メモリダイＭＤは、ステータスレジスタＳＴＲ（図４）にラッチされたステータスデータを出力する。
尚、以上の説明では、コマンドセットを簡略化して示している。書込シーケンスに際してメモリダイＭＤに実際に入力されるコマンドセットの具体的な構成は、適宜調整可能である。例えば、本実施形態では、図１２を参照して説明した様に、メモリセルＭＣに３ビットのデータが記録される例を示している。この様な場合には、書込シーケンスに際して、メモリダイＭＤに、下位ビットのデータに対応するコマンドセットと、中位ビットのデータに対応するコマンドセットと、上位ビットのデータに対応するコマンドセットと、を入力しても良い。下位ビットのデータに対応するコマンドセットは、例えば、データＫＫｈと、データ８Ｘｈと、データＰｌａｎｅ０と、データ１１ｈと、を含んでいても良い。中位ビットのデータに対応するコマンドセットは、例えば、データＬＬｈと、データ８Ｘｈと、データＰｌａｎｅ０と、データ１１ｈと、を含んでいても良い。上位ビットのデータに対応するコマンドセットは、例えば、データＭＭｈと、データ８Ｘｈと、データＰｌａｎｅ０と、データ１０ｈと、を含んでいても良い。尚、データＫＫｈ，ＬＬｈ，ＭＭｈは、それぞれ、コマンドセットが下位ビット、中位ビット、上位ビットに対応するものであることを示すコマンドである。また、データ１１ｈは、書込シーケンスに関する１つ目のコマンドセットの入力が終了し、且つ、書込シーケンスを開始する前に次のコマンドセットを入力することを示すコマンドである。
図１４は、書込シーケンスについて説明するためのフローチャートである。図１５は、書込シーケンスに含まれるプログラム動作について説明するための模式的な断面図である。図１６は、書込シーケンスに含まれるベリファイ動作について説明するための模式的な断面図である。図１７は、書込シーケンスについて説明するための波形図である。
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して書込シーケンスを実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
ステップＳ１０１においては、例えば図１４に示す様に、ループ回数ｎＷが１に設定される。ループ回数ｎＷは、書込ループの回数を示す変数である。この動作は、例えば、図１７のタイミングｔ１０４に実行される。また、例えば、センスアンプモジュールＳＡＭ（図４）内のラッチ回路に、メモリセルＭＣに書き込まれるユーザデータがラッチされる。
ステップＳ１０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬＳにプログラム電圧を供給してメモリセルＭＣのしきい値電圧を増大させる動作である。この動作は、例えば、図１７のタイミングｔ１１１からタイミングｔ１１６にかけて実行される。
プログラム動作のタイミングｔ１１１においては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うもの（以下、「書込メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬＷに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないもの（以下、「禁止メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬＰに電圧ＶＤＤを供給する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳより大きく、電圧ＶＤＤより小さい。
プログラム動作のタイミングｔ１１２においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤに、電圧ＶＳＧＤが供給される。書込パス電圧ＶＰＡＳＳは、（図１２）を参照して説明した読出パス電圧ＶＲＥＡＤと同程度の大きさを有していても良いし、読出パス電圧ＶＲＥＡＤより大きくても良い。電圧ＶＳＧＤは、ビット線ＢＬの電圧に応じてドレイン側選択トランジスタＳＴＤがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。
プログラム動作のタイミングｔ１１４においては、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。
ここで、例えば図１５に示す様に、ビット線ＢＬＷに接続された半導体層１２０のチャネルには、電圧ＶＳＲＣが供給されている。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、比較的大きい電界が発生する。これにより、半導体層１２０のチャネル中の電子がトンネル絶縁膜１３１（図１１）を介して電荷蓄積膜１３２（図１１）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。
一方、ビット線ＢＬＰに接続された半導体層１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬＵとの容量結合によって書込パス電圧ＶＰＡＳＳ程度まで上昇している。この様な半導体層１２０と選択ワード線ＷＬＳとの間には、上記したいずれの電界よりも小さい電界しか発生しない。従って、半導体層１２０のチャネル中の電子は電荷蓄積膜１３２（図１１）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。
プログラム動作のタイミングｔ１１５においては、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。
プログラム動作のタイミングｔ１１６においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
ステップＳ１０３（図１４）では、ベリファイ動作を行う。ベリファイ動作は、選択ワード線ＷＬＳにベリファイ電圧を供給して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを確認する動作である。この動作は、例えば、図１７のタイミングｔ１２１からタイミングｔ１３２にかけて実行される。
ベリファイ動作のタイミングｔ１２１においては、例えば図１６に示す様に、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、全てのメモリセルＭＣをＯＮ状態とする。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。電圧ＶＳＧは、ビット線ＢＬの電圧に拘わらず、ドレイン側選択トランジスタＳＴＤがＯＮ状態となる程度の大きさを有する。電圧ＶＳＧは、電圧ＶＳＧＤよりも大きい。
ベリファイ動作のタイミングｔ１２２においては、選択ワード線ＷＬＳに、所定のベリファイ電圧ＶＶＦＹ（図１２（ａ）を参照して説明したベリファイ電圧ＶＶＦＹＡ～ＶＶＦＹＧのいずれか）を供給する。これにより、例えば図１６に示す様に、一部の選択メモリセルＭＣはＯＮ状態となり、残りの選択メモリセルＭＣはＯＦＦ状態となる。
また、タイミングｔ１２２においては、例えば、ビット線ＢＬの充電等を行う。この際、例えば、センスアンプモジュールＳＡＭ内のラッチ回路のデータに基づき、特定のステート（図１７の例では、Ａステート）に対応するメモリセルＭＣに接続されたビット線ＢＬ（図１７の例では、ビット線ＢＬＡ）に電圧ＶＤＤを供給し、その他のビット線ＢＬには電圧ＶＳＲＣを供給する。
ベリファイ動作のタイミングｔ１２３～タイミングｔ１２４においては、例えば図１７に示す様に、センスアンプモジュールＳＡＭ（図４）によってセンス動作を実行する。例えば、ビット線ＢＬＡの電流値に基づいてビット線ＢＬＡに接続されたメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、メモリセルＭＣの状態を示すデータとして取得する。この際、センスアンプモジュールＳＡＭ内のラッチ回路に、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータ等をラッチさせても良い。
ベリファイ動作のタイミングｔ１２５～タイミングｔ１２７においては、他のステートのメモリセルＭＣ（図１７の例では、Ｂステート）について、タイミングｔ１２２～タイミングｔ１２４の処理と同様の処理を行う。尚、図１７においては、Ｂステートに対応するメモリセルＭＣに接続されたビット線ＢＬを、ビット線ＢＬＢと記載している。
ベリファイ動作のタイミングｔ１２８～タイミングｔ１３０においては、他のステートのメモリセルＭＣ（図１７の例では、Ｃステート）について、タイミングｔ１２２～タイミングｔ１２４の処理と同様の処理を行う。尚、図１７においては、Ｃステートに対応するメモリセルＭＣに接続されたビット線ＢＬを、ビット線ＢＬＣと記載している。
ベリファイ動作のタイミングｔ１３１においては、ビット線ＢＬＣに電圧ＶＳＲＣを供給する。
ベリファイ動作のタイミングｔ１３２においては、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。
その後、センスアンプモジュールＳＡＭ内のラッチ回路にラッチされたデータを図示しないカウンタ回路に転送して、しきい値電圧が目標値に達したメモリセルＭＣの数、又は、しきい値電圧が目標値に達していないメモリセルＭＣの数を計数する。
尚、図１７の例では、ベリファイ動作において選択ワード線ＷＬＳに３通りのベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ，ＶＶＦＹＣが供給される例を示した。しかしながら、ベリファイ動作において選択ワード線ＷＬＳに供給されるベリファイ電圧ＶＶＦＹの数は、２通り以下でも良いし、４通り以上でも良いし、ループ回数ｎＷに応じて変化しても良い。
ステップＳ１０４（図１４）では、ベリファイ動作の結果を判定する。例えば、しきい値電圧が目標値に達していないメモリセルＭＣの数が一定数以上であった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０５に進む。一方、しきい値電圧が目標値に達していないメモリセルＭＣの数が一定数以下であった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０７に進む。
ステップＳ１０５では、ループ回数ｎＷが所定の回数ＮＷに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
ステップＳ１０６では、ループ回数ｎＷに１を加算して、ステップＳ１０２に進む。また、ステップＳ１０６では、例えば、プログラム電圧ＶＰＧＭに所定の電圧ΔＶを加算する。従って、プログラム電圧ＶＰＧＭは、ループ回数ｎＷの増大と共に増大する。
ステップＳ１０７では、ステータスレジスタＳＴＲ（図４）に、書込シーケンスが正常に終了した旨のステータスデータを格納し、書込シーケンスを終了する。尚、ステータスデータは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。
ステップＳ１０８では、ステータスレジスタＳＴＲ（図４）に、書込シーケンスが正常に終了しなかった旨のステータスデータを格納し、書込シーケンスを終了する。
［複数の書込シーケンスを実行する動作］
次に、コントローラダイＣＤがメモリダイＭＤに一定の時間内に複数のコマンドセットを入力した場合の動作について説明する。
例えば、上述の通り、プレーングループＰＧ０（図４）は、メモリプレーンＭＰ０～メモリプレーンＭＰ７を備える。これらメモリプレーンＭＰ０～メモリプレーンＭＰ７の少なくとも一つに対する書込シーケンスが開始された場合、シーケンサＳＱＣａによる書込シーケンスが開始され、プレーングループＰＧ０及びシーケンサＳＱＣａへのアクセスが禁止される。
この状態で書込シーケンスを実行する旨のコマンドセットが入力され、このコマンドセットにメモリプレーンＭＰ０～メモリプレーンＭＰ７の少なくとも一つを指定するデータが含まれていた場合、このコマンドセットによって指定された書込シーケンスは実行されない。
一方、この状態で書込シーケンスを実行する旨のコマンドセットが入力され、このコマンドセットにメモリプレーンＭＰ８～メモリプレーンＭＰ１５の少なくとも一つを指定するデータが含まれていた場合、指定されたメモリプレーンに対して、シーケンサＳＱＣｂによる書込シーケンスが実行される。
同様に、プレーングループＰＧ１（図４）は、メモリプレーンＭＰ８～メモリプレーンＭＰ１５を備える。これらメモリプレーンＭＰ８～メモリプレーンＭＰ１５の少なくとも一つに対する書込シーケンスが開始された場合、シーケンサＳＱＣａによる書込シーケンスが開始され、プレーングループＰＧ１及びシーケンサＳＱＣａへのアクセスが禁止される。
この状態で書込シーケンスを実行する旨のコマンドセットが入力され、このコマンドセットにメモリプレーンＭＰ８～メモリプレーンＭＰ１５の少なくとも一つを指定するデータが含まれていた場合、このコマンドセットによって指定された書込シーケンスは実行されない。
一方、この状態で書込シーケンスを実行する旨のコマンドセットが入力され、このコマンドセットにメモリプレーンＭＰ０～メモリプレーンＭＰ７の少なくとも一つを指定するデータが含まれていた場合、指定されたメモリプレーンに対して、シーケンサＳＱＣｂによる書込シーケンスが実行される。
図１８は、この様な書込シーケンスについて説明するための波形図である。
タイミングｔ１４１～タイミングｔ１４２の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ８Ｘｈを入力する。
タイミングｔ１４２～タイミングｔ１４３の間において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータ及びユーザデータを入力する。図には、アドレスデータの一部として、データＰｌａｎｅ０を例示している。
タイミングｔ１４３～タイミングｔ１４４の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ１０ｈを入力する。
タイミングｔ１４４においては、メモリダイＭＤにおいて読出動作、書込シーケンス等が実行されていない。この様な場合、プレーングループＰＧ０，ＰＧ１及びシーケンサＳＱＣａへのアクセスが許可され、シーケンサＳＱＣｂへのアクセスが禁止されている。従って、シーケンサＳＱＣａによる書込シーケンスが開始される。また、メモリダイＭＤのレディ／ビジー信号（図１８のＲ／／Ｂ（Ｃｈｉｐ））、及び、プレーングループＰＧ０のレディ／ビジー信号（図１８のＲ／／Ｂ（ＰＧ０））が“Ｈ”状態から“Ｌ”状態となる。
タイミングｔ１４５～タイミングｔ１４６の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ８Ｘｈを入力する。
タイミングｔ１４６～タイミングｔ１４７の間において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータ及びユーザデータを入力する。図には、アドレスデータの一部として、データＰｌａｎｅ８を例示している。
タイミングｔ１４７～タイミングｔ１４８の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ１０ｈを入力する。
タイミングｔ１４８においては、プレーングループＰＧ０に対して書込シーケンスが実行されている。この様な場合、プレーングループＰＧ１及びシーケンサＳＱＣｂへのアクセスが許可され、プレーングループＰＧ０及びシーケンサＳＱＣａへのアクセスが禁止される。従って、シーケンサＳＱＣｂによる書込シーケンスが開始される。また、プレーングループＰＧ１のレディ／ビジー信号（図１８のＲ／／Ｂ（ＰＧ１））が“Ｈ”状態から“Ｌ”状態となる。
タイミングｔ１４９において、メモリプレーンＭＰ０に対する書込シーケンスが終了する。また、プレーングループＰＧ０のレディ／ビジー信号（図１８のＲ／／Ｂ（ＰＧ０））が“Ｌ”状態から“Ｈ”状態となる。
タイミングｔ１５０において、メモリプレーンＭＰ８に対する書込シーケンスが終了する。また、メモリダイＭＤのレディ／ビジー信号（図１８のＲ／／Ｂ（Ｃｈｉｐ））、及び、プレーングループＰＧ１のレディ／ビジー信号（図１８のＲ／／Ｂ（ＰＧ１））が“Ｌ”状態から“Ｈ”状態となる。
図１９は、この様な書込シーケンスについて説明するための波形図である。図１９には、メモリプレーンＭＰ０内の選択ワード線ＷＬＳに供給される電圧と、メモリプレーンＭＰ８内の選択ワード線ＷＬＳに供給される電圧と、を図示している。
図１９の例では、タイミングｔ１４４～タイミングｔ１４８の間において、メモリプレーンＭＰ０に対する書込シーケンスが開始され、図１４等を参照して説明したループ回数ｎＷが１から８まで増大している。また、図１７のタイミングｔ１１１～タイミングｔ１３２に対応する動作が７回実行されている。
また、タイミングｔ１４８～タイミングｔ１４９の間において、メモリプレーンＭＰ０に対する書込シーケンスが進行して、ループ回数ｎＷが８から１９まで増大し、書込シーケンスが終了している。また、図１７のタイミングｔ１１１～タイミングｔ１３２に対応する動作が１１回実行されている。また、メモリプレーンＭＰ８に対する書込シーケンスが開始され、ループ回数ｎＷが１から１２まで増大している。また、図１７のタイミングｔ１１１～タイミングｔ１３２に対応する動作が１１回実行されている。
また、タイミングｔ１４９～タイミングｔ１５０の間において、メモリプレーンＭＰ８に対する書込シーケンスが進行して、ループ回数ｎＷが１２から１９まで増大し、書込シーケンスが終了している。また、図１７のタイミングｔ１１１～タイミングｔ１３２に対応する動作が８回実行されている。
尚、図１９の例では、図１７のタイミングｔ１１１～タイミングｔ１３２に対応する動作が、一定の時間間隔Ｔ１で繰り返し実行されている。
ただし、ループ回数ｎＷが１、２又は１７～１９である場合、選択ワード線ＷＬＳには１つのベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＧしか供給されない。この様な場合には、図１７のタイミングｔ１２５～タイミングｔ１３２において、選択ワード線ＷＬＳに接地電圧ＶＳＳ等が供給されても良い。
同様に、ループ回数ｎＷが３、４、１５又は１６である場合、選択ワード線ＷＬＳには２つのベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ又は２つのベリファイ電圧ＶＶＦＹＦ，ＶＶＦＹＧしか供給されていない。この様な場合には、図１７のタイミングｔ１２８～タイミングｔ１３２において、選択ワード線ＷＬＳに接地電圧ＶＳＳ等が供給されても良い。
また、図１９の例では、タイミングｔ１４８～タイミングｔ１４９の間において、メモリプレーンＭＰ０に対する書込シーケンスと、メモリプレーンＭＰ８に対する書込シーケンスと、の間で、図１７のタイミングｔ１１１～タイミングｔ１３２に対応する各処理が、同時に実行されている。例えば、本実施形態においては、シーケンサＳＱＣａ，ＳＱＣｂが、同一のクロック信号に従って制御されても良い。この場合には、例えば、シーケンサＳＱＣａによる制御の各タイミングと、シーケンサＳＱＣｂによる制御の各タイミングとが、クロック信号の周期の範囲内において一致していても良い。また、本実施形態においては、シーケンサＳＱＣａ，ＳＱＣｂが、クロック信号以外の同一のタイミング信号によって制御されても良い。
［第１実施形態に係る半導体記憶装置の効果］
本実施形態に係るメモリダイＭＤは、２つの書込シーケンスを並行して実行可能に構成されている。例えば、図４を参照して説明した様に、本実施形態に係るメモリダイＭＤは、プレーングループＰＧ０，ＰＧ１と、書込シーケンスに使用可能な２つのシーケンサＳＱＣａ，ＳＱＣｂと、を備える。
この様な構成によれば、プレーングループＰＧ０，ＰＧ１の一方に対する書込シーケンスの実行中に、この書込シーケンスの終了を待つことなく、プレーングループＰＧ０，ＰＧ１の他方に対する書込シーケンスを開始することが出来る。従って、高速に動作する半導体記憶装置を提供可能である。
また、コントローラダイＣＤ（図１）は、ホストコンピュータ２０からユーザデータを受信した後、このユーザデータをコマンドセットの一部としてメモリダイＭＤに入力するまでの間、このユーザデータを一時的に保持しておく必要がある。ここで、コントローラダイＣＤがユーザデータを保持する時間が長ければ長いほど、コントローラダイＣＤにおいて多量のデータを保持しておく必要が生じてしまい、コントローラダイＣＤに大量のメモリを搭載する必要が生じてしまう。本実施形態に係る半導体記憶装置によれば、この様な時間を短縮して、コントローラダイＣＤの低コスト化を実現することが可能である。
また、図８を参照して説明した様に、本実施形態に係るメモリダイＭＤは、Ｘ方向に並びＹ方向に延伸する複数の配線ＣＧを備える。この様な構成においては、配線ＣＧ間におけるクロストークに起因して、ワード線ＷＬの電圧が変動してしまう場合がある。例えば、メモリプレーンＭＰ２に対するプログラム動作と、メモリプレーンＭＰ１０に対するベリファイ動作と、が同時に実行された場合、配線ＣＧ０Ｃ（図４）にプログラム電圧ＶＰＧＭを供給したタイミングで、配線ＣＧ１Ｃの電圧が大きく上昇してしまい、メモリプレーンＭＰ１０においてメモリセルＭＣのしきい値電圧を好適に検出出来なかったり、メモリプレーンＭＰ１０において意図しないメモリセルＭＣのしきい値電圧が上昇してしまったりする恐れがある。
そこで、本実施形態に係るメモリダイＭＤにおいては、図１９を参照して説明した様に、プレーングループＰＧ０に対してプログラム電圧ＶＰＧＭが供給されるタイミングと、プレーングループＰＧ１に対してプログラム電圧ＶＰＧＭが供給されるタイミングと、を一致させている。
この様な方法によれば、上述の様なクロストークの影響を抑制可能である。従って、好適に制御可能な半導体記憶装置を提供可能である。
［第２実施形態］
次に、図２０及び図２１を参照して、第２実施形態について説明する。図２０及び図２１は、第２実施形態に係る書込シーケンスについて説明するための波形図である。
第２実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。
図２０及び図２１には、書込シーケンスに際してメモリダイＭＤに入力されるコマンドセットの一部を例示している。このコマンドセットは、基本的には図１３を参照して説明したコマンドセットと同様である。ただし、図２０及び図２１に例示したコマンドセットは、データ１０ｈのかわりに、データ１５ｈを含む。
図２０は、同一のプレーングループＰＧ０に対する書込シーケンスを指示するコマンドセットが、一定の時間内に２回入力された場合の動作を例示している。
タイミングｔ２０１～タイミングｔ２０２の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ８Ｘｈを入力する。
タイミングｔ２０２～タイミングｔ２０３の間において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータ及びユーザデータを入力する。図には、アドレスデータの一部として、データＰｌａｎｅ０を例示している。
タイミングｔ２０３～タイミングｔ２０４の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ１５ｈを入力する。データ１５ｈは、書込シーケンスに関するコマンドセットの入力が終了したことを示すコマンドである。
タイミングｔ２０４においては、メモリダイＭＤにおいて読出動作、書込シーケンス等が実行されていない。この様な場合、プレーングループＰＧ０，ＰＧ１及びシーケンサＳＱＣａへのアクセスが許可され、シーケンサＳＱＣｂへのアクセスが禁止されている。従って、シーケンサＳＱＣａによる書込シーケンスが開始される。また、メモリダイＭＤのレディ／ビジー信号（図２０のＲ／／Ｂ（Ｃｈｉｐ））、及び、プレーングループＰＧ０のレディ／ビジー信号（図２０のＲ／／Ｂ（ＰＧ０））が“Ｈ”状態から“Ｌ”状態となる。
タイミングｔ２０４～タイミングｔ２０５の間においては、メモリプレーンＭＰ０に対応するキャッシュメモリＣＭ内のユーザデータがセンスアンプモジュールＳＡＭ内のラッチ回路に転送され、キャッシュメモリＣＭが使用可能な状態となる。これに伴い、タイミングｔ２０５において、メモリダイＭＤのレディ／ビジー信号（図２０のＲ／／Ｂ（Ｃｈｉｐ））が“Ｌ”状態から“Ｈ”状態となる。
タイミングｔ２０６～タイミングｔ２０７の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ８Ｘｈを入力する。
タイミングｔ２０７～タイミングｔ２０８の間において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータ及びユーザデータを入力する。図には、アドレスデータの一部として、データＰｌａｎｅ０を例示している。
タイミングｔ２０８～タイミングｔ２０９の間において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータとしてデータ１５ｈを入力する。
タイミングｔ２０９においては、プレーングループＰＧ０に対して書込シーケンスが実行されている。この様な場合、プレーングループＰＧ１及びシーケンサＳＱＣｂへのアクセスが許可され、プレーングループＰＧ０及びシーケンサＳＱＣａへのアクセスが禁止される。従って、タイミングｔ２０９において書込シーケンスを開始することは出来ない。この様な場合、タイミングｔ２０６～タイミングｔ２０９の間に入力されたコマンドセットに含まれるアドレスデータはアドレスレジスタＡＤＲ（図４）に一時的にラッチされる。また、このコマンドセットに含まれるユーザデータはメモリプレーンＭＰ０に対応するキャッシュメモリＣＭに一時的にラッチされる。
タイミングｔ２１１においては、タイミングｔ２０１～タイミングｔ２０４の間に入力されたコマンドセットに対応する書込シーケンスが終了し、タイミングｔ２０６～タイミングｔ２０９の間に入力されたコマンドセットに対応する書込シーケンスが開始される。
タイミングｔ２１２においては、タイミングｔ２０６～タイミングｔ２０９の間に入力されたコマンドセットに対応する書込シーケンスが終了する。また、プレーングループＰＧ０のレディ／ビジー信号（図２０のＲ／／Ｂ（ＰＧ０））が“Ｌ”状態から“Ｈ”状態となる。
図２１は、プレーングループＰＧ０に対する書込シーケンスを指示するコマンドセットと、プレーングループＰＧ１に対する書込シーケンスを指示するコマンドセットとが、一定の時間内に入力された場合の動作を例示している。
タイミングｔ２２１～タイミングｔ２２９における各処理は、図２０のタイミングｔ２０１～タイミングｔ２０９における各処理と同様に実行される。ただし、タイミングｔ２２７～タイミングｔ２２８の間には、データＰｌａｎｅ０のかわりに、データＰｌａｎｅ８が入力される。
タイミングｔ２２９においては、プレーングループＰＧ０に対して書込シーケンスが実行されている。この様な場合、プレーングループＰＧ１及びシーケンサＳＱＣｂへのアクセスが許可され、プレーングループＰＧ０及びシーケンサＳＱＣａへのアクセスが禁止される。従って、シーケンサＳＱＣｂによる書込シーケンスが開始される。また、メモリダイＭＤのレディ／ビジー信号（図２１のＲ／／Ｂ（Ｃｈｉｐ））、及び、プレーングループＰＧ１のレディ／ビジー信号（図２１のＲ／／Ｂ（ＰＧ１））が“Ｈ”状態から“Ｌ”状態となる。
タイミングｔ２３０においては、メモリダイＭＤのレディ／ビジー信号（図２１のＲ／／Ｂ（Ｃｈｉｐ））が“Ｌ”状態から“Ｈ”状態となる。
タイミングｔ２３１において、メモリプレーンＭＰ０に対する書込シーケンスが終了する。また、プレーングループＰＧ０のレディ／ビジー信号（図２１のＲ／／Ｂ（ＰＧ０））が“Ｌ”状態から“Ｈ”状態となる。
タイミングｔ２３２において、メモリプレーンＭＰ８に対する書込シーケンスが終了する。また、プレーングループＰＧ１のレディ／ビジー信号（図２１のＲ／／Ｂ（ＰＧ１））が“Ｌ”状態から“Ｈ”状態となる。
尚、図２０には、タイミングｔ２０４からタイミングｔ２１２までの時間を、時間Ｔ０として示している。また、図２１には、タイミングｔ２２４からタイミングｔ２３２までの時間を、時間Ｔ０´として示している。図示の通り、時間Ｔ０´は、時間Ｔ０よりも短い。
尚、第２実施形態に係る半導体記憶装置は、第１実施形態に係る動作を実行可能であっても良い。
また、以上の説明では、コマンドセットを簡略化して示している。書込シーケンスに際してメモリダイＭＤに実際に入力されるコマンドセットの具体的な構成は、適宜調整可能である。例えば、書込シーケンスに際して、メモリダイＭＤに、上述した様な下位ビットのデータに対応するコマンドセットと、中位ビットのデータに対応するコマンドセットと、上位ビットのデータに対応するコマンドセットと、を入力しても良い。また、上述した上位ビットのデータに対応するコマンドセットを入力する際には、データ１０ｈのかわりにデータ１５ｈを入力しても良い。
［第２実施形態に係る半導体記憶装置の効果］
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
［第３実施形態］
次に、図２２を参照して、第３実施形態について説明する。図２２は、第３実施形態に係る書込シーケンスについて説明するための波形図である。図２２には、メモリプレーンＭＰ０，ＭＰ１内の選択ワード線ＷＬＳに供給される電圧と、メモリプレーンＭＰ８，ＭＰ９内の選択ワード線ＷＬＳに供給される電圧と、を図示している。
ここまでの説明では、１つの書込シーケンスが１つのメモリプレーンに対して実行される例について説明した。しかしながら、例えば、シーケンサＳＱＣａによる書込シーケンスは、プレーングループＰＧ０，ＰＧ１に属する複数のメモリプレーンＭＰ０～ＭＰ１５の一部または全部に対して同時に実行することが可能である。同様に、シーケンサＳＱＣｂによる書込シーケンスは、プレーングループＰＧ０，ＰＧ１に属する複数のメモリプレーンＭＰ０～ＭＰ１５の一部又は全部に対して同時に実行することが可能である。以下、この点について説明する。
第３実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。
第３実施形態に係る書込シーケンスは、基本的には図１９を参照して説明した様な書込シーケンスと同様に実行される。ただし、図１９の例では、コントローラダイＣＤがメモリダイＭＤに２つのコマンドセットを入力していた。一方、図２２の例では、コントローラダイＣＤがメモリダイＭＤに４つのコマンドセットを入力している。
１つ目のコマンドセットは、データ８Ｘｈと、データＰｌａｎｅ０と、データ１１ｈと、を含む。２つ目のコマンドセットは、データ８Ｘｈと、データＰｌａｎｅ１と、データ１０ｈと、を含む。３つ目のコマンドセットは、データ８Ｘｈと、データＰｌａｎｅ８と、データ１１ｈと、を含む。４つ目のコマンドセットは、データ８Ｘｈと、データＰｌａｎｅ９と、データ１０ｈと、を含む。
図２２の例では、タイミングｔ１４４までに、コントローラダイＣＤがメモリダイＭＤに、１つ目のコマンドセットと２つ目のコマンドセットとを入力する。
また、タイミングｔ１４４～タイミングｔ１４８の間において、メモリプレーンＭＰ０及びメモリプレーンＭＰ１に対する書込シーケンスが開始されている。また、コントローラダイＣＤがメモリダイＭＤに、３つ目のコマンドセットと４つ目のコマンドセットとを入力する。
また、タイミングｔ１４８～タイミングｔ１４９の間において、メモリプレーンＭＰ０及びメモリプレーンＭＰ１に対する書込シーケンスが進行して、書込シーケンスが終了している。また、メモリプレーンＭＰ８及びメモリプレーンＭＰ９に対する書込シーケンスが開始されている。
また、タイミングｔ１４９～タイミングｔ１５０の間において、メモリプレーンＭＰ８及びメモリプレーンＭＰ９に対する書込シーケンスが進行して、書込シーケンスが終了している。
尚、第３実施形態に係る半導体記憶装置は、第１実施形態及び第２実施形態に係る動作を実行可能であっても良い。
また、以上の説明では、コマンドセットを簡略化して示している。書込シーケンスに際してメモリダイＭＤに実際に入力されるコマンドセットの具体的な構成は、適宜調整可能である。例えば、書込シーケンスに際して、メモリダイＭＤに、上述した様な下位ビットのデータに対応するコマンドセットと、中位ビットのデータに対応するコマンドセットと、上位ビットのデータに対応するコマンドセットと、を入力しても良い。ただし、メモリプレーンＭＰ０の下位ビットのデータに対応するコマンドセットを入力した後、メモリプレーンＭＰ１の下位ビットのデータに対応するコマンドセットを入力する際には、データ１１ｈのかわりにデータ１Ａｈを入力しても良い。同様に、メモリプレーンＭＰ０の中位ビットのデータに対応するコマンドセットを入力した後、メモリプレーンＭＰ１の中位ビットのデータに対応するコマンドセットを入力する際には、データ１１ｈのかわりにデータ１Ａｈを入力しても良い。尚、データ１Ａｈは、書込シーケンスに関する１つ目のコマンドセットの入力が終了し、且つ、書込シーケンスを開始する前に次のコマンドセットを入力することを示すコマンドである。
［第３実施形態に係る半導体記憶装置の効果］
第３実施形態に係る半導体記憶装置によれば、第１実施形態及び第２実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。また、第３実施形態に係る半導体記憶装置によれば、第１実施形態及び第２実施形態に係る半導体記憶装置と比較して、一度の書込シーケンスにおいて書込可能なデータ量が多い。従って、第１実施形態及び第２実施形態に係る半導体記憶装置と比較して、より高速に動作する半導体記憶装置を提供可能である。
［第４実施形態］
次に、図２３を参照して、第４実施形態について説明する。図２３は、第４実施形態に係る書込シーケンスについて説明するための波形図である。図２３には、メモリプレーンＭＰ０内の選択ワード線ＷＬＳに供給される電圧と、メモリプレーンＭＰ８内の選択ワード線ＷＬＳに供給される電圧と、を図示している。
第４実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。
第４実施形態に係る書込シーケンスは、基本的には図１９を参照して説明した様な書込シーケンスと同様に実行される。ただし、図１９の例では、書込シーケンスの実行中に、コントローラダイＣＤがメモリダイＭＤにコマンドセット等を入力していなかった。一方、図２３の例では、書込シーケンスの実行中に、コントローラダイＣＤがメモリダイＭＤにコマンドセット等を入力している。
図２３の例では、タイミングｔ１４８～タイミングｔ３０１の間において、メモリプレーンＭＰ０及びメモリプレーンＭＰ８に対する書込シーケンスが進行している。
また、タイミングｔ３０１において、コントローラダイＣＤがメモリダイＭＤに、コマンドデータとしてデータＸＸｈを入力する。データＸＸｈは、書込シーケンスを一時的に中断（サスペンド）させるコマンドである。
また、タイミングｔ３０１～タイミングｔ３０２の間において、メモリプレーンＭＰ０及びメモリプレーンＭＰ８に対する書込シーケンスが一時的に中断（サスペンド）されている。また、コントローラダイＣＤがメモリダイＭＤに、コマンドセットを入力する。このコマンドセットは、データ００ｈと、データＰｌａｎｅ８と、データ３０ｈと、を含む。データ００ｈは、読出動作の開始時に入力されるコマンドである。データ３０ｈは、読出動作に関するコマンドセットの入力が終了したことを示すコマンドである。
また、タイミングｔ３０３～タイミングｔ３０４の間において、メモリプレーンＭＰ８に対する読出動作が実行されている。尚、図２３の例では、メモリプレーンＭＰ８内の選択ワード線ＷＬＳに図１２を参照して説明した読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲが供給され、これによって中位ビットのデータが読み出されている。
また、タイミングｔ３０４において、コントローラダイＣＤがメモリダイＭＤに、コマンドデータとしてデータＹＹｈを入力する。データＹＹｈは、書込シーケンスを再開（レジューム）させるコマンドである。
また、タイミングｔ３０５において、メモリプレーンＭＰ０及びメモリプレーンＭＰ８に対する書込シーケンスが再開されている。
尚、第４実施形態に係る半導体記憶装置は、第１実施形態～第３実施形態に係る動作を実行可能であっても良い。
［第４実施形態に係る半導体記憶装置の効果］
第４実施形態に係る半導体記憶装置によれば、第１実施形態～第３実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。また、第４実施形態においては、一のプレーングループＰＧ１に対する読出動作の実行に際して、他のプレーングループＰＧ０に対する書込シーケンスも中断する。従って、読出動作に対する書込シーケンスの影響を排除することが可能である。これにより、信頼性の高い半導体記憶装置を提供可能である。
［第５実施形態］
次に、図２４を参照して、第５実施形態について説明する。図２４は、第５実施形態に係る書込シーケンスについて説明するための波形図である。図２４には、メモリプレーンＭＰ０内の選択ワード線ＷＬＳに供給される電圧と、メモリプレーンＭＰ８内の選択ワード線ＷＬＳに供給される電圧と、を図示している。
第５実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。
第５実施形態に係る書込シーケンスは、基本的には図２３を参照して説明した書込シーケンスと同様に実行される。ただし、図２３の例では、データＸＸｈの入力に伴い、読出動作の対象であるメモリプレーンＭＰ８に対する書込シーケンスだけでなく、メモリプレーンＭＰ０に対する書込シーケンスも中断されていた。一方、図２４の例では、データＸＸｈの入力に伴い、読出動作の対象であるメモリプレーンＭＰ８に対する書込シーケンスのみが中断され、メモリプレーンＭＰ０に対する書込シーケンスは中断されていない。
尚、図２４の例では、メモリプレーンＭＰ８に対する読出動作において、選択ワード線ＷＬＳに読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲが供給されるタイミングが、それぞれ、メモリプレーンＭＰ０に対するベリファイ動作において、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹＣ，ＶＶＦＹＤ，ＶＶＦＹＥが供給されるタイミング（図１７のタイミングｔ１２２，ｔ１２５，ｔ１２８に対応するタイミング）と同時である。
尚、第５実施形態に係る半導体記憶装置は、第１実施形態～第４実施形態に係る動作を実行可能であっても良い。
また、第５実施形態に係る書込シーケンスを実行する場合、タイミングｔ３０１よりも前に、いずれのプレーングループに対する書込シーケンスを中断するか判別可能な情報が、メモリダイＭＤに入力されても良い。
［第５実施形態に係る半導体記憶装置の効果］
第５実施形態に係る半導体記憶装置によれば、第１実施形態～第３実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。また、第５実施形態においては、一のプレーングループＰＧ１に対して読出動作が実行されるタイミングと、他のプレーングループＰＧ０に対してプログラム動作が実行されるタイミングと、が異なっている。また、第５実施形態においては、一のプレーングループＰＧ１に対する読出動作の実行に際して、他のプレーングループＰＧ０に対する書込シーケンスを中断しない。従って、読出動作に対する書込シーケンスの影響を抑制しつつ、高速に動作する半導体記憶装置を提供可能である。
［第６実施形態］
次に、図２５を参照して、第６実施形態について説明する。図２５は、第６実施形態に係る書込シーケンスについて説明するための波形図である。図２５には、メモリプレーンＭＰ０内の選択ワード線ＷＬＳに供給される電圧と、メモリプレーンＭＰ８内の選択ワード線ＷＬＳに供給される電圧と、を図示している。
第６実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。
第６実施形態に係る書込シーケンスは、基本的には図１９を参照して説明した様な書込シーケンスと同様に実行される。
ただし、図１９の例では、図１７のタイミングｔ１１１～タイミングｔ１３２に対応する各処理が、常に一定の時間間隔Ｔ１で実行されていた。例えば、ループ回数ｎＷが１、２又は１７～１９である場合、選択ワード線ＷＬＳには１つのベリファイ電圧しか供給されない。この様な場合には、例えば、図１７のタイミングｔ１２５以降の処理を省略することも考えられる。しかしながら、図１９の例では、タイミングｔ１２５以降の処理に相当する時間を待ち時間として、各処理が実行される時間間隔Ｔ１を一定の大きさに揃えていた。
一方、本実施形態においては、図２５に例示する様に、メモリプレーンＭＰ０及びメモリプレーンＭＰ８の一方のみに対して書込シーケンスが実行されているタイミングｔ１４４～タイミングｔ１４８の間、及び、タイミングｔ１４９～タイミングｔ４０１の間において、上述の様な待ち時間が省略されている。即ち、ベリファイ動作において供給されるベリファイ電圧が１つ又は２つである場合に、タイミングｔ１２５以降の処理、又は、タイミングｔ１２８以降の処理が省略されている。尚、ベリファイ動作において供給されるベリファイ電圧が２つである場合の上記時間間隔Ｔ３は、上記時間間隔Ｔ１よりも短い。また、ベリファイ動作において供給されるベリファイ電圧が１つである場合の上記時間間隔Ｔ２は、上記時間間隔Ｔ３よりも短い。
また、本実施形態においては、図２５に例示する様に、メモリプレーンＭＰ０及びメモリプレーンＭＰ８の双方に対して書込シーケンスが実行されているタイミングであっても、双方のベリファイ動作において供給されるベリファイ電圧の数が２以下である場合には、タイミングｔ１２８以降の処理が省略されている。また、双方のベリファイ動作において供給されるベリファイ電圧の数が１以下である場合には、タイミングｔ１２５以降の処理が省略されている。例えば、図２５の例では、タイミングｔ４０１よりも後の期間において、メモリプレーンＭＰ０に対する書込シーケンスのループ回数ｎＷが、１から５まで増大している。また、上記ループ回数ｎＷが１である間、メモリプレーンＭＰ０に対応するベリファイ電圧の数は１つ、メモリプレーンＭＰ８に対応するベリファイ電圧の数は２つであり、書込シーケンスにおける上記各処理は、上記時間間隔Ｔ３で実行されている。また、上記ループ回数ｎＷが２である間、メモリプレーンＭＰ０に対応するベリファイ電圧の数は１つ、メモリプレーンＭＰ８に対応するベリファイ電圧の数は１つであり、書込シーケンスにおける上記各処理は、上記時間間隔Ｔ２で実行されている。また、上記ループ回数ｎＷが３である間、メモリプレーンＭＰ０に対応するベリファイ電圧の数は２つ、メモリプレーンＭＰ８に対応するベリファイ電圧の数は１つであり、書込シーケンスにおける上記各処理は、上記時間間隔Ｔ３で実行されている。
尚、第６実施形態に係る半導体記憶装置は、第１実施形態～第５実施形態に係る動作を実行可能であっても良い。
［第６実施形態に係る半導体記憶装置の効果］
第６実施形態に係る半導体記憶装置によれば、第１実施形態～第５実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。また、第６実施形態においては、第１実施形態～第５実施形態と比較して、一つのプレーンに対する書込シーケンスの所要時間を削減することが可能である。従って、第１実施形態～第５実施形態と比較して、より高速に動作する半導体記憶装置を提供可能である。
［第７実施形態］
次に、図２６を参照して、第７実施形態について説明する。図２６は、第７実施形態に係る半導体記憶装置のメモリダイＭＤ２の模式的な平面図である。
ここまでの説明では、図４等を参照して説明した様に、メモリモジュールＭＭがプレーングループＰＧ０，ＰＧ１を備えていた。また、プレーングループＰＧ０がメモリプレーンＭＰ０～メモリプレーンＭＰ７を備え、プレーングループＰＧ１がメモリプレーンＭＰ８～メモリプレーンＭＰ１５を備えていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。以下、この点について説明する。
図２６に示す様に、メモリダイＭＤ２は、基本的には図８等を参照して説明したメモリダイＭＤと同様に構成されている。ただし、メモリダイＭＤが２つのプレーングループＰＧ０，ＰＧ１を備えていたのに対し、メモリダイＭＤ２は４つのプレーングループＰＧ０´～プレーングループＰＧ３´を備えている。プレーングループＰＧ０´は、メモリプレーンＭＰ０～メモリプレーンＭＰ３を含む。プレーングループＰＧ１´は、メモリプレーンＭＰ４～メモリプレーンＭＰ７を含む。プレーングループＰＧ２´は、メモリプレーンＭＰ８～メモリプレーンＭＰ１１を含む。プレーングループＰＧ３´は、メモリプレーンＭＰ１２～メモリプレーンＭＰ１５を含む。
尚、メモリダイＭＤ２は、メモリダイＭＤと同様に、書込用のシーケンサを２つ備えていても良いし、３つ又は４つ備えていても良い。また、プレーングループＰＧ０´に対応する配線ＣＧとプレーングループＰＧ１´に対応する配線ＣＧとは、同一であっても良いし、異なっていても良い。同様に、プレーングループＰＧ２´に対応する配線ＣＧとプレーングループＰＧ３´に対応する配線ＣＧとは、同一であっても良いし、異なっていても良い。
また、第７実施形態に係る半導体記憶装置は、第１実施形態～第６実施形態に係る動作を実行可能であっても良い。
［第７実施形態に係る半導体記憶装置の効果］
第７実施形態に係る半導体記憶装置によれば、第１実施形態～第６実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。また、第７実施形態においては、第１実施形態～第６実施形態と比較して、アクセスするプレーングループ数を多く選択可能である。従って、第７実施形態に係る半導体記憶装置は、第１実施形態～第６実施形態に係る半導体記憶装置と比較して、より高速に動作する場合がある。
［第８実施形態］
次に、図２７を参照して、第８実施形態について説明する。図２７は、第８実施形態に係る半導体記憶装置のメモリダイＭＤ３の模式的な平面図である。
ここまでの説明では、図８及び図２６を参照して説明した様に、Ｘ方向に並ぶ複数のメモリプレーンが同一のプレーングループに属していた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。以下、この点について説明する。
図２７に示す様に、メモリダイＭＤ３は、基本的には図８及び図２６を参照して説明したメモリダイＭＤと同様に構成されている。ただし、メモリダイＭＤ，ＭＤ２においてＸ方向に並ぶ４つのメモリプレーンＭＰ０～メモリプレーンＭＰ３が同一のプレーングループＰＧ０，ＰＧ０´に属していたのに対し、メモリダイＭＤ３においては、Ｙ方向に並ぶ４つのメモリプレーンが同一のプレーングループに属している。
即ち、メモリダイＭＤ３は、４つのプレーングループＰＧ０´´～プレーングループＰＧ３´´を備えている。プレーングループＰＧ０´´は、メモリプレーンＭＰ０，ＭＰ４，ＭＰ８，ＭＰ１２を含む。プレーングループＰＧ１´´は、メモリプレーンＭＰ１，ＭＰ５，ＭＰ９，ＭＰ１３を含む。プレーングループＰＧ２´´は、メモリプレーンＭＰ２，ＭＰ６，ＭＰ１０，ＭＰ１４を含む。プレーングループＰＧ３´´は、メモリプレーンＭＰ３，ＭＰ７，ＭＰ１１，ＭＰ１５を含む。
また、例えば図８等を参照して説明した様に、メモリダイＭＤの周辺回路領域ＲＰＣ２には、Ｙ方向に並ぶ４つのメモリプレーンＭＰに対応して、２組の配線ＣＧが設けられていた。例えば、図８の例では、メモリプレーンＭＰ２，ＭＰ６，ＭＰ１０，ＭＰ１４に対応して、複数の配線ＣＧ０Ｃからなる組、及び、複数の配線ＣＧ１Ｃからなる組が設けられていた。一方、図２７に示す様に、メモリダイＭＤ３の周辺回路領域ＲＰＣ２には、Ｙ方向に並ぶ４つのメモリプレーンＭＰに対応して、１組の配線ＣＧが設けられている。例えば、図２７の例では、メモリプレーンＭＰ２，ＭＰ６，ＭＰ１０，ＭＰ１４に対応して、複数の配線ＣＧからなる組が設けられている。
尚、第８実施形態に係る半導体記憶装置は、第１実施形態～第６実施形態に係る動作を実行可能であっても良い。
［第８実施形態に係る半導体記憶装置の効果］
第８実施形態に係る半導体記憶装置によれば、第１実施形態～第６実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
また、第１実施形態～第７実施形態に係るメモリダイＭＤ，ＭＤ２は、Ｙ方向に並ぶ複数のプレーングループを備えていた。また、各プレーングループが、Ｘ方向に並ぶ複数のメモリプレーンを備えていた。この様な構成では、異なるプレーングループに属するメモリプレーン中のＷＬ等に異なる電圧を供給するために、Ｙ方向に並ぶプレーングループの数と同数の、配線ＣＧの組を設ける必要があった。これにより、配線ＣＧの数が増大して、回路面積の増大につながる可能性がある。また、近接して設けられた２組の配線ＣＧの間で、クロストークが生じてしまう恐れがある。
一方、第８実施形態に係るメモリダイＭＤ３は、Ｘ方向に並ぶ複数のプレーングループを備えている。また、各プレーングループが、Ｙ方向に並ぶ複数のメモリプレーンを備えている。特に、図２７の例では、同じプレーングループに属する複数のメモリプレーンが、全てＹ方向に並んでいる。従って、配線ＣＧの組を、各プレーングループに対応して一組ずつ設ければ良い。従って、第８実施形態に係る半導体記憶装置は、第１実施形態～第７実施形態に係る半導体記憶装置と比較して、回路面積を小さくすることが可能である。また、上述の様な配線ＣＧ間のクロストークの影響を大幅に抑制可能である。
［第９実施形態］
次に、図２８を参照して、第９実施形態について説明する。図２８は、第９実施形態に係る半導体記憶装置のメモリダイＭＤ４の模式的な平面図である。
ここまでの説明では、図４等を参照して説明した様に、メモリダイＭＤが１６個のメモリプレーンＭＰ０～メモリプレーンＭＰ１５を備えていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。以下、この点について説明する。
図２８に示す様に、メモリダイＭＤ４は、基本的には図８等を参照して説明したメモリダイＭＤと同様に構成されている。ただし、メモリダイＭＤが２つのプレーングループＰＧ０，ＰＧ１を備えていたのに対し、メモリダイＭＤ４は８つのプレーングループＰＧ０´´～プレーングループＰＧ７´´を備えている。プレーングループＰＧ０´´は、メモリプレーンＭＰ０～メモリプレーンＭＰ３を含む。プレーングループＰＧ１´´は、メモリプレーンＭＰ４～メモリプレーンＭＰ７を含む。プレーングループＰＧ２´´は、メモリプレーンＭＰ８～メモリプレーンＭＰ１１を含む。プレーングループＰＧ３´´は、メモリプレーンＭＰ１２～メモリプレーンＭＰ１５を含む。プレーングループＰＧ４´´は、メモリプレーンＭＰ１６～メモリプレーンＭＰ１９を含む。プレーングループＰＧ５´´は、メモリプレーンＭＰ２０～メモリプレーンＭＰ２３を含む。プレーングループＰＧ６´´は、メモリプレーンＭＰ２４～メモリプレーンＭＰ２７を含む。プレーングループＰＧ７´´は、メモリプレーンＭＰ２８～メモリプレーンＭＰ３１を含む。
尚、メモリダイＭＤ４は、メモリダイＭＤと同様に、書込用のシーケンサを２つ備えていても良いし、３つ～８つ備えていても良い。また、プレーングループＰＧ０´´に対応する配線ＣＧとプレーングループＰＧ２´´に対応する配線ＣＧとは、同一であっても良いし、異なっていても良い。また、プレーングループＰＧ１´´に対応する配線ＣＧとプレーングループＰＧ３´´に対応する配線ＣＧとは、同一であっても良いし、異なっていても良い。また、プレーングループＰＧ４´´に対応する配線ＣＧとプレーングループＰＧ６´´に対応する配線ＣＧとは、同一であっても良いし、異なっていても良い。また、プレーングループＰＧ５´´に対応する配線ＣＧとプレーングループＰＧ７´´に対応する配線ＣＧとは、同一であっても良いし、異なっていても良い。
また、第９実施形態に係る半導体記憶装置は、第１実施形態～第６実施形態に係る動作を実行可能であっても良い。
［第９実施形態に係る半導体記憶装置の効果］
第９実施形態に係る半導体記憶装置によれば、第１実施形態～第６実施形態に係る半導体記憶装置と同様の効果を奏することが可能である。
［その他の実施形態］
以上、第１実施形態～第９実施形態に係る半導体記憶装置について説明した。しかしながら、この様な構成は例示に過ぎず、具体的な構成、方法等は適宜調整可能である。
例えば、第１実施形態～第９実施形態に係る半導体記憶装置においては、図１０等を参照して説明した様に、ワード線ＷＬがＹ方向に延伸し、ビット線ＢＬがＸ方向に延伸していた。しかしながら、この様な構成はあくまでも例示に過ぎない。例えば、ワード線ＷＬがＸ方向に延伸し、ビット線ＢＬがＹ方向に延伸していても良い。
また、第１実施形態～第９実施形態に係る半導体記憶装置においては、複数のメモリプレーンが複数のメモリグループにグループ分けされており、グループ単位でアクセスの可否が決定される様に構成されていた。しかしながら、この様な構成はあくまでも例示に過ぎない。例えば、半導体記憶装置は、プレーン単位でアクセスの可否が決定される様に構成されても良い。
また、第１実施形態～第９実施形態に係る半導体記憶装置においては、半導体層１２０の下端が半導体基板１００に接続されていた。また、半導体基板１００の上面に、周辺回路ＰＣに含まれる全てのトランジスタが形成されていた。しかしながら、この様な構成はあくまでも例示に過ぎない。以上において説明した様な書込シーケンス等の方法は、他の構造を有する半導体記憶装置に対しても適用可能である。以下、この様な半導体記憶装置の構造について例示する。
例えば、図２９及び図３０に例示するメモリダイＭＤ５は、図３０に示す様に、半導体基板１００と、半導体基板１００の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
トランジスタ層ＬＴＲは、複数のトランジスタＴｒを備える。これら複数のトランジスタＴｒは、半導体基板１００の上面をチャネル領域とする電界効果型のトランジスタである。図示の構成においては、これら複数のトランジスタＴｒによって周辺回路ＰＣが構成される。
メモリセルアレイ層ＬＭＣＡは、基本的には図１０等を参照して説明した半導体基板１００上の構成と同様に構成されている。ただし、メモリセルアレイ層ＬＭＣＡは、複数の導電層１１０の下方に設けられた導電層１１２を備える。また、半導体層１２０の下端が、半導体基板１００ではなく導電層１１２に接続されている。
また、図２９の例では、メモリダイＭＤ５の周辺回路領域ＲＰＣ２に、配線ＣＧ０Ｃ，ＣＧ１Ｃが設けられている。配線ＣＧ０Ｃは、プレーングループＰＧ０に対応する領域に設けられている。配線ＣＧ１Ｃは、プレーングループＰＧ１に対応する領域に設けられている。
この様な構成においても、図２７を参照して説明したメモリダイＭＤ３と同様に、第１実施形態～第７実施形態に係る半導体記憶装置と比較して、回路面積を小さくすることが可能である。また、上述の様な配線ＣＧ間のクロストークの影響を大幅に抑制可能である。
また、例えば、図３１に例示するメモリダイＭＤ６は、チップＣＭＣＡと、チップＣＴＲと、を備えている。これらチップＣＭＣＡ及びチップＣＴＲは、銅（Ｃｕ）等を含む複数の貼合電極ＰＩを備え、これら複数の貼合電極ＰＩを介して電気的、物理的に接続されている。
チップＣＭＣＡは、例えば図３２に示す様に、図１０を参照して説明した半導体基板１００上の構成を含んでいても良いし、図３０のメモリセルアレイ層ＬＭＣＡ中の構成を含んでいても良い。また、チップＣＭＣＡは、トランジスタＴｒを含んでいなくても良いし、含んでいても良い。チップＣＭＣＡがトランジスタＴｒを含まない場合、チップＣＭＣＡは、半導体基板１００を含んでいても良いし、含んでいなくても良い。また、チップＣＭＣＡがトランジスタＴｒを含む場合、チップＣＭＣＡは、図３３に示す様に、図３０を参照して説明した様なトランジスタ層ＬＴＲ及びメモリセルアレイ層ＬＭＣＡを含んでいても良い。
チップＣＴＲは、半導体基板２００と、複数のトランジスタＴｒ´と、を備える。半導体基板２００は、例えば、半導体基板１００とほぼ同様に構成されていても良い。複数のトランジスタＴｒ´は、半導体基板２００の上面をチャネル領域とする電界効果型のトランジスタである。図３２及び図３３の例では、チップＣＭＣＡ及びチップＣＴＲに含まれる複数のトランジスタＴｒ，Ｔｒ´によって周辺回路ＰＣが構成される。
この様な構成においても、図２９を参照して説明した様な配線ＣＧの配線パターンを比較的容易に採用し得る。この様な場合、図２７を参照して説明したメモリダイＭＤ３と同様に、第１実施形態～第７実施形態に係る半導体記憶装置と比較して、回路面積を小さくすることが可能である。また、上述の様な配線ＣＧ間のクロストークの影響を大幅に抑制可能である。
また、以上の説明では、図１９等を参照して説明した様に、２以上の書込シーケンスを並行して実行可能な半導体記憶装置を例示した。また、一方の書込シーケンスにおいて選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給するタイミングと、他方の書込シーケンスにおいて選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給するタイミングと、を一致させていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、上述の通り、図２７を参照して説明したメモリダイＭＤ３、及び、図２９を参照して説明したメモリダイＭＤ５においては、上述の様な配線ＣＧ間のクロストークの影響を大幅に抑制可能である。従って、この様な構成においては、一方の書込シーケンスにおいて選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給するタイミングと、他方の書込シーケンスにおいて選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給するタイミングと、を一致させなくても良い。
また、第５実施形態に係る書込シーケンスを実行可能な半導体記憶装置のアドレス比較回路ＡＤＣ（図４）は、例えば、複数のプレーングループに対応して、図３４に例示する様なアドレス比較ユニットａｄｃを複数備えていても良い。
アドレス比較ユニットａｄｃは、例えば、レジスタモジュールＲＭ内の複数のラッチ回路に接続されている。図３４には、この様なラッチ回路として、ラッチ回路ＤＩＬ＿０～ＤＩＬ＿７、ラッチ回路ＡＣＬ＿０～ＡＣＬ＿７、及び、ラッチ回路ＳＰＬ＿０～ＳＰＬ＿７を例示している。ラッチ回路ＤＩＬ＿０～ＤＩＬ＿７は、それぞれ、メモリプレーンＭＰ０～ＭＰ７に書込シーケンスを実行する旨のコマンドセットが入力された場合に“Ｈ”をラッチし、それ以外の場合に“Ｌ”をラッチする。ラッチ回路ＡＣＬ＿０～ＡＣＬ＿７は、それぞれ、メモリプレーンＭＰ０～ＭＰ７に対する書込シーケンスの実行中に“Ｈ”をラッチし、それ以外の場合に“Ｌ”をラッチする。ラッチ回路ＳＰＬ＿０～ＳＰＬ＿７は、それぞれ、メモリプレーンＭＰ０～ＭＰ７に読出動作を実行する旨の情報が入力された場合に“Ｈ”をラッチし、それ以外の場合に“Ｌ”をラッチする。
アドレス比較ユニットａｄｃは、例えば、複数のＯＲ回路５１＿０～５１＿７と、複数のＡＮＤ回路５２＿０～５２＿７と、ＯＲ回路５３と、を備える。複数のＯＲ回路５１＿０～５１＿７は、それぞれ、２つの入力端子を備える。一方の入力端子は、それぞれ、ラッチ回路ＤＩＬ＿０～ＤＩＬ＿７に接続されている。他方の入力端子は、それぞれ、ラッチ回路ＡＣＬ＿０～ＡＣＬ＿７に接続されている。複数のＡＮＤ回路５２＿０～５２＿７は、それぞれ、２つの入力端子を備える。一方の入力端子は、それぞれ、ＯＲ回路５１＿０～５１＿７の出力端子に接続されている。他方の入力端子は、それぞれ、ラッチ回路ＳＰＬ＿０～ＳＰＬ＿７に接続されている。ＯＲ回路５３は、８つの入力端子を備える。これら８つの入力端子は、それぞれ、ＡＮＤ回路５２＿０～５２＿７の出力端子に接続されている。
尚、図３４には、プレーングループＰＧ０に対応するアドレス比較ユニットａｄｃを示した。プレーングループＰＧ１に対応するアドレス比較ユニットは、図３４に例示するアドレス比較ユニットａｄｃと、ほぼ同様に構成されている。ただし、プレーングループＰＧ１に対応するアドレス比較ユニットは、プレーングループＰＧ０に対応する複数のラッチ回路のかわりに、プレーングループＰＧ１に対応する複数のラッチ回路を備える。
例えば、第５実施形態に係る書込シーケンスを実行する場合、書込シーケンスを実行する旨のコマンドセットの入力に伴って、ラッチ回路ＤＩＬ＿０～ＤＩＬ＿７又はこれに対応するラッチ回路のいずれかに“Ｈ”をラッチしても良い。また、書込シーケンスの実行開始に伴い、ラッチ回路ＡＣＬ＿０～ＡＣＬ＿７又はこれに対応するラッチ回路のいずれかに“Ｌ”をラッチしても良い。また、書込シーケンスの中断（サスペンド）に先立って、ラッチ回路ＳＰＬ＿０～ＳＰＬ＿７又はこれに対応するラッチ回路のいずれかに“Ｈ”をラッチしても良い。また、書込シーケンスを中断する場合には、例えば、プレーングループＰＧ０に対応するアドレス比較ユニットａｄｃの出力信号ＭＴＣＨ０が“Ｈ”である場合にはプレーングループＰＧ０に対する書込シーケンスを中断し、“Ｌ”である場合には中断しなくても良い。同様に、プレーングループＰＧ１に対応するアドレス比較ユニットの出力信号が“Ｈ”である場合にはプレーングループＰＧ１に対する書込シーケンスを中断し、“Ｌ”である場合には中断しなくても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＢＬ…ビット線、ＷＬ…ワード線。

Claims (5)

  1. 第１メモリダイを備え、
    前記第１メモリダイは、
    複数の第１メモリブロックを備える第１メモリプレーンと、
    複数の第２メモリブロックを備える第２メモリプレーンと、
    書込シーケンスに使用可能な第１シーケンサと、
    書込シーケンスに使用可能な第２シーケンサと
    を備える半導体記憶装置。
  2. 第１メモリダイを備え、
    前記第１メモリダイは、
    複数の第１メモリブロックを備える第１メモリプレーンと、
    複数の第２メモリブロックを備える第２メモリプレーンと
    を備え、
    前記複数の第１メモリブロックのうちの一つに対して書込シーケンスを指示する第１のコマンドセットが入力された後、前記第１のコマンドセットに対応する書込シーケンスが終了する前に、
    前記複数の第１メモリブロックのうちの一つに対して書込シーケンスを指示する第２のコマンドセットが入力された場合、前記第２のコマンドセットに対応する書込シーケンスが実行されず、
    前記複数の第２メモリブロックのうちの一つに対して書込シーケンスを指示する第３のコマンドセットが入力された場合、前記第３のコマンドセットに対応する書込シーケンスが実行される
    半導体記憶装置。
  3. 第１メモリダイを備え、
    前記第１メモリダイは、
    複数の第１メモリブロックを備える第１メモリプレーンと、
    複数の第２メモリブロックを備える第２メモリプレーンと
    を備え、
    前記複数の第１メモリブロックのうちの一つに対して書込シーケンスを指示する第１のコマンドセットが入力された後、前記第１のコマンドセットに対応する書込シーケンスが終了する前に、
    前記複数の第１メモリブロックのうちの一つに対して書込シーケンスを指示する第２のコマンドセットが入力された場合、前記第１のコマンドセットの入力が終了してから第１の時間の経過後に前記第２のコマンドセットに対応する書込シーケンスが終了し、
    前記複数の第２メモリブロックのうちの一つに対して書込シーケンスを指示する第３のコマンドセットが入力された場合、前記第１のコマンドセットの入力が終了してから第２の時間の経過後に前記第３のコマンドセットに対応する書込シーケンスが終了し、
    前記第２の時間は、前記第１の時間よりも短い
    半導体記憶装置。
  4. 前記複数の第１メモリブロックに接続された複数の第１配線と、
    前記複数の第２メモリブロックに接続された複数の第２配線と
    を備え、
    前記複数の第１メモリブロックのうちの一つに対する書込シーケンスを第１書込シーケンスとし、
    前記複数の第２メモリブロックのうちの一つに対する書込シーケンスを第２書込シーケンスとすると、
    前記第１書込シーケンスが開始されてから、前記第２書込シーケンスが開始されるまでの間に、前記複数の第１配線のうちの一つに、１回又は複数回、プログラム電圧が供給され、
    前記第２書込シーケンスが開始されてから、前記第１書込シーケンスが終了するまでの間に、前記複数の第１配線のうちの一つ、及び、前記複数の第２配線のうちの一つに、１回又は複数回、前記プログラム電圧が供給される
    請求項２又は３記載の半導体記憶装置。
  5. 前記第２書込シーケンスが開始されてから、前記第１書込シーケンスが終了するまでの間に、前記複数の第１配線のうちの一つに前記プログラム電圧が供給されるタイミングと、前記複数の第２配線のうちの一つに前記プログラム電圧が供給されるタイミングと、が一致する
    請求項４記載の半導体記憶装置。
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