JP7282665B2

JP7282665B2 - 半導体記憶装置

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Publication number: JP7282665B2
Application number: JP2019229434A
Authority: JP
Inventors: 隼人金野; 哲広今本
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-12-19
Filing date: 2019-12-19
Publication date: 2023-05-29
Anticipated expiration: 2039-12-19
Also published as: JP2021096890A; US20210193232A1; US11195588B2

Description

本実施形態は、半導体記憶装置に関する。

複数のメモリセルを含むメモリストリングと、これら複数のメモリセルに電気的に接続された複数の配線と、これら複数の配線に電圧を供給可能な電圧供給回路と、を備える半導体記憶装置が知られている。

特開２０１５－１７６３０９号公報

読出動作を高速に実行可能な半導体記憶装置を提供する。

一の実施形態に係る半導体記憶装置は、第１メモリセル及び第２メモリセルを含むメモリストリングと、第１メモリセルに電気的に接続された第１配線と、第２メモリセルに電気的に接続された第２配線と、電圧供給回路と、を備える。電圧供給回路は、第１配線及び第２配線に、第１電圧よりも小さい読出電圧及びベリファイ電圧、第１電圧よりも大きく第２電圧よりも小さい読出パス電圧及び書込パス電圧、並びに、第２電圧よりも大きいプログラム電圧を供給可能である。また、半導体記憶装置は、第１メモリセルに対する書込動作に際して、複数回の書込ループを実行可能に構成される。この書込ループは、第１配線にプログラム電圧を供給し第２配線に書込パス電圧を供給するプログラム動作と、第１配線にベリファイ電圧を供給し第２配線に読出パス電圧を供給するベリファイ動作と、を含む。書込動作の第１のタイミングで、第１の書込ループに含まれる第１のプログラム動作が開始される。第１のタイミングの後の第２のタイミングで、第２配線への、第１のプログラム動作に対応する書込パス電圧の供給が開始される。第１のタイミングと第２のタイミングとの間の第１期間に第１コマンドが受信された場合、第１のプログラム動作に対応する書込パス電圧の供給の開始前に書込動作が中断される。

一の実施形態に係る半導体記憶装置は、第１メモリセル及び第２メモリセルを含むメモリストリングと、第１メモリセルに電気的に接続された第１配線と、第２メモリセルに電気的に接続された第２配線と、電圧供給回路と、を備える。電圧供給回路は、第１配線及び第２配線に、第１電圧よりも小さい読出電圧及びベリファイ電圧、第１電圧よりも大きく第２電圧よりも小さい読出パス電圧及び書込パス電圧、並びに、第２電圧よりも大きいプログラム電圧を供給可能である。また、半導体記憶装置は、第１メモリセルに対する書込動作に際して、複数回の書込ループを実行可能に構成される。この書込ループは、第１配線にプログラム電圧を供給し第２配線に書込パス電圧を供給するプログラム動作と、第１配線にベリファイ電圧を供給し第２配線に読出パス電圧を供給するベリファイ動作と、を含む。書込動作の第１のタイミングで、第１配線への、第１の書込ループに含まれる第１のベリファイ動作に対応する第１ベリファイ電圧の供給が開始される。第１のタイミングの後の第２のタイミングで、第１配線の電圧が第１ベリファイ電圧である。第２のタイミングの後の第３のタイミングで、第１配線への第２ベリファイ電圧の供給が開始される。第１のタイミングと第２のタイミングとの間の第１期間に第１コマンドが受信された場合、第２のタイミングにおいて書込動作が中断される。第２のタイミングと第３のタイミングとの間の第２期間に第１コマンドが受信された場合、第２ベリファイ電圧の供給の開始前に書込動作が中断される。

第１実施形態に係るメモリシステム１００の構成を示す模式的なブロック図である。同メモリシステム１００の構成例を示す模式的な側面図である。同構成例を示す模式的な平面図である。第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。同メモリダイＭＤの一部の構成を示す模式的な回路図である。同メモリダイＭＤの一部の構成を示す模式的なブロック図である。第１実施形態に係る第１読出動作について説明するためのタイミングチャートである。第１実施形態に係る第１読出動作について説明するためのフローチャートである。第１実施形態に係る第１読出動作について説明するためのタイミングチャートである。第１実施形態に係る第２読出動作について説明するためのタイミングチャートである。第１実施形態に係る書込動作について説明するためのタイミングチャートである。第１実施形態に係る書込動作について説明するためのフローチャートである。第１実施形態に係るプログラム動作について説明するためのフローチャートである。第１実施形態に係るベリファイ動作について説明するためのフローチャートである。第１実施形態に係る書込動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第１実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第２実施形態に係る書込動作について説明するためのタイミングチャートである。第２実施形態に係るサスペンド動作について説明するためのタイミングチャートである。第２実施形態に係るサスペンド動作について説明するためのタイミングチャートである。その他の実施形態に係る書込動作について説明するためのタイミングチャートである。その他の実施形態に係る書込動作について説明するためのタイミングチャートである。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

［第１実施形態］
［構成］
図１は、第１実施形態に係るメモリシステム１００の構成を示す模式的なブロック図である。

メモリシステム１００は、ホストコンピュータ２００から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１００は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１００は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２００に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。

図２は、本実施形態に係るメモリシステム１００の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。

図２に示す通り、本実施形態に係るメモリシステム１００は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントロールダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接続されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントロールダイＣＤの下面に接続されている。コントロールダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。

図３に示す通り、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。

図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。

図４に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。

メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。

メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

周辺回路ＰＣは、図４に示す通り、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。

電圧生成回路ＶＧは、例えば図５に示す様に、複数の動作電圧出力端子３１を備える。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。これら降圧回路及びチャージポンプ回路は、それぞれ、電源電圧Ｖ_ＣＣ及び接地電圧Ｖ_ＳＳが供給される端子（図４）に接続されている。これらの端子は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の動作電圧出力端子３１に同時に出力する。動作電圧出力端子３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。

電圧生成回路ＶＧは、読出動作に際し、動作電圧として読出電圧及び読出パス電圧を生成する。読出電圧は、選択メモリセルＭＣに記憶されたデータの判別に使用される電圧である。読出電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣのうちの一部がＯＮ状態となり、それ以外のメモリセルＭＣはＯＦＦ状態となる。読出電圧は、例えば、０Ｖより大きく、７Ｖより小さい範囲の電圧であっても良い。読出パス電圧は、メモリセルＭＣをＯＮ状態にするための電圧である。従って、読出パス電圧は、読出電圧及び後述するベリファイ電圧よりも大きい。読出パス電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣは全てＯＮ状態となる。読出パス電圧は、例えば、５Ｖより大きく、１０Ｖより小さい範囲の電圧であっても良い。

また、電圧生成回路ＶＧは、書込動作に際し、動作電圧として書込パス電圧及びプログラム電圧を生成する。書込パス電圧は、メモリセルＭＣをＯＮ状態にするための電圧であり、読出電圧よりも大きい。書込パス電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣは全てＯＮ状態となる。書込パス電圧は、例えば、７Ｖより大きく、１５Ｖより小さい範囲の電圧であっても良い。プログラム電圧は、メモリセルＭＣの電荷蓄積膜に電荷を蓄積させるための電圧であり、書込パス電圧よりも大きい。書込プログラム電圧がワード線ＷＬに印加された場合、複数のメモリセルＭＣのうちの一部の電荷蓄積膜に電子が蓄積し、これによってメモリセルＭＣのしきい値電圧が増大する。プログラム電圧は、例えば、１５Ｖより大きく、３０Ｖより小さい範囲の電圧であっても良い。

また、電圧生成回路ＶＧは、書込動作に際し、動作電圧としてベリファイ電圧及び読出パス電圧を生成する。ベリファイは、選択メモリセルＭＣのしきい値電圧が十分に増大したか否かの判別に使用される電圧である。ベリファイ電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣのうち、しきい値電圧が十分に増大していないものはＯＮ状態となり、しきい値電圧が十分に増大したものはＯＦＦ状態となる。ベリファイ電圧は、例えば、０Ｖより大きく、７Ｖより小さい範囲の電圧であっても良い。

ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡＤＤをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。

アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。

尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＭＢについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＭＢについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。

ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。

尚、図示の例において、ブロック選択回路２３には、１つのワード線ＷＬについて１つずつブロック選択トランジスタ３５が設けられ、１つの選択ゲート線（ＳＧＤ、ＳＧＳ）について１つずつブロック選択トランジスタ３５が設けられている。しかしながら、この構成は適宜変更可能である。例えば、１つの選択ゲート線（ＳＧＤ、ＳＧＳ）について２つずつブロック選択トランジスタ３５を設けても良い。

電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する動作電圧出力端子３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。

センスアンプモジュールＳＡＭは、複数のビット線ＢＬに接続される。センスアンプモジュールＳＡＭは、例えば図６に示す様に、ビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、それぞれ、ビット線ＢＬに接続されたセンスアンプ回路ＳＡと、センスアンプ回路ＳＡに接続された配線ｌｂｕｓと、この配線ｌｂｕｓを介してセンスアンプ回路ＳＡに接続された複数のラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬと、配線ｌｂｕｓと配線ｄｂｕｓとの間に接続されたスイッチトランジスタＤＳＷと、を備える。

センスアンプ回路ＳＡは、例えば、ビット線ＢＬの電流を検知するセンス回路と、このセンス回路によって検知されたデータをラッチするラッチ回路と、このラッチ回路にラッチされたデータに応じてビット線ＢＬに異なる電圧を転送する電圧転送回路と、を備える。センス回路は、例えば、センストランジスタを備える。センストランジスタは、ビット線ＢＬに接続されたゲート電極と、配線ｌｂｕｓに接続されたドレイン電極と、接地端子に接続されたソース電極と、を備える。ラッチ回路は、例えば、ｌｂｕｓに接続されている。電圧転送回路は、例えば、ビット線ＢＬを第１電圧供給線に接続する第１トランジスタと、ビット線ＢＬを第２電圧供給線に接続する第２トランジスタと、を備える。これら第１トランジスタ及び第２トランジスタのゲート電極は、ラッチ回路に接続されている。

ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬは、書込動作においてメモリセルＭＣに書き込まれるユーザデータをラッチする。また、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬは、各種演算処理等に使用される。

尚、複数のセンスアンプユニットＳＡＵは、それぞれ、複数の配線ｄｂｕｓを含むデータバスＤＢＵＳを介してキャッシュメモリＣＭ（図４）に接続される。キャッシュメモリＣＭは、センスアンプユニットＳＡＵに対応する複数のラッチ回路を備える。キャッシュメモリＣＭには、書込動作においてメモリセルＭＣに書き込まれるユーザデータ、又は、読出動作においてメモリセルＭＣから読み出されたユーザデータがラッチされる。

また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢと導通させる。

シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７に接続されたコンパレータ等の入力回路及びＯＣＤ回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。

論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

外部制御端子／ＣＥｎは、メモリダイＭＤの選択に際して用いられる。外部制御端子／ＣＥｎに“Ｌ”が入力されたメモリダイＭＤの入出力制御回路Ｉ／Ｏはデータ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介したデータの入出力を行う。外部制御端子／ＣＥｎに“Ｈ”が入力されたメモリダイＭＤの入出力制御回路Ｉ／Ｏはデータ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介したデータの入出力を行わない。

また、外部制御端子ＣＬＥは、コマンドレジスタＣＭＲの使用に際して用いられる。外部制御端子ＣＬＥに“Ｈ”が入力された場合、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介して入力されたデータはコマンドデータＣＭＤとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、コマンドレジスタＣＭＲに転送される。

また、外部制御端子ＡＬＥは、アドレスレジスタＡＤＲの使用に際して用いられる。外部制御端子ＡＬＥに“Ｈ”が入力された場合、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介して入力されたデータはアドレスデータＡＤＤとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、アドレスレジスタＡＤＲに転送される。

尚、外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力された場合、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介して入力されたデータはユーザデータＤＡＴとして入出力制御回路Ｉ／Ｏ内のバッファメモリに格納され、バスＤＢを介してキャッシュメモリＣＭに転送される。

また、外部制御端子／ＷＥは、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介したデータの入力に際して用いられる。データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介して入力されたデータは、外部制御端子／ＷＥの電圧の立ち上がり（入力信号の切り換え）のタイミングで入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。

また、外部制御端子／ＲＥは、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介したデータの出力に際して用いられる。データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち上がり（入力信号の切り換え）のタイミングで切り替わる。

［読出動作］
次に、本実施形態に係る半導体記憶装置の読出動作について説明する。尚、以下の説明においては、メモリセルアレイＭＣＡに記憶されたユーザデータをキャッシュメモリＣＭに転送する動作を、第１読出動作と呼ぶ。また、キャッシュメモリＣＭに保持されたユーザデータをデータ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７を介してコントロールダイＣＤに出力する動作を、第２読出動作と呼ぶ。

図７は、第１読出動作について説明するためのタイミングチャートである。

図７には、第１読出動作に際してメモリダイＭＤに入力されるコマンドセットを例示している。このコマンドセットは、データＣ１０１，Ａ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５及びデータＣ１０２を含む。

タイミングｔ１０１において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ１０１を入力する。即ち、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７の電圧をデータＣ１０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＣ１０１は、第１読出動作の開始時に入力されるコマンドである。

タイミングｔ１０２において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０１を入力する。即ち、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７の電圧をデータＡ１０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＡ１０１は、カラムアドレスＣＡの一部である。

タイミングｔ１０３において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０２を入力する。データＡ１０２は、カラムアドレスＣＡの一部である。

タイミングｔ１０４において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０３を入力する。データＡ１０３は、ロウアドレスＲＡの一部である。データＡ１０３は、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、を含む。

タイミングｔ１０５において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０４を入力する。データＡ１０４は、ロウアドレスＲＡの一部である。データＡ１０４は、例えば、ブロックアドレス及びページアドレスを含む。

タイミングｔ１０６において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０５を入力する。データＡ１０５は、コントロールダイＣＤによって制御される複数のメモリダイＭＤから一のメモリダイＭＤを特定するチップアドレスを含む。

タイミングｔ１０７において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ１０２を入力する。データＣ１０２は、第１読出動作に関するコマンドセットの入力が終了したことを示すコマンドである。

タイミングｔ１０８において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて第１読出動作が実行される。

タイミングｔ１０９において、メモリダイＭＤにおける第１読出動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

図８は、第１読出動作について説明するためのフローチャートである。図９は、第１読出動作について説明するためのタイミングチャートである。尚、以下の説明においては、各メモリセルＭＣが複数ビットのデータを記憶し、第１読出動作に際して複数通りの読出電圧が使用される例について説明する。

ステップＳ１０１においては、変数ｋが１に設定される。この動作は、例えば、図９のタイミングｔ１０８に実行される。

ステップＳ１０２においては、非選択ワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤが供給される。例えば、電圧生成回路ＶＧ（図５）の所定の動作電圧出力端子３１から読出パス電圧Ｖ_ＲＥＡＤが出力される。また、データＡ１０１～Ａ１０５に対応するワード線ＷＬが選択ワード線ＷＬとして特定され、それ以外のワード線ＷＬが非選択ワード線ＷＬとして特定される。また、これら複数の非選択ワード線ＷＬが、ブロック選択トランジスタ３５、配線ＣＧ及び電圧選択トランジスタ３７を介して上記所定の動作電圧出力端子３１と導通する。また、ステップＳ１０２においては、データＡ１０１～Ａ１０５に対応するドレイン選択線ＳＧＤ及びソース選択線ＳＧＳに、電圧Ｖ_ＳＧが供給される。電圧Ｖ_ＳＧは、選択トランジスタ（ＳＴＤ，ＳＴＳ）がＯＮ状態となる程度の大きさを有する。この動作は、例えば、図９のタイミングｔ１２１に実行される。

ステップＳ１０３においては、選択ワード線ＷＬに読出電圧Ｖ_ＣＧＲが供給される。この動作は、例えば、図９のタイミングｔ１２２，ｔ１２５に実行される。

ステップＳ１０４においては、センス動作が実行される。例えば、ビット線ＢＬ（図５）に所定のビット線電圧を供給している状態において、センスアンプ回路ＳＡ（図６）のセンスノードを一定期間ビット線ＢＬと導通させる。センス動作は、例えば、図９のタイミングｔ１２３～ｔ１２４、及び、タイミングｔ１２６～ｔ１２７に実行される。尚、センス動作の実行後には、センストランジスタが配線ｌｂｕｓ（図６）と導通し、配線ｌｂｕｓの電荷が放電又は維持される。また、センスアンプユニットＳＡＵ内のいずれかのラッチ回路が配線ｌｂｕｓと導通し、このラッチ回路によって配線ｌｂｕｓのデータがラッチされる。

ステップＳ１０５においては、変数ｋがＫ（Ｋは自然数）に達したか否か判定される。達していなかった場合には、ステップＳ１０６に進む。達していた場合には、ステップＳ１０７に進む。尚、図９には、Ｋが２である場合を例示している。

ステップＳ１０６においては、変数ｋに１が加算される。また、電圧生成回路ＶＧ（図５）において、読出電圧Ｖ_ＣＧＲを増大させ、又は、減少させる。その後、ステップＳ１０３に進む。

ステップＳ１０７においては、選択ワード線ＷＬ、非選択ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に、接地電圧Ｖ_ＳＳが供給される。この動作は、例えば、図９のタイミングｔ１２８に実行される。

ステップＳ１０８においては、センスアンプ回路ＳＡ内のラッチ回路にラッチされたデータを、配線ｌｂｕｓ（図６）、スイッチトランジスタＤＳＷ、配線ｄｂｕｓを介してキャッシュメモリＣＭ（図４）に転送する。この動作は、例えば、図９のタイミングｔ１２８からタイミングｔ１０９までの間に実行される。その後、第１読出動作を終了させる。

図１０は、第２読出動作について説明するためのタイミングチャートである。

図１０には、第２読出動作に際してメモリダイＭＤに入力されるコマンドセットを例示している。このコマンドセットは、データＣ１０３，Ａ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５及びデータＣ１０４を含む。

タイミングｔ１２１において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ１０３を入力する。データＣ１０３は、第２読出動作の開始時に入力されるコマンドである。

タイミングｔ１２２において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０１を入力する。

タイミングｔ１２３において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０２を入力する。

タイミングｔ１２４において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０３を入力する。

タイミングｔ１２５において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０４を入力する。

タイミングｔ１２６において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ１０５を入力する。

タイミングｔ１２７において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ１０４を入力する。データＣ１０４は、第２読出動作に関するコマンドセットの入力が終了したことを示すコマンドである。

タイミングｔ１２８において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて第２読出動作が実行される。

タイミングｔ１２９において、メモリダイＭＤにおける第２読出動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

タイミングｔ１３０において、コントロールダイＣＤはメモリダイＭＤから、データＤ１０１を出力させる。即ち、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＲＥを“Ｌ”から“Ｈ”に立ち上げる。これに伴い、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７の電圧が、データＤ１０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定される。コントロールダイＣＤは、この８ビット分のデータＤ１０１を取得する。データＤ１０１は、読出動作によってメモリセルＭＣから読み出されたユーザデータのうちの８ビット分のデータである。

タイミングｔ１３１において、コントロールダイＣＤはメモリダイＭＤからデータＤ１０２を出力させる。データＤ１０２は、読出動作によってメモリセルＭＣから読み出されたユーザデータのうちの８ビット分のデータである。以下同様に、コントロールダイＣＤはメモリダイＭＤからユーザデータを８ビットずつ出力させる。

［書込動作］
次に、本実施形態に係る半導体記憶装置の書込動作について説明する。

図１１は、書込動作について説明するためのタイミングチャートである。

図１１には、書込動作に際してメモリダイＭＤに入力されるコマンドセットを例示している。このコマンドセットは、データＣ２０１，Ａ２０１，Ａ２０２，Ａ２０３，Ａ２０４，Ａ２０５，Ｄ２０１，Ｄ２０２～Ｄ２ＸＸ及びデータＣ２０２を含む。

タイミングｔ２０１において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ２０１を入力する。データＣ２０１は、書込動作の開始時に入力されるコマンドである。

タイミングｔ２０２において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ２０１を入力する。データＡ２０１は、カラムアドレスＣＡの一部である。

タイミングｔ２０３において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ２０２を入力する。データＡ２０２は、カラムアドレスＣＡの一部である。

タイミングｔ２０４において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ２０３を入力する。データＡ２０３は、ロウアドレスＲＡの一部である。データＡ２０３は、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、を含む。

タイミングｔ２０５において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ２０４を入力する。データＡ２０４は、ロウアドレスＲＡの一部である。データＡ２０４は、例えば、ブロックアドレス及びページアドレスを含む。

タイミングｔ２０６において、コントロールダイＣＤはメモリダイＭＤに、アドレスデータＡＤＤとしてデータＡ２０５を入力する。データＡ２０５は、コントロールダイＣＤによって制御される複数のメモリダイＭＤから一のメモリダイＭＤを特定するチップアドレスを含む。

タイミングｔ２０７において、コントロールダイＣＤはメモリダイＭＤに、ユーザデータとしてデータＤ２０１を入力する。即ち、データ入出力端子Ｉ／Ｏ０～Ｉ／Ｏ７の電圧をデータＤ２０１の各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥを“Ｌ”から“Ｈ”に立ち上げる。データＤ２０１は、書込動作によってメモリセルＭＣに書き込まれるユーザデータのうちの８ビット分のデータである。

タイミングｔ２０８において、コントロールダイＣＤはメモリダイＭＤに、ユーザデータとしてデータＤ２０２を入力する。データＤ２０２は、書込動作によってメモリセルＭＣに書き込まれるユーザデータのうちの８ビット分のデータである。以下同様に、コントロールダイＣＤはメモリダイＭＤにユーザデータとして８ビットずつデータを入力する。

タイミングｔ２０９において、コントロールダイＣＤはメモリダイＭＤに、ユーザデータとしてデータＤ２ＸＸを入力する。データＤ２ＸＸは、書込動作によってメモリセルＭＣに書き込まれるユーザデータのうちの８ビット分のデータである。

タイミングｔ２１０において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ２０２を入力する。データＣ２０２は、書込動作に関するコマンドセットの入力が終了したことを示すコマンドである。

タイミングｔ２１１において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて書込動作が実行される。

タイミングｔ２１２において、メモリダイＭＤにおける書込動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

タイミングｔ２１３において、コントロールダイＣＤはメモリダイＭＤに、例えば、コマンドデータＣＭＤとしてデータＣ２０３を入力する。データＣ２０３は、ステータスレジスタＳＴＲ（図４）にラッチされたステータスデータの出力を要求するコマンドである。

タイミングｔ２１４において、コントロールダイＣＤはメモリダイＭＤから、例えば、データＤ２１１を出力させる。データＤ２１１は、ステータスデータである。

図１２は、書込動作について説明するためのフローチャートである。図１３は、書込動作に含まれるプログラム動作について説明するためのフローチャートである。図１４は、書込動作に含まれるベリファイ動作について説明するためのフローチャートである。図１５は、書込動作について説明するためのタイミングチャートである。

ステップＳ２０１においては、例えば図１２に示す様に、変数ｎが１に設定される。変数ｎは、書込ループの回数を示す変数である。この動作は、例えば、図１５のタイミングｔ２１１に実行される。また、例えば、センスアンプユニットＳＡＵ（図６）のラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬに、メモリセルＭＣに書き込まれるユーザデータがラッチされる。

ステップＳ２０２においては、プログラム動作が実行される。プログラム動作は、選択ワード線ＷＬにプログラム電圧を供給してメモリセルＭＣのしきい値電圧を増大させる動作である。この動作は、例えば、図１５のタイミングｔ２２１からタイミングｔ２２６にかけて、及び、タイミングｔ２４１からタイミングｔ２４６にかけて実行される。

ステップＳ２０３においては、サスペンド動作を実行するか否か判定される。本実施形態に係るサスペンド動作は、書込動作を一時的に中断する動作である。サスペンド動作が実行された場合、例えば、書込動作が中断されている間に、上述の第１読出動作や第２読出動作等を実行可能である。また、第１読出動作や第２読出動作等が終了した場合には、書込動作を再開することが可能である。サスペンド動作を実行するか否かの判定は、例えば、シーケンサＳＱＣ（図４）によってコマンドレジスタＣＭＲを参照し、サスペンド動作の実行を指示するコマンドデータＣＭＤの有無を確認することによって行っても良い。ステップＳ２０３においてサスペンド動作を実行する場合、書込動作はステップＳ２０４から再開される。サスペンド動作を実行しない場合、ステップＳ２０４に進む。

ステップＳ２０４においては、ベリファイ動作が実行される。ベリファイ動作は、選択メモリセルＭＣのしきい値電圧が所望の大きさに到達したか判定するための動作である。この動作は、例えば、図１５のタイミングｔ２２６からタイミングｔ２４１にかけて、及び、タイミングｔ２４６からタイミングｔ２６１にかけて実行される。

ステップＳ２０５においては、全ての選択メモリセルＭＣ、又は、一定の割合の選択メモリセルＭＣのしきい値電圧が目標値に達したか否か判定される。達していなかった場合には、ベリファイフェイルと判定され、ステップＳ２０６に進む。達していた場合には、ベリファイパスと判定され、ステップＳ２１０に進む。

ステップＳ２０６においては、変数ｎがＮ（Ｎは自然数）に達したか否か判定される。達していなかった場合には、ステップＳ２０７に進む。達していた場合には、ステップＳ２０９に進む。

ステップＳ２０７においては、変数ｎに１が加算される。また、電圧生成回路ＶＧ（図５）において、プログラム電圧Ｖ_ＰＧＭを増大させる。その後、ステップＳ２０８に進む。

ステップＳ２０８においては、サスペンド動作を実行するか否か判定される。サスペンド動作を実行する場合、書込動作はステップＳ２０２から再開される。サスペンド動作を実行しない場合、ステップＳ２０２に進む。

ステップＳ２０９においては、ステータスデータとしてステータスＮＧを示すデータを生成し、ステータスレジスタＳＴＲ（図４）にラッチさせる。その後、書込動作を終了させる。

ステップＳ２１０においては、ステータスデータとしてステータスＯＫを示すデータを生成し、ステータスレジスタＳＴＲ（図４）にラッチさせる。その後、書込動作を終了させる。

次に、図１３及び図１５を参照して、プログラム動作について説明する。

ステップＳ２２１においては、プログラム動作のセットアップ動作が実行される。例えば、センスアンプユニットＳＡＵ（図６）中のラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬにラッチされたデータに応じて、しきい値電圧の調整が行われるメモリセルＭＣに接続されたビット線ＢＬ（以下、「書込ビット線ＢＬ」と呼ぶ。）と、しきい値電圧の調整が禁止されるメモリセルＭＣに接続されたビット線ＢＬ（以下、「禁止ビット線ＢＬ」と呼ぶ。）と、を判別する。また、書込ビット線ＢＬに接地電圧程度の電圧を供給し、禁止ビット線ＢＬに所定の禁止電圧を供給して、ビット線ＢＬの電圧を調整する。この動作は、例えば、図１５のタイミングｔ２２１，ｔ２４１に実行される。

ステップＳ２２２においては、サスペンド動作を実行するか否か判定される。サスペンド動作を実行する場合、書込動作はステップＳ２２１から再開される。サスペンド動作を実行しない場合、ステップＳ２２３に進む。

ステップＳ２２３においては、選択ワード線ＷＬ及び非選択ワード線ＷＬに書込パス電圧Ｖ_ＰＡＳＳが供給される。また、ステップＳ２２３においては、データＡ２０１～Ａ２０５に対応するドレイン選択線ＳＧＤに、電圧Ｖ_ＳＧＤが供給される。電圧Ｖ_ＳＧＤは、図９を参照して説明した電圧Ｖ_ＳＧよりも小さく、ビット線ＢＬ（図５）の電圧に応じてドレイン選択トランジスタＳＴＤがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。この動作は、例えば、図１５のタイミングｔ２２２，ｔ２４２に実行される。

ステップＳ２２４においては、選択ワード線ＷＬにプログラム電圧Ｖ_ＰＧＭが供給される。この動作は、例えば、図１５のタイミングｔ２２３，ｔ２４３に実行される。

ステップＳ２２５においては、選択ワード線ＷＬの放電を行う。例えば、選択ワード線ＷＬに書込パス電圧Ｖ_ＰＡＳＳが供給される。この動作は、例えば、図１５のタイミングｔ２２４，ｔ２４４に実行される。

ステップＳ２２６においては、選択ワード線ＷＬ、非選択ワード線ＷＬ及びドレイン選択線ＳＧＤに接地電圧Ｖ_ＳＳが供給される。この動作は、例えば、図１５のタイミングｔ２２５，ｔ２４５に実行される。その後、プログラム動作を終了させる。

次に、図１４及び図１５を参照して、ベリファイ動作について説明する。

ステップＳ２３１においては、変数ｍが１に設定される。この動作は、例えば、図１５のタイミングｔ２２６，ｔ２４６に実行される。

ステップＳ２３２においては、非選択ワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤが供給される。また、ステップＳ２３２においては、データＡ２０１～Ａ２０５に対応するドレイン選択線ＳＧＤ及びソース選択線ＳＧＳに、電圧Ｖ_ＳＧが供給される。この動作は、例えば、図１５のタイミングｔ２２６，ｔ２４６に実行される。

ステップＳ２３３においては、選択ワード線ＷＬにベリファイ電圧Ｖ_ＶＦＹが供給される。この動作は、例えば、図１５のタイミングｔ２２７，ｔ２３１，ｔ２３４，ｔ２４７，ｔ２５１，ｔ２５４に実行される。

ステップＳ２３４においては、サスペンド動作を実行するか否か判定される。サスペンド動作を実行する場合、書込動作はステップＳ２３２から再開される。サスペンド動作を実行しない場合、ステップＳ２３５に進む。

ステップＳ２３５においては、センス動作が実行される。センス動作は、例えば、図１５のタイミングｔ２２９～ｔ２３０、ｔ２３２～ｔ２３３、ｔ２３５～ｔ２３６、ｔ２４９～ｔ２５０、ｔ２５２～ｔ２５３、ｔ２５５～ｔ２５６に実行される。

ステップＳ２３６においては、変数ｍがＭ（Ｍは自然数）に達したか否か判定される。達していなかった場合には、ステップＳ２３７に進む。達していた場合には、ステップＳ２３９に進む。尚、図１５には、Ｍが３である場合を例示している。

ステップＳ２３７においては、変数ｍに１が加算される。また、電圧生成回路ＶＧ（図５）において、ベリファイ電圧Ｖ_ＶＦＹを増大させ、又は、減少させる。その後、ステップＳ２３８に進む。

ステップＳ２３８においては、サスペンド動作を実行するか否か判定される。サスペンド動作を実行する場合、書込動作はステップＳ２３２から再開される。サスペンド動作を実行しない場合、ステップＳ２３３に進む。

ステップＳ２３９においては、選択ワード線ＷＬ、非選択ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に、接地電圧Ｖ_ＳＳが供給される。この動作は、例えば、図１５のタイミングｔ２３７，ｔ２５７に実行される。

ステップＳ２４０においては、例えば、センスアンプユニットＳＡＵ内のラッチ回路にラッチされたデータに基づいて、各メモリセルＭＣのしきい値電圧が目標値に達したか否か判定される。しきい値電圧が目標値に達したメモリセルＭＣに接続されたビット線ＢＬは、禁止ビット線ＢＬに設定される。この場合、センスアンプユニットＳＡＵ（図６）中のラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬにラッチされたデータが更新される。また、ステップＳ２４０においては、センスアンプ回路ＳＡ内のラッチ回路にラッチされたデータを、配線ｌｂｕｓ（図６）等を介して、図示しないカウンタに転送しても良い。カウンタは、目標値に達したメモリセルＭＣの数、又は、目標値に達していないメモリセルＭＣの数を数えても良い。尚、図１２のステップＳ２０５においては、この図示しないカウンタの計数結果が参照されても良い。

［サスペンド動作］
図１６は、サスペンド動作について説明するためのタイミングチャートである。尚、以下の説明では、サスペンド動作によって書込動作を中断し、書込動作が中断されている間に第１読出動作を実行する例について説明する。しかしながら、書込動作が中断されている間に第２読出動作を実行することも可能であるし、第１読出動作及び第２読出動作の双方を実行することも可能である。

上述の通り、本実施形態に係るサスペンド動作は、書込動作を一時的に中断する動作である。サスペンド動作は、例えば、図１１を参照して説明したタイミングｔ２１０からタイミングｔ２１２までの間に実行される。

タイミングｔ３０１において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ３０１を入力する。データＣ３０１は、書込動作を中断させる際に入力されるコマンドである。尚、データＣ３０１は、端子ＲＹ／／ＢＹが“Ｌ”状態であっても入力可能なコマンドである。

タイミングｔ３０２において、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

タイミングｔ３０３からタイミングｔ３０５にかけて、第１読出動作に際してメモリダイＭＤに入力されるコマンドセット（データＣ１０１，Ａ１０１，Ａ１０２，Ａ１０３，Ａ１０４，Ａ１０５及びデータＣ１０２。図７参照。）が入力される。

タイミングｔ３０６において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて第１読出動作が実行される。

タイミングｔ３０７において、メモリダイＭＤにおける第１読出動作が終了する。また、端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。

タイミングｔ３１０において、コントロールダイＣＤはメモリダイＭＤに、コマンドデータＣＭＤとしてデータＣ３０２を入力する。データＣ３０２は、書込動作を再開させる際に入力されるコマンドである。

タイミングｔ３１１において、端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となり、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて書込動作が再開される。

図１７は、図１５のタイミングｔ２２１からタイミングｔ２２２までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。

タイミングｔ２２１からタイミングｔ２２２までの間のいずれかの入力タイミングでデータＣ３０１が入力された場合、図１３のステップＳ２２２において、サスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２２２において書込動作が中断され、リカバリ動作が実行される。リカバリ動作では、例えば、ビット線ＢＬ、ワード線ＷＬ、選択ゲート線（ＳＧＤ，ＳＧＳ）（図５）等に接地電圧Ｖ_ＳＳ程度の大きさの電圧が供給される。また、例えば、電圧生成回路ＶＧ（図５）の動作電圧出力端子３１等に接地電圧Ｖ_ＳＳ程度の大きさの電圧が供給される。

尚、図示の例では、ワード線ＷＬへの書込パス電圧Ｖ_ＰＡＳＳの供給が開始される前に、ワード線ＷＬに接地電圧Ｖ_ＳＳ程度の大きさの電圧が供給されている。

タイミングｔ３０６からタイミングｔ３０７にかけては、上述の通り、第１読出動作が実行される。

タイミングｔ３１１においては、書込動作が再開される。尚、書込動作が中断されてから再開されるまでの間、図１２の変数ｎ及び図１４の変数ｍは図示しないレジスタ等に保持される。従って、タイミングｔ３１１においては、書込動作のｎ回目の書込ループのステップＳ２２１が開始される。また、例えば書込動作が再開されてからステップＳ２２１の処理が終了する前にデータＣ３０１が再度入力された場合、例えば、図１３のステップＳ２２２において、再びサスペンド動作を実行する旨の判定が行われる。

図１８は、図１５のタイミングｔ２２２からタイミングｔ２２６までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。

タイミングｔ２２２からタイミングｔ２２６までの間のいずれかの入力タイミングでデータＣ３０１が入力された場合、図１２のステップＳ２０３において、サスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２２６において書込動作が中断され、リカバリ動作が実行される。

タイミングｔ３１１においては、書込動作が再開される。尚、書込動作が中断されてから再開されるまでの間、図１２の変数ｎ及び図１４の変数ｍは図示しないレジスタ等に保持される。従って、タイミングｔ３１１においては、書込動作のｎ回目の書込ループのステップＳ２０４が開始される。

図１９は、図１５のタイミングｔ２２６からタイミングｔ２２８までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。

タイミングｔ２２６からタイミングｔ２２８までの間のいずれかの入力タイミングでデータＣ３０１が入力された場合、図１４のステップＳ２３４において、サスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２２８において書込動作が中断され、リカバリ動作が実行される。

尚、図示の例では、センス動作が実行される前に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に接地電圧Ｖ_ＳＳ程度の大きさの電圧が供給されている。従って、書込動作が中断されない場合と異なり、選択ワード線ＷＬにベリファイ電圧Ｖ_ＶＦＹが供給されている時間が、タイミングｔ２２７からタイミングｔ２３１までの時間よりも短い。また、非選択ワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤが供給されている時間、及び、選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧Ｖ_ＳＧが供給されている時間が、タイミングｔ２２６からタイミングｔ２３７までの時間よりも短い。

タイミングｔ３１１においては、書込動作が再開される。尚、書込動作が中断されてから再開されるまでの間、図１２の変数ｎ及び図１４の変数ｍ（＝１）は図示しないレジスタ等に保持される。従って、タイミングｔ３１１においては、書込動作のｎ回目の書込ループの１つ目のベリファイ電圧に対応する処理のステップＳ２３２が開始される。また、例えば書込動作が再開されてからステップＳ２３３の処理が終了する前にデータＣ３０１が再度入力された場合、例えば、図１４のステップＳ２３４において、再びサスペンド動作を実行する旨の判定が行われる。

図２０は、図１５のタイミングｔ２２８からタイミングｔ２３１までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。

タイミングｔ２２８からタイミングｔ２３１までの間のいずれかの入力タイミングでデータＣ３０１が入力された場合、図１４のステップＳ２３８において、サスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２３１において書込動作が中断され、リカバリ動作が実行される。

尚、図示の例では、ベリファイ電圧Ｖ_ＶＦＹが調整される前に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に接地電圧Ｖ_ＳＳ程度の大きさの電圧が供給されている。従って、書込動作が中断されない場合と異なり、非選択ワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤが供給されている時間、及び、選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧Ｖ_ＳＧが供給されている時間が、タイミングｔ２２６からタイミングｔ２３７までの時間よりも短い。

タイミングｔ３１１においては、書込動作が再開される。尚、書込動作が中断されてから再開されるまでの間、図１２の変数ｎ及び図１４の変数ｍ（＝２）は図示しないレジスタ等に保持される。従って、タイミングｔ３１１においては、書込動作のｎ回目の書込ループの２つ目のベリファイ電圧に対応する処理のステップＳ２３２が開始される。

図２１は、図１５のタイミングｔ２３１からタイミングｔ２３２までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。

タイミングｔ２３１からタイミングｔ２３４までの間のいずれかの入力タイミングでデータＣ３０１が入力された場合、図１４のステップＳ２３４において、サスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２３２において書込動作が中断され、リカバリ動作が実行される。

尚、図示の例では、センス動作が実行される前に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に接地電圧Ｖ_ＳＳ程度の大きさの電圧が供給されている。従って、書込動作が中断されない場合と異なり、選択ワード線ＷＬにベリファイ電圧Ｖ_ＶＦＹが供給されている時間が、タイミングｔ２３１からタイミングｔ２３４までの時間よりも短い。また、非選択ワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤが供給されている時間、及び、選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧Ｖ_ＳＧが供給されている時間が、タイミングｔ２２６からタイミングｔ２３７までの時間よりも短い。

タイミングｔ３１１においては、書込動作が再開される。尚、書込動作が中断されてから再開されるまでの間、図１２の変数ｎ及び図１４の変数ｍ（＝２）は図示しないレジスタ等に保持される。従って、タイミングｔ３１１においては、書込動作のｎ回目の書込ループの２つ目のベリファイ電圧に対応する処理のステップＳ２３２が開始される。また、例えば書込動作が再開されてからステップＳ２３３の処理が終了する前にデータＣ３０１が再度入力された場合、例えば、図１４のステップＳ２３４において、再びサスペンド動作を実行する旨の判定が行われる。

図２２は、図１５のタイミングｔ２３２からタイミングｔ２３４までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。

タイミングｔ２３２からタイミングｔ２３４までの間のいずれかの入力タイミングでデータＣ３０１が入力された場合、図１４のステップＳ２３８において、サスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２３４において書込動作が中断され、リカバリ動作が実行される。

タイミングｔ３１１においては、書込動作が再開される。尚、書込動作が中断されてから再開されるまでの間、図１２の変数ｎ及び図１４の変数ｍ（＝３）は図示しないレジスタ等に保持される。従って、タイミングｔ３１１においては、書込動作のｎ回目の書込ループの３つ目のベリファイ電圧に対応する処理のステップＳ２３２が開始される。

図２３は、図１５のタイミングｔ２３４からタイミングｔ２３５までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。

タイミングｔ２３４からタイミングｔ２３５までの間のいずれかの入力タイミングでデータＣ３０１が入力された場合、図１４のステップＳ２３４において、サスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２３５において書込動作が中断され、リカバリ動作が実行される。

尚、図示の例では、センス動作が実行される前に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に接地電圧Ｖ_ＳＳ程度の大きさの電圧が供給されている。従って、書込動作が中断されない場合と異なり、選択ワード線ＷＬにベリファイ電圧Ｖ_ＶＦＹが供給されている時間が、タイミングｔ２３４からタイミングｔ２３７までの時間よりも短い。また、非選択ワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤが供給されている時間、及び、選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧Ｖ_ＳＧが供給されている時間が、タイミングｔ２２６からタイミングｔ２３７までの時間よりも短い。

タイミングｔ３１１においては、書込動作が再開される。尚、書込動作が中断されてから再開されるまでの間、図１２の変数ｎ及び図１４の変数ｍ（＝３）は図示しないレジスタ等に保持される。従って、タイミングｔ３１１においては、書込動作のｎ回目の書込ループの３つ目のベリファイ電圧に対応する処理のステップＳ２３２が開始される。また、例えば書込動作が再開されてからステップＳ２３３の処理が終了する前にデータＣ３０１が再度入力された場合、例えば、図１４のステップＳ２３４において、再びサスペンド動作を実行する旨の判定が行われる。

図２４は、図１５のタイミングｔ２３５からタイミングｔ２４１までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。

タイミングｔ２３５からタイミングｔ２４１までの間のいずれかの入力タイミングでデータＣ３０１が入力された場合、図１２のステップＳ２０８において、サスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２４１において書込動作が中断され、リカバリ動作が実行される。

タイミングｔ３１１においては、書込動作が再開される。尚、書込動作が中断されてから再開されるまでの間、図１２の変数ｎ及び図１４の変数ｍは図示しないレジスタ等に保持される。従って、タイミングｔ３１１においては、書込動作のｎ回目の書込ループのステップＳ２２１が開始される。

以上、書込動作において、タイミングｔ２２１からタイミングｔ２４１までのいずれかの入力タイミングで上記データＣ３０１が入力される場合について説明した。ここで、書込動作におけるそれ以外の入力タイミングで上記データＣ３０１が入力された場合であっても、上述したいずれかの入力タイミングに対応する入力タイミングで上記データＣ３０１が入力された場合には、上述したステップと同様のステップにおいてサスペンド動作が実行される。

例えば、図２５は、図１５のタイミングｔ２４１からタイミングｔ２４２までの間に上記データＣ３０１が入力された場合に実行されるサスペンド動作について説明するためのタイミングチャートである。タイミングｔ２４１からタイミングｔ２４２までのタイミングは、タイミングｔ２２１からタイミングｔ２２２までのタイミングに対応する。従って、タイミングｔ２４１からタイミングｔ２４２までの間のいずれかの入力タイミングで上記データＣ３０１が入力された場合には、タイミングｔ２２１からタイミングｔ２２２までの間に上記データＣ３０１が入力された場合と同様に、図１３のステップＳ２２２においてサスペンド動作を実行する旨の判定が行われる。これにより、タイミングｔ２４２において書込動作が中断され、リカバリ動作が実行される。

［第１実施形態の効果］
例えば図１６を参照して説明した様に、第１実施形態においてサスペンド動作を実行する場合、コントロールダイＣＤは、書込動作中のタイミングｔ３０１に、メモリダイＭＤにコマンドデータＣＭＤとしてデータＣ３０１を入力する。また、その後のタイミングｔ３０２において端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、メモリダイＭＤへのアクセスが許可される。以下、タイミングｔ３０１からタイミングｔ３０２までの時間のことを、待ち時間ｔ１と呼ぶ場合がある。

半導体記憶装置の高速化に伴い、待ち時間ｔ１の短縮が望まれている。待ち時間ｔ１の短縮のためには、例えば、書込動作において、サスペンド動作の判定処理を複数回実行することが考えられる。

ここで、例えば図１５を参照して説明した例においては、タイミングｔ２２１からタイミングｔ２２６にかけてプログラム動作が実行される。タイミングｔ２２１からタイミングｔ２２６までの時間は、書込動作に含まれる複数の処理の中でも、比較的長い時間を要する処理となる場合がある。従って、待ち時間ｔ１の短縮のためには、例えば、タイミングｔ２２３からタイミングｔ２２４の間に、サスペンド動作の判定処理を実行することも考えられる。

しかしながら、タイミングｔ２２３からタイミングｔ２２４の間では、選択ワード線ＷＬにプログラム電圧Ｖ_ＰＧＭが供給されており、メモリセルＭＣのしきい値電圧が変化している。この様な処理を２回に分けて行った場合、メモリセルＭＣのしきい値電圧の変化の態様が異なってしまい、メモリセルＭＣの信頼性の低下を招いてしまう可能性がある。また、メモリセルＭＣに対する高電圧の印可回数が増大して、メモリセルＭＣの寿命の低下を招く恐れがある。

そこで、第１実施形態に係る半導体記憶装置においては、例えば図１７を参照して説明した様に、プログラム動作が開始されるタイミングｔ２２１から書込パス電圧Ｖ_ＰＡＳＳの供給が開始されるタイミングｔ２２２までの間にコマンドデータＣＭＤとして上記データＣ３０１が入力された場合、タイミングｔ２２２においてサスペンド動作を実行することとしている。

また、第１実施形態に係る半導体記憶装置においては、例えば図１８を参照して説明した様に、書込パス電圧Ｖ_ＰＡＳＳの供給が開始されるタイミングｔ２２２からプログラム動作が終了するタイミングｔ２２６までの間にコマンドデータＣＭＤとして上記データＣ３０１が入力された場合、タイミングｔ２２６においてサスペンド動作を実行することとしている。

この様な態様によれば、メモリセルＭＣの信頼性の低下及び寿命の低下を抑制しつつ、待ち時間ｔ１を短縮できる場合がある。

また、第１実施形態に係る半導体記憶装置においては、例えば図１９、図２１、図２３等を参照して説明した様に、ベリファイ動作が開始されるタイミングｔ２２６又はベリファイ電圧の供給が開始されるタイミングｔ２３１，ｔ２３４からセンス動作が開始されるよりも前のタイミングｔ２２８，ｔ２３２，ｔ２３５までの間にコマンドデータＣＭＤとして上記データＣ３０１が入力された場合、タイミングｔ２２８，ｔ２３２，ｔ２３５においてサスペンド動作を実行することとしている。

この様な態様によれば、待ち時間ｔ１を短縮できる場合がある。

［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。しかしながら、第２実施形態に係る半導体記憶装置においては、書込動作及びサスペンドに含まれる処理等が一部異なっている。

図２６は、書込動作について説明するためのタイミングチャートである。

図２６には、書込動作に際してメモリダイＭＤに入力されるコマンドセットを例示している。このコマンドセットは、基本的には図１１のコマンドセットと同様であるが、データＣ２０２のかわりに、データＣ２１２を含む。

図２６の例では、基本的に図１１の例と同様の態様でコマンドセットが入力される。しかしながら、タイミングｔ２１０においては、データＣ２０２のかわりに、データＣ２１２が入力される。また、タイミングｔ２１１では端子ＲＹ／／ＢＹが“Ｈ”状態から“Ｌ”状態となる。しかしながら、その直後のタイミングｔ２６２では端子ＲＹ／／ＢＹが“Ｌ”状態から“Ｈ”状態となり、その後で書込動作が開始される（図２８参照）。

図２７は、サスペンド動作について説明するためのタイミングチャートである。

本実施形態においては、書込動作の実行中に端子ＲＹ／／ＢＹが“Ｈ”状態であり、メモリダイＭＤへのアクセスが許可されている。従って、サスペンド動作の実行に際して、書込動作を中断させるコマンド（図１６のデータＣ３０１）が入力されない。即ち、サスペンド動作の実行に際しては、例えば図２７に例示する様に、図７を参照して説明したコマンドセットが書込動作の実行中に入力される。

また、本実施形態においては、書込動作の再開に際して、書込動作を再開させるコマンド（図１６のデータＣ３０２）が入力されない。例えば、図２７に例示する様に、タイミングｔ３０７において読出動作が終了した後、タイミングｔ３１１にて、書込動作が自動的に再開される。

図２８は、サスペンド動作について説明するためのタイミングチャートである。

本実施形態に係るサスペンド動作は、基本的には第１実施形態に係るサスペンド動作と同様に実行される。しかしながら、上述の様に、本実施形態においては、書込動作を中断させるコマンド（データＣ３０１）が入力されない。従って、この様なコマンド（データＣ３０１）の有無に基づいてサスペンド動作を実行するか否か判定するのではなく、例えば、第１読出動作又は第２読出動作を開始させるコマンド（データＣ１０２，Ｃ１０４）の有無に基づいてサスペンド動作を実行するか否か判定する。例えば、サスペンド動作の判定処理（図１２のステップＳ２０３，Ｓ２０８、図１３のステップＳ２２２、及び、図１４のステップＳ２３４，Ｓ２３８）においては、例えば、シーケンサＳＱＣ（図４）によってコマンドレジスタＣＭＲを参照し、書込動作を中断させるコマンド（データＣ３０１）ではなく、第１読出動作又は第２読出動作を開始させるコマンド（データＣ１０２，Ｃ１０４）の有無を確認する。

［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。

例えば、書込動作、読出動作、ベリファイ動作等に際してコントロールダイＣＤからメモリダイＭＤに入力されるコマンドセットは、適宜調整可能である。例えば、上述の例では、読出動作、書込動作に際してメモリダイＭＤに入力されるコマンドセットが、アドレスデータＡＤＤに対応する５つのデータを含んでいた。しかしながら、アドレスデータＡＤＤとして入力されるデータの数は、６つであっても良いし、その他の数であっても良い。

また、例えば、書込動作の各ステップにおける処理は、適宜調整可能である。

例えば、図１３のステップＳ２２１では、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に一定の電圧を供給しても良い。この様な場合、例えば、図１５、図２８等に例示した様に、タイミングｔ２２１からタイミングｔ２２２までの期間又はこれに対応する期間に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に一定の電圧が供給される。また、図１３のステップＳ２２１では、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に、複数の電圧を順次供給しても良い。例えば、図２９に示す例では、タイミングｔ２２１から一定期間、ワード線ＷＬに読出パス電圧Ｖ_ＲＥＡＤが供給され、選択ゲート線（ＳＧＤ，ＳＧＳ）に電圧Ｖ_ＳＧが供給される。また、これら電圧の供給が終了してからタイミングｔ２２２までの期間に、ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）に接地電圧Ｖ_ＳＳ程度の電圧が供給される。

また、例えば、図１３のステップＳ２２３からステップＳ２２５までの処理では、ステップＳ２２３においてワード線ＷＬに一度だけ書込パス電圧Ｖ_ＰＡＳＳが供給されている。しかしながら、この様な態様は適宜変更可能である。例えば、ステップＳ２２４とステップＳ２２５との間に、書込パス電圧Ｖ_ＰＡＳＳを増大させるステップを設けても良い。

また、例えば、図１４のステップＳ２３２からステップＳ２３８までの処理では、ステップＳ２３２においてワード線ＷＬに一度だけ読出パス電圧Ｖ_ＲＥＡＤが供給されている。しかしながら、この様な態様は適宜変更可能である。例えば、ステップＳ２３７とステップＳ２３８との間又はその他のタイミングに、読出パス電圧Ｖ_ＲＥＡＤを増大させるステップを設けても良い。

また、例えば、図１４のステップＳ２３３では、選択ワード線ＷＬに直接ベリファイ電圧Ｖ_ＶＦＹを供給しても良い。この様な場合、例えば、図１５、図２８等に例示した様に、タイミングｔ２２７，ｔ２３１，ｔ２３４又はこれに対応するタイミングから、選択ワード線ＷＬに一定のベリファイ電圧Ｖ_ＶＦＹが供給される。また、図１４のステップＳ２３３では、選択ワード線ＷＬを高速に充電するために、充電開始直後の一定期間において、目標とするベリファイ電圧Ｖ_ＶＦＹよりも大きい電圧を選択ワード線ＷＬに供給しても良い。例えば、図３０に示す例では、タイミングｔ２２７，ｔ２３１，ｔ２３４又はこれに対応するタイミングから一定期間、選択ワード線ＷＬにベリファイ電圧Ｖ_ＶＦＹよりも大きい電圧が供給される。また、この様な一定期間が経過したタイミングで、選択ワード線ＷＬにベリファイ電圧Ｖ_ＶＦＹが供給される。

尚、上述の様に、図１４のステップＳ２３７においては、ベリファイ電圧Ｖ_ＶＦＹを増大させても良いし、減少させても良い。ベリファイ電圧を減少させる場合には、例えば図１４のステップＳ２３３において、選択ワード線ＷＬの電荷を高速に放電するために、放電開始直後の一定期間において、目標とするベリファイ電圧Ｖ_ＶＦＹよりも大きい電圧を選択ワード線ＷＬに供給しても良い。

また、第１読出動作の各ステップにおける処理も、適宜調整可能である。例えば、ベリファイ動作について実行可能な種々の処理は、第１読出動作についても実行可能である。

また、例えば、図２，３には、実装基板ＭＳＢに複数のメモリダイＭＤ及びコントロールダイＣＤが積層され、実装基板ＭＳＢ、複数のメモリダイＭＤ及びコントロールダイＣＤのパッド電極ＰがボンディングワイヤＢを介して接続されている例を示した。しかしながら、例えば、積層された複数のメモリダイＭＤを第１のパッケージとし、コントロールダイＣＤを第２のパッケージとしても良い。また、実装基板ＭＳＢ及び複数のメモリダイＭＤのパッド電極Ｐは、ボンディングワイヤＢでなく、他の電極や配線等によって接続されていても良い。例えば、メモリダイＭＤの基板等を貫通する電極、所謂ＴＳＶ（Through Silicon Via）電極等によって接続されていても良い。

また、例えば、図４には、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを示した。ここで、これら外部制御端子に関する符号の“／”は、入力される信号が反転信号であることを示している。外部制御端子が反転信号を入力するものを、非反転信号を入力するものにしても良いし、非反転信号を入力するものを、反転信号を入力するものにしても良い。この場合、上記外部制御端子のうちの少なくとも一つが、ＣＥｎ，／ＣＬＥ，／ＡＬＥ，ＷＥ，ＲＥに置き換えられても良い。例えば、外部制御端子としてＷＥを採用する場合、この外部制御端子ＷＥを“Ｈ”から“Ｌ”に立ち下げるタイミングで、データの入力を行っても良い。同様に、外部制御端子としてＲＥを採用する場合、この外部制御端子ＷＥを“Ｈ”から“Ｌ”に立ち下げるタイミングで、データの切り替えを行っても良い。

また、例えば図６には、配線ｌｂｕｓに４つのラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬが接続されている図を例示した。しかしながら、配線ｌｂｕｓに接続されるラッチ回路の数は、適宜調整可能である。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＡＤＤ…アドレスデータ、ＣＭＤ…コマンドデータ、ＰＣ…周辺回路、Ｐ…パッド電極。

Claims

第１メモリセル及び第２メモリセルを含むメモリストリングと、
前記第１メモリセルに電気的に接続された第１配線と、
前記第２メモリセルに電気的に接続された第２配線と、
前記第１配線及び前記第２配線に、第１電圧よりも小さい読出電圧及びベリファイ電圧、前記第１電圧よりも大きく第２電圧よりも小さい読出パス電圧及び書込パス電圧、並びに、前記第２電圧よりも大きいプログラム電圧を供給可能な電圧供給回路と
を備え、
前記第１メモリセルに対する書込動作に際して複数回の書込ループを実行可能に構成され、
前記書込ループは、
前記第１配線に前記プログラム電圧を供給し、前記第２配線に前記書込パス電圧を供給するプログラム動作と、
前記第１配線に前記ベリファイ電圧を供給し、前記第２配線に前記読出パス電圧を供給するベリファイ動作と
を含み、
前記書込動作の第１のタイミングで、第１の書込ループに含まれる第１のプログラム動作が開始され、
前記第１のタイミングの後の第２のタイミングで、前記第２配線への、前記第１のプログラム動作に対応する前記書込パス電圧の供給が開始され、
前記第１のタイミングと前記第２のタイミングとの間の第１期間に第１コマンドが受信された場合、前記第１のプログラム動作に対応する前記書込パス電圧の供給の開始前に前記書込動作が中断される
半導体記憶装置。
前記第１期間に前記第１コマンドが受信された場合、前記書込動作が前記第１のタイミングに対応する処理から再開される
請求項１記載の半導体記憶装置。
前記書込動作の、
前記第２のタイミングの後の第３のタイミングで、前記第２配線の電圧への、前記第１のプログラム動作に対応する前記書込パス電圧の供給が終了し、
前記第３のタイミングの後の第４のタイミングで、前記第１の書込ループに含まれる第１のベリファイ動作が開始され、
前記第２のタイミングと前記第４のタイミングの間の第２期間に前記第１コマンドが受信された場合、前記第１のベリファイ動作の開始前に前記書込動作が中断される
請求項１又は２記載の半導体記憶装置。
前記第２期間に前記第１コマンドが受信された場合、前記書込動作が前記第４のタイミングに対応する処理から再開される
請求項３記載の半導体記憶装置。
前記書込動作の、
前記第４のタイミングの後の第５のタイミングで、前記第１配線への、前記第１のベリファイ動作に対応する第１ベリファイ電圧の供給が開始され、
前記第５のタイミングの後の第６のタイミングで、前記第１配線の電圧が前記第１ベリファイ電圧であり、
前記第６のタイミングの後の第７のタイミングで、前記第１配線への、第２ベリファイ電圧の供給が開始され、
前記第５のタイミングと前記第６のタイミングとの間の第３期間に前記第１コマンドが受信された場合、前記第６のタイミングで前記書込動作が中断され、
前記第６のタイミングと前記第７のタイミングとの間の第４期間に前記第１コマンドが受信された場合、前記第２ベリファイ電圧の供給の開始前に前記書込動作が中断される
請求項３又は４記載の半導体記憶装置。
前記第３期間に前記第１コマンドが受信された場合、前記書込動作が前記第５のタイミングに対応する処理から再開され、
前記第４期間に前記第１コマンドが受信された場合、前記書込動作が前記第７のタイミングに対応する処理から再開される
請求項５記載の半導体記憶装置。
第１メモリセル及び第２メモリセルを含むメモリストリングと、
前記第１メモリセルに電気的に接続された第１配線と、
前記第２メモリセルに電気的に接続された第２配線と、
前記第１配線及び前記第２配線に、第１電圧よりも小さい読出電圧及びベリファイ電圧、前記第１電圧よりも大きく第２電圧よりも小さい読出パス電圧及び書込パス電圧、並びに、前記第２電圧よりも大きいプログラム電圧を供給可能な電圧供給回路と
を備え、
前記第１メモリセルに対する書込動作に際して複数回の書込ループを実行可能に構成され、
前記書込ループは、
前記第１配線に前記プログラム電圧を供給し、前記第２配線に前記書込パス電圧を供給するプログラム動作と、
前記第１配線に前記ベリファイ電圧を供給し、前記第２配線に前記読出パス電圧を供給するベリファイ動作と
を含み、
前記書込動作の第１のタイミングで、前記第１配線への、第１の書込ループに含まれる第１のベリファイ動作に対応する第１ベリファイ電圧の供給が開始され、
前記第１のタイミングの後の第２のタイミングで、前記第１配線の電圧が前記第１ベリファイ電圧であり、
前記第２のタイミングの後の第３のタイミングで、前記第１配線への第２ベリファイ電圧の供給が開始され、
前記第１のタイミングと前記第２のタイミングとの間の第１期間に第１コマンドが受信された場合、前記第２のタイミングにおいて前記書込動作が中断され、
前記第２のタイミングと前記第３のタイミングとの間の第２期間に前記第１コマンドが受信された場合、前記第２ベリファイ電圧の供給の開始前に前記書込動作が中断される
半導体記憶装置。
前記第１期間に前記第１コマンドが受信された場合、前記書込動作が前記第１のタイミングに対応する処理から再開され、
前記第２期間に前記第１コマンドが受信された場合、前記書込動作が前記第３のタイミングに対応する処理から再開される
請求項７記載の半導体記憶装置。