半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知一種NAND(Not-AND：反及)型快閃記憶體。
[先前技術文獻]
[專利文獻]
[專利文獻1]美國專利6,249,461 B1號說明書
[專利文獻2]美國專利9,093,132 B2號說明書
[專利文獻3]日本專利特開2003-233992號公報
實施形態之半導體記憶裝置包含：第1記憶體串，其包含第1記憶胞及連接於第1記憶胞之第1選擇電晶體；第2記憶體串，其包含第2記憶胞及連接於第2記憶胞之第2選擇電晶體；字元線，其連接於第1及第2記憶胞之閘極；第1選擇閘極線，其連接於第1選擇電晶體之閘極；第2選擇閘極線，其連接於第2選擇電晶體之閘極；位元線，其連接於第1及第2選擇電晶體；列解碼器，其連接於字元線、第1選擇閘極線、及第2選擇閘極線；感測放大器，其連接於位元線，且包含可保持寫入資料之閂鎖電路；資料暫存器，其連接於感測放大器，與感測放大器進行資料之收發；及控制電路，其於第1記憶胞之寫入動作中若接收到第1記憶胞之讀取命令之情形時，可中斷寫入動作而執行第1記憶胞之讀取動作。於中斷第1記憶胞之寫入動作而執行之第1記憶胞之讀取動作中，感測放大器係於向第1記憶胞寫入寫入資料結束之情形時，將自第1記憶胞讀取出之資料作為讀取資料發送至資料暫存器，於向第1記憶胞寫入寫入資料未結束之情形時，將閂鎖電路所保持之寫入資料作為讀取資料發送至資料暫存器。
以下，參照圖式對實施形態進行說明。於該說明時，涵蓋所有的圖式，對共通之部分標註共通之參照符號。
1.第1實施形態
針對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，舉出將記憶胞電晶體三維積層於半導體基板上方之三維積層型NAND型快閃記憶體為例進行說明。
本實施形態之半導體記憶裝置具有如下功能：若於資料之寫入動作中途，自外部機器例如接收到讀取命令，則暫時中斷(以下亦表述為「中止」)寫入動作，於執行讀取動作後，重啟寫入動作(以下亦表述為「恢復」)。又，於以下之說明中，記述為「相同資料」之情形，未必為嚴格地一致，而為例如容許可藉由ECC(Error Checking and Correcting：錯誤檢查與校正)技術等校正之誤差者。
1.1 關於構成
1.1.1 關於記憶體系統之整體構成
首先，針對具備本實施形態之半導體記憶裝置之記憶體系統之整體構成，使用圖1進行說明。
如圖1所示，記憶體系統1具備NAND型快閃記憶體100及控制器200。控制器200及NAND型快閃記憶體100亦可例如藉由其等之組合而構成一個半導體記憶裝置，作為其例子可舉出如SD(Secure Digital：安全數位)TM
卡之記憶卡、或SSD(solid state drive：固態硬碟)等。
NAND型快閃記憶體100具備複數個記憶胞電晶體，且非揮發地記憶資料。NAND型快閃記憶體100藉由NAND匯流排與控制器200連接，基於來自控制器200之命令而動作。更具體而言，NAND型快閃記憶體100與控制器200例如進行8位元之信號DQ0～DQ7(以下，不限定DQ0～DQ7之情形時，簡略表述為信號DQ、或信號DQ[7：0])之收發。信號DQ0～DQ7中例如包含資料、位址、及指令。又，NAND型快閃記憶體100自控制器200例如接收晶片啟動信號CEn、指令閂鎖啟動信號CLE、位址閂鎖啟動信號ALE、寫啟動信號WEn、及讀取致能信號REn。且，NAND型快閃記憶體100對控制器200發送就緒/忙碌信號R/Bn。
晶片啟動信號CEn係用以將NAND型快閃記憶體100啟動之信號，例如以低(“L”)位準確立。指令閂鎖啟動信號CLE係表示信號DQ為指令之信號，例如以高(“H”)位準確立。位址閂鎖啟動信號ALE係表示信號DQ為位址之信號，例如以“H”位準確立。寫啟動信號WEn係用以將接收到之信號輸入至NAND型快閃記憶體100內之信號，每當自控制器200接收到指令、位址、及資料等時，例如以“L”位準確立。因此，每當WEn觸發時，將信號DQ擷取至NAND型快閃記憶體100。讀取致能信號REn係由控制器200用以自NAND型快閃記憶體100讀取資料之信號。讀取致能信號REn例如以“L”位準確立。就緒/忙碌信號R/Bn係表示NAND型快閃記憶體100為忙碌狀態抑或是就緒狀態(無法自控制器200接收指令之狀態抑或是可接收之狀態)之信號，例如於NAND型快閃記憶體100為忙碌狀態時成為“L”位準。
控制器200響應來自主機機器2之命令，命令NAND型快閃記憶體100進行資料之讀取、寫入、抹除等。又，控制器200管理NAND型快閃記憶體100之記憶體空間。
控制器200包含主機介面電路210、內置記憶體(RAM(Random Access Memory：隨機存取記憶體))220、處理器(CPU(Central Processing Unit：中央處理單元))230、緩衝記憶體240、NAND介面電路250、及ECC電路260。
主機介面電路210經由控制器匯流排與主機機器2連接，掌管與主機機器2之通信。主機介面電路210對處理器230及緩衝記憶體240傳送自主機機器2接收到之命令及資料。又，主機介面電路210響應處理器230之命令，向主機機器2傳送緩衝記憶體240內之資料。
NAND介面電路250經由NAND匯流排與NAND型快閃記憶體100連接，掌管與NAND型快閃記憶體100之通信。NAND介面電路250對NAND型快閃記憶體100傳送自處理器230接收到之命令。又，NAND介面電路250於寫入時，對NAND型快閃記憶體100傳送緩衝記憶體240內之寫入資料。再者，NAND介面電路250於讀取時，對緩衝記憶體240傳送自NAND型快閃記憶體100讀取之資料。
處理器230控制控制器200整體之動作。又，處理器230根據主機機器2之命令而發行各種指令，且發送至NAND型快閃記憶體100。例如，處理器230於自主機機器2接收到寫入命令時，響應於此，對NAND型快閃記憶體100發送寫入命令。讀取及抹除時亦相同。又，處理器230執行平均讀寫等用以管理NAND型快閃記憶體100之各種處理。再者，處理器230執行各種運算。例如，處理器230執行資料之加密處理及隨機化處理等。
ECC電路260執行資料之錯誤校正(ECC：Error Checking and Correcting)處理。
內置記憶體220係例如DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等半導體記憶體，作為處理器230之作業區域而使用。且，內置記憶體220保持用以管理NAND型快閃記憶體100之韌體、及各種管理表等。
1.1.2 關於半導體記憶裝置之構成
接著，針對半導體記憶裝置之構成，使用圖2進行說明。另，於圖2中以箭頭線表示各區塊間之連接之一部分，但區塊間之連接並未限定於此。
如圖2所示，NAND型快閃記憶體100包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、序列發生器15、就緒/忙碌電路16、電壓產生電路17、記憶胞陣列18、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22。
輸入輸出電路10控制與控制器200之信號DQ之輸入輸出。更具體而言，輸入輸出電路10具備輸入電路與輸出電路。輸入電路將自控制器200接收到之資料DAT(寫入資料WD)發送至資料暫存器21，將位址ADD發送至位址暫存器13，將指令CMD發送至指令暫存器14。輸出電路將自狀態暫存器12接收到之狀態資訊STS、自資料暫存器21接收到之資料DAT(讀取資料RD)、及自位址暫存器13接收到之位址ADD發送至控制器200。
邏輯控制電路11自控制器200例如接收晶片啟動信號CEn、指令閂鎖啟動信號CLE、位址閂鎖啟動信號ALE、寫啟動信號WEn、及讀取致能信號REn。且，邏輯控制電路11根據接收到之信號，控制輸入輸出電路10及序列發生器15。
狀態暫存器12例如暫時保持資料之寫入、讀取、及抹除動作之狀態資訊STS，且對控制器200通知動作是否正常結束。
位址暫存器13暫時保持經由輸入輸出電路10自控制器200接收到之位址ADD。且，位址暫存器13向列解碼器19傳送列位址RA，將行位址CA傳送至行解碼器22。
指令暫存器14暫時保存經由輸入輸出電路10自控制器200接收到之指令CMD，且傳送至序列發生器15。
序列發生器15控制NAND型快閃記憶體100整體之動作。更具體而言，序列發生器15根據指令暫存器14所保持之指令CMD，例如控制狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、列解碼器19、感測放大器20、資料暫存器21、及行解碼器22等，且執行寫入動作、讀取動作、及抹除動作等。又，序列發生器15包含暫存器(未圖示)。例如，暫存器保持中止寫入動作時之中止資訊。序列發生器15基於暫存器所保持之中止資訊，恢復寫入動作。
就緒/忙碌電路16根據序列發生器15之動作狀況，將就緒/忙碌信號R/Bn發送至控制器200。
電壓產生電路17根據序列發生器15之控制，產生寫入動作、讀取動作、及抹除動作所需之電壓，且將該產生之電壓供給至例如記憶胞陣列18、列解碼器19、及感測放大器20等。列解碼器19及感測放大器20將自電壓產生電路17供給之電壓施加於記憶胞陣列18內之記憶胞電晶體。
記憶胞陣列18具備包含與列及行建立對應關係之非揮發性之記憶胞電晶體(以下亦表述為「記憶胞」)之複數個區塊BLK(BLK0、BLK1、…、BLK(L-1))(L為2以上之整數)。各個區塊BLK包含複數個串單元SU(SU0、SU1、SU2、SU3、…)。且，各個串單元SU包含複數個NAND串SR。另，記憶胞陣列18內之區塊BLK數及區塊BLK內之串單元SU數為任意。關於記憶胞陣列18之細節將予以後述。
列解碼器19解碼列位址RA。列解碼器19基於解碼結果，選擇區塊BLK之任一者，進而選擇任一串單元SU。且，列解碼器19將所需之電壓施加於區塊BLK。
感測放大器20於讀取動作時，感測自記憶胞陣列18讀取之資料。且，感測放大器20將讀取資料RD發送至資料暫存器21。又，感測放大器20於寫入動作時，將寫入資料WD發送至記憶胞陣列18。
資料暫存器21具備複數個閂鎖電路。閂鎖電路保持寫入資料WD及讀取資料RD。例如於寫入動作中，資料暫存器21暫時保持自輸入輸出電路10接收到之寫入資料WD，且發送至感測放大器20。又例如，於讀取動作中，資料暫存器21暫時保持自感測放大器20接收到之讀取資料RD，且發送至輸入輸出電路10。
行解碼器22例如於寫入動作、讀取動作、及抹除動作時，將行位址CA解碼，且根據解碼結果而選擇資料暫存器21內之閂鎖電路。
1.1.3 關於記憶胞陣列之構成
接著，針對記憶胞陣列18之構成，使用圖3進行說明。圖3之例顯示區塊BLK0，但其他區塊BLK之構成亦為相同。
如圖3所示，區塊BLK0例如包含4個串單元SU(SU0～SU3)。且，各個串單元SU包含複數個NAND串SR。NAND串SR各者例如包含8個記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。以下，不限定記憶胞電晶體MT0～MT7之情形時，表述為記憶胞電晶體MT。記憶胞電晶體MT具備控制閘極與電荷蓄積層，且非揮發地保持資料。
另，記憶胞電晶體MT可為對電荷蓄積層使用絕緣膜之MONOS(Metal Oxide Nitride Oxide Semiconductor：金屬氧化物氮氧化物半導體)型，亦可為對電荷蓄積層使用導電層之FG(Floating Gate：浮動閘極)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶胞電晶體MT之個數不限於8個，亦可為16個或32個、64個、128個等，其數量未限定。再者，選擇電晶體ST1及ST2之個數為任意，只要各有1個以上即可。
記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。更具體而言，記憶胞電晶體MT0～MT7其電流路徑串聯連接。且，記憶胞電晶體MT7之汲極連接於選擇電晶體ST1之源極，記憶胞電晶體MT0之源極連接於選擇電晶體ST2之汲極。
串單元SU0～SU3各者之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。同樣地，串單元SU0～SU3各者之選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0～SGS3。以下，不限定選擇閘極線SGD0～SGD3之情形時，表述為選擇閘極線SGD。不限定選擇閘極線SGS0～SGS3之情形時，表述為選擇閘極線SGS。另，各串單元SU之選擇閘極線SGS0～SGS3亦可共通連接。
位於區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。以下，不限定字元線WL0～WL7之情形時，表述為字元線WL。
位於串單元SU內之各NAND串SR之選擇電晶體ST1之汲極分別連接於不同之位元線BL0～BL(N-1)(N為2以上之整數)。以下，不限定位元線BL0～BL(N-1)之情形時，表述為位元線BL。各位元線BL於複數個區塊BLK間共通連接位於各串單元SU內之1個NAND串SR。再者，複數個選擇電晶體ST2之源極共通連接於源極線SL。即，串單元SU係連接於不同之位元線BL且連接於同一選擇閘極線SGD及SGS之NAND串SR之集合體。又，區塊BLK係將字元線WL共通化之複數個串單元SU之集合體。且，記憶胞陣列18係將位元線BL共通化之複數個區塊BLK之集合體。
資料之寫入及讀取係對連接於任一串單元SU之任一字元線WL之記憶胞電晶體MT一併進行。以下，資料之寫入及讀取時，將一併選擇之記憶胞電晶體MT之群稱為「記憶胞組MCG」。且，將對1個記憶胞組MCG寫入或讀取之1位元之資料之集合稱為「頁面」。
資料之抹除可以區塊BLK單位、或小於區塊BLK之單位進行。關於抹除方法，例如記述於題為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE(非揮發性半導體記憶裝置)”之2011年9月18日申請之美國專利申請案13/235,389號。又，記述於題為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE(非揮發性半導體記憶裝置)”之2010年1月27日申請之美國專利申請案12/694,690號。再者，記述於題為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF(非揮發性半導體記憶裝置及其資料抹除方法)”之2012年5月30日申請之美國專利申請案13/483,610號。該等專利申請案其整體以引用之方式併入本案說明書。
再者，記憶胞陣列18之構成亦可為其他構成。即，關於記憶胞陣列18之構成，例如記述於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月19日申請之美國專利申請案12/407,403號。又，記述於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月18日申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之2010年3月25日申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之全文以引用之方式併入本案說明書。
1.1.4 感測放大器及資料暫存器之構成
接著，針對感測放大器20及資料暫存器21之構成，使用圖4進行說明。
如圖4所示，感測放大器20包含與各位元線BL0～BL(N-1)對應設置之感測放大器單元SAU0～SAU(N-1)。各感測放大器單元SAU包含感測電路SA、閂鎖電路SDL、ADL、BDL、及CDL。感測電路SA、閂鎖電路SDL、ADL、BDL、及CDL以可相互收發資料之方式連接。
感測電路SA感測讀取動作時由對應之位元線BL所讀取之資料，且判斷資料為“0”資料抑或是“1”資料。又，於寫入動作時，基於寫入資料WD而對位元線BL施加電壓。
閂鎖電路SDL、ADL、BDL、及CDL例如暫時保持寫入資料WD。另，感測放大器單元SAU之構成並未限定於此，可進行各種變更。感測放大器單元SAU所具備之閂鎖電路之個數例如可基於1個記憶胞電晶體MT所保持之資料之位元數而任意變更。
資料暫存器21包含與各感測放大器單元SAU對應設置之複數個閂鎖電路XDL。閂鎖電路XDL暫時保持自感測放大器單元SAU接收到之讀取資料RD及自輸入輸出電路10接收到之寫入資料WD。更具體而言，輸入輸出電路10接收到之寫入資料WD經由閂鎖電路XDL被傳送至閂鎖電路SDL、ADL、BDL、CDL、或感測電路SA之任一者。又，自感測放大器單元SAU接收到之讀取資料RD經由閂鎖電路XDL被傳送至輸入輸出電路10。
1.1.5 關於感測放大器單元之構成
接著，針對感測放大器單元SAU之構成之細節，使用圖5進行說明。另，於本實施形態中，以感測流動於位元線BL之電流之電流感測方式之感測放大器單元SAU為例進行說明，但亦可使用電壓感測方式之感測放大器單元SAU。於以下之說明中，將電晶體之源極或汲極之一者稱為「電晶體之一端」，將源極或汲極之另一者稱為「電晶體之另一端」。
如圖5所示，感測放大器單元SAU包含感測電路SA、4個閂鎖電路(SDL、ADL、BDL、及CDL)、預充電電路30、及匯流排開關32。
感測電路SA具備高耐壓n通道MOS電晶體40、低耐壓n通道MOS電晶體41～50、低耐壓p通道MOS電晶體51、及電容元件52。
於電晶體40之閘極輸入信號BLS。電晶體40之一端連接於對應之位元線BL，電晶體40之另一端連接於節點BLI。
於電晶體41之閘極輸入信號BLC。電晶體41之一端連接於節點BLI，電晶體41之另一端連接於節點SCOM。電晶體41係用以將對應之位元線BL鉗位至與信號BLC相應之電位者。
於電晶體42之閘極輸入信號BLX。電晶體42之一端連接於節點SCOM，電晶體42之另一端連接於節點SSRC。
電晶體43之閘極連接於節點INV_S。電晶體43之一端連接於節點SSRC，電晶體43之另一端連接於節點SRCGND。於節點SRCGND例如施加接地電壓VSS。
電晶體51之閘極連接於節點INV_S。於電晶體51之一端施加電源電壓VDDSA，電晶體51之另一端連接於節點SSRC。
於電晶體44之閘極輸入信號XXL。電晶體44之一端連接於節點SCOM，電晶體44之另一端連接於節點SEN。
於電晶體45之閘極輸入信號HLL。於電晶體45之一端施加電壓VSENP，電晶體45之另一端連接於節點SEN。
電容元件52之一電極連接於節點SEN，於電容元件52之另一電極輸入時脈信號CLK。
電晶體47之閘極連接於節點SEN。電晶體47之一端連接於電晶體48之一端，於電晶體47之另一端輸入時脈信號CLK。電晶體47作為感測節點SEN之電壓之感測電晶體而發揮功能。
於電晶體48之閘極輸入信號STB。電晶體48之另一端連接於匯流排LBUS。
於電晶體46之閘極輸入信號BLQ。電晶體46之一端連接於節點SEN，電晶體46之另一端連接於匯流排LBUS。例如，經由匯流排LBUS對節點SEN充電之情形，或將閂鎖電路SDL、ADL、BDL、CDL、或XDL之資料傳送至節點SEN之情形時，電晶體46成為接通狀態。
電晶體49之閘極連接於匯流排LBUS。電晶體49之一端連接於電晶體50之一端，於電晶體49之另一端施加電壓VLSA。電壓VLSA亦可為例如接地電壓VSS。
於電晶體50之閘極輸入信號LSL。電晶體50之另一端連接於節點SEN。
於資料之寫入時，感測電路SA根據閂鎖電路SDL之保持資料而控制位元線BL。閂鎖電路ADL、BDL、及CDL例如使用於各個記憶胞電晶體保持2位元以上之資料之多值動作用。
閂鎖電路SDL具備低耐壓n通道MOS電晶體60～63及低耐壓p通道MOS電晶體64～67。
於電晶體60之閘極輸入信號STL。電晶體60之一端連接於匯流排LBUS，電晶體60之另一端連接於節點LAT_S。
於電晶體61之閘極輸入信號STI。電晶體61之一端連接於匯流排LBUS，電晶體61之另一端連接於節點INV_S。
電晶體62之閘極連接於節點INV_S。電晶體62之一端接地，電晶體62之另一端連接於節點LAT_S。
電晶體63之閘極連接於節點LAT_S。電晶體63之一端接地，電晶體63之另一端連接於節點INV_S。
電晶體64之閘極連接於節點INV_S。電晶體64之一端連接於節點LAT_S，電晶體64之另一端連接於電晶體66之一端。
電晶體65之閘極連接於節點LAT_S。電晶體65之一端連接於節點INV_S，電晶體65之另一端連接於電晶體67之一端。
於電晶體66之閘極輸入信號SLL。於電晶體66之另一端施加電源電壓VDDSA。
於電晶體67之閘極輸入信號SLI。於電晶體67之另一端施加電源電壓VDDSA。
於閂鎖電路SDL中，以電晶體62、64構成第1反相器，以電晶體63、65構成第2反相器。閂鎖電路SDL於節點LAT_S保持資料，於節點INV_S保持其反轉資料。
由於閂鎖電路ADL、BDL、及CDL與閂鎖電路SDL具有相同構成，故省略說明，但各電晶體之參照編號及信號名稱如圖5所示與閂鎖電路SDL者有所區別，於以下進行說明。閂鎖電路SDL之電晶體60～67分別相當於閂鎖電路ADL之電晶體70～77、閂鎖電路BDL之電晶體80～87、及閂鎖電路CDL之電晶體90～97。且，於各感測放大器單元SAU中，感測電路SA、以及4個閂鎖電路SDL、ADL、BDL、及CDL以可相互收發資料之方式藉由匯流排LBUS連接。
預充電電路30將匯流排LBUS預充電。預充電電路30例如包含低耐壓n通道MOS電晶體31。於電晶體31之閘極輸入信號LPC。電晶體31之一端連接於匯流排LBUS，於電晶體31之另一端施加電壓VHLB。且，預充電電路30藉由對匯流排LBUS傳送電壓VHLB，而將匯流排LBUS預充電。
匯流排開關32連接匯流排LBUS與匯流排DBUS。即，匯流排開關32連接感測電路SA與閂鎖電路XDL。匯流排開關32例如包含低耐壓n通道MOS電晶體33。於電晶體33之閘極輸入信號DSW。電晶體33之一端連接於匯流排LBUS，電晶體33之另一端經由匯流排DBUS而連接於閂鎖電路XDL。
另，上述構成之感測放大器單元SAU之各種信號例如藉由序列發生器15賦予。
1.2 關於記憶胞電晶體之臨限值分佈
接著，針對本實施形態之記憶胞電晶體MT所取得之臨限值分佈，使用圖6進行說明。以下，於本實施形態中，針對記憶胞電晶體MT可保持8值(3位元)之資料之情形進行說明，但可保持之資料並未限定於8值。於本實施形態中，記憶胞電晶體MT只要可保持2值以上之資料(1位元以上之資料)即可。
如圖示般，各個記憶胞電晶體MT之臨限值電壓取離散之例如8個分佈之任一者所含之值。以下，將8個分佈以臨限值電壓由低至高之順序分別稱為“Er”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、及“G”位準。
“Er”位準例如相當於資料之抹除狀態。且，“A”～“G”位準相當於對電荷蓄積層注入電荷而寫入資料之狀態。於寫入動作中，將與各臨限值分佈對應之驗證電壓設為AV、BV、CV、DV、EV、FV、GV。如此，該等電壓值處於AV＜BV＜CV＜DV＜EV＜FV＜GV之關係。
更具體而言，“Er”位準所含之臨限值電壓小於電壓AV。“A”位準所含之臨限值電壓為電壓AV以上，且小於電壓BV。“B”位準所含之臨限值電壓為電壓BV以上，且小於電壓CV。“C”位準所含之臨限值電壓為電壓CV以上，且小於電壓DV。“D”位準所含之臨限值電壓為電壓DV以上，且小於電壓EV。“E”位準所含之臨限值電壓為電壓EV以上，且小於電壓FV。“F”位準所含之臨限值電壓為電壓FV以上，且小於電壓GV。且，“G”位準所含之臨限值電壓為電壓GV以上。
如以上般，各記憶胞電晶體MT具有8個臨限值分佈之任一者，而可取得8種狀態。藉由將該等狀態以2進制表述分配至“000”～“111”，各記憶胞電晶體MT可保持3位元之資料。以下，將3位元之資料分別稱為上階位元、中階位元、及下階位元。又，將對記憶胞組MCG一併寫入(或讀取)之上階位元之集合稱為上階頁面，將中階位元之集合稱為中階頁面，將下階位元之集合稱為下階頁面。
於圖6之例中，對各臨限值分佈所含之記憶胞電晶體MT，如以下所示般分配資料。
“Er”位準：“111”(“上階位元/中階位元/下階位元”)資料
“A”位準：“110”資料
“B”位準：“100”資料
“C”位準：“000”資料
“D”位準：“010”資料
“E”位準：“011”資料
“F”位準：“001”資料
“G”位準：“101”資料
例如，於寫入動作中，下階位元之資料儲存於感測放大器單元SAU之閂鎖電路ADL，中階位元之資料儲存於閂鎖電路BDL，上階位元之資料儲存於閂鎖電路CDL。
相對於以上說明之臨限值分佈，讀取電壓分別設定在相鄰之臨限值分佈之間。例如，用以判定某記憶胞電晶體MT具有“Er”位準之臨限值電壓抑或是“A”位準以上之臨限值電壓之讀取電壓AR，設定在“Er”位準之最大臨限值電壓與“A”位準之最小臨限值電壓之間。用以判定某記憶胞電晶體MT具有“A”位準之臨限值電壓抑或是“B”位準以上之臨限值電壓之讀取電壓BR，設定在“A”位準之最大臨限值電壓與“B”位準之最小臨限值電壓之間。其他讀取電壓CR、DR、ER、FR、及GR亦與讀取電壓AR及BR同樣地設定。讀取電壓AR、BR、CR、DR、ER、FR、及GR處於AR＜BR＜CR＜DR＜ER＜FR＜GR之關係。且，將電壓VREAD設定在較“G”位準之臨限值分佈之最大臨限值電壓更高之電壓。電壓VREAD係於讀取動作時施加於非選擇字元線WL之電壓，於控制閘極被施加電壓VREAD之記憶胞電晶體MT無論所保持之資料為何，皆為接通狀態。
且，於讀取動作中，下階頁面之資料藉由使用電壓AR及ER之讀取結果而確定。中階頁面之資料藉由使用電壓BR、DR、及FR之讀取結果而確定。上階頁面之資料藉由使用電壓CR及GR之讀取結果而確定。即，下階頁面之資料、中階頁面之資料、及上階頁面之資料分別藉由2次、3次、及2次讀取動作而確定。以下，將此種資料分配稱為“232碼”。
另，作為分別設定於各臨限值分佈之間之各種驗證電壓與各種讀取電壓，可設定相同之電壓值，亦可設定不同之電壓值。
再者，於圖6中以8個位準離散分佈之情形為例進行說明，但此例如為剛寫入資料後之理想狀態。因此，現實中可能發生鄰接之位準重疊之情況。例如寫入資料後，會有因干擾等使得“Er”位準之上端與“A”位準之下端重疊之情形。於此種情形時，例如使用ECC技術等校正資料。
再者，對“Er”～“G”位準分配資料不限定於232碼。
1.3 關於讀取動作
接著，針對讀取動作進行說明。讀取動作大致包含頁面讀取與快取讀取。頁面讀取係將資料自記憶胞電晶體MT讀取至資料暫存器21(閂鎖電路XDL)之動作，快取讀取係將資料自資料暫存器21讀取至控制器200之動作。
1.3.1 關於讀取動作下之控制器之動作
首先，針對讀取動作下之控制器之動作，使用圖7進行說明。圖7之例為簡化說明，顯示通常狀態(不包含寫入動作之中斷及重啟)之讀取動作。
如圖7所示，首先，控制器200將指定下階頁面(“01h”)、中階頁面(“02h”)、或上階頁面(“03h”)之任一者之指令及通知執行頁面讀取之指令“00h”發送至NAND型快閃記憶體100，且將指令閂鎖啟動信號CLE設為“H”位準而確立。
接著，控制器200發送位址“ADD”，且將位址閂鎖啟動信號ALE設為“H”位準而確立。另，於圖7之例中，顯示發送2個週期之行位址CA後，發送3個週期之列位址RA之情形，但行位址CA及列位址RA之週期可任意設定。又，亦可省略指定頁面之指令01h、02h、及03h，而由行位址CA包含與下階頁面、中階頁面、及上階頁面對應之頁面位址。
再者，控制器200發送指示執行頁面讀取之頁面讀指令“30h”，且將指令閂鎖啟動信號CLE設為“H”位準而確立。
NAND型快閃記憶體100根據頁面讀指令“30h”成為忙碌狀態(R/Bn=“L”)，而開始頁面讀取。NAND型快閃記憶體100於向資料暫存器21(閂鎖電路XDL)之資料之讀取結束時成為就緒狀態，信號R/Bn被設為“H”位準。
控制器200於確認信號R/Bn回復至“H”位準(就緒狀態)時，將通知執行快取讀取之指令“05h”發送至NAND型快閃記憶體100，且將指令閂鎖啟動信號CLE設為“H”位準而確立。
接著，控制器200係發送2個週期之行位址CA，發送3個週期之列位址RA作為位址“ADD”，且將指令閂鎖啟動信號ALE設為“H”位準而確立。另，於快取讀取中，亦可省略列位址RA。
接著，控制器200發送指示執行快取讀取之快取讀指令“E0h”，且將指令閂鎖啟動信號CLE設為“H”位準而確立。
NAND型快閃記憶體100根據快取讀指令“E0h”開始快取讀取。更具體而言，NAND型快閃記憶體100基於自控制器200接收之讀取致能信號REn，對控制器200發送讀取資料RD。
1.3.2 關於頁面讀取之各配線之電壓
接著，針對頁面讀取之各配線之電壓，使用圖8進行說明。圖8之例為簡化說明，顯示執行1個位準(例如“A”位準)之讀取之情形。例如，執行複數個位準之頁面讀取之情形時，對選擇字元線WL施加與各位準對應之讀取電壓VCGRV。電壓VCGRV係與讀取對象資料之臨限值位準相應之電壓。更具體而言，於下階頁面之讀取中，執行“A”位準與“E”位準之讀取。於“A”位準之讀取時，對選擇字元線WL施加電壓AR作為讀取電壓VCGRV，於“E”位準之讀取時，對選擇字元線WL施加電壓ER作為讀取電壓VCGRV。另，以寫入動作執行之驗證亦成同樣之波形，選擇字元線WL之讀取電壓VCGRV根據驗證位準而不同。例如“A”位準之驗證之情形，對選擇字元線WL施加電壓AV作為讀取電壓VCGRV。
如圖8所示，於時刻t1，列解碼器19對選擇區塊BLK之選擇閘極線SGD及SGS施加電壓VSG，於選擇字元線WL施加電壓VCGRV，於非選擇字元線WL施加電壓VREAD。電壓VSG係使選擇電晶體ST1及ST2成為接通狀態之電壓。電壓VCGRV與電壓VREAD處於VCGRV＜VREAD之關係。
於時刻t2，感測放大器20將位元線BL充電(以下稱為「BL預充電」)，並對位元線BL施加電壓VBLRD。電壓VBLRD係於讀取動作時施加於位元線BL之電壓。
又，於源極線SL例如經由源極線驅動器(未圖示)施加電壓VSRC。電壓VBLRD與電壓VSRC處於VBLRD＞VSRC(＞VSS)之關係。
於時刻t3，序列發生器15將信號HLL設為“H”位準，使電晶體45成為接通狀態。藉此，於感測放大器單元SAU內於節點SEN施加電壓VSENP。
於時刻t4，序列發生器15將信號HLL設為“L”位準，使節點SEN成浮動狀態。且，序列發生器15對時脈信號CLK施加“H”位準之電壓(以下稱為「升時脈」)。其結果，對電容元件52充電，節點SEN之電壓因電容耦合之影響而上升至電壓VBST。電壓VBST係因升時脈而上升之節點SEN之電壓，且係高於電壓VSENP之電壓。
時刻t5～t6之期間，序列發生器15執行感測。更具體而言，時刻t5～t6之期間，序列發生器15將信號XXL設為“H”位準而使電晶體44成接通狀態。於該狀態下，成為讀取對象之記憶胞電晶體MT之臨限值電壓若為靶標位準以上，則記憶胞電晶體MT成為斷開狀態(以下稱為「斷開胞(off-cell)」)，自對應之位元線BL向源極線SL幾乎不流動電流。因此，對節點SEN及電容元件52充電之電荷幾乎未放電，節點SEN之電壓幾乎不變動。另一方面，若成為讀取對象之記憶胞電晶體MT之臨限值電壓小於靶標位準，則記憶胞電晶體MT成為接通狀態(以下稱為「接通胞(on-cell)」)，自對應之位元線BL向源極線SL流動電流。即，節點SEN之電壓逐漸下降。
於時刻t6，序列發生器15將信號XXL設為“L”位準而使電晶體44成為斷開狀態。且，序列發生器15對時脈信號CLK施加“L”位準之電壓(以下稱為「降時脈」)。其結果，因電容耦合之影響，節點SEN之電壓下降。
時刻t7～t8之期間，序列發生器15選通節點SEN之電壓。更具體而言，序列發生器15將信號STB設為“H”位準，使電晶體48成為接通狀態。於該狀態下，若節點SEN之電壓為感測電晶體47之臨限值電壓(判定位準)以上，則對應之感測電晶體47成為接通狀態。其結果，預先設為“H”位準之匯流排LBUS成為“L”位準。
另一方面，若節點SEN之電壓低於感測電晶體47之臨限值電壓(判定位準)，則感測電晶體47成為斷開狀態。其結果，預先設為“H”位準之匯流排LBUS維持“H”位準。
且，例如，閂鎖電路SDL之電晶體61成為接通狀態，而將匯流排LBUS之反轉資料傳送至閂鎖電路SDL。即，若節點SEN為“H”位準，於閂鎖電路SDL儲存“H”位準之資料(“1”資料)，若節點SEN為“L”位準，於閂鎖電路SDL儲存“L”位準之資料(“0”資料)。
於時刻t8，又，進行復原處理，結束讀取動作。
另，執行複數個位準之讀取之情形時，對每個位準重複時刻t2～t8。該情形時，設定與各位準相應之電壓VCGRV。
1.4 關於寫入動作
接著，針對寫入動作進行說明。控制器200對NAND型快閃記憶體100發送寫入命令之情形時，將通常之寫指令或快取寫指令之任一者發送至NAND型快閃記憶體100。NAND型快閃記憶體100接收到通常之寫指令之情形時，於對記憶胞陣列18寫入寫入資料WD之期間，將信號R/Bn設為“L”位準(忙碌狀態)。
另一方面，NAND型快閃記憶體100接收到快取寫指令之情形時，於自寫入動作開始至資料暫存器21結束向感測放大器20傳送寫入資料WD之期間，將信號R/Bn設為“L”位準。即，當NAND型快閃記憶體100可使用資料暫存器21(閂鎖電路XDL)時，即便是在向記憶胞陣列18進行寫入之動作中，亦將“H”位準(就緒狀態)之信號R/Bn發送至控制器200，而成為可接收下一個指令之狀態。於本實施形態中，針對控制器200發送出快取寫指令之情形進行說明。
寫入動作大致包含程式與驗證。且，藉由重複程式與驗證之組合(以下稱為「程式迴路」)，記憶胞電晶體MT之臨限值電壓上升至靶標位準。
程式係藉由將電子注入至電荷蓄積層而使臨限值電壓上升(或藉由禁止注入而維持臨限值電壓)之動作。以下，將使臨限值電壓上升之動作稱為「“0”程式」或「“0”寫入」，對設為“0”程式對象之位元線BL，自感測放大器20賦予與“0”資料對應之電壓(例如電壓VSS)。另一方面，將維持臨限值電壓之動作稱為「“1”程式」、「“1”寫入」、或「禁止寫入」，對設為“1”程式對象之位元線BL，自感測放大器20賦予與“1”資料對應之電壓(以下表述為「電壓VBL」)。以下，將與“0”程式對應之位元線表述為BL(“0”)，將與“1”程式對應之位元線表述為BL(“1”)。
驗證係於程式之後讀取資料，判定記憶胞電晶體MT之臨限值電壓是否達到設為目標之靶標位準之動作。以下，將記憶胞電晶體MT之臨限值電壓達到靶標位準之情形稱為「驗證通過」，將未達到靶標位準之情形稱為「驗證失敗」。
又，寫入動作有分別寫入下階頁面、中階頁面、及上階頁面之資料之情形、及一併寫入下階頁面、中階頁面、及上階頁面之資料之情形(以下稱為「全序列寫入」)。於本實施形態中，針對應用全序列寫入之情形進行說明。
1.4.1 關於記憶體系統之寫入動作之整體流程
首先，針對記憶體系統之寫入動作之整體流程，使用圖9進行說明。
如圖9所示，控制器200之主機介面電路210自主機機器2接收寫入命令(步驟S1)。
響應該寫入命令，控制器200經由NAND介面電路250而對NAND型快閃記憶體100發送寫入命令(快取寫指令、位址ADD、及寫入資料WD)(步驟S2)。
如此一來，NAND型快閃記憶體100之序列發生器15基於寫入命令將信號R/Bn設為“L”位準(忙碌狀態)(步驟S3)，並開始寫入動作(步驟S4)。
序列發生器15結束自資料暫存器21向感測放大器20發送寫入資料WD，當資料暫存器21(閂鎖電路XDL)成為可使用之狀態時，將信號R/Bn設為“H”位準(就緒狀態)(步驟S5)。序列發生器15於將信號R/Bn設為“H”位準後，開始程式，重複程式迴路。
控制器200於寫入動作執行中，自主機機器2例如接收讀取命令(步驟S6)。控制器200於確認信號R/Bn回復至“H”位準(就緒狀態)時，對NAND型快閃記憶體100發送頁面讀取命令(頁面讀指令、位址ADD)(步驟S7)。
序列發生器15根據頁面讀取命令，中斷寫入動作(步驟S8)。此時，序列發生器15例如於序列發生器15內之暫存器保存中止資訊。另，序列發生器15亦可對控制器200發送中止資訊。
序列發生器15將信號R/Bn設為“L”位準(忙碌狀態)(步驟S9)，執行中止讀(步驟S10)。
具體而言，若寫入對象之頁面位址與讀取對象之頁面位址相同，進行以下動作。於與寫入動作結束之記憶胞電晶體MT對應之閂鎖電路XDL，儲存自記憶胞電晶體MT讀取之資料作為讀取資料RD。另一方面，於與寫入動作未結束之記憶胞電晶體MT對應之閂鎖電路XDL，儲存閂鎖電路ADL、BDL、或CDL所儲存之寫入資料WD作為讀取資料RD。例如，感測放大器20於讀取下階頁面之情形時，將儲存於閂鎖電路ADL之下階頁面之寫入資料WD傳送至閂鎖電路XDL。同樣地，感測放大器20於讀取中階頁面之情形時，將儲存於閂鎖電路BDL之中階頁面之寫入資料WD傳送至閂鎖電路XDL，於讀取上階頁面之情形時，將儲存於閂鎖電路CDL之上階頁面之寫入資料WD傳送至閂鎖電路XDL。藉此，於閂鎖電路XDL儲存與寫入資料WD相同之資料。
又，若寫入對象之頁面位址與讀取對象之頁面位址不同，則與通常之頁面讀取同樣地，將自記憶胞電晶體MT讀取之資料儲存於閂鎖電路XDL。
以下，將寫入對象之頁面位址與讀取對象之頁面位址相同情形之頁面讀取稱為「同一頁面中止讀」，將寫入對象之頁面位址與讀取對象之頁面位址不同情形之頁面讀取稱為「正常中止讀」。
序列發生器15於中止讀結束時，將信號R/Bn設為“H”位準(就緒狀態)(步驟S11)，且基於中止資訊而重啟寫入動作(步驟S12)。
控制器200於確認信號R/Bn回復至“H”位準(就緒狀態)時，對NAND型快閃記憶體100發送快取讀取命令(快取讀指令、位址ADD)(步驟S13)。
序列發生器15即便於寫入動作執行中，亦根據快取讀取命令，將資料暫存器21所保持之讀取資料RD發送至控制器200(步驟S14)。
控制器200於執行讀取資料RD之ECC處理後，對主機機器2發送ECC校正處理後之讀取資料RD(步驟S15)。主機機器2自控制器200接收ECC校正處理後之讀取資料RD(步驟S16)。
1.4.2 關於NAND型快閃記憶體之寫入動作之整體流程
接著，針對NAND型快閃記憶體100之寫入動作之整體流程，使用圖10及圖11進行說明。於圖10及圖11之例中，針對驗證後中斷寫入動作而從程式重啟寫入動作之情形進行說明。另，即便於驗證後中斷寫入動作之情形時，亦可從驗證重啟寫入動作。再者，亦可於程式後中斷寫入動作，該情形時，亦可從驗證重啟寫入動作。
如圖10所示，NAND型快閃記憶體100自控制器200接收寫入命令(快取寫指令、位址ADD、及寫入資料WD)(步驟S101)。
序列發生器15根據寫入命令，將信號R/Bn設為“L”位準(忙碌狀態)(步驟S102)，開始寫入動作(步驟S103)。更具體而言，序列發生器15將儲存於資料暫存器21之寫入資料WD發送至感測放大器20。寫入資料WD為下階頁面之資料之情形時，將寫入資料WD儲存於閂鎖電路ADL。同樣地，將中階頁面之資料儲存於閂鎖電路BDL，將上階頁面之資料儲存於閂鎖電路CDL。
序列發生器15結束自資料暫存器21(閂鎖電路XDL)向感測放大器20發送寫入資料WD，當資料暫存器21成為可使用之狀態時，將信號R/Bn設為“H”位準(就緒狀態)(步驟S104)。
接著，序列發生器15執行程式(步驟S105)。更具體而言，感測放大器20將對閂鎖電路ADL、BDL、及CDL之資料運算之結果作為程式資料而儲存於閂鎖電路SDL。且，感測放大器20基於閂鎖電路SDL所保持之資料而開始程式。若於閂鎖電路SDL儲存有“0”資料，即節點LAT_S為“L”位準之情形時，對應於“0”程式而對位元線BL(“0”)施加電壓VSS。另一方面，若於閂鎖電路SDL儲存有“1”資料，即節點LAT_S為“H”位準之情形時，對應於“1”程式而對位元線BL(“1”)施加電壓VBL(＞VSS)。列解碼器19於選擇區塊BLK中，選擇任一字元線WL，且對選擇字元線WL施加電壓VPGM作為程式電壓，對非選擇字元線WL施加電壓VPASS。電壓VPGM係用以將電子注入至電荷蓄積層之高電壓。例如，於第1次程式中，列解碼器19對選擇字元線WL施加電壓VPGM。電壓VPASS係無論記憶胞電晶體MT之臨限值電壓為何皆將記憶胞電晶體MT設為接通狀態之電壓。電壓VPGM與電壓VPASS處於VPGM＞VPASS之關係。藉此，對成為對象之記憶胞電晶體MT寫入“1”或“0”資料。
接著，序列發生器15執行驗證(步驟S106)。更具體而言，序列發生器15於記憶胞電晶體MT之臨限值電壓為驗證電壓Vpfy以上之情形，即驗證通過之情形時，於閂鎖電路SDL儲存例如“1”資料。另一方面，於記憶胞電晶體MT之臨限值電壓低於驗證電壓Vpfy之情形，即驗證失敗之情形時，於閂鎖電路SDL儲存例如“0”資料。驗證電壓Vpfy相當於圖8之讀取電壓VCGRV。例如，執行“A”位準之驗證之情形時，施加電壓AV作為驗證電壓Vpfy。若驗證通過，序列發生器15於閂鎖電路ADL、BDL、及CDL儲存“1”資料。
序列發生器15於自控制器200接收到頁面讀取命令(頁面讀指令及位址ADD)之情形時(步驟S107_是)，中斷寫入動作(步驟S108)。
另一方面，序列發生器15於未自控制器200接收頁面讀取命令之情形(步驟S107_否)，繼續寫入動作。
序列發生器15於中斷寫入動作後(步驟S108)，將信號R/Bn設為“L”位準(步驟S109)。
如圖11所示，寫入命令之位址ADD與頁面讀取命令之位址ADD為相同頁面之情形(步驟S110_是)，序列發生器15執行同一頁面中止讀。
於同一頁面中止讀中，序列發生器15首先執行頁面讀取(步驟S111)。更具體而言，列解碼器19對選擇區塊BLK之選擇字元線WL施加電壓VCGRV，對非選擇字元線WL施加電壓VREAD。於該狀態下，感測放大器20感測流動於各位元線BL之電流，而讀取記憶胞電晶體MT之資料。且，感測放大器20將讀取之資料傳送至閂鎖電路XDL。
接著，若成為讀取對象之記憶胞電晶體MT未完成寫入(未完成寫入胞)，則感測放大器20對閂鎖電路XDL發送閂鎖電路ADL、BDL、或CDL之寫入資料WD(步驟S112)。因此，於與結束寫入動作之記憶胞電晶體MT對應之閂鎖電路XDL，儲存記憶胞電晶體MT之資料作為讀取資料RD。另一方面，於與未結束寫入動作之記憶胞電晶體MT對應之閂鎖電路XDL，儲存寫入資料WD作為讀取資料RD。即，於閂鎖電路XDL，儲存與寫入資料WD相同之資料作為讀取資料RD。
寫入命令之位址ADD與頁面讀取命令之位址ADD非為相同頁面之情形(步驟S110_否)，序列發生器15執行正常中止讀，即通常之頁面讀取(步驟S113)。該情形時，於各閂鎖電路XDL，儲存記憶胞電晶體MT之資料作為讀取資料RD。
序列發生器15於中止讀結束時，將信號R/Bn設為“H”位準(就緒狀態)(步驟S114)，且基於中止資訊而重啟寫入動作(步驟S115)。
又，序列發生器15於將信號R/Bn設為“H”位準(就緒狀態)後(步驟S114)，自控制器200接收快取讀取命令(快取讀指令及位址ADD)(步驟S116)。序列發生器15即便於重啟寫入動作之狀態下，亦將資料暫存器21(閂鎖電路XDL)之讀取資料RD發送至控制器200(步驟S117)。
又，序列發生器15重啟寫入動作(步驟S115)。
序列發生器15於驗證通過之情形時(步驟S118_是)，結束寫入動作。更具體而言，序列發生器15計算驗證失敗之位元數(記憶胞電晶體數)，若失敗位元數小於規定值，判定為驗證通過，而結束寫入動作。
又，序列發生器15於驗證失敗之情形(步驟S118_否)，確認程式迴路是否達到預先設定之規定次數(步驟S119)。
若程式迴路達到規定次數(步驟S119_是)，序列發生器15結束寫入動作，且向控制器200報告寫入動作未正常結束之意旨。
若程式迴路未達到規定次數(步驟S119_否)，序列發生器15使程式電壓階躍(步驟S120)。更具體而言，序列發生器15於每次重複程式迴路時使程式電壓階躍電壓ΔV。例如將第1次程式之程式電壓設為VPGM時，第2次程式之程式電壓為VPGM+ΔV，第3次程式之程式電壓為VPGM+2ΔV。即，第m次(m為1以上之整數)程式之程式電壓為VPGM+(m-1)ΔV。
使程式電壓階躍後(步驟S120)，返回至步驟S105，執行下一個程式迴路。此時，列解碼器19對選擇字元線WL施加階躍後之程式電壓。
序列發生器15重複程式迴路，直至驗證通過，或程式迴路達到規定次數。
1.4.3 關於寫入動作之控制器之動作
接著，針對寫入動作之控制器200之動作，使用圖12進行說明。圖12之例係顯示控制器200於下階頁面、中階頁面、或上階頁面之任一者之寫入動作下發送快取寫指令之情形。
如圖12所示，首先，控制器200將指定下階頁面(“01h”)、中階頁面(“02h”)、或上階頁面(“03h”)之指令及通知執行寫入動作之指令“80h”發送至NAND型快閃記憶體100，且將指令閂鎖啟動信號CLE設為“H”位準而確立。
接著，控制器200發送位址“ADD”，且將位址閂鎖啟動信號ALE設為“H”位準而確立。另，於圖12之例中，顯示發送2個週期之行位址CA後，發送3個週期之列位址RA之情形，但行位址及列位址之週期可任意設定。又，亦可省略指定頁面之指令01h、02h、及03h，而由行位址CA包含與下階頁面、中階頁面、及上階頁面對應之頁面位址。
接著，控制器200發送必要週期數之寫入資料“WD”。
再者，控制器200發送指示寫入執行之快取寫指令“15h”，且將指令閂鎖啟動信號CLE設為“H”位準而確立。
響應寫指令“15h”，NAND型快閃記憶體100開始寫入動作，成為忙碌狀態(R/Bn=“L”)。
當結束自資料暫存器21向感測放大器20傳送寫入資料WD，資料暫存器21(閂鎖電路XDL)成為可使用之狀態時，NAND型快閃記憶體100成為就緒狀態，信號R/Bn設為“H”位準。
信號R/Bn設為“H”位準後，序列發生器15重複程式迴路，對記憶胞電晶體MT寫入資料。
1.4.4 關於全序列寫入之控制器之動作
接著，針對全序列寫入之控制器200之動作，使用圖13進行說明。圖13之例顯示全序列寫入中，依序對下階頁面、中階頁面、上階頁面發送寫入資料WD之情形。又，圖13之例顯示資料DQ[7：0]及信號R/Bn，省略信號CEn、CLE、ALE、WEn、REn。另，各頁面之資料之發送順序可任意設定。
如圖13所示，控制器200依序發送指定下階頁面之指令“01h”、通知執行寫入動作之指令“80h”、行位址CA、列位址RA、下階頁面之寫入資料WD、及指令“1Ah”，作為發送下階頁面之寫入資料WD之指令序列(以下稱為「第1指令集」)。響應指令“1Ah”，NAND型快閃記憶體100成為忙碌狀態(R/Bn=“L”)。且，當結束自資料暫存器21(閂鎖電路XDL)向感測放大器20(閂鎖電路ADL)發送下階頁面之寫入資料WD，資料暫存器21成為可使用之狀態時，NAND型快閃記憶體100成為就緒狀態，信號R/Bn設為“H”位準。
接著，控制器200當確認信號R/Bn回復至“H”位準時，發送指定中階頁面之指令“02h”、指令“80h”、行位址CA、列位址RA、中階頁面之寫入資料WD、及向感測放大器20指示儲存資料之指令“1Ah”，作為發送中階頁面之寫入資料WD之指令序列(以下稱為「第2指令集」)。響應指令“1Ah”，NAND型快閃記憶體100成為忙碌狀態(R/Bn=“L”)。當結束自資料暫存器21向感測放大器20(閂鎖電路BDL)發送中階頁面之寫入資料WD，資料暫存器21成為可使用之狀態時，NAND型快閃記憶體100成為就緒狀態，信號R/Bn設為“H”位準。
接著，控制器200當確認信號R/Bn回復至“H”位準時，發送指定上階頁面之指令“03h”、指令“80h”、行位址CA、列位址RA、上階頁面之寫入資料WD、及寫指令“10h”，作為發送上階頁面之寫入資料WD之指令序列(以下稱為「第3指令集」)。響應寫指令“10h”，NAND型快閃記憶體100成為忙碌狀態(R/Bn=“L”)。當向記憶胞電晶體MT寫入之動作結束時，NAND型快閃記憶體100成為就緒狀態，信號R/Bn設為“H”位準。
另，亦可取代寫指令“10h”而使用快取寫指令“15h”。該情形時，當結束自資料暫存器21向感測放大器20(閂鎖電路CDL)發送上階頁面之寫入資料WD，資料暫存器21成為可使用之狀態時，NAND型快閃記憶體100成為就緒狀態，信號R/Bn設為“H”位準。
1.4.5 關於程式時之各配線之電壓
接著，針對程式時之各配線之電壓，使用圖14進行說明。圖14之例顯示第1次程式迴路之程式。
如圖14所示，於時刻t1，感測放大器20對位元線BL(“1”)施加電壓VBL，開始BL預充電。更具體而言，於閂鎖電路SDL保持有“1”資料(於節點LAT_S為“H”位準之資料)之情形時，由於節點INV_S成為“L”位準，故電晶體51成為接通狀態。於該狀態下，信號BLS及BLX設為“H”位準，電晶體40及42設為接通狀態。且，信號BLC設為“H”位準，對電晶體41之閘極施加電壓“VBL+Vt41”(Vt41為電晶體41之臨限值電壓)時，對位元線BL(“1”)施加電壓VBL。另一方面，於閂鎖電路SDL保持有“0”資料(於節點LAT_S為“L”位準之資料)之情形，由於節點INV_S成為“H”位準，故電晶體43設為接通狀態。對節點SRCGND施加有電壓VSS之情形時，對對應之位元線BL(“0”)施加電壓VSS。
列解碼器19於選擇區塊BLK中，對選擇串單元SU之選擇閘極線SGD(參考符號“選擇SGD”)施加電壓VSD1。若將選擇電晶體ST1之臨限值電壓設為Vtsg，則電壓VSD1為“VBL+Vtsg”以上之電壓，且為使選擇電晶體ST1成為接通狀態之電壓。另一方面，列解碼器19對非選擇串單元SU之選擇閘極線SGD(參考符號“非選擇SGD”)施加電壓VSS，使對應之選擇電晶體ST1成為斷開狀態。又，列解碼器19對選擇串單元SU及非選擇串單元SU之選擇閘極線SGS施加電壓VSS，使選擇電晶體ST2成為斷開狀態。
又，對源極線SL，例如經由源極線驅動器(未圖示)，施加電壓VCELSRC(＞VSS)。
於時刻t2，列解碼器19對選擇串單元SU之選擇閘極線SGD施加電壓VSD2。電壓VSD2係低於電壓VSD1及電壓VBL之電壓，且為使被施加電壓VSS之選擇電晶體ST1接通、但使被施加電壓VBL之選擇電晶體ST1切斷之電壓。藉此，與位元線BL(“1”)對應之NAND串SR之通道成為浮動狀態。
於時刻t3，列解碼器19對選擇串單元SU之各字元線WL施加電壓VPASS。
於時刻t4，列解碼器19對選擇串單元SU之選擇字元線WL施加電壓VPGM。
於與位元線BL(“0”)對應之NAND串SR，由於選擇電晶體ST1成為接通狀態，故連接於選擇字元線WL之記憶胞電晶體MT之通道電位成為VSS。因此，控制閘極與通道之間之電位差(VPGM-VSS)變大。其結果，電子注入至電荷蓄積層，與位元線BL(“0”)對應之記憶胞電晶體MT之臨限值電壓上升。
於與位元線BL(“1”)對應之NAND串SR，由於選擇電晶體ST1成為切斷狀態，故連接於選擇字元線WL之記憶胞電晶體MT之通道電性浮動。如此一來，藉由與字元線WL等之電容耦合，通道電位上升。因此，控制閘極與通道之間之電位差變得小於與位元線BL(“0”)對應之記憶胞電晶體MT。其結果，電子幾乎未注入至電荷蓄積層，與位元線BL(“1”)對應之記憶胞電晶體MT之臨限值電壓維持不變(臨限值分佈位準越為遷移至較高的分佈則臨限值電壓不變動)。
於時刻t5，列解碼器19對字元線WL施加電壓VSS。
於時刻t6，執行復原處理，程式結束。
1.5 關於同一頁面中止讀之具體例
接著，針對執行同一頁面中止讀之情形之具體例進行說明。
1.5.1 關於寫入動作之整體流程之具體例
首先，針對寫入動作之整體流程，使用圖15進行說明。圖15之例顯示於第2次程式迴路中驗證結束後，中斷寫入動作，於執行同一頁面中止讀後，重啟寫入動作之情形。又，圖15之例顯示選擇串單元SU0之字元線WL0，執行全序列寫入及下階頁面讀取動作之情形。另，為簡化說明，省略施加於選擇字元線WL及選擇閘極線SGD之電壓之一部分。
如圖15所示，於時刻t0～t1之期間，控制器200將圖13中說明之第1指令集、第2指令集、及第3指令集作為全序列寫入之指令序列而發送至NAND型快閃記憶體100。
於時刻t1，序列發生器15根據寫指令“15h”，將信號R/Bn設為“L”位準，開始寫入動作。於時刻t1～t2之期間，寫入動作之狀態設為準備狀態(參考符號“SETUP”)，資料暫存器21對感測放大器20發送寫入資料WD。
於時刻t2，當結束自資料暫存器21向感測放大器20傳送寫入資料WD時，序列發生器15將信號R/Bn設為“H”位準。且，於時刻t2～t3之期間，寫入動作之狀態設為程式狀態(參考符號“PROG”)，序列發生器15執行第1次程式。列解碼器19對選擇字元線WL0施加電壓VPGM，對選擇串單元SU0之選擇閘極線SGD0施加電壓VSD2，對非選擇串單元SU1～SU3之選擇閘極線SGD1～SGD3施加電壓VSS。
於時刻t3～t4之期間，寫入動作之狀態設為驗證狀態(參考符號“PVFY”)，序列發生器15執行第1次驗證。列解碼器19對選擇字元線WL0施加驗證電壓Vpfy，對選擇閘極線SGD0施加電壓VSG，對選擇閘極線SGD1～SGD3施加電壓VSS。另，於時刻t3～t4之期間，亦可執行複數個位準之驗證。
於時刻t4～t5之期間，寫入動作之狀態設為程式狀態，序列發生器15執行第2次程式。列解碼器19對選擇字元線WL0施加程式電壓VPGM+ΔV。其他動作與時刻t2～t3之期間相同。
於時刻t5～t6之期間，寫入動作之狀態設為驗證狀態，序列發生器15執行第2次驗證。具體動作與時刻t3～t4之期間相同。
序列發生器15於時刻t2以後自控制器200接收相同記憶胞組MCG之下階頁面之頁面讀取命令(指令“01h”、“00h”、5週期之位址資料“ADD”、及頁面讀指令“30h”)。例如，序列發生器15於時刻t5～t6之期間接收頁面讀指令“30h”時，於時刻t6，中斷寫入動作，將信號R/Bn設為“L”位準。且，於時刻t6～t7之期間，寫入動作之狀態設為中止讀狀態(參考符號“SPD-READ”)，序列發生器15執行同一頁面中止讀。列解碼器19於“A”位準之讀取之情形時，對與寫入動作相同之選擇字元線WL0施加電壓AR，於“E”位準之讀取之情形時，對選擇字元線WL0施加電壓ER。又，列解碼器於“A”位準與“E”位準之讀取之期間，對與寫入動作相同之選擇閘極線SGD0施加電壓VSG，對選擇閘極線SGD1～SGD3施加電壓VSS。
例如，於正常頁面讀中，成為讀取對象之記憶胞電晶體MT若為相同串單元SU內之不同記憶胞組MCG，則讀取動作之選擇字元線WL與寫入動作之選擇字元線WL0不同。又，成為讀取對象之記憶胞電晶體MT若位於不同之串單元SU，則與讀取動作之選擇串單元SU對應之選擇閘極線SGD不同於與寫入動作之選擇串單元SU對應之選擇閘極線SGD0。
於時刻t7，當同一頁面中止讀結束時，序列發生器15將信號R/Bn設為“H”位準，重啟寫入動作。於時刻t7～t8之期間，寫入動作之狀態設為程式狀態，序列發生器15執行第3次程式。列解碼器19對選擇字元線WL0施加程式電壓VPGM+2ΔV。其他動作與時刻t2～t3之期間相同。
於時刻t8～t9之期間，寫入動作之狀態設為驗證狀態，序列發生器15執行第3次驗證。具體動作與時刻t3～t4之期間相同。
序列發生器15重複程式迴路，於時刻t10～t11之期間，寫入動作之狀態設為程式狀態，序列發生器15執行第m次程式。列解碼器19對選擇字元線WL0施加程式電壓VPGM+(m-1)ΔV。其他動作與時刻t2～t3之期間相同。
於時刻t11～t12之期間，寫入動作之狀態設為驗證狀態，序列發生器15執行第m次驗證。具體動作與時刻t3～t4之期間相同。且，序列發生器15於第m次驗證中，當驗證通過時，於時刻t12～t13之期間，執行復原處理，結束寫入動作。
序列發生器15於時刻t7～t13之期間，當接收到快取讀取命令(指令“05h”、5週期之位址資料“ADD”、及快取讀指令“E0h”)時，即便於執行寫入動作中，亦將讀取資料RD發送至控制器200。
1.5.2 關於閂鎖電路所保持之資料之具體例
接著，針對同一頁面中止讀中閂鎖電路SDL、ADL、BDL、CDL、及XDL所保持之資料之具體例，使用圖16～圖21進行說明。圖16～圖21之例顯示自控制器200接收下階頁面、中階頁面、上階頁面之寫入資料WD，且於執行程式、“A”位準之驗證、及“B”位準之驗證後，執行同一頁面中止讀之情形。另，於本例中，為簡化說明，顯示寫入資料WD為“Er”位準、“A”位準、“B”位準、及“E”位準之情形。又，於以下之說明中，若限定與位元線BL0對應之閂鎖電路SDL、ADL、BDL、CDL、及XDL之情形時，分別表述為閂鎖電路SDL0、ADL0、BDL0、CDL0、及XDL0。其他位元線BL1～BL5亦同。
首先，如圖16所示，自控制器200接收到之3位元之寫入資料WD經由閂鎖電路XDL分別被儲存於閂鎖電路ADL、BDL、及CDL。於圖16之例中，於與位元線BL0對應之閂鎖電路ADL0、BDL0、及CDL0儲存“Er”位準之資料，於與位元線BL1對應之閂鎖電路ADL1、BDL1、及CDL1、以及與位元線BL2對應之閂鎖電路ADL2、BDL2、及CDL2儲存“A”位準之資料。再者，於與位元線BL3對應之閂鎖電路ADL3、BDL3、及CDL3、以及與位元線BL4對應之閂鎖電路ADL4、BDL4、及CDL4儲存“B”位準之資料，於與位元線BL5對應之閂鎖電路ADL5、BDL5、及CDL5儲存“E”位準之資料。
且，各感測放大器單元SAU於感測電路SA中，進行閂鎖電路ADL、BDL、及CDL之資料之AND運算(SDL=ADL&BDL&CDL)(“&”：表示AND運算)，將其結果作為程式資料儲存於閂鎖電路SDL。其結果，“1”資料儲存於與“Er”位準之資料對應之閂鎖電路SDL。又，“0”資料儲存於與“A”～“G”位準之資料對應之閂鎖電路SDL。於圖16之例中，“1”資料儲存於閂鎖電路SDL0，“0”資料儲存於閂鎖電路SDL1～SDL5。
且，根據閂鎖電路SDL之資料而執行第1次程式。即，於與“Er”位準之資料對應之感測放大器單元SAU中，執行“1”程式，於與“A”～“G”位準之資料對應之感測放大器單元SAU中，執行“0”程式。
如圖17所示，接著，序列發生器15執行“A”位準之驗證。另，於圖17之例中，由於與“Er”位準、“B”位準、“E”位準對應之閂鎖電路SDL之資料非為“A”位準之驗證之對象，故設為不確定，而省略說明。
更具體而言，首先，將“A”位準之驗證之結果自感測電路SA之節點SEN傳送至閂鎖電路SDL。若驗證通過，將“1”資料儲存於閂鎖電路SDL，驗證動作失敗之情形，將“0”資料儲存於閂鎖電路SDL。於圖17之例中，“0”資料儲存於閂鎖電路SDL1，“1”資料儲存於閂鎖電路SDL2。
接著，感測放大器20與各位準之驗證對應，進行以下所示之運算。其結果，若驗證通過，將對應之閂鎖電路ADL、BDL、及CDL之資料設為“1”資料。另，於以下之運算式中，“|”表示OR運算，“/”表示反轉資料。又，於各運算式中，右邊之閂鎖電路ADL、BDL、及CDL之值表示寫入資料WD。例如，“B”位準之驗證之情形時，首先，於閂鎖電路SDL儲存SDL&(/ADL)&(/BDL)&CDL之運算結果。接著，將閂鎖電路ADL與閂鎖電路SDL之OR運算之結果儲存於閂鎖電路ADL，將閂鎖電路BDL與閂鎖電路SDL之OR運算之結果儲存於閂鎖電路BDL。
“A”位準之驗證
ADL=ADL|(SDL&(/ADL)&BDL&CDL)
“B”位準之驗證
ADL=ADL|(SDL&(/ADL)&(/BDL)&CDL)
BDL=BDL|(SDL&(/ADL)&(/BDL)&CDL)
“C”位準之驗證
ADL=ADL|(SDL&(/ADL)&(/BDL)&(/CDL))
BDL=BDL|(SDL&(/ADL)&(/BDL)&(/CDL))
CDL=CDL|(SDL&(/ADL)&(/BDL)&(/CDL))
“D”位準之驗證
ADL=ADL|(SDL&(/ADL)&BDL&(/CDL))
CDL=CDL|(SDL&(/ADL)&BDL&(/CDL))
“E”位準之驗證
ADL=ADL|(SDL&ADL&BDL&(/CDL))
“F”位準之驗證
BDL=BDL|(SDL&ADL&(/BDL)&(/CDL))
CDL=CDL|(SDL&ADL&(/BDL)&(/CDL))
“G”位準之驗證
BDL=BDL|(SDL&ADL&(/BDL)&CDL)
於圖17之例中，執行與上述之“A”位準之驗證對應之運算。其結果，“1”資料儲存於與通過“A”驗證之記憶胞電晶體MT對應之閂鎖電路ADL2。
如圖18所示，例如，序列發生器15執行“B”位準之驗證。由於1次程式之臨限值電壓之上升幅度(寫入速度)於每個記憶胞電晶體MT不一，故有“A”位準之寫入未結束之記憶胞電晶體MT、與“B”位準之寫入結束之記憶胞電晶體MT混合存在之情形。“B”位準之驗證之結果，“0”資料儲存於閂鎖電路SDL3，“1”資料儲存於閂鎖電路SDL4。且，執行與上述之“B”位準之驗證對應之運算。其結果，“1”資料儲存於與通過“B”驗證之記憶胞電晶體MT對應之閂鎖電路ADL4及BDL4。
於該階段，與位元線BL2及BL4對應之記憶胞電晶體MT處於寫入結束狀態，與位元線BL1、BL3、及BL5對應之記憶胞電晶體MT處於寫入未完成狀態。
如圖19所示，驗證後，序列發生器15中斷寫入動作，執行同一中止讀。更具體而言，首先，序列發生器15進行下階頁面之讀取(“A”位準與“E”位準之讀取)，將其結果儲存於閂鎖電路SDL。更具體而言，序列發生器15首先進行“A”位準之讀取。此時，與“Er”位準對應之記憶胞電晶體MT設為接通狀態，自位元線BL向源極線SL流動電流。因此，節點SEN成“L”位準。另一方面，與“A”～“G”位準對應之記憶胞電晶體MT設為斷開狀態，自位元線BL向源極線SL不流動電流。因此，節點SEN維持“H”位準。其結果，於與“Er”位準對應之閂鎖電路SDL儲存節點SEN之反轉資料即“1”資料，於與“A”～“G”位準對應之閂鎖電路SDL儲存“0”資料。接著，序列發生器15進行“E”位準之讀取。其結果，與“Er”～“D”位準對應之節點SEN設為“L”位準，與“E”～“G”位準對應之節點SEN設為“H”位準。感測放大器20進行節點SEN之資料與閂鎖電路SDL之資料之OR運算，將其結果儲存於閂鎖電路SDL。其結果，於與“Er”及“E”～“G”位準對應之閂鎖電路SDL儲存“1”資料，於與“A”～“D”位準對應之閂鎖電路SDL儲存“0”資料。於圖19之例中，此時，“1”資料儲存於閂鎖電路SDL0，“0”資料儲存於閂鎖電路SDL2及SDL4。與寫入未完成之記憶胞電晶體MT對應之閂鎖電路SDL1、SDL3、及SDL5之資料設為不確定。且，將閂鎖電路SDL之資料傳送至閂鎖電路XDL。
如圖20所示，接著，序列發生器15於感測放大器20中，進行XDL=XDL&ADL&BDL&CDL之運算，將“0”資料儲存於與未完成寫入之記憶胞電晶體MT對應之閂鎖電路XDL。於圖20之例中，“0”資料儲存於閂鎖電路XDL1、XDL3、XDL5。
如圖21所示，接著，感測放大器20對應於成為讀取對象之頁面而進行以下運算。其結果，於保持“0”資料(閂鎖電路XDL=0)且與寫入未完成之記憶胞電晶體MT對應之閂鎖電路XDL，儲存閂鎖電路ADL、BDL、或CDL所保持之寫入資料WD。
下階頁面：XDL=ADL&(/(ADL&BDL&CDL))|XDL
中階頁面：XDL=BDL&(/(ADL&BDL&CDL))|XDL
上階頁面：XDL=CDL&(/(ADL&BDL&CDL))|XDL
於圖21之例中，於與“Er”位準對應之閂鎖電路XDL0及與寫入結束之記憶胞電晶體MT對應之閂鎖電路XDL2及XDL4，儲存自記憶胞電晶體MT讀取出之資料，於與寫入未完成之記憶胞電晶體MT對應之閂鎖電路XDL1、XDL3、及XDL5，分別儲存閂鎖電路ADL1、ADL3、ADL5之寫入資料WD。且，將儲存於閂鎖電路XDL之資料作為讀取資料RD而發送至控制器200。
1.6 關於本實施形態之效果
若為本實施形態之構成，則可提高半導體記憶裝置及記憶體系統之可靠性。以下，針對本效果進行詳細敘述。
例如，於適用於資料中心之SSD(Solid State Device：固態元件)中，自接收到讀取請求至返回讀取結果之響應保障期間(QoS)之規格較嚴格。因此，有如下情形：NAND型快閃記憶體即便於執行寫入動作中，亦不等待寫入動作結束，而被要求發送讀取結果。此種情形時，NAND型快閃記憶體中斷寫入動作而執行讀取動作。但，若成為寫入對象之頁面與成為讀取對象之頁面相同，由於自寫入中途之記憶胞電晶體讀取出之資料與寫入資料不同，故無法對控制器發送正確(與寫入資料相同)之資料。
相對於此，於本實施形態之構成中，於讀取與成為寫入對象之頁面相同之頁面時，可將與寫入資料WD相同之資料發送至控制器200。更具體而言，若向記憶胞電晶體MT之寫入結束，則感測放大器20對資料暫存器21(閂鎖電路XDL)發送自記憶胞電晶體MT讀取出之資料。另一方面，若向記憶胞電晶體MT之寫入未完成，則感測放大器20可對資料暫存器21發送感測放大器20之閂鎖電路ADL、BDL、及CDL所保持之寫入資料WD。藉此，可提高讀取資料RD之可靠性。因此，可提高半導體記憶裝置之可靠性。
再者，由於在寫入動作之中途可讀取相同頁面，故可抑制自接收到讀取請求至返回讀取結果之響應保障期間變長。
2.第2實施形態
接著，針對第2實施形態進行說明。於第2實施形態中，針對使用中止指令及恢復指令而控制寫入動作之中斷及重啟之情形進行說明。以下，僅針對不同於第1實施形態之方面進行說明。
2.1 關於寫入動作
首先，針對寫入動作進行說明。於本實施形態中，針對控制器200發送出通常之寫指令之情形進行說明。
2.1.1 關於記憶體系統之寫入動作之整體流程
首先，針對記憶體系統之寫入動作之整體流程，使用圖22進行說明。
如圖22所示，控制器200自主機機器2接收寫入命令(步驟S1)。
控制器200響應來自主機機器2之寫入命令，對NAND型快閃記憶體100發送寫入命令(寫指令、位址ADD、及寫入資料WD)(步驟S20)。
如此一來，NAND型快閃記憶體100之序列發生器15基於寫入命令將信號R/Bn設為“L”位準(忙碌狀態)(步驟S3)，開始寫入動作(步驟S4)。
控制器200於NAND型快閃記憶體100執行寫入動作中，自主機機器2接收例如讀取命令(步驟S6)。
響應該讀取命令，控制器200對NAND型快閃記憶體100發送中止指令(步驟S21)。
序列發生器15即便信號R/Bn為“L”位準(忙碌狀態)，仍根據中止指令中斷寫入動作(步驟S8)，將信號R/Bn設為“H”位準(就緒狀態)(步驟S22)。且，序列發生器15例如於序列發生器15內之暫存器保存中止資訊。
控制器200於確認信號R/Bn回復至“H”位準(就緒狀態)時，對NAND型快閃記憶體100發送頁面讀取命令(頁面讀指令、位址ADD)(步驟S7)。
序列發生器15根據頁面讀取命令，將信號R/Bn設為“L”位準(忙碌狀態)(步驟S9)，執行中止讀(步驟S10)。
序列發生器15於中止讀結束時，將信號R/Bn設為“H”位準(就緒狀態)(步驟S11)。
控制器200於確認信號R/Bn回復至“H”位準(就緒狀態)時，對NAND型快閃記憶體100發送快取讀取命令(快取讀指令、位址ADD)(步驟S13)。
序列發生器15根據快取讀取命令，將資料暫存器21所保持之讀取資料RD發送至控制器200(步驟S14)。
控制器200於執行讀取資料RD之ECC處理後，對主機機器2發送ECC校正處理後之讀取資料RD(步驟S15)。主機機器2自控制器200接收ECC校正處理後之讀取資料RD(步驟S16)。
又，控制器200當自NAND型快閃記憶體100接收到讀取資料RD時，對NAND型快閃記憶體100發送恢復指令(步驟S23)。
序列發生器15根據恢復指令，確認中止資訊並重啟寫入動作(步驟S12)。
2.1.2 關於NAND型快閃記憶體之寫入動作之整體流程
接著，針對NAND型快閃記憶體100之寫入動作之整體流程，使用圖23及圖24進行說明。於圖23及圖24之例中，與圖10及圖11相同，針對於驗證後中斷寫入動作且從程式重啟寫入動作之情形進行說明。另，與第1實施形態相同，即便於驗證後中斷寫入動作之情形時，仍可從驗證重啟寫入動作。再者，亦可於程式後中斷寫入動作，該情形時，亦可從驗證重啟寫入動作。以下，僅針對不同於第1實施形態之圖10及圖11之方面進行說明。
如圖23所示，NAND型快閃記憶體100自控制器200接收寫入命令(寫指令、位址ADD、及寫入資料WD)(步驟S130)。
序列發生器15根據寫入命令，將信號R/Bn設為“L”位準(忙碌狀態)(步驟S102)，開始寫入動作(步驟S103)。
序列發生器15當自資料暫存器21向感測放大器20發送寫入資料WD結束時，執行程式(步驟S105)。
接著，序列發生器15執行驗證(步驟S106)。
序列發生器15若自控制器200接收到中止指令(步驟S131_是)，中斷寫入動作(步驟S108)。
另一方面，序列發生器15如未自控制器200接收中止指令(步驟S131_否)，繼續寫入動作。
序列發生器15於中斷寫入動作後(步驟S108)，將信號R/Bn設為“H”位準(步驟S132)。
而序列發生器15當自控制器200接收到頁面讀取命令(頁面讀指令及位址ADD)(步驟S133)時，將信號R/Bn設為“L”位準(步驟S109)。且，如圖24所示，寫入命令之位址ADD與頁面讀取命令之位址ADD為相同頁面之情形(步驟S110_是)，序列發生器15執行同一頁面中止讀(步驟S134)。具體動作與第1實施形態之圖11之步驟S110及S111相同。
又，寫入命令之位址ADD與頁面讀取命令之位址ADD非為相同頁面之情形(步驟S110_否)，序列發生器15執行正常中止讀，即通常之頁面讀取(步驟S135)。
序列發生器15於中止讀結束時，將信號R/Bn設為“H”位準(就緒狀態)(步驟S114)。
接著，序列發生器15當自控制器200接收到快取讀取命令(快取讀指令及位址ADD)(步驟S116)時，將資料暫存器21(閂鎖電路XDL)之讀取資料RD發送至控制器200(步驟S117)。
序列發生器15自控制器200接收恢復指令(步驟S136)時，將信號R/Bn設為“L”位準(步驟S137)，基於中止資訊而重啟寫入動作(步驟S115)。
重啟寫入動作後之動作與第1實施形態之圖10及圖11相同。
序列發生器15於驗證通過(步驟S118_是)或程式迴路達到規定次數(步驟S119_是)時，將信號R/Bn設為“H”位準，結束寫入動作。
2.1.3 關於寫入動作之控制器之動作
接著，針對寫入動作之控制器200之動作，使用圖25進行說明。圖25之例顯示控制器200發送通常之寫指令之情形之寫入動作。以下，僅針對不同於第1實施形態之圖12之方面進行說明。
如圖25所示，不同於第1實施形態之圖12之方面為：控制器200發送寫入資料“WD”後發送寫指令“10h”，及結束對記憶胞電晶體MT寫入之動作後將信號R/Bn設為“H”位準。
2.2 關於寫入動作之整體流程之具體例
接著，針對寫入動作之整體流程，使用圖26進行說明。圖26之例顯示第1次程式迴路中結束驗證後，中斷寫入動作，於執行同一頁面中止讀及快取讀取後，重啟寫入動作之情形。又，圖26之例與第1實施形態之圖15相同，顯示選擇串單元SU0之字元線WL0，執行全序列寫入及下階頁面讀取動作之情形。以下，僅針對不同於第1實施形態之圖15之方面進行說明。
如圖26所示，於時刻t0～t1之期間，控制器200係將第1指令集、第2指令集、及第3指令集作為全序列寫入之指令序列，發送至NAND型快閃記憶體100。
於時刻t1，序列發生器15根據寫指令“15h”，將信號R/Bn設為“L”位準，開始寫入動作。於時刻t1～t2之期間，寫入動作之狀態設為準備狀態(參考符號“SETUP”)，資料暫存器21對感測放大器20發送寫入資料WD。
於時刻t2，當自資料暫存器21向感測放大器20發送寫入資料WD結束時，於時刻t2～t3之期間，寫入動作之狀態設為程式狀態(參考符號“PROG”)，序列發生器15執行第1次程式。
於時刻t3～t4之期間，寫入動作之狀態設為驗證狀態(參考符號“PVFY”)，序列發生器15執行第1次驗證。又，於該期間，序列發生器15接收到中止指令“A7h”時，於結束驗證後，中斷寫入動作，將信號R/Bn設為“H”位準。
於時刻t4～t5之期間，寫入動作之狀態設為中止狀態(參考符號“SUSPEND”)，序列發生器15自控制器200，接收相同記憶胞組MCG之下階頁面之頁面讀取命令(指令“01h”、“00h”、5週期之位址資料“ADD”、及頁面讀指令“30h”)。
於時刻t5，序列發生器15將信號R/Bn設為“L”位準。且，於時刻t5～t6之期間，寫入動作之狀態設為中止讀狀態，序列發生器15執行同一頁面中止讀。
於時刻t6，當同一頁面中止讀結束時，序列發生器15將信號R/Bn設為“H”位準。控制器200當確認信號R/Bn回復至“H”位準時，發送快取讀取命令(指令“05h”、5週期之位址資料“ADD”、及快取讀指令“E0h”)。
於時刻t6～t7之期間，寫入動作之狀態設為資料輸出狀態(參考符號“OUTPUT”)，序列發生器15基於快取讀取命令而將讀取資料RD發送至控制器200。
於時刻t7～t8之期間，寫入動作之狀態設為復原狀態(參考符號“RCV”)，序列發生器15當自控制器200接收恢復指令“48h”時，開始寫入動作。
於時刻t8～t9之期間，寫入動作之狀態設為程式狀態，序列發生器15執行第2次程式。
於時刻t9～t10之期間，寫入動作之狀態設為驗證狀態，序列發生器15執行第2次驗證。
序列發生器15重複程式迴路，於時刻t11～t12之期間，寫入動作之狀態設為程式狀態，序列發生器15執行第m次程式。
於時刻t12～t13之期間，寫入動作之狀態設為驗證狀態，序列發生器15執行第m次驗證。且，序列發生器15於第m次驗證中，當驗證通過時，於時刻t13～t14之期間，執行復原處理，結束寫入動作。
2.3 關於本實施形態之效果
若為本實施形態之構成，可獲得與第1實施形態相同之效果。
3.第3實施形態
接著，針對第3實施形態進行說明。於第3實施形態中，顯示全序列寫入中以2階段寫入資料之情形。以下，僅針對不同於第1至第3實施形態之方面進行說明。
3.1 關於寫入動作
首先，針對本實施形態之寫入動作，使用圖27進行說明。於本實施形態中，NAND型快閃記憶體100於對記憶胞電晶體MT寫入3位元之資料時，執行2階段之寫入動作。於以下說明中，將2階段之寫入動作中之第1階段之寫入動作稱為「第1寫入動作」，將第2階段之寫入動作稱為「第2寫入動作」。
如圖27所示，第1寫入動作係例如使與臨限值電壓之變動量相對較大之“D”～“G”位準之寫入對應之記憶胞電晶體MT之臨限值電壓預先上升至“LM”位準之動作。“LM”位準所含之臨限值電壓為電壓LMV以上，且小於電壓EV。例如，於第1寫入動作中，為了減少程式迴路之次數，應用如1次程式之臨限值電壓之變動量相對較大之程式條件。因此，“LM”位準之臨限值分佈有較“A”～“G”位準之臨限值分佈更廣之傾向。因此，例如，電壓LMV設定為電壓CV以上且小於電壓DV。
第2寫入動作係對“Er”位準之記憶胞電晶體MT寫入“A”～“C”位準，對“LM”位準之記憶胞電晶體MT寫入“D”～“G”位準之動作。例如，於第2寫入動作中，以各位準之臨限值分佈較“LM”位準之臨限值分佈更窄之方式，應用1次程式之臨限值電壓之變動量小於第1寫入動作之程式條件。更具體而言，例如設定低於第1寫入動作之程式電壓VPGM。
另，於第1寫入動作中，進行“LM”位準之寫入之記憶胞電晶體MT及電壓LMV可任意設定。例如亦可將進行“E”～“G”位準之寫入之記憶胞電晶體MT作為寫入對象。該情形時，電壓LMV例如亦可設定為電壓DV以上且小於電壓EV。
3.1.1 關於寫入動作之控制器之動作
接著，針對寫入動作之控制器200之動作，使用圖28進行說明。圖28之例顯示依序發送下階頁面之資料作為第1寫入動作之寫入命令(以下稱為「第1寫入命令」)，發送中階頁面之資料及上階頁面之資料作為第2寫入動作之寫入命令(以下稱為「第2寫入命令」)之情形。又，圖28之例顯示資料DQ[7：0]及信號R/Bn，省略信號CEn、CLE、ALE、WEn、REn。另，各頁面之資料之發送順序可任意設定。
如圖28所示，控制器200係執行發送與“LM”位準之寫入對應之下階頁面之寫入資料WD作為第1寫入命令之指令序列。更具體而言，控制器200依序發送指定下階頁面之指令“01h”、通知執行寫入動作之指令“80h”、行位址CA、列位址RA、下階頁面之寫入資料WD、及寫指令“10h”。響應寫指令“10h”，NAND型快閃記憶體100成為忙碌狀態(R/Bn=“L”)。當第1寫入動作結束時，NAND型快閃記憶體100成為就緒狀態，信號R/Bn設為“H”位準。
接著，控制器200當確認信號R/Bn回復至“H”位準時，將第2寫入命令發送至NAND型快閃記憶體100。更具體而言，控制器200首先係發送指定中階頁面之指令“02h”、指令“80h”、行位址CA、列位址RA、中階頁面之寫入資料WD、及指令“1Ah”，作為發送中階頁面之寫入資料之指令序列。響應指令“1Ah”，NAND型快閃記憶體100成為忙碌狀態(R/Bn=“L”)。當自資料暫存器21向感測放大器20(閂鎖電路BDL)發送中階頁面之寫入資料WD結束，且資料暫存器21成為可使用之狀態時，NAND型快閃記憶體100成為就緒狀態，信號R/Bn設為“H”位準。
接著，控制器200於確認信號R/Bn回復至“H”位準時，發送指定上階頁面之指令“03h”、指令“80h”、行位址CA、列位址RA、上階頁面之寫入資料WD、及寫指令“10h”，作為發送上階頁面之寫入資料之指令序列。響應寫指令“10h”，NAND型快閃記憶體100成為忙碌狀態(R/Bn=“L”)。當向記憶胞電晶體MT之第2寫入動作結束時，NAND型快閃記憶體100成為就緒狀態，信號R/Bn設為“H”位準。
另，控制器200亦可分別發行指示第1寫入動作及第2寫入動作之指令。
3.1.2 關於NAND型快閃記憶體之寫入動作之整體流程
接著，針對NAND型快閃記憶體100之寫入動作之整體流程，使用圖29及圖30進行說明。另，於圖29及圖30之例中，省略寫入動作之程式及驗證，且對於中斷寫入動作之時序並未特別限定。寫入動作可於程式後中斷，亦可於驗證後中斷。
如圖29所示，NAND型快閃記憶體100自控制器200接收第1寫入命令(寫指令、位址ADD、及下階頁面之寫入資料WD)(步驟S201)。
序列發生器15根據第1寫入命令，將信號R/Bn設為“L”位準，開始第1寫入動作(步驟S202)。
序列發生器15於第1寫入動作中，若自控制器200接收到中止指令(步驟S203_是)，則中斷寫入動作(步驟S204)，且將信號R/Bn設為“H”位準。
另一方面，序列發生器15若未自控制器200接收中止指令(步驟S203_否)，則繼續第1寫入動作。
序列發生器15於中斷寫入動作(步驟S204)後，自控制器200接收頁面讀取命令(頁面讀指令及位址ADD)(步驟S205)。序列發生器15根據頁面讀取命令，將信號R/Bn設為“L”位準。
若第1寫入命令之位址ADD與頁面讀取命令之位址ADD為相同頁面(步驟S206_是)，序列發生器15執行同一頁面中止讀(步驟S207)。
另一方面，若第1寫入命令之位址ADD與頁面讀取命令之位址ADD為不同頁面(步驟S206_否)，序列發生器15執行正常中止讀(步驟S208)。
序列發生器15於中止讀結束後，將信號R/Bn設為“H”位準。且，序列發生器15當接收到快取讀取命令時，對控制器200發送讀取資料RD(步驟S209)。
序列發生器15當自控制器200接收到恢復指令(步驟S210)時，將信號R/Bn設為“L”位準，且重啟第1寫入動作(步驟S211)。
序列發生器15於第1寫入結束(步驟S212)後，將信號R/Bn設為“H”位準。
如圖30所示，NAND型快閃記憶體100自控制器200接收第2寫入命令(寫指令、位址ADD、以及中階頁面及上階頁面之寫入資料WD)(步驟S213)。
序列發生器15根據第2寫入命令，將信號R/Bn設為“L”位準，開始第2寫入動作(步驟S214)。
序列發生器15於第2寫入動作中，若自控制器200接收到中止指令(步驟S215_是)，則中斷寫入動作(步驟S216)，且將信號R/Bn設為“H”位準。
另一方面，序列發生器15若未自控制器200接收中止指令(步驟S215_否)，則繼續第2寫入動作。
序列發生器15於中斷寫入動作(步驟S216)後，自控制器200接收頁面讀取命令(頁面讀指令及位址ADD)(步驟S217)。序列發生器15根據頁面讀取命令，將信號R/Bn設為“L”位準。
若第2寫入命令之位址ADD與頁面讀取命令之位址ADD為相同頁面(步驟S218_是)，序列發生器15執行同一頁面中止讀(步驟S219)。
另一方面，若第2寫入命令之位址ADD與頁面讀取命令之位址ADD為不同頁面(步驟S218_否)，序列發生器15執行正常中止讀(步驟S220)。
序列發生器15於中止讀結束後，將信號R/Bn設為“H”位準。且，序列發生器15當接收到快取讀取命令時，對控制器200發送讀取資料RD(步驟S221)。
序列發生器15當自控制器200接收恢復指令(步驟S222)時，將信號R/Bn設為“L”位準，重啟第2寫入動作(步驟S223)。
3.1.3 關於第1及第2寫入動作中閂鎖電路所保持之資料之具體例
接著，針對第1及第2寫入動作中，閂鎖電路ADL、BDL、及CDL所保持之資料之具體例，使用圖31及圖32進行說明。於圖31及圖32之例中，針對應用以下所示之133碼之資料之分配之情形進行說明。
“Er”位準：“111”(“上階位元/中階位元/下階位元”)資料
“A”位準：“101”資料
“B”位準：“011”資料
“C”位準：“001”資料
“D”位準：“110”資料
“E”位準：“100”資料
“F”位準：“010”資料
“G”位準：“000”資料
首先，如圖31所示，感測放大器20根據第1寫入命令(寫指令、位址ADD、及下階頁面之寫入資料WD)，將下階頁面之資料儲存於閂鎖電路ADL。更具體而言，於與“Er”～“C”位準對應之閂鎖電路ADL儲存“1”資料，於與“D”～“G”位準對應之閂鎖電路ADL儲存“0”資料。且，將閂鎖電路ADL之資料傳送至閂鎖電路SDL，執行第1寫入動作。於第1寫入動作中，對與分配有“0”資料之“D”～“G”位準對應之記憶胞電晶體MT進行“LM”位準之寫入。且，當第1寫入動作結束時，於與驗證通過之“D”～“G”位準對應之閂鎖電路ADL儲存“1”資料。即，第1寫入動作結束時，於與“Er”～“G”位準對應之閂鎖電路ADL儲存“1”資料。
如圖32所示，接著，感測放大器20根據第2寫入命令(寫指令、位址ADD、以及中階頁面及上階頁面之寫入資料WD)，將中階頁面及上階頁面資料儲存於閂鎖電路BDL及CDL。且，感測放大器20執行內部資料載入(IDL：internal data load)，將讀取記憶胞電晶體MT之資料之結果儲存於閂鎖電路ADL。藉此，於閂鎖電路ADL、BDL、及CDL，儲存與133碼對應之資料。序列發生器15基於儲存於閂鎖電路ADL、BDL、及CDL之資料而執行第2寫入動作。
3.2 關於本實施形態之效果
若為本實施形態之構成，可獲得與第1實施形態相同之效果。
4.變化例等
上述實施形態之半導體記憶裝置包含：第1記憶體串(SR)，其包含第1記憶胞(MT0)及連接於第1記憶胞之第1選擇電晶體(ST1)；第2記憶體串(SR)，其包含第2記憶胞(MT0)及連接於第2記憶胞之第2選擇電晶體(ST1)；字元線(WL0)，其連接於第1及第2記憶胞之閘極；第1選擇閘極線(SGD0)，其連接於第1選擇電晶體之閘極；第2選擇閘極線(SGD1)，其連接於第2選擇電晶體之閘極；位元線(BL0)，其連接於第1及第2選擇電晶體；列解碼器(19)，其連接於字元線、第1選擇閘極線、及第2選擇閘極線；感測放大器(20)，其連接於位元線，包含可保持寫入資料之閂鎖電路(ADL)；資料暫存器，其連接於感測放大器，與感測放大器進行資料之收發；及控制電路(15)，其於第1記憶胞之寫入動作中若接收到第1記憶胞之讀取命令，可中斷寫入動作而執行第1記憶胞之讀取動作。於中斷第1記憶胞之寫入動作而執行之第1記憶胞之讀取動作中，若向第1記憶胞寫入寫入資料結束，感測放大器將自第1記憶胞讀取出之資料作為讀取資料發送至資料暫存器，若向第1記憶胞寫入寫入資料未結束，則將閂鎖電路所保持之寫入資料作為讀取資料發送至資料暫存器。
藉由應用上述實施形態，可提供一種可提高可靠性之半導體記憶裝置。
另，實施形態並非限定於上述說明之形態，可進行各種變化。
例如，於上述實施形態中，感測放大器20亦可進而包含閂鎖電路TDL，且於同一頁面中止讀中，使用閂鎖電路ADL、BDL、CDL、及TDL而進行使用閂鎖電路ADL、BDL、CDL、及XDL進行之各種運算，且將閂鎖電路TDL所保持之讀取資料RD(自記憶胞電晶體MT讀取出之資料、或閂鎖電路ADL、BDL、或CDL所保持之寫入資料WD)傳送至閂鎖電路XDL。
再者，上述實施形態並未限定於全序列寫入。例如，亦可應用於下階頁面、中階頁面、或上階頁面之寫入及讀取動作。
再者，上述實施形態並未限定於三維積層型NADN型快閃記憶體，亦可應用於半導體基板上配置有記憶胞之平面型NAND型快閃記憶體。再者，並未限定於NAND型快閃記憶體，亦可應用於可於包含程式與驗證之寫入動作中執行中止與恢復之、使用其他記憶體之半導體記憶裝置。
再者，所謂上述實施形態之「連接」，亦包含其間例如介置電晶體或電阻等其他構件而間接連接之狀態。
另，於本發明之各實施形態中，亦可為如下所述。例如記憶胞電晶體MT可保持2位元(4值)之資料，將保持4值之任一者時之臨限值位準由低至高設為Er位準(抹除位準)、A位準、B位準、及C位準時，
(1)於讀取動作中，
施加於A位準之讀取動作所選擇之字元線之電壓例如為0 V～0.55 V之間。並未限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、及0.5 V～0.55 V之任一者之間。
施加於B位準之讀取動作所選擇之字元線之電壓例如為1.5 V～2.3 V之間。並未限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、及2.1 V～2.3 V之任一者之間。
施加於C位準之讀取動作所選擇之字元線之電壓例如為3.0 V～4.0 V之間。並未限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、及3.6 V～4.0 V之任一者之間。
作為讀取動作之時間(tR)，例如亦可設為25 μs～38 μs、38 μs～70 μs、或70 μs～80 μs之間。
(2)寫入動作如上所述包含程式動作與驗證動作。於寫入動作中，
最初施加於程式動作時所選擇之字元線之電壓例如為13.7 V～14.3 V之間。並未限定於此，例如亦可設為13.7 V～14.0 V及14.0 V～14.6 V之任一者之間。
亦可改變寫入奇數序號之字元線時之最初施加於所選擇之字元線之電壓、與寫入偶數序號之字元線時之最初施加於所選擇之字元線之電壓。
將程式動作設為ISPP方式(Incremental Step Pulse Program：遞增階躍脈衝程式)時，作為階躍之電壓，例如舉出0.5 V左右。
作為施加於非選擇之字元線之電壓，可設為例如6.0 V～7.3 V之間。並未限定於該情形，可設為例如7.3 V～8.4 V之間，亦可設為6.0 V以下。
亦可根據非選擇之字元線為奇數序號之字元線，抑或是偶數序號之字元線，而改變施加之通過電壓。
作為寫入動作之時間(tProg)，例如亦可設為1700 μs～1800 μs、1800 μs～1900 μs、或1900 μs～2000 μs之間。
(3)於抹除動作中，
最初施加於形成於半導體基板上部且上述記憶胞配置於上方之井之電壓例如為12 V～13.6 V之間。並未限定於該情形，例如亦可為13.6 V～14.8 V、14.8 V～19.0 V、19.0 V～19.8 V、或19.8 V～21 V之間。
作為抹除動作之時間(tErase)，例如亦可設為3000 μs～4000 μs、4000 μs～5000 μs、或4000 μs～9000 μs之間。
(4)平面型NAND型快閃記憶體之記憶胞之構造，
具有介隔膜厚為4～10 nm之穿隧絕緣膜而配置於半導體基板(矽基板)上之電荷蓄積層。該電荷蓄積層可設為膜厚為2～3 nm之SiN、或SiON等之絕緣膜與膜厚為3～8 nm之多晶矽之積層構造。又，亦可對多晶矽添加Ru等金屬。於電荷蓄積層上具有絕緣膜。該絕緣膜例如具有夾於膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜間之膜厚為4～10 nm之矽氧化膜。High-k膜可列舉HfO等。又，矽氧化膜之膜厚可較High-k膜之膜厚更厚。於絕緣膜上介隔膜厚為3～10 nm之功函數調整用之材料而形成有膜厚為30 nm～70 nm之控制電極。此處，功函數調整用之材料為TaO等之金屬氧化膜、TaN等之金屬氮化膜。對控制電極可使用W等。
又，於記憶胞間可形成氣隙。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態得以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變形包含在發明範圍或主旨內，且包含在申請專利範圍所記述之發明及其均等之範圍內。
00h:指令
01h:指令
02h:指令
03h:指令
05h:指令
1Ah:指令
2:主機機器
10:輸入輸出電路
10h:寫指令
11:邏輯控制電路
12:狀態暫存器
13:位址暫存器
14:指令暫存器
15:序列發生器
15h:快取寫指令
16:就緒/忙碌電路
17:電壓產生電路
18:記憶胞陣列
19:列解碼器
20:感測放大器
21:資料暫存器
22:行解碼器
30:預充電電路
30h:頁面讀指令
31:低耐壓n通道MOS電晶體
32:匯流排開關
33:低耐壓n通道MOS電晶體
40:高耐壓n通道MOS電晶體
41~50:低耐壓n通道MOS電晶體
48h:恢復指令
51:低耐壓p通道MOS電晶體
52:電容元件
60~63:低耐壓n通道MOS電晶體
64~67:低耐壓p通道MOS電晶體
70~77:電晶體
80~87:電晶體
80h:指令
90~97:電晶體
100:NAND型快閃記憶體
200:控制器
210:主機介面電路
220:內置記憶體
230:處理器
240:緩衝記憶體
250:NAND介面電路
260:ECC電路
A:位準
A7h:中止指令
ADD:位址
ADL:閂鎖電路
ADL0~ADL5：閂鎖電路
ALE:位址閂鎖啟動信號
AR:讀取電壓
AV:驗證電壓
B:位準
BDL:閂鎖電路
BDL0~BDL5:閂鎖電路
BL0~BL(N-1):位元線
BLC:信號
BLI:節點
BLK(BLK0~BLK(L-1)):區塊
BLQ:信號
BLS:信號
BLX:信號
BR:讀取電壓
BV:驗證電壓
C:位準
CA:行位址
CDL:閂鎖電路
CDL0~CDL5:閂鎖電路
CEn:晶片啟動信號
CLE:指令閂鎖啟動信號
CLK:時脈信號
CMD:指令
CR:讀取電壓
CV:驗證電壓
D:位準
DAT:資料
DBUS:匯流排
DQ0~DQ7:信號
DR:讀取電壓
DSW:信號
DV:驗證電壓
E:位準
E0h:快取讀指令
ER:讀取電壓
Er:位準
EV:驗證電壓
F:位準
FR:讀取電壓
FV:驗證電壓
G:位準
GR:讀取電壓
GV:驗證電壓
HLL:信號
INV_S:節點
LAT_S:節點
LBUS:匯流排
LM:位準
LMV:電壓
LPC:信號
LSL:信號
MCG:記憶胞組
MT0~MT7:記憶胞電晶體
OUTPUT:參考符號
PROG:參考符號
PVFY:參考符號
RA:列位址
RCV:參考符號
RD:讀取資料
REn:讀取致能信號
R/Bn:就緒/忙碌信號
S1~S16:步驟
S20~S23:步驟
S101~S120:步驟
S130~S137:步驟
S201~S223:步驟
SA:感測電路
SAU0~SAU(N-1):感測放大器單元
SCOM:節點
SDL:閂鎖電路
SDL0~SDL5:閂鎖電路
SEN:節點
SETUP:參考符號
SGD0~SGD3:選擇閘極線
SGS0~SGS3:選擇閘極線
SL:源極線
SLI:信號
SLL:信號
SPD-READ:參考符號
SR:NAND串
SRCGND:節點
SSRC:節點
ST1:選擇電晶體
ST2:選擇電晶體
STB:信號
STI:信號
STL:信號
STS:狀態資訊
SU0~SU3:串單元
SUSPEND:參考符號
t0~t14:時刻
VBL:電壓
VBLRD:電壓
VBST:電壓
VCELSRC:電壓
VCGRV:讀取電壓
VDDSA:電源電壓
VHLB:電壓
VLSA:電壓
VPASS:電壓
Vpfy:驗證電壓
VPGM:電壓
VREAD:電壓
VSD1:電壓
VSD2:電壓
VSENP:電壓
VSG:電壓
VSRC:電壓
VSS:接地電壓
WD:寫入資料
WEn:寫啟動信號
WL0~WL7:字元線
XDL:閂鎖電路
XDL0~XDL5:閂鎖電路
XXL:信號
ΔV:電壓
圖1係具備第1實施形態之半導體記憶裝置之記憶體系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置之方塊圖。
圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。
圖4係第1實施形態之半導體記憶裝置所具備之感測放大器及資料暫存器之方塊圖。
圖5係第1實施形態之半導體記憶裝置所具備之感測放大器單元之電路圖。
圖6係第1實施形態之半導體記憶裝置所具備之記憶胞電晶體之臨限值分佈圖。
圖7係具備第1實施形態之半導體記憶裝置之記憶體系統的讀取動作時之各種信號之時序圖。
圖8係第1實施形態之半導體記憶裝置的讀取動作時之各種配線及各種信號之時序圖。
圖9係具備第1實施形態之半導體記憶裝置之記憶體系統之寫入動作時之流程圖。
圖10係第1實施形態之半導體記憶裝置的寫入動作時之流程圖。
圖11係第1實施形態之半導體記憶裝置的寫入動作時之流程圖。
圖12係具備第1實施形態之半導體記憶裝置之記憶體系統的寫入動作時之各種信號之時序圖。
圖13係具備第1實施形態之半導體記憶裝置之記憶體系統的全序列之時序圖。
圖14係第1實施形態之半導體記憶裝置的寫入動作時之各種配線之時序圖。
圖15係顯示具備第1實施形態之半導體記憶裝置之記憶體系統的包含同一頁面中止讀之寫入動作之例之時序圖。
圖16係顯示第1實施形態之半導體記憶裝置之寫入動作中，閂鎖電路SDL、ADL、BDL、CDL、及XDL所保持之資料之例之圖。
圖17係顯示第1實施形態之半導體記憶裝置之寫入動作中，閂鎖電路SDL、ADL、BDL、CDL、及XDL所保持之資料之例之圖。
圖18係顯示第1實施形態之半導體記憶裝置之寫入動作中，閂鎖電路SDL、ADL、BDL、CDL、及XDL所保持之資料之例之圖。
圖19係顯示第1實施形態之半導體記憶裝置之寫入動作中，閂鎖電路SDL、ADL、BDL、CDL、及XDL所保持之資料之例之圖。
圖20係顯示第1實施形態之半導體記憶裝置之寫入動作中，閂鎖電路SDL、ADL、BDL、CDL、及XDL所保持之資料之例之圖。
圖21係顯示第1實施形態之半導體記憶裝置之寫入動作中，閂鎖電路SDL、ADL、BDL、CDL、及XDL所保持之資料之例之圖。
圖22係具備第2實施形態之半導體記憶裝置之記憶體系統之寫入動作時之流程圖。
圖23係第2實施形態之半導體記憶裝置的寫入動作時之流程圖。
圖24係第2實施形態之半導體記憶裝置的寫入動作時之流程圖。
圖25係具備第2實施形態之半導體記憶裝置之記憶體系統的寫入動作時之各種信號之時序圖。
圖26係具備第2實施形態之半導體記憶裝置之記憶體系統的包含同一頁面中止讀之寫入動作之例之時序圖。
圖27係顯示第3實施形態之半導體記憶裝置中，第1寫入動作及第2寫入動作時之記憶胞電晶體之臨限值分佈之圖。
圖28係具備第3實施形態之半導體記憶裝置之記憶體系統之寫入動作時之時序圖。
圖29係第3實施形態之半導體記憶裝置的寫入動作時之流程圖。
圖30係第3實施形態之半導體記憶裝置的寫入動作時之流程圖。
圖31係顯示第3實施形態之半導體記憶裝置中，於第1寫入動作時閂鎖電路ADL、BDL、及CDL所保持之資料之例之圖。
圖32係顯示第3實施形態之半導體記憶裝置中，於第2寫入動作時閂鎖電路ADL、BDL、及CDL所保持之資料之例之圖。
S110~S120:步驟
