JP2002073405A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 マイコンの高速化による１ｍｃの短時間化に
対応できるデータ処理装置を提供する。 【解決手段】 ＣＰＵまたはＤＳＰに含まれるソースレ
ジスタ１と、メモリマット２、センスアンプ３、ライト
バッファ４およびセレクタ５などを有するメモリ６とが
データバス７を介して接続されたマイコンやＤＳＰ搭載
型マイコンであって、データバス７とメモリマット２と
の間にライトバッファ４が設けられ、ライト動作を「ラ
イトバッファ４へのライトアクセス情報のバッファリン
グ＋メモリマット２へのアクセス」の２段階に分けて行
い、リードアクセスについては、「メモリマット２から
の読み出し→データバス７への出力」の経路だけではな
く、「ライトバッファ４→データバス７への出力」の経
路も追加して、メモリマット２への未書き込みデータの
読み出しもリードコマンド１つで実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
関し、特にマイコン（マイクロコンピュータ）や、ＤＳ
Ｐ（デジタルシグナルプロセッサ）搭載型マイコンの高
速化による１マシンサイクルの短時間化に好適なデータ
処理装置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、マイコンの一例としてのＤＳＰ搭載型マイコンで
は、１マシンサイクル（ｍｃ）で積和演算処理を行うこ
とができ、これが製品の大きな特徴となっている。この
機能を実現するためには、演算対象データの読み込み・
演算結果の書き込みも１ｍｃで行うことが必要になり、
メモリアクセスステージを１ｍｃで終了させる。つま
り、ＤＳＰ搭載型マイコンのオンチップメモリには１ｍ
ｃアクセスが求められる。

【０００３】このような１ｍｃでのメモリへのアクセス
となると、アドレスデコードの開始からメモリマット読
み出し・バスドライブ完了／メモリマット書き込み完了
までを１ｍｃで終わらせることが求められる。マイコン
アーキテクチャのバスプロトコルを考えると、リード／
ライトともにメモリマット部のアクセス時間は０．５ｍ
ｃしかない。

【０００４】近年のマイコンの高速化は著しく、たとえ
ば前述のようなＤＳＰ搭載型マイコンは１０４ＨＭｚを
目標仕様としている。高速化が進むにつれて、１ｍｃは
短時間化しているので（１００ＭＨｚで１ｍｃは１０ｎ
ｓ）、１ｍｃでのメモリへのアクセスはますます困難に
なる方向にある。

【０００５】そこで、このような背景から提案された、
たとえば（１）ＤＲＡＭの高速アクセス技術、（２）バ
ーチャルチャネル技術、（３）ＤＳＰ搭載型マイコンの
オンチップメモリ、の各技術が、本発明者が検討した、
本発明の前提となるＤＳＰ搭載型マイコンに関する技術
として挙げることができる。以下、その概要を説明す
る。

【０００６】（１）ＤＲＡＭの高速アクセス技術 たとえば、ＤＲＡＭでは、ＳＲＡＭのモジュールセレク
ト信号に相当する信号がロウアドレスストローブ信号Ｒ
ＡＳ／カラムアドレスストローブ信号ＣＡＳの２本あ
り、ロウアドレスストローブ信号ＲＡＳで行を選択し
（ワード線立ち上げ）、次にカラムアドレスストローブ
信号ＣＡＳで列を選択する（ビット線選択）、という制
御になっている。

【０００７】このＤＲＡＭには、高速アクセスモードと
呼ばれる高速アクセス技術がある。ロウアドレスストロ
ーブ信号ＲＡＳによって選択されるワード線につながる
全てのメモリセルのデータをセンスアンプに取り込んで
おくことにより、カラムアドレスストローブ信号ＣＡＳ
の切り替えのみにより別アドレスへのアクセスも実現さ
せる。この際、データはセンスアンプから出力端子に送
られるだけなので、通常より高速にアクセスできる。

【０００８】（２）バーチャルチャネル技術 たとえば、日本電気（株）が提唱しているＳＤＲＡＭ向
けの高速アクセス技術にバーチャルチャネル方式があ
る。これは、メモリ内の入出力端子とメモリマットの間
にチャネルと呼ぶレジスタ群を配置する方式である。メ
モリ外部に接続されているメモリマスタとのリード／ラ
イト動作はメモリマスタとチャネルの間で行われるた
め、高速アクセスが実現できる。メモリマスタとのリー
ド／ライト動作（フォアグランド処理）と、メモリマッ
ト−チャネル間転送・プリチャージ・リフレッシュなど
のメモリ内処理（バックグランド処理）を並列化でき、
高い平均データ転送速度を保つことができる。また、チ
ャネル（１チャネル＝１０２４ビット）を複数搭載して
おり、各チャネルを複数のメモリマスタに割り当てるこ
とでマルチタスク処理を実現している。

【０００９】（３）ＤＳＰ搭載型マイコンのオンチップ
メモリ たとえば、本発明の前提となるＤＳＰ搭載型マイコンの
オンチップメモリは、ＤＳＰに含まれるソースレジスタ
と、メモリマットおよびセンスアンプなどを有するメモ
リとがデータバスを介して接続された構成において、デ
ータバスがメモリマットに接続されている単純な構成に
なっている。メモリへ書き込むべき値を保持してあるソ
ースレジスタからメモリマットまでのデータ転送を１サ
イクルで完了する仕様となっている。

【００１０】

【発明が解決しようとする課題】ところで、前記のよう
な、（１）ＤＲＡＭの高速アクセス技術、（２）バーチ
ャルチャネル技術、（３）ＤＳＰ搭載型マイコンのオン
チップメモリ、の各技術について、本発明者が検討した
結果、以下のようなことが明らかとなった。

【００１１】（１）ＤＲＡＭの高速アクセス技術の問題
点 （ａ）センスアンプを複数搭載することになり、面積が
大きくなる。 （ｂ）別のワード線につながるアドレスをアクセスする
際には無効となる。 （ｃ）同一のワード線領域にアクセスが続かない場合
は、無駄なリード動作を行うことになり、消費電力的に
は無駄が多い。 （ｄ）一種のリードバッファであり、ライト動作のアク
セスタイミング緩和には寄与しない。リードについて
も、１行分を読み出す際のアクセスタイミングの緩和に
はならず、根本的な対策ではない。

【００１２】（２）バーチャルチャネル技術の問題点 （ａ）バス−メモリマット間の直接アクセスはできな
い。これに対して、本発明のようなライトバッファ方式
ではメモリマットの直接アクセスが可能である。 （ｂ）新規にコマンドが追加されており、従来型と完全
互換というわけではない。これに対して、本発明のよう
なライトバッファ方式では、追加制御が一切必要がな
く、完全に互換が保てる。

【００１３】（３）ＤＳＰ搭載型マイコンのオンチップ
メモリの問題点 すなわち、本発明の前提となるＤＳＰ搭載型マイコンの
オンチップメモリは、たとえば図２０に示すように、デ
ータバス７がメモリマット２に接続された単純な構成と
なっており、メモリ６へ書き込むべき値を保持してある
ソースレジスタ１からメモリマット２までのデータ転送
を１サイクルで完了する仕様となっている。

【００１４】さらに、このＤＳＰ搭載型マイコンのオン
チップメモリは、たとえば図２１に示すようなタイミン
グチャート（ライト、リード、ライトの連続アクセス）
となる。このメモリは、マスタクロック信号から２相ク
ロック信号（φ１，φ２）を生成し、このクロック信号
によって動作している。ＤＳＰ搭載型マイコンのバス
は、アドレスとデータは１サイクルずれた構造を取って
おり、ライトアクセスでは、まずアドレスが発行され、
その次のサイクルで書き込むべきデータがデータバスに
載る。データがクロック信号（φ２）の立ち上がりから
確定し始めるが、現状のメモリは、このクロック信号
（φ２）のハイ期間の半サイクルでメモリマットへの書
き込みを完了する仕様となっている。

【００１５】つまり、本発明の前提となるＤＳＰ搭載型
マイコンのオンチップメモリは、たとえば図２２に示す
ように、ライトアクセスが実行されるたびに、１つのラ
イトコマンドでデータバスの値をメモリマットまで書き
込んでいる。これではマイコンの高速化による１ｍｃの
短時間化に対応しきれない恐れがある。従って、動作周
波数の向上により１サイクル長は短くなる関係にあるた
め、メモリマットへの書き込み期間であるクロック信号
φ２のハイ期間も短くなる。より短時間でメモリマット
への書き込み値をメモリマットまで書き込むことが要求
されることとなり、このままでは、高周波数化に対応で
きない恐れがあるので、本発明はこれを解消するための
技術である。

【００１６】そこで、本発明は、ライトアクセスのクリ
ティカルパスの解消を目的に、データバスとメモリマッ
トの間にライトバッファを追加したライトバッファ追加
型メモリとして、マイコンの高速化による１ｍｃの短時
間化に対応できるようにしたデータ処理装置を提供する
ものである。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】本発明は、本発明の前提となる、データバ
スがメモリマットに接続された単純な構成からなるＤＳ
Ｐ搭載型マイコン（一般的マイコンも含む）のメモリに
対して、マイコンの高速化による１ｍｃの短時間化に対
応できるように、データバスとメモリマットの間に中間
バッファ（ライトバッファ）を設ける構造を採用するも
のである。

【００２０】すなわち、本発明によるデータ処理装置
は、以下のような特徴を有するものである。

【００２１】（１）第１のデータ処理装置は、ＣＰＵと
メモリとがバスを介して接続され、ＣＰＵとメモリとの
間でバスを介してデータのライト動作／リード動作が可
能な構成となっており、バスのデータバスとメモリのメ
モリマットとの間に、ライトアクセスとリードアクセス
とのアクセスサイズの違いを吸収するアライメント処理
に対応可能なライトバッファを有するものである。この
構成は、一般的マイコンに適用されるものである。

【００２２】（２）第２のデータ処理装置は、ＣＰＵお
よびＤＳＰとメモリとが複数種のバスを介して接続さ
れ、ＣＰＵおよびＤＳＰとメモリとの間で複数種のバス
を介してデータのライト動作／リード動作が可能な構成
となっており、複数種のバスのデータバスとメモリのメ
モリマットとの間に、ライトアクセスとリードアクセス
とのアクセスサイズの違いを吸収するアライメント処理
に対応可能なライトバッファを有するものである。この
構成は、ＤＳＰ搭載型マイコンに適用されるものであ
る。

【００２３】（３）第３のデータ処理装置は、前記第
１、第２のデータ処理装置において、メモリに対するラ
イトアクセス時は、データバスからライトバッファへの
ライトアクセス情報のバッファリング処理と、ライトバ
ッファからメモリマットへのライトアクセス処理との２
段階に分けて行い、メモリに対するリードアクセス時
は、メモリマットからデータバスへのリードアクセス処
理と、ライトバッファからデータバスへのリードアクセ
ス処理とを実行可能としたものである。

【００２４】（４）第４のデータ処理装置は、前記第３
のデータ処理装置において、バスのアドレスバスとメモ
リマットとの間に、アドレスバスからのアドレスをバッ
ファリングするアドレスバッファと、リードアクセス時
のアドレスが直前のライトアクセス時と同一か否かを判
定する同一アドレス判定回路と、ライトアクセス時はア
ドレスバッファのアドレスを選択し、リードアクセス時
はアドレスバスのアドレスを選択するリード／ライトセ
レクタと、リード／ライトセレクタからのアドレスをデ
コードするアドレスデコーダとを有し、データバスとメ
モリマットとの間に、前記ライトバッファと、メモリマ
ットに接続されたセンスアンプと、同一アドレス判定回
路の判定結果が同一の場合はライトバッファからのデー
タを選択し、異なる場合はセンスアンプからのデータを
選択する出力値セレクタと、出力値セレクタからのデー
タに基づいて、先のライトアクセスと今回のリードアク
セスでのアクセスサイズの違いを吸収するアライメント
処理を行うデータアライメント回路とを有するものであ
る。

【００２５】（５）第５のデータ処理装置は、前記第４
のデータ処理装置において、出力値セレクタは各バイト
毎にセレクタを有し、各バイト毎に独立してライトバッ
ファからのデータ、またはセンスアンプからのデータを
選択してデータバスに出力するものである。

【００２６】（６）第６のデータ処理装置は、前記第５
のデータ処理装置において、データの形式はバイト、ワ
ードまたはロングワードに切り替え可能であり、これら
のデータ種別にアライメント処理を対応可能とするもの
である。

【００２７】（７）第７のデータ処理装置は、前記第
１、第２のデータ処理装置において、データバスとメモ
リマットとの間に有するライトバッファを多段化するも
のである。

【００２８】（８）第８のデータ処理装置は、前記第
１、第２のデータ処理装置において、データバスとメモ
リマットとの間に有するライトバッファを並列化するも
のである。

【００２９】（９）第９のデータ処理装置は、前記第
１、第２のデータ処理装置において、データバスとメモ
リマットとの間に有するライトバッファをメモリに内蔵
して設けるものである。

【００３０】（１０）第１０のデータ処理装置は、前記
第１、第２のデータ処理装置において、データバスとメ
モリマットとの間に有するライトバッファをメモリから
分離して設けるものである。

【００３１】（１１）第１１のデータ処理装置は、前記
第１０のデータ処理装置において、１つのライトバッフ
ァに複数のメモリを接続して、１つのライトバッファを
複数のメモリに対応可能とするものである。

【００３２】（１２）第１２のデータ処理装置は、前記
第１０のデータ処理装置において、メモリを外付けで設
けるものである。

【００３３】（１３）第１３のデータ処理装置は、前記
第２のデータ処理装置において、１つのバスに１つのラ
イトバッファを接続して、各バスに各ライトバッファを
対応可能とするものである。

【００３４】（１４）第１４のデータ処理装置は、前記
第１３のデータ処理装置において、各ライトバッファと
各メモリとの間に１つのバス間調整回路を有し、各ライ
トバッファと各メモリとの間のバス接続を調整するもの
である。

【００３５】よって、前記データ処理装置によれば、デ
ータバスとメモリマットの間に挿入するライトバッファ
の個数分だけ、ライトサイクルのパイプラインを刻むこ
とができる。リードサイクルについては、「ライトバッ
ファ→データバス」の経路を設けることで、１サイクル
読み出しを行い、スループットの悪化を防ぐ。これによ
って、高速動作のマイコンで１ｍｃの時間が短くても、
１ｍｃでのメモリアクセスを十分なマージンを持って行
うことができる。

【００３６】つまり、前提技術は１つのライトアクセス
でデータバスの値をメモリマットまで書き終えていた
が、本発明のメモリでは、１つのライトアクセスではデ
ータバスの値をライトバッファに取り込むところまでを
行うため、ライトバッファに取り込めさえすればよく、
余裕が持てる。

【００３７】さらに、ライトアクセス直後のリードアク
セスでは、「メモリマットへのライト→プリチャージ→
メモリマットからのリード」を連続して実行する必要が
ある。メモリマットへのライトは後に先延ばししたい方
向にあり、逆にメモリマットからのリードはできるだけ
前倒しして読みたいという関係にあるため、プリチャー
ジの時間が十分保てず、リードの動作マージン不足にな
る傾向にある。本発明のメモリでは、ライト・リードと
連続した場合は「ライトバッファへの取り込み＋メモリ
マットからのリード」と両アクセスの動作を並列実行で
き、リードも余裕を持って行える。よって、プリチャー
ジ時間を自由に取れるため、メモリ内の動作シーケンス
を最適化することができる。

【００３８】また、アドレスバスとデータバスのタイミ
ングが異なる仕様のバスとアドレス・データの受け取り
タイミングが同一タイミングであるメモリとのインター
フェイスとしての役割を果たすことができる。たとえ
ば、ＤＳＰ搭載型マイコンのバスにＣＲＡＭ（ＡＳＩＣ
−ＲＡＭ）を載せる場合に有効である。

【００３９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００４０】まず、図１および図２により、本実施の形
態のマイコンやＤＳＰ搭載型マイコンの構成および動作
の概念を説明する。図１はマイコンやＤＳＰ搭載型マイ
コンの一例の概念図、図２はメモリへのライトアクセス
時におけるメモリ内パイプライン動作の一例の説明図を
それぞれ示す。

【００４１】図１に示すように、本実施の形態のマイコ
ンやＤＳＰ搭載型マイコンは、ＣＰＵまたはＤＳＰに含
まれるソースレジスタ１と、メモリマット２、センスア
ンプ３、ライトバッファ４およびセレクタ５などを有す
るメモリ６とがデータバス７を介して接続された構成に
おいて、データバス７とメモリマット２との間に１段分
（たとえば１ワード分（３２ビット分））のライトバッ
ファ４が設けられている。

【００４２】図２に示すように、このマイコンやＤＳＰ
搭載型マイコンでは、ライトコマンドにより書き込みデ
ータを「ライトバッファ４→メモリマット２」へとシフ
トさせる構造を採用するものである。つまり、前提技術
は１つのライトコマンドでデータバス７の値をメモリマ
ット２まで書き込んでいたが、本発明ではライトアクセ
ス時のアクセス情報をバッファリングしておき、前提技
術のライト動作を「ライトバッファ４へのライトアクセ
ス情報のバッファリング＋メモリマット２へのアクセ
ス」の２段階に分けて行うものである。

【００４３】また、リードアクセスについては、前提技
術の「メモリマット２からの読み出し→データバス７へ
の出力」の経路だけではなく、「ライトバッファ４→デ
ータバス７への出力」の経路も追加するものである。同
一アドレスのライト→リードアクセス時、つまりメモリ
マット２への未書き込みデータの読み出しもリードコマ
ンド１つで実行する。このような構造にすることで、ラ
イトアクセスのパイプラインを１段増やすが、外面上の
スループットは１にすることができる。

【００４４】次に、図３〜図８，図２３により、本実施
の形態のマイコンの構成および動作を説明する。図３は
マイコンの一例の概略構成図、図４はマイコンのオンチ
ップメモリの一例の概略構成図、図５はオンチップメモ
リの一例の構成図、図６，図２３はデータのアライメン
ト処理の一例の説明図、図７はデータの流れの一例の説
明図、図８はメモリへのライト／リードアクセス時にお
ける動作の一例のタイミング図をそれぞれ示す。

【００４５】図３に示すように、本実施の形態のマイコ
ンは、ＣＰＵ１１と、２つのメモリ（ＲＡＭ）１２，１
３とがバス（Ｉバス）１４を介して接続され、ＲＡＭか
らなるメモリ１２，１３にはＩバス用の接続ポートが設
けられて構成されている。このマイコンのオンチップの
メモリ１２，１３は、ライトアクセス時のレイテンシを
緩和してタイミング制約を解消するため、後述するよう
に、メモリマットとデータバスの間にライトアクセス情
報（アクセス先アドレス・書き込みデータ・アクセスサ
イズ情報）をバッファリングするライトバッファおよび
各種制御回路が新規に追加されている。

【００４６】図４に示すように、本実施の形態のマイコ
ンのオンチップのメモリ１２（１３）は、たとえば１ワ
ード分（３２ビット分）のライトバッファ１５を介して
メモリマット１６がデータバス（Ｉバス）１４ａに接続
された構成となっている。

【００４７】図５に示すように、具体的に、本実施の形
態のマイコンのオンチップのメモリ１２（１３）は、メ
モリセルがマトリックス状に配置されたメモリマット１
６と、アドレスバス１４ｂからのアドレスをラッチする
ラッチ回路１７と、アドレスをデコードするアドレスデ
コーダ１８と、リードデータを検知・増幅するセンスア
ンプ１９からなる通常の構成に加えて、前述したライト
バッファ１５や、アドレスバッファ２０、リード／ライ
トセレクタ２１、同一アドレス判定回路２２、出力値セ
レクタ２３、データアライメント回路２４などが追加さ
れて構成されている。

【００４８】ライトバッファ１５は、メモリマット１６
とデータバス１４ａの間に接続され、書き込みデータを
バッファリングするための回路である。ライトアクセス
が来るたびに前回のライトアクセス時にバッファリング
したデータを、ライトバッファ１５からメモリマット１
６へシフトさせ、新たな書き込みデータをライトバッフ
ァ１５に格納する。

【００４９】アドレスバッファ２０は、アドレスデコー
ダ１８とアドレスバス１４ｂの間、詳細にはリード／ラ
イトセレクタ２１とラッチ回路１７の間に接続され、書
き込み先アドレス・データサイズ情報をバッファリング
するための回路である。メモリマット１６への書き込み
を次のライトアクセス時に行うので、前述したライトバ
ッファ１５でバッファリングしたデータの書き込み先ア
ドレスおよびデータサイズ情報も必ず保持しておく必要
がある。

【００５０】リード／ライトセレクタ２１は、アドレス
デコーダ１８の前に接続され、ライトバッファ１５の挿
入に伴い、ライトアクセス時とリードアクセス時でアド
レスデコーダ１８に渡すアドレスが異なるために、ライ
ト時はアドレスバッファ２０でバッファリングしてある
アドレスを選択し、リード時はラッチ回路１７を介した
アドレスバス１４ｂのアドレスを選択してアドレスデコ
ーダ１８に入力するための回路である。

【００５１】同一アドレス判定回路２２は、アドレスバ
ッファ２０、ラッチ回路１７とリード／ライトセレクタ
２１の接続間に接続され、リードアクセスのアドレスが
直前のライトアクセス時と同一のアドレスかどうかを判
定するための回路である。

【００５２】出力値セレクタ２３は、センスアンプ１
９、ライトバッファ１５に接続され、同一アドレス判定
回路２２の判定結果に基づいて、アドレスが同一であっ
た場合、読み出そうとするデータはまだメモリマット１
６に書かれておらず、ライトバッファ１５に保持してい
るため、ライトバッファ１５のデータをデータバス１４
ａに出力し、またアドレスが同一でなかった場合、通常
通りメモリマット１６からの読み出しデータをデータバ
ス１４ａへ出力するための選択回路である。

【００５３】データアライメント回路２４は、出力値セ
レクタ２３とデータバス１４ａの間に接続され、リード
アクセスのアドレスが同一であった場合、先のライトア
クセス時と今回のリードアクセスでのアクセスサイズの
違いを吸収するアライメント処理を行い、データバス１
４ａに出力するための回路である。

【００５４】図２３に示すように、以上の構成におい
て、出力値セレクタ２３でライトバッファ１５かメモリ
マット１６からの読み出しデータ（センスアンプ１９か
らの出力データ）のどちらを選択するかを３２ビット一
括で制御する。その出力値１３０に対して、４ｎ，４ｎ
＋１，４ｎ＋２，４ｎ＋３の各バイト毎にセレクタを設
け、各セレクタによって各バイト毎に独立して出力値セ
レクタ出力値１３０（４ｎ，４ｎ＋１，４ｎ＋２，４ｎ
＋３）のデータのどのバイトをメモリマット１６からの
読み出しデータ（センスアンプ１９からの出力データ：
４ｎ，４ｎ＋１，４ｎ＋２，４ｎ＋３）で置き換えるか
の制御を行っている。このように、バイト毎に独立して
制御することによって、同一アドレスへのライト→リー
ドでライトバッファ１５のデータを直接データバス１４
ａへ出力する場合、しかもライトとリードのアクセスサ
イズが異なる場合でも対処することができる。

【００５５】または、図６に示すように、４ｎ，４ｎ＋
１，４ｎ＋２，４ｎ＋３の各バイト毎に独立してライト
バッファ１５のデータ（４ｎ，４ｎ＋１，４ｎ＋２，４
ｎ＋３）／メモリマット１６からの読み出し値（センス
アンプ１９からの出力値：４ｎ，４ｎ＋１，４ｎ＋２，
４ｎ＋３）のどちらかの値をデータバス１４ａへ出力す
るかの制御を行う。このように、出力値セレクタ２３、
データアライメント回路２４を一括して処理しても、図
２３と同様の結果が得られる。

【００５６】図７に示すように、具体的に、 （１）命令１：０番地へ“００００”（１６進数）をロ
ングワードでライトする命令で、書き込みデータ“００
００”がライトバッファ１５に書き込まれる、 （２）命令２：２番地へ“ＦＦ”（１６進数）をワード
でライトする命令で、ライトバッファ１５に保持されて
いる“００００”がメモリマット１６へ書き込まれてか
ら、“ＦＦ”がライトバッファ１５に取り込まれる、 （３）命令３：０番地からロングワードでリードする命
令で、バイト毎にデータバス１４ａへの出力データをラ
イトバッファ１５／メモリマット１６から選択する。０
番地と１番地はメモリマット１６からの読み出しデータ
を選択し、２番地と３番地はライトバッファ１５のデー
タを選択して、データバス１４ａへの出力データを用意
する（ライトバッファ１５のビット「３１：２４」、
「２３：１６」、「１５：８」、「７：０」はそれぞ
れ、メモリマット１６内の番地「４ｎ」、「４ｎ＋
１」、「４ｎ＋２」、「４ｎ＋３」に対応している）、
のような命令列を考える。

【００５７】命令１では書き込みデータ“００００”は
命令２の時点でメモリマット１６へ書き込まれる。一
方、命令２での書き込みデータ“ＦＦ”は命令３の時点
ではまだライトバッファ１５に保持されており、メモリ
マット１６へは書き込まれていない。命令３でのリード
動作を考えると、単にメモリマット１６から読み出すと
“００００”を出力してしまう。また、まだメモリマッ
ト１６へ書いていない、ライトバッファ１５のデータを
直接データバス１４ａへ出力する経路を設けたとして
も、３２ビットを一括してライトバッファ１５／メモリ
マット１６の選択を行うと、“ＦＦ”／“００００”の
どちらかしか選択できない。これらの問題を解決するた
めに、前述のようにライトバッファ１５／メモリマット
１６の出力値セレクタ２３をバイト毎に設けて、バイト
毎に独立して制御する方式を採っている。これによっ
て、アクセスサイズの異なる同一アドレスのライト→リ
ードが起こった場合も、アクセスサイズの違いを考慮し
ながら、ライトバッファ１５・メモリマット１６の読み
出しデータから真の出力データを生成することができ
る。

【００５８】図８に示すように、本実施の形態のマイコ
ンのオンチップのメモリ１２（１３）の動作として、た
とえば、 （１）アクセスＡ：データバス１４ａからメモリマット
１６へライト動作、 （２）アクセスＢ：メモリマット１６からのリード動
作、 （３）アクセスＣ：データバス１４ａからメモリマット
１６へのライト動作、 のようなライト、リード、ライトの連続アクセスが起き
た場合を考える。なお、各アクセスにおけるＥＸ（実
行），ＭＡ（メモリアクセス），ＷＢ／ＤＳＰ（ライト
バック）はパイプラインステージを示す。

【００５９】たとえば、ライト動作では、ライトアクセ
スが起きると、すでにライトバッファ１５にバッファリ
ングしてある「アドレス／データ／サイズ情報」でメモ
リマット１６への書き込みを行ってからライトバッファ
１５の更新を行う。また、既存データでメモリマット１
６への書き込みを行ってからバッファリングデータの更
新を行うので、第１回目のライトアクセス時には不確定
番地への不確定値の書き込みが行われるが、現状のメモ
リ仕様ではメモリマット１６の内容は初期状態では不定
なので、特に問題はない。

【００６０】また、リード動作では、直前のライトアク
セス時のアドレス、つまりアドレスバッファ２０に保持
されているアドレスに対するリードの場合とそうでない
場合で処理過程が異なる。後者の場合は、従来のメモリ
と同様にメモリマット１６からの読み出しデータをデー
タバス１４ａに出力する。前者の場合は、メモリマット
１６からの読み出しデータとライトバッファ１５の保持
データから出力アクセスサイズの違いを吸収してデータ
バス１４ａへの出力データを作成して出力する。

【００６１】すなわち、このマイコンのメモリ１２（１
３）は、マスタクロック信号からφ１・φ２と呼ぶオー
バーラップ期間のない２相クロック信号を生成し、この
クロック信号（φ１，φ２）によって動作する。このマ
イコンのバス１４は、アドレスとデータは１サイクルず
れた構造を取っており、まずメモリ制御信号のライトア
クセス（Ｗｒｉｔｅ）では、アドレスＡが発行され、そ
の次のサイクルで書き込むべきデータＡがデータバス１
４ａに載る。このデータバス１４ａ上のデータＡは、ク
ロック信号（φ２）の立ち上がりから確定し始める。

【００６２】この際に、クロック信号（φ１）の立ち上
がりに同期して、メモリマット１６への書き込みタイミ
ング信号がハイ期間となり、このハイ期間においてライ
トバッファ１５に取り込まれている値がメモリマット１
６へ書き込まれる。また、次のクロック信号（φ１）の
立ち上がりに同期してライトバッファ１５への取り込み
タイミング信号がハイ期間となり、このハイ期間におい
てデータＡはライトバッファ１５へ取り込まれる。この
時、リードサイクル（Ｒｅａｄ）では、アドレスＢが発
行されてビット線にはデータＢがメモリマット１６から
読み出され、データバス１４ａに出力される。

【００６３】また、次のライトアクセス（Ｗｒｉｔｅ）
では、同じようにアドレスＣが発行されて、その次のサ
イクルでデータＣがデータバス１４ａに載る。この時も
同様に、クロック信号（φ１）の立ち上がりに同期して
メモリマット１６への書き込みタイミング信号がハイ期
間となり、このハイ期間でデータＡはライトバッファ１
５からビット線を介してメモリマット１６へ書き込まれ
る。そして、次のクロック信号（φ１）の立ち上がりに
同期してデータＣがライトバッファ１５へ取り込まれ
る。

【００６４】次に、図９〜図１２により、本実施の形態
のＤＳＰ搭載型マイコンの構成および動作を説明する。
図９はＤＳＰ搭載型マイコンの一例の概略構成図、図１
０はＤＳＰ搭載型マイコンのオンチップメモリの一例の
概略構成図、図１１はＤＳＰ搭載型マイコンのオンチッ
プメモリの他の例の概略構成図、図１２はオンチップメ
モリの一例の構成図をそれぞれ示す。

【００６５】図９に示すように、本実施の形態のＤＳＰ
搭載型マイコンは、ＣＰＵ３１と、ＤＳＰ３２と、２つ
のメモリ（Ｘ−ＲＡＭ，Ｙ−ＲＡＭ）３３，３４とが複
数種の３つのバス（Ｉバス，Ｘバス，Ｙバス）３５，３
６，３７を介して接続されて構成されている。ＣＰＵ３
１はＩバス３５、ＤＳＰ３２はＩバス３５、Ｘバス３
６、Ｙバス３７にそれぞれ接続されている。また、Ｘ−
ＲＡＭのメモリ３３はＩバス３５とＸバス３６、Ｙ−Ｒ
ＡＭのメモリ３４はＩバス３５とＹバス３７にそれぞれ
接続され、それぞれＤＳＰ専用の接続ポートが設けられ
ている。

【００６６】図１０に示すように、本実施の形態のＤＳ
Ｐ搭載型マイコンのオンチップのメモリ３３（３４）
は、たとえば１ワード分（３２ビット分）のライトバッ
ファ３８と、バスセレクタ３９を介してメモリマット４
０が３つのデータバス（Ｉバス）３５ａ，（Ｘバス）３
６ａ，（Ｙバス）３７ａに接続され、複数種のバス３
５，３６，３７からのアクセスに対応できる構成となっ
ている。

【００６７】図１１に示すように、本実施の形態のＤＳ
Ｐ搭載型マイコンのオンチップのメモリ３３（３４）に
おいては、さらに競合回避回路４１を内蔵したバスセレ
クタ３９を追加することで、複数のバス３５，３６，３
７からの同時アクセスが発生した場合の対策も行えるよ
うになる。

【００６８】図１２に示すように、具体的に、本実施の
形態のＤＳＰ搭載型マイコンのオンチップのメモリ３３
（３４）は、メモリセルがマトリックス状に配置された
メモリマット４０と、３つの各アドレスバス３５ｂ，３
６ｂ，３７ｂからのアドレスをそれぞれラッチする３つ
のラッチ回路４２，４３，４４と、ラッチ回路４２，４
３，４４からのアドレスを選択するバスセレクタ４５
と、アドレスをデコードするアドレスデコーダ４６と、
リードデータを検知・増幅するセンスアンプ４７と、３
つの各データバス３５ａ，３６ａ，３７ａからのデータ
を選択するバスセレクタ３９と、各データバス３５ａ，
３６ａ，３７ａへデータを選択して出力するバスセレク
タ４８からなる通常の構成に加えて、前述したライトバ
ッファ３８、アドレスバッファ４９、リード／ライトセ
レクタ５０、同一アドレス判定回路５１、出力値セレク
タ５２、データアライメント回路５３などが追加されて
構成されている。この追加された各回路は、前述した図
５に示す各回路と同様の機能を有するものなので、ここ
での詳細な説明は省略する。

【００６９】以上の構成による本実施の形態のＤＳＰ搭
載型マイコンのオンチップのメモリ３３（３４）におい
ても、前述した図６に示すようなデータのアライメント
処理が行われ、また図７に示すようなデータの流れとな
り、さらに図８に示すようなメモリへのライト／リード
アクセス時における動作を実行することができるので、
ＤＳＰ３２を搭載しないマイコンと同様の効果を得るこ
とができ、特にマイコンの高速化による１ｍｃの短時間
化に対応できるようになる。

【００７０】次に、図１３〜図１９により、本実施の形
態のマイコン、ＤＳＰ搭載型マイコンの変形例の構成お
よび動作を説明する。図１３は多段バッファ化の一例の
概略構成図、図１４は複数ワード分バッファ化の一例の
概略構成図、図１５はライトバッファをメモリから分離
する場合の一例の概略構成図、図１６はライトバッファ
をメモリから分離し、複数のメモリを対応させる場合の
一例の概略構成図、図１７はライトバッファを外部メモ
リに接続する場合の一例の概略構成図、図１８および図
１９は各バスにライトバッファを対応させる場合の一例
の概略構成図をそれぞれ示す。

【００７１】これらの変形例では、（１）ライトバッフ
ァに格納されているデータと同一アドレスをアクセスさ
れた場合（つまり、まだメモリマットまでは書いていな
いデータにアクセスされた場合）に、ライトバッファ
と同一アドレスへのリード時に、ライトバッファに格納
済みの部分はメモリマットからは読み込まない制御を付
加することで、メモリマットへのアクセス回数を減ら
し、メモリマット電流を低減させる。これにより、マイ
コン全体の低消費電力化に寄与できる。ライトバッフ
ァと同一アドレスへのライト時に、古いデータは捨てて
メモリマットには書かない制御を付加することで、メモ
リマットアクセス回数を減らし、メモリマット電流を低
減させる。これにより、マイコン全体の低消費電力化に
寄与できる、（２）ビックエンディアン・リトルエンデ
ィアンの切り替え機能を付加する。両システムを混在さ
せることができる、というような技術が共通に適用され
ている。

【００７２】図１３に示すように、ライトバッファ６１
を多段化してパイプライン段数を増やし、メモリマット
６２までのシフト数を増やすように構成したものであ
る。たとえば、ライトアクセス時に、第１のサイクルで
第１のライトバッファ（１）６１に１ワード分のデータ
１を取り込み、次の第２のサイクルでは第１のライトバ
ッファ（１）６１のデータ１を第２のライトバッファ
（２）６１に取り込んでから第１のライトバッファ
（１）６１に１ワード分のデータ２を取り込み、以降同
様にして順にライトバッファ６１に１ワード分のデータ
を取り込んで、メモリマット６２に順にデータを書き込
む。これにより、メモリマット６２へのアクセス回数の
低減策が多段バッファ化によって、よりその効能を発揮
できる。また、ライトバッファ６１にあるデータをリー
ドアクセスした場合は、メモリマット６２へのアクセス
ではなく、ライトバッファ６１へのアクセスなので高速
アクセスも期待できる。

【００７３】図１４に示すように、複数ワード分のライ
トバッファ７１を持たせる構成としたものである。前述
の例では１ワード分のライトバッファしか持たない構造
であるが、複数ワード分持つようにすることで、たとえ
ば、ライトアクセス時に、第１のサイクルで第１のライ
トバッファ（１）７１に１ワード分のデータ１を取り込
み、次の第２のサイクルでは第２のライトバッファ
（２）７１に１ワード分のデータ２を取り込み、以降同
様にして順にライトバッファ７１に１ワード分のデータ
を取り込んで、メモリマット７２にデータを書き込む。
これにより、前記図１３の多段バッファの場合と同様
に、高速アクセス、低消費電力化が期待できる。

【００７４】また、図１３、図１４において、１行分の
ライトバッファを持つ構造にすることも可能である。前
述においては１ワード分（３２ビット分）のバッファ構
造であるが、１行分のライトバッファを持つことで、ワ
ード線につながる全てのビットを一度に書き込むことが
できる。よって、メモリマットへのアクセス回数の減少
により消費電力の低減が見込める。

【００７５】図１５に示すように、ライトバッファ８１
をメモリマット８２を有するメモリ８３から分離して独
立モジュール化、もしくは他のモジュールへ内蔵させる
構成としたものである。すなわち、前述の例ではメモリ
８３に内蔵する形になっているが、バスとメモリマット
８２の間にライトバッファ８１があればよく、特にメモ
リ８３に内蔵する必要はないので、ライトバッファ８１
を独立モジュール化、もしくは他のモジュールへ内蔵さ
せることも可能である。

【００７６】図１６に示すように、ライトバッファ９１
をメモリマット９２，９３を有するメモリ９４，９５に
内蔵する必要がなくなるので、前述の例ではメモリ：ラ
イトバッファは１：１の関係だったものを１：多という
ように、１つのライトバッファ９１に対して複数のメモ
リ９４，９５を対応させることができる。これによっ
て、実装面積の減少が見込める。

【００７７】図１７に示すように、マイコンのオンチッ
プメモリに限らず、ライトバッファ１０１にＳＲＡＭ、
ＳＤＲＡＭなどのメモリ（ＲＡＭ）１０２を外付けした
構成としたものである。このような外付けメモリ１０２
に対しても有効となる。また、ライト動作をパイプライ
ン化できる。このように、チップ上に限らず、バスとメ
モリマットの間に挿入すれば、同様の効果が期待でき
る。

【００７８】図１８に示すように、バスセレクタの後に
ライトバッファを配置している前述の例に対して、各バ
ス用にそれぞれライトバッファ１１１，１１２，１１３
を設ける構造に変形したものである。このような構成で
は、ライトバッファ１１１，１１２，１１３はデータバ
ス１１４，１１５，１１６の個数だけ搭載すればよく、
メモリ１１７，１１８の個数が大きい場合（図では２つ
の例）には、メモリ内蔵方式に比べて面積低減が期待で
きる。

【００７９】図１９は、図１８と同様にライトバッファ
１２１，１２２，１２３を各データバス１２４，１２
５，１２６に対応して設ける構造において、さらに３つ
のライトバッファ１２１，１２２，１２３と２つのメモ
リ１２７，１２８との間にバス間調整回路１２９を設け
て、ライトバッファ１２１，１２２，１２３とメモリ１
２７，１２８との間の接続を調整して、複数のデータバ
ス１２４，１２５，１２６からの同時アクセスが発生し
た場合に対応することができる。

【００８０】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００８１】たとえば、本発明は、前述のようなマイコ
ン、ＤＳＰ搭載型マイコンに限らず、高速動作が求めら
れるマイコン全般に広く適用することができ、マイコン
のオンチップメモリもしくは外付けメモリ、特に１ｍｃ
でライト動作が求められるメモリに対して有効である。
また、メモリのインターフェイス信号・マイコンのバス
プロトコルを変更することなく（完全互換を実現したま
ま）、スループット１を保ったまま、内部的に２ｍｃ〜
数ｍｃ（搭載するバッファの個数によって変わる）で書
き込むようにパイプラインを刻むことができる。

【００８２】さらに、１ｍｃでのライト動作を行うメモ
リに限らず、高速動作が求められるメモリに対しては、
アクセスタイミングの緩和をもたらすことができる。

【００８３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８４】（１）データバスとメモリマットとの間に
ライトバッファを挿入し、このライトバッファの個数分
だけ、ライトサイクルのパイプラインを刻むことがで
き、リードサイクルについては、「ライトバッファ→デ
ータバス」の経路を設けることで、１サイクル読み出し
を行い、スループットの悪化を防ぐことができるので、
高速動作のマイコンで１ｍｃの時間が短くても、１ｍｃ
でのメモリアクセスを十分なマージンを持って行うこと
が可能となる。

【００８５】（２）ライトアクセス直後のリードアクセ
スのようにライト・リードと連続した場合は「ライトバ
ッファへの取り込み＋メモリマットからのリード」と両
アクセスの動作を並列実行でき、リードも余裕を持って
行えるようになるので、プリチャージ時間を自由に取れ
るため、メモリ内の動作シーケンスを最適化することが
可能となる。

【００８６】（３）アドレスバスとデータバスのタイミ
ングが異なる仕様のバスと、アドレス・データの受け取
りタイミングが同一タイミングであるメモリとのインタ
ーフェイスとしての役割を果たすことができるので、Ｄ
ＳＰ搭載型マイコンのバスにＣＲＡＭ（ＡＳＩＣ−ＲＡ
Ｍ）などを載せることが可能となる。

【００８７】（４）各バイト毎に独立してライトバッフ
ァからのデータ、またはセンスアンプからのデータを選
択してデータバスに出力することができるので、バイ
ト、ワードまたはロングワード単位などのデータ種別の
違いを吸収するアライメント処理に対応することが可能
となる。

【００８８】（５）マイコン、ＤＳＰ搭載型マイコンな
どのデータ処理装置を含む製品としては、ライトバッフ
ァの存在を意識することなく、特別な制御回路の追加は
一切なしに、十分な余裕を持って１ｍｃメモリアクセス
が行えるようになり、またライトバッファを搭載しない
前提技術のメモリと完全に互換性を保つことができ、イ
ンターフェイスを合わせておけば、特別な制御回路を追
加することなく単純に置換ができ、再利用性が高い製品
を実現することが可能となる。

【００８９】（６）データ処理装置を含む製品として
は、ライトバッファに格納済みのデータと同一アドレス
へのアクセスが起きた場合、同一アドレスへのリードア
クセスが起きた時は不要部分のメモリマットへのアクセ
スを停止することによってメモリマット電流を低減で
き、またライトバッファと同一アドレスへのライトでは
旧アクセスを捨てることによってメモリマットへのアク
セスを減らすことができるので、メモリマットへのアク
セスを減らすことができ、製品全体の低消費電力化に寄
与することが可能となる。

【００９０】（７）本発明のメモリは、インターフェイ
ス仕様を何ら変えることなく高速化が行えるため、顕現
性が特に重要であり、同一アドレスの「ライト→ライ
ト」、「ライト→リード」などで不必要なメモリマット
へのアクセスは行わない制御を施すことで、消費電流が
通常のメモリよりも少なくすることが可能となる。特
に、メモリマットの消費電流が大きいため、この差は顕
著に現れる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のマイコンやＤＳＰ搭載
型マイコンを示す概念図である。

【図２】本発明の一実施の形態のマイコンやＤＳＰ搭載
型マイコンにおいて、メモリへのライトアクセス時にお
けるメモリ内パイプライン動作を示す説明図である。

【図３】本発明の一実施の形態のマイコンを示す概略構
成図である。

【図４】本発明の一実施の形態のマイコンのオンチップ
メモリを示す概略構成図である。

【図５】本発明の一実施の形態のマイコンのオンチップ
メモリを示す構成図である。

【図６】本発明の一実施の形態のマイコンのオンチップ
メモリにおいて、データのアライメント処理を示す説明
図である。

【図７】本発明の一実施の形態のマイコンのオンチップ
メモリにおいて、データの流れを示す説明図である。

【図８】本発明の一実施の形態のマイコンのオンチップ
メモリにおいて、メモリへのライト／リードアクセス時
における動作を示すタイミング図である。

【図９】本発明の一実施の形態のＤＳＰ搭載型マイコン
を示す概略構成図である。

【図１０】本発明の一実施の形態のＤＳＰ搭載型マイコ
ンのオンチップメモリを示す概略構成図である。

【図１１】本発明の一実施の形態のＤＳＰ搭載型マイコ
ンのオンチップメモリの他の例を示す概略構成図であ
る。

【図１２】本発明の一実施の形態のＤＳＰ搭載型マイコ
ンのオンチップメモリを示す構成図である。

【図１３】本発明の一実施の形態のマイコン、ＤＳＰ搭
載型マイコンにおいて、多段バッファ化を示す概略構成
図である。

【図１４】本発明の一実施の形態のマイコン、ＤＳＰ搭
載型マイコンにおいて、複数ワード分バッファ化を示す
概略構成図である。

【図１５】本発明の一実施の形態のマイコン、ＤＳＰ搭
載型マイコンにおいて、ライトバッファをメモリから分
離する場合を示す概略構成図である。

【図１６】本発明の一実施の形態のマイコン、ＤＳＰ搭
載型マイコンにおいて、ライトバッファをメモリから分
離し、複数のメモリを対応させる場合を示す概略構成図
である。

【図１７】本発明の一実施の形態のマイコン、ＤＳＰ搭
載型マイコンにおいて、ライトバッファを外部メモリに
接続する場合を示す概略構成図である。

【図１８】本発明の一実施の形態のマイコン、ＤＳＰ搭
載型マイコンにおいて、各バスにライトバッファを対応
させる場合を示す概略構成図である。

【図１９】本発明の一実施の形態のマイコン、ＤＳＰ搭
載型マイコンにおいて、各バスにライトバッファを対応
させる場合の他の例を示す概略構成図である。

【図２０】本発明の前提となるＤＳＰ搭載型マイコンの
オンチップメモリを示す概念図である。

【図２１】本発明の前提となるＤＳＰ搭載型マイコンの
オンチップメモリにおいて、メモリへのライト／リード
アクセス時における動作を示すタイミング図である。

【図２２】本発明の前提となるＤＳＰ搭載型マイコンの
オンチップメモリにおいて、メモリへのライトアクセス
時におけるメモリ内パイプライン動作を示す説明図であ
る。

【図２３】本発明の一実施の形態のマイコンのオンチッ
プメモリにおいて、データのアライメント処理を示す説
明図である。

【符号の説明】

１ ソースレジスタ ２ メモリマット ３ センスアンプ ４ ライトバッファ ５ セレクタ ６ メモリ ７ データバス １１ ＣＰＵ １２，１３ メモリ １４ バス １４ａ データバス １４ｂ アドレスバス １５ ライトバッファ １６ メモリマット １７ ラッチ回路 １８ アドレスデコーダ １９ センスアンプ ２０ アドレスバッファ ２１ リード／ライトセレクタ ２２ 同一アドレス判定回路 ２３ 出力値セレクタ ２４ データアライメント回路 ３１ ＣＰＵ ３２ ＤＳＰ ３３，３４ メモリ ３５，３６，３７ バス ３５ａ，３６ａ，３７ａ データバス ３５ｂ，３６ｂ，３７ｂ アドレスバス ３８ ライトバッファ ３９ バスセレクタ ４０ メモリマット ４１ 競合回避回路 ４２，４３，４４ ラッチ回路 ４５ バスセレクタ ４６ アドレスデコーダ ４７ センスアンプ ４８ バスセレクタ ４９ アドレスバッファ ５０ リード／ライトセレクタ ５１ 同一アドレス判定回路 ５２ 出力値セレクタ ５３ データアライメント回路 ６１ ライトバッファ ６２ メモリマット ７１ ライトバッファ ７２ メモリマット ８１ ライトバッファ ８２ メモリマット ８３ メモリ ９１ ライトバッファ ９２，９３ メモリマット ９４，９５ メモリ １０１ ライトバッファ １０２ メモリ １１１，１１２，１１３ ライトバッファ １１４，１１５，１１６ データバス １１７，１１８ メモリ １２１，１２２，１２３ ライトバッファ １２４，１２５，１２６ データバス １２７，１２８ メモリ １２９ バス間調整回路 １３０ 出力値セレクタ出力値

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 教継 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B060 CB09 DA07 5B062 AA03 CC01 CC06 DD10

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとメモリとがバスを介して接続さ
   れ、前記ＣＰＵと前記メモリとの間で前記バスを介して
   データのライト動作／リード動作が可能なデータ処理装
   置であって、 前記バスのデータバスと前記メモリのメモリマットとの
   間に、ライトアクセスとリードアクセスとのアクセスサ
   イズの違いを吸収するアライメント処理に対応可能なラ
   イトバッファを有することを特徴とするデータ処理装
   置。
2. 【請求項２】 ＣＰＵおよびＤＳＰとメモリとが複数種
   のバスを介して接続され、前記ＣＰＵおよび前記ＤＳＰ
   と前記メモリとの間で前記複数種のバスを介してデータ
   のライト動作／リード動作が可能なデータ処理装置であ
   って、 前記複数種のバスのデータバスと前記メモリのメモリマ
   ットとの間に、ライトアクセスとリードアクセスとのア
   クセスサイズの違いを吸収するアライメント処理に対応
   可能なライトバッファを有することを特徴とするデータ
   処理装置。
3. 【請求項３】 請求項１または２記載のデータ処理装置
   であって、 前記メモリに対するライトアクセス時は、前記データバ
   スから前記ライトバッファへのライトアクセス情報のバ
   ッファリング処理と、前記ライトバッファから前記メモ
   リマットへのライトアクセス処理との２段階に分けて行
   い、 前記メモリに対するリードアクセス時は、前記メモリマ
   ットから前記データバスへのリードアクセス処理と、前
   記ライトバッファから前記データバスへのリードアクセ
   ス処理とを実行可能なことを特徴とするデータ処理装
   置。
4. 【請求項４】 請求項３記載のデータ処理装置であっ
   て、 前記バスのアドレスバスと前記メモリマットとの間に、
   前記アドレスバスからのアドレスをバッファリングする
   アドレスバッファと、リードアクセス時のアドレスが直
   前のライトアクセス時と同一か否かを判定する同一アド
   レス判定回路と、ライトアクセス時は前記アドレスバッ
   ファのアドレスを選択し、リードアクセス時は前記アド
   レスバスのアドレスを選択するリード／ライトセレクタ
   と、前記リード／ライトセレクタからのアドレスをデコ
   ードするアドレスデコーダとを有し、 前記データバスと前記メモリマットとの間に、前記ライ
   トバッファと、前記メモリマットに接続されたセンスア
   ンプと、前記同一アドレス判定回路の判定結果が同一の
   場合は前記ライトバッファからのデータを選択し、異な
   る場合は前記センスアンプからのデータを選択する出力
   値セレクタと、前記出力値セレクタからのデータに基づ
   いて、先のライトアクセスと今回のリードアクセスでの
   アクセスサイズの違いを吸収するアライメント処理を行
   うデータアライメント回路とを有することを特徴とする
   データ処理装置。
5. 【請求項５】 請求項４記載のデータ処理装置であっ
   て、 前記出力値セレクタは各バイト毎にセレクタを有し、各
   バイト毎に独立して前記ライトバッファからのデータ、
   または前記センスアンプからのデータを選択して前記デ
   ータバスに出力することを特徴とするデータ処理装置。