KR100908760B1 - 다중 내부 데이터 버스 및 메모리 뱅크 인터리빙을 갖는방법 및 메모리 장치 - Google Patents

다중 내부 데이터 버스 및 메모리 뱅크 인터리빙을 갖는방법 및 메모리 장치 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

본 메모리 장치 및 방법은, 단방향 하향 버스를 거쳐서 기입 데이터를 수신하고 단방향 상향 버스를 거쳐서 판독 데이터를 출력한다. 하향 버스는 한 쌍의 내부 기입 데이터 버스들에 연결되고, 상향 버스는 한 쌍의 내부 판독 데이터 버스들에 연결된다. 제1 멀티플렉서 세트는 각각의 내부 기입 데이터 버스들을 메모리 셀들의 복수의 뱅크 중 임의의 뱅크에 선택적으로 연결한다. 비슷하게, 제2 멀티플렉서 세트는 메모리 셀들의 뱅크들 각각을 내부 판독 데이터 버스들 중 임의의 버스에 선택적으로 연결한다. 기입 데이터가 뱅크들 중 하나에 연결됨과 동시에 판독 데이터도 뱅크들 중 또 다른 하나로부터 연결될 수 있다. 또한, 기입 데이터는 각각의 기입 데이터 버스들로부터 두 개의 서로 다른 뱅크들에 동시에 연결될 수 있고, 판독 데이터는 두 개의 서로 다른 뱅크들로부터 각각의 판독 데이터 버스들에 동시에 연결될 수 있다.
메모리 제어기, 메모리 뱅크, 인터리빙, 상향 버스, 하향 버스

Description

다중 내부 데이터 버스 및 메모리 뱅크 인터리빙을 갖는 방법 및 메모리 장치{MEMORY DEVICE AND METHOD HAVING MULTIPLE INTERNAL DATA BUSES AND MEMORY BANK INTERLEAVING}
<관련 출원들에 관한 교차참조>
본 출원은 2005년 2월 23일에 출원된, "MEMORY DEVICE AND METHOD HAVING MULTIPLE INTERNAL DATA BUSES AND MEMORY BANK INTERLEAVING"이란 제목의 미국 특허 출원 번호 11/064,543의 출원일에 대한 이익을 주장하며, 본원에 참조로 포함된다.
<기술 분야>
본 발명은 메모리 시스템들에 관한 것이며, 보다 구체적으로는, 메모리 제어기와 하나 이상의 메모리 장치 사이에서 명령, 어드레스 및 데이터 신호들을 연결하기 위한 시스템 및 방법에 관한 것이다.
컴퓨터 시스템들은 프로세서에 의해 액세스(access)되는 데이터를 저장하기 위해서 DRAM(Dynamic random access memory) 장치들과 같은 메모리 장치들을 사용한다. 이러한 DRAM 장치들은 보통 컴퓨터 시스템에서 시스템 메모리로서 사용된다. 통상적인 컴퓨터 시스템에서, 프로세서는 프로세서 버스(processor bus)와 메 모리 제어기를 통하여 시스템 메모리와 통신한다. 시스템 메모리는 통상적으로, 다수의 메모리 장치를 각각 갖는 메모리 모듈들에 배열되고, 메모리 모듈들은 메모리 버스를 거쳐 메모리 제어기에 연결된다. 프로세서는 메모리 요청을 발행하고, 이는 판독 명령과 같은 메모리 명령, 및 어느 위치로부터 데이터 혹은 명령어들을 판독할 것인지 혹은 어느 위치에 데이터 혹은 명령어들이 기입될 것인지를 지시하는 어드레스를 포함한다. 메모리 제어기는 그러한 명령 및 어드레스를 사용하여 행(row) 및 열(column) 어드레스들뿐 아니라 적절한 명령 신호들을 생성하며, 이는 메모리 버스를 통해 시스템 메모리에 인가된다. 명령들 및 어드레스들에 응답하여, 시스템 메모리와 프로세서 사이에서 데이터가 전송된다. 메모리 제어기는 종종 시스템 제어기의 일부분이며, 이는 또한 프로세서 버스를 PCI 버스와 같은 확장 버스에 연결하기 위한 버스 브릿지 회로(bus bridge circuitry)를 포함한다.
높은 데이터 대역폭이 메모리 시스템의 성능에 있어서 바람직하다. 일반적으로, 메모리 제어기들은 메모리 장치가 허용하는 한 빠르게 데이터를 시스템 메모리 쪽으로 및 시스템 메모리로부터 배열하므로 메모리 제어기들은 대역폭 제한과 관련이 없다. 대역폭을 증가시키기 위한 한가지 접근법은 메모리 제어기를 메모리 장치들에 연결하는 메모리 데이터 버스의 속도를 증가시키는 것이다. 그러나, 메모리 장치들은 메모리 제어기 및 메모리 데이터 버스들의 데이터 대역폭 증가를 따라가지 못했다. 특히, 메모리 제어기는, 메모리 장치들이 명령들에 반응하게 하는 방식으로 모든 메모리 명령들을 메모리 장치들에 스케쥴해야 한다. 비록 이러한 하드웨어 제약들은 메모리 장치의 설계를 통하여 어느 정도까지는 감소 될 수 있으 나, 하드웨어 제약들을 감소시키는 것은 통상적으로 비용, 전력, 및/또는 메모리 장치들의 크기를 증가시키고, 이 모든 것들이 바람직하지 않은 대안이므로 절충이 이루어져야 한다. 예를 들면, 메모리 장치의 동일한 페이지에 대한 순차적 트래픽(sequel traffic)과 같은 "바람직하게-동작하는"("well-behaved") 액세스들은 레이트(rate)가 증가하여도 메모리 장치들이 빠르게 처리할 수 있는 반면, 메모리 장치의 서로 다른 페이지들을 액세스하는 "바람직하지않게-동작하는-트래픽"("badly-behaved traffic")을 메모리 장치가 해결하기가(resolve) 훨씬 더 어렵다. 결과적으로, 메모리 데이터 버스 대역폭의 증가가 메모리 시스템의 대역폭에서의 그에 대응하는 증가를 만들어 내지는 않는다.
메모리 시스템들의 대역폭 증가를 위한 한가지 접근법은 뱅크 인터리빙(bank interleaving)을 사용하는 것이었다. 뱅크 인터리빙에서는, 하나의 메모리 뱅크의 데이터를 액세스하기 위한 준비들이 이루어지는 동안, 데이터가 다른 뱅크로부터 읽혀지거나 혹은 다른 뱅크에 기입될 수 있도록 둘 혹은 그 이상의 메모리 뱅크들이 교대로 액세스된다. 데이터가 메모리 장치 쪽으로 혹은 메모리 장치로부터 연결되기 전에 프리차징(precharging)이 완료되어야 하는 것과 같은 메모리 액세스 준비들을 기다릴 필요가 없기 때문에 이러한 접근법을 사용하여 메모리 시스템의 대역폭을 증가시킬 수 있다. 그러나, 뱅크 인터리빙를 사용하여 얻어질 수 있는 메모리 대역폭 개선들은, 동시에 다수의 뱅크들에 기입하거나 또는 뱅크들로부터 판독할 수 없음에 의해 제한된다. 뱅크로부터 판독되거나 혹은 뱅크에 기입할 준비들이 이루어질 수 있으면서, 데이터가 다른 뱅크로부터 읽혀지거나 또는 기입되 고 있는 동안, 상기 다른 뱅크에 대한 액세스가 완료될 때까지, 판독 데이터 또는 기입 데이터를 뱅크에 실질적으로 연결할 수 없다.
뱅크 인터리빙과 어느 정도 유사성을 갖는 메모리 대역폭 증가 방법은 메모리 장치 인터리빙이다. 메모리 장치 인터리빙에서는, 서로 다른 메모리 장치들이 교대로 액세스된다. 결과적으로, 하나의 메모리 장치를 액세스할 준비가 이루어질 수 있는 동안 데이터가 다른 메모리 장치로부터 판독되거나 그에 기입될 수 있다. 메모리 장치 인터리빙은, 뱅크 인터리빙이 메모리 대역폭을 증가시키는 방식과 비슷한 방식으로 메모리 대역폭을 증가시키는 반면, 반드시 동일한 제한을 받는다. 특히, 다른 메모리 장치로의 데이터 전송 또는 다른 메모리 장치로부터의 데이터 전송이 완료될 때까지는 판독 데이터 또는 기입 데이터를 메모리 장치에 실질적으로 연결할 수 없다.
메모리 장치들의 제한된 대역폭 이외에, 컴퓨터 시스템의 성능은 메모리 장치들로부터 데이터를 읽어들이는데 요구되는 시간을 증가시키는 대기시간 문제들에 의해서 또한 제한을 받는다. 더욱 구체적으로는, 메모리 장치의 판독 명령이 동기식 DRAM("SDRAM") 장치와 같은 시스템 메모리 장치에 연결되었을 때, 몇몇 클럭 주기의 지연이 발생할 때까지 SDRAM 장치로부터 판독 데이터가 출력될 수 없다. 비록 SDRAM 장치가 높은 데이터 레이트로 버스트 데이터(burst data)를 동기적으로 출력할 수 있지만, 초기에 데이터를 제공하는데 있어서의 지연은 그러한 SDRAM 장치들을 사용하는 컴퓨터 시스템의 동작 속도를 심각하게 저하시킬 수 있다. 이러한 대기시간 문제는 일반적으로 단순히 메모리 데이터 버스 대역폭 증가만으로는 주목할 정도로 경감될 수 없다.
메모리 대기시간 문제는, 판독 액세스가 기입 액세스와 교대로 일어나는 것, "판독/기입 턴어라운드(read/write arounds)"으로 알려진 상황에 의해 크게 악화된다. 메모리 제어기가 메모리 장치에 판독 명령을 발행하면, 메모리 장치는 메모리 어레이로부터의 판독 데이터를 메모리 장치의 외부 데이터 버스 단자들에 연결해야 한다. 그 후, 판독 데이터는 메모리 장치로부터 메모리 버스의 데이터 버스 부분을 거쳐 메모리 제어기에 연결되어야 한다. 그 경우에 한해서, 메모리 제어기는 기입 데이터를 데이터 버스를 거쳐 메모리 장치에 연결하여, 기입 메모리 액세스를 시작한다.
페이지를 열기 위해서는 메모리 제어기로부터 메모리 장치로의 메모리 명령, 행 어드레스 및 열 어드레스의 연결이 요구된다. 판독 어드레스에 응답하여, 메모리 장치는 대응하는 행을 평형화(equilibrate)시키고, 그 행에 대한 액세스 트랜지스터를 켜고 각 열에 대한 감지 증폭기(sense amplifier)로 하여금 각 메모리 셀(cell)이 감지 증폭기에 연결한 전압을 감지하도록 한다. 이 모든 것에 상당한 시간이 소요될 수 있다. 이러한 이유로 인해, 닫힌 페이지로부터의 판독 동작들 및 판독/기입 턴어라운드는 메모리 장치들이 고속 메모리 제어기 및 메모리 버스들을 사용하여 가능한 데이터 대역폭을 달성하지 못하게 한다.
따라서, 달성될 수 있는 더 높은 데이터 대역폭을 허용하는 메모리 장치 및 메모리 시스템에 대한 요구가 있다.
메모리 제어기를 하나 또는 그 이상의 메모리 장치에 연결하는 독립된 두 개의 데이터 버스를 사용하여 메모리 시스템은 높은 대역폭 및 낮은 대기시간을 달성하는 것이 가능하다. 하향 버스(downstream bus)는 메모리 제어기로부터의 기입 데이터를 각 메모리 장치로 연결하고, 상향 버스(upstream bus)는 각 메모리 장치로부터의 판독 데이터를 메모리 제어기로 연결한다. 그 결과, 기입 데이터가 메모리 제어기로부터 각 메모리 장치에 연결됨과 동시에 판독 데이터가 각 메모리 장치로부터 메모리 제어기에 연결될 수 있다. 하향 메모리 버스는 메모리 명령들 및 메모리 어드레스들을 각 메모리 장치에 기입 데이터와 함께 연결하는데 사용될 수도 있다. 각 메모리 장치는 기입 데이터를 서로 다른 메모리 뱅크들에 동시에 전송하는 이중 내부 기입 데이터 버스들을 포함할 수 있다. 각 메모리 장치는 또한 혹은 대안적으로, 서로 다른 메모리 뱅크들에 판독 데이터를 동시에 전송할 수 있는 이중 내부 판독 데이터 버스들을 포함한다. 더욱이, 판독 데이터가 서로 다른 뱅크들로부터 판독 데이터 버스들에 전송됨과 동시에 기입 데이터 버스들은 기입 데이터를 서로 다른 뱅크들에 전송할 수 있다.
도 1은 본 발명의 일례에 따른 메모리 시스템의 블럭도이다.
도 2는 본 발명의 또 다른 예에 따른 메모리 시스템의 블럭도이다.
도 3은 도 1 및 2의 메모리 시스템에서 사용될 수 있는 DRAM의 한 부분의 블럭도이다.
도 4는 도 3의 메모리 장치의 메모리 뱅크와 이중 기입 및 판독 데이터 버스 들 사이의 접속의 일례를 도시하는 개략도이다.
도 5는 도 3의 메모리 장치에 연결된 기입 데이터 버스로부터 명령 및 어드레스 신호들을 획득하는 일례를 도시한 블럭도이다.
도 6은 도 1 또는 2 또는 본 발명의 소정의 다른 예의 메모리 시스템을 사용하는 컴퓨터 시스템의 블럭도이다.
본 발명의 일례에 따른 메모리 시스템(10)이 도 1에 예시되어 있다. 메모리 시스템(10)은 4개의 DRAM 장치(20, 22, 24, 26)에 연결된 메모리 제어기(14)를 포함한다. 메모리 제어기(14)는 8비트 기입 데이터 버스(30) 및 8비트 판독 데이터 버스(32)에 의해서 각 DRAM 장치들(20~26)에 연결된다. 메모리 제어기(14)는 기입 데이터 버스(30), 개별적인 명령/어드레스 버스(도시하지 않음) 또는 개별적인 명령 및 어드레스 버스들(도시하지 않음)을 통하여 메모리 명령들 및 메모리 어드레스들을 DRAM 장치들(20~26)에 "하향(downstream)" 연결한다. 만약 메모리 명령들 및 메모리 어드레스들이 하향 버스를 통하여 연결된다면, 그 명령들 및 어드레스들은 패킷(packet)의 형태가 될 수도 있으며, 기입 명령들에 대해서, 이러한 패킷은 기입 데이터를 포함할 수도 있다.
동작 시, 메모리 제어기(14)는 기입 데이터 버스(30)을 통하여 기입 데이터를 DRAM 장치들(20~26)에 "하향" 연결하고, DRAM 장치들(20~26)은 판독 데이터 버스(32)를 통하여 판독 데이터를 메모리 제어기(14)에 "상향(upstream)" 연결한다. 기입 데이터 버스(30)의 대역폭은 판독 데이터 버스(32)의 대역폭과 동일할 수 있 다. 선택적으로, 기입 데이터 버스(30) 및 판독 데이터 버스(32)는 버스들(30,32)을 통하여 서로 다른 데이터 레이트들을 수용하는 서로 다른 대역폭들을 가질 수 있다. 개별적인 기입 및 판독 데이터 버스들(30,32)을 각각 사용함으로써, 메모리 장치들(20~26)이 판독 데이터를 메모리 제어기(14)에 연결함과 동시에 메모리 제어기(14)는 기입 데이터를 DRAM 장치들(20~26)에 연결할 수 있다.
본 발명의 또 다른 예에 따른 메모리 시스템(40)이 도 2에 예시되어 있다. 도 2의 메모리 시스템(40)은 도 1의 메모리 시스템과 실질적으로 동일하다. 따라서, 간결함을 위하여, 양쪽 메모리 시스템(10,40)에 공통적인 구성요소들은 동일한 참조번호를 사용하여 제공되었으며, 그것들의 구조 및 동작에 대한 설명은 반복되지 않을 것이다. 메모리 시스템(40)은, 클럭 신호와 동기하여 동작들을 수행하는 동기식 DRAM("SDRAM") 장치들(20'~26')을 사용한다는 점에서 도 1의 메모리 시스템(10)과 다르다. 도 2의 메모리 시스템(40)에서, 메모리 제어기(14)는 기입 클럭("WCLK") 신호를 각각의 기입 데이터와 함께 각 SDRAM 장치들(20'~26')에 연결한다. WCLK 신호는 기입 메모리 액세스가 향하는 SDRAM 장치(20'~26')에서의 기입 데이터를 캡쳐(capture)하는데 사용된다. 도 2의 메모리 시스템(40)에서, WCLK 신호는 대응하는 기입 데이터가 유효할 때의 중간에 실질적으로 발생하는 천이(transition)들을 가진다. 또한, SDRAM 장치들(20'~26')은 WCLK 신호의 상승 엣지(rising edge) 및 하강 엣지(falling edge) 모두에 반응하여 데이터가 래치(latch)되는 더블 데이터 레이트("DDR")가 될 수 있다. 그러나, WCLK 신호의 위상 및 천이 횟수와 기입 데이터 간의 다른 관계들이 사용될 수 있다.
비슷한 방식으로, 각 SDRAM 장치들(20'~26')은 판독 데이터가 SDRAM 장치(20'~26')로부터 메모리 제어기(14)로 연결될 때마다 판독 클럭("RCLK") 신호를 메모리 제어기(14)에 연결한다. RCLK 신호는 판독 데이터를 캡쳐하기 위해서 메모리 제어기(14)에 의해 사용된다. 도 2의 메모리 시스템(40)에서, RCLK 신호는 대응하는 판독 데이터가 유효한 구간의 실질적으로 시작부분 및 엣지에서 발생하는 천이를 가진다. SDRAM 장치들(20'~26')이 더블 데이터 레이트("DDR") 장치이므로, 판독 데이터는 RCLK 신호의 상승 엣지 및 하강 엣지 모두에 응답하여 메모리 제어기(14)에서 래치된다. RCLK 신호 역시 판독 데이터의 위상 및 천이 횟수와 다른 관계를 가질 수도 있다.
도 3에 SDRAM 장치들(20'~26')의 일부가 자세히 도시되어 있다. 각 DRAM 장치들(20'~26')은 8개의 메모리 뱅크(44a~h)를 포함하며, 그들T각각은 내부 기입 데이터 버스들(46a,b)의 쌍 및 내부 판독 데이터 버스들(48a,b)의 쌍과 연결되어 있다. 기입 데이터 버스들(46a,b)은 기입 버퍼(write buffer)(50)로부터 기입 데이터를 수신하고, 판독 데이터 버스들(48a,b)은 판독 데이터를 판독 래치(read latch)(52)에 연결한다. 기입 데이터는 기입 데이터 버스(54)를 통하여 기입 버퍼(50)에 연결되고, 선(56)을 통하여 연결된 클럭 신호에 의해서 버퍼(50)에서 래치된다. 메모리 명령들 및 어드레스들은 또한 기입 데이터 버스(54)를 통하여 연결되고, 명령/어드레스 레지스터(register)(58)에 저장된다.
판독 래치(52)로부터 선(62)으로 연결된 클럭 신호에 동기하여 판독 래치(52)가 판독 데이터를 8비트 판독 데이터 버스(60)에 출력한다. 메모리 장치 들(20'~26')은 많은 수의 다른 통상적인 메모리 장치 구성요소들을 포함하지만, 간결함 및 명료함을 위해서 도 3에서는 이것들이 누락되어 있다.
동작 시, 메모리 어드레스들뿐 아니라 기입 명령들 및 판독 명령들과 같은 메모리 명령들이 기입 데이터 버스(54)를 통하여 연결된다. 메모리 명령들 및 어드레스들은 명령/어드레스 레지스터(58)에 저장된다. 기입 데이터는 또한 기입 데이터 버스(54)를 통하여 연결되고 기입 버퍼(50)에 저장된다. 명령/어드레스 레지스터(58)에 연결된 판독 명령에 응답하여, 메모리 장치들(20'~26')은 판독 데이터를 출력하고, 출력된 데이터는 판독 래치(52)에 연결된다. 판독 래치(52)는, 판독 데이터 버스(60) 및 메모리 제어기(14)(도 1)가 판독 데이터를 수신할 수 있을 때까지 판독 데이터를 저장한다. 그 후, 판독 데이터는 판독 데이터 버스(60)을 통하여 판독 래치(52)로부터 클럭에 의해 출력된다. 기입 데이터가 기입 버퍼(48)에 축적되는 동안, 많은 기입 명령들 및 관련 어드레스들이 명령/어드레스 레지스터(58)에 저장되기 위해서 바람직하게는 판독 메모리 액세스들이 기입 메모리 액세스들에 대해 우선권을 갖는다. 충분한 수의 기입 액세스들이 축적되었을 때, 판독 액세스들에 대한 임의의 인터리빙없이 순차적으로 처리될 수 있다. 그 결과, 판독/기입 턴어라운드의 본래의 대기시간 손실을 피할 수 있다.
두 개의 기입 데이터 버스(46a,b)를 사용하여 기입 데이터를 뱅크들(44a~h) 중 하나에 연결함과 동시에 뱅크들(44a~h) 중 다른 하나에 기입 데이터를 연결하는 것이 가능하다. 비슷하게, 두 개의 판독 데이터 버스(48a,b)를 사용하여 뱅크들(44a~h) 중 하나로부터 판독 데이터를 연결함과 동시에 뱅크들(44a~h) 중 다른 하나로부터 판독 데이터를 연결하는 것이 가능하다. 더욱이, 기입 데이터를 뱅크들(44a~h) 중 하나에 연결함과 동시에 판독 데이터를 뱅크들(44a~h) 중 다른 하나에 연결하는 것이 가능하다. 심지어, 판독 데이터가 서로 다른 두 개의 뱅크(44a~h)로부터 연결됨과 동시에 기입 데이터가 두 개의 뱅크(44a~h)에 동시에 연결되는 것이 가능하다. 본 기술분야에 통상적인 지식을 가진 자에게는 데이터 연결의 다른 조합들도 명백할 것이다. 그 결과, 아래에 더 자세히 기술되듯이, 뱅크 인터리빙은 메모리 장치들(20~26)에서 동시적으로 수행될 수 있다. 또한, 판독 명령이 기입 데이터 버스(54)를 통하여 연결될 수 있도록 하고, 명령/어드레스 레지스터(58)에 저장되도록 함으로써, 판독 명령들은 기입 또는 판독 동작 동안 메모리 장치들(20~26)에 연결될 수 있다. 그 결과, 판독 동작들에 대한 대기시간이 최소화된다. 그렇지 않으면, 판독 명령이 송신되기 전에 기입 동작이 완료되기를 기다려야 한다.
각 DRAM 장치(20~26)는, WCLK 신호가 선(56)을 통하여 기입 버퍼(50)에 연결되지 않은 점 및 RCLK 신호가 선(62)를 통하여 판독 래치(52)로부터 연결되지 않은 점을 제외하면 도 3에 도시된 SDRAM 장치들(20'~26')과 실질적으로 동일하다.
본 발명의 일 실시예에서, 메모리 제어기(14)(도 1)는 판독 및 기입 메모리 명령들 및 어드레스들을 메모리 장치들(20~26 및 20'~26')로 간단히 발행한다. 메모리 명령들은, 메모리 장치들(20~26 및 20'~26')이 처리할 수 있게 될 때까지 명령/어드레스 레지스터(58)에 저장된다. 그 후, 명령들은 메모리 장치들(20~26 및 20'~26') 각각에 의해 처리된다. 메모리 장치들(20~26 및 20'~26')은 또한 판독 응답 및 기입 응답을 판독 데이터 버스(60)을 통하여 메모리 제어기(14)에 연결할 수도 있다. 판독 응답들 및 기입 응답들은 대응하는 메모리 요청에 대한 처리가 완료되었음을 메모리 제어기(14)에 표시한다. 이러한 응답들은 응답에 대응하는 메모리 요청을 고유하게 식별하므로 메모리 제어기(14)가 메모리 요청들을 계속해서 추적할 필요가 없고, 메모리 요청들이 순서와 상관없이 처리될 수 있다. 판독 응답의 경우, 판독 응답은 대응하는 판독 요청에 기인한 판독 데이터를 포함할 수도 있다.
뱅크들(44a~h)을 내부 기입 데이터 버스들(46a,b) 및 내부 판독 데이터 버스들(48a,b)에 연결하는 회로의 일례가 도 4에 도시되어 있다. 내부 기입 데이터 버스들(46a,b)은 멀티플렉서(multiplexer)(70)의 각각의 입력에 연결된다. 비록 도 4에 도시되진 않았으나, 하나의 멀티플렉서(70a~h)가 각 뱅크들(44a~h)에 대해 각각 제공되고 모든 멀티플렉서들(70a~h)의 입력들은 내부 기입 데이터 버스들(46a,b) 모두에 연결된다. 각 멀티플렉서들(70a~h)의 출력은 각각 하나의 뱅크 기입 버스(72a~h)를 통하여 각자의 뱅크(44a~h)에 연결된다. 멀티플렉서들(70a~h)은, 내부 기입 데이터 버스들(46a,b) 중 어느 하나가 뱅크들(44a~h) 중 임의의 뱅크에 연결될 수 있도록 제어 신호들(도 4에 도시되지 않았음)에 의해 동작된다.
내부 판독 데이터 버스들(48a,b)은, 기입 데이터 버스들(46a,b)이 뱅크들(44a~h)에 연결되는 방식과는 다소 다른 방식으로 뱅크들(44a~h)에 연결된다. 두 개의 멀티플렉서(74a,b) 각각의 출력은 내부 판독 데이터 버스들(48a,b) 각각에 연결된다. 멀티플렉서들(74a,b)에 대응하는 입력들은 서로 연결되어 있으며, 단일 의 개별적인 뱅크 판독 버스(78a~h)에 의해 뱅크(44a~h)들 각각에 연결된다. 따라서, 각각의 멀티플렉서들(74a,b)에 대한 각각의 입력들은 각각의 뱅크들(44a~h)에 대해서 제공된다. 멀티플렉서들(74a,b)은, 임의의 뱅크들(44a~h)가 내부 판독 데이터 버스들(48a,b) 중 하나에 연결될 수 있도록 제어 신호들(도 4에 도시되지 않았음)에 의해서 동작된다.
도 3에 도시된 SDRAM 장치들(20'~26')의 회로 부분이 도 5에 더 자세히 도시되어 있다. 기입 데이터 버스(54) 및 클럭 선(56)은 디멀티플렉서(demultiplexer)(80)의 각각의 입력들에 연결되고, 이는 기입 데이터를 기입 버퍼(84)로 라우팅하고, 메모리 명령들을 명령 레지스터(86)로 라우팅하고, 메모리 어드레스들을 어드레스 레지스터(88)로 라우팅한다. 명령 레지스터(86)는, 메모리 명령들을 디코딩하고 대응하는 제어 신호들을 출력하는 제어 로직을 포함하며, 이의 일부가 도 5에 도시되어 있다. 기입 버퍼(84)는 하나 이상의 기입 메모리 액세스에 대한 기입 데이터를 저장한 후, 그 기입 데이터를, 명령 레지스터(86) 내의 제어 로직으로부터 출력되는 제어 신호들에 의해 결정되는 적절한 시간에 DRAM 어레이(90)에 연결시킨다. DRAM 어레이(90)는 도 3에 도시된 이중 내부 기입 데이터 버스들(46a,b), 이중 내부 판독 데이터 버스들(48a,b) 및 뱅크들(44a~h)을 포함한다. DRAM 어레이(90)는 도 4에 도시된 멀티플렉서들(70a~h 및 74a,b)도 포함한다. 따라서, 기입 버퍼(84)로부터의 기입 데이터는 뱅크들(44a~h)에 연결된다. 순차적 기입 액세스들을 위한 기입 데이터는, 양쪽의 기입 액세스들로부터의 기입 데이터가 동시에 저장될 수 있도록 바람직하게는 서로 다른 뱅크들(44a~h)에 연결된다.
어드레스 레지스터(88)는 메모리 명령, 기입 요청시에는 기입 데이터와 함께 기입 데이터 버스(56)를 통하여 연결된 메모리 어드레스들을 저장한다. 어드레스 레지스터(88)는 뱅크 어드레스에 대응하는 어드레스 비트들을 뱅크 제어 회로(92)에 연결하고, 행 어드레스에 대응하는 어드레스 비트들을 행 어드레스 래치(94)에 연결하고, 열 어드레스에 대응하는 어드레스 비트들을 열 어드레스 카운터(counter)(96)에 연결한다. 뱅크 제어 회로(92)는 기입 데이터 또는 판독 데이터가 뱅크들(44a~h) 중 선택된 뱅크에 대해 연결되도록 하며, 래치(94)에 저장된 행 어드레스는 선택된 뱅크(44a~h)의 대응하는 행을 연다. 카운터(96)에 인가된 열 어드레스는 내부 카운터의 초기 카운트를 설정하고, 이는 그 후 선택된 뱅크들(44a~h)에 대한 출력이 된다.
도 1의 메모리 시스템(10), 도 2의 메모리 시스템(40) 또는 본 발명의 소정의 다른 예에 따른 메모리 시스템을 사용한 컴퓨터 시스템(100)이 도 6에 도시되어 있다. 컴퓨터 시스템(100)은, 특정 계산 또는 임무를 수행하기 위한 특정 소프트웨어를 실행하는 것과 같은 다양한 컴퓨팅 기능을 수행하는 프로세서(102)를 포함한다. 프로세서(102)는 일반적으로 어드레스 버스, 제어 버스, 데이터 버스를 포함하는 프로세서 버스(104)를 포함한다. 프로세서 버스는, 시스템 제어기(110)를 통해, PCI(peripheral component interconnect) 버스와 같은 확장 버스(108)에 연결된다. 컴퓨터 시스템(100)은, 조작자가 컴퓨터 시스템(100)과 인터페이스할 수 있게 하기 위해 확장 버스(108), 시스템 제어기(110) 및 프로세서 버스(104)를 통해 프로세서(102)에 연결되는, 키보드 또는 마우스와 같은 하나 이상의 입력 장 치(114)를 포함한다. 통상적으로, 컴퓨터 시스템(100)은 확장 버스(108)에 연결된, 프린터 또는 비디오 단말기인 출력 장치들과 같은 하나 이상의 출력 장치(116)도 일반적으로 포함한다. 외부 저장 매체(도시되지 않음)에 대해 데이터를 저장하거나 검색하기 위해서 하나 또는 그 이상의 대용량 데이터 저장 장치(118)도 통상적으로 확장 버스(108)에 연결된다. 통상적인 대용량 데이터 저장 장치(118)의 예들은 하드 및 플로피 디스크들, 테잎 카세트들 및 CD-ROMs(126)을 포함한다. 프로세서(102)는 또한 전형적으로 캐쉬 메모리(126)에 연결되고, 이는 일반적으로 SRAM(static random access memory)이다. 상술한 바와 같이, 컴퓨터 시스템(100)은 또한, 메모리 시스템(10 또는 40)과 같은, 메모리 시스템을 포함한다. 구체적으로, 시스템 제어기(110)은 여러 개의 DRAM 장치(20~26 또는 20'~26')에 연결된, 도 1 및 도 2를 참조하여 상술한, 메모리 제어기(14)를 포함한다. 메모리 제어기(14)는, 명령 버스(130) 및 어드레스 버스(134) 뿐 아니라 기입 데이터 버스(30) 및 판독 데이터 버스(32)를 거쳐서 각 DRAM 장치(20~26 또는 20'~26')에 연결된다.
비록 본 발명이 개시된 실시예들을 참조하여 기술되었으나, 본 기술분야의 통상적인 지식을 가진 자라면 본 발명의 사상과 범주를 벗어나지 않고 형식 및 세부 내용 측면에서 변경이 있을 수 있다는 것을 인식할 것이다. 그러한 변경들은 본 기술분야의 통상의 지식을 가진 자의 범위 내에 있다. 따라서, 본 발명은 첨부된 청구범위에 의해서만 제한된다.

Claims (54)

  1. 메모리 시스템으로서:
    복수의 출력 단자 및 복수의 입력 단자를 갖는 메모리 제어기; 및
    복수의 출력 단자 및 복수의 입력 단자를 갖는 적어도 하나의 메모리 장치;
    상기 메모리 제어기의 상기 출력 단자들을 상기 메모리 장치의 상기 입력 단자들에 연결하는 하향 버스(downstream bus)로서, 상기 메모리 제어기의 상기 입력 단자들 및 상기 메모리 장치의 상기 출력 단자들로부터 분리되어 있는 하향 버스; 및
    상기 메모리 장치의 상기 출력 단자들을 상기 메모리 제어기의 상기 입력 단자들에 연결하는 상향 버스(upstream bus)로서, 상기 메모리 제어기의 상기 출력 단자들 및 상기 메모리 장치의 상기 입력 단자들로부터 분리되어 있는 상향 버스
    를 포함하고,
    상기 적어도 하나의 메모리 장치는,
    기입 명령에 응답하여 기입 데이터를 저장하고 판독 명령에 응답하여 판독 데이터를 출력하도록 동작가능한 메모리 셀들의 복수의 뱅크;
    각각이, 상기 메모리 장치의 상기 입력 단자들을 메모리 셀들의 상기 뱅크들 각각에 연결하는 적어도 한 쌍의 내부 기입 데이터 버스들;
    각각이, 메모리 셀들의 상기 뱅크들 각각에 상기 메모리 장치의 상기 출력 단자들을 연결하는 적어도 한 쌍의 내부 판독 데이터 버스들 - 상기 내부 판독 데 이터 버스들은 상기 내부 기입 데이터 버스들로부터 분리됨 - ;
    상기 내부 기입 데이터 버스들 및 상기 각 뱅크들에 연결된 기입 데이터 선택 회로로서, 상기 내부 기입 데이터 버스들 각각을 상기 뱅크들 중 임의의 뱅크에 선택적으로 연결하도록 동작가능한 기입 데이터 선택 회로;
    상기 내부 판독 데이터 버스들 및 상기 각 뱅크들에 연결된 판독 데이터 선택 회로로서, 상기 뱅크들 중 임의의 뱅크를 상기 내부 판독 데이터 버스들 각각에 선택적으로 연결하도록 동작가능한 판독 데이터 선택 회로;
    판독 또는 기입 메모리 액세스에 대해 상기 뱅크들 중 하나를 선택하고, 상기 선택된 뱅크의 메모리 셀들의 행 및 열을 선택하도록 동작가능한 어드레싱 회로; 및
    메모리 명령들을 수신 및 디코딩하고 상기 메모리 명령들에 대응하는 제어 신호들을 생성하도록 동작가능한 명령 디코더 - 상기 제어 신호들 중 적어도 일부는 기입 데이터 선택 회로를 제어하여, 상기 메모리 장치의 상기 입력 단자들로부터, 선택된 뱅크로 상기 내부 기입 데이터 버스들 중 어느 하나를 통해 기입 데이터가 연결되도록 하고 상기 제어 신호들 중 적어도 일부는 상기 판독 데이터 선택 회로를 제어하여, 선택된 뱅크로부터 상기 내부 판독 데이터 버스들 중 어느 하나를 통해 상기 메모리 장치의 상기 입력 단자들로 판독 데이터가 연결되도록 함 -
    을 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 장치는, 상기 메모리 장치의 상기 입력 단자들에 연결된 기입 버퍼를 더 포함하며, 상기 기입 버퍼는 적어도 하나의 기입 요청으로부터 기입 데이터를 저장하고, 상기 뱅크들 중 하나에 저장하기 위해 상기 기입 데이터를 상기 기입 버퍼로부터 상기 내부 기입 데이터 버스들 중 어느 하나에 연결하도록 동작가능한 메모리 시스템.
  3. 제2항에 있어서,
    상기 기입 버퍼는, 상기 기입 데이터를 상기 기입 버퍼로부터 상기 내부 기입 데이터 버스들 중 어느 하나를 거쳐서 상기 뱅크들 중 하나에 연결함과 동시에 판독 데이터가 상기 뱅크들 중 또 다른 뱅크로부터 상기 내부 판독 데이터 버스들 중 하나에 연결되도록 동작가능한 메모리 시스템.
  4. 제1항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 상기 메모리 장치의 상기 입력 단자들로부터, 선택된 뱅크로 상기 내부 기입 데이터 버스들 중 어느 하나를 거쳐서 기입 데이터가 연결됨과 함께, 선택된 뱅크로부터 판독 데이터가 상기 내부 판독 데이터 버스들 중 어느 하나를 거쳐서 상기 메모리 장치의 상기 입력 단자들에 연결되도록 동작가능한 메모리 시스템.
  5. 제1항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 기입 데이터가 상기 내부 기입 데이터 버스들 중 하나로부터, 선택된 뱅크로 연결됨과 동시에 기입 데이터가 상기 내부 기입 데이터 버스들 중 또 다른 하나로부터, 선택된 상이한 뱅크로 연결되도록 동작가능한 메모리 시스템.
  6. 제1항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 판독 데이터가 선택된 뱅크로부터 상기 내부 판독 데이터 버스들 중 하나로 연결됨과 동시에 판독 데이터가 선택된 상이한 뱅크로부터 상기 내부 판독 데이터 버스들 중 또 다른 하나로 연결되도록 동작가능한 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 장치는, 상기 메모리 장치의 상기 입력 단자들에 연결된 명령/어드레스 레지스터를 더 포함하고, 상기 명령/어드레스 레지스터는 상기 하향 버스를 거쳐서 상기 메모리 장치에 연결된 상기 메모리 명령들 및 상기 행 및 열 어드레스들을 저장하도록 동작가능한 메모리 시스템.
  8. 제1항에 있어서,
    메모리 셀들의 상기 뱅크들은 DRAM 셀들의 뱅크들을 포함하는 메모리 시스템.
  9. 제7항에 있어서,
    상기 메모리 제어기는 클럭 신호를 출력하도록 더 동작가능하고, 상기 메모리 장치는 SDRAM 장치를 포함하고 클럭 입력 단자를 포함하며, 상기 메모리 시스템은 상기 클럭 신호를 상기 메모리 제어기로부터 상기 메모리 장치의 상기 클럭 입력에 연결하는 클럭 신호선을 더 포함하는 메모리 시스템.
  10. 제1항에 있어서,
    상기 기입 데이터 선택 회로는, 각각의 상기 뱅크들에 대한 기입 멀티플렉서를 포함하며, 상기 기입 멀티플렉서들 각각은 상기 각각의 내부 기입 데이터 버스들에 연결된 복수의 입력 및 상기 각각의 뱅크에 연결된 출력을 가지는 메모리 시스템.
  11. 제1항에 있어서,
    상기 판독 데이터 선택 회로는 상기 내부 판독 데이터 버스들 각각에 대한 판독 멀티플렉서를 포함하고, 상기 각각의 판독 멀티플렉서들은 상기 각각의 뱅크들에 연결된 복수의 입력 및 상기 각각의 내부 판독 데이터 버스에 연결된 출력을 가지는 메모리 시스템.
  12. 복수의 출력 단자 및 복수의 입력 단자를 갖는 메모리 장치로서, 상기 적어 도 하나의 메모리 장치는,
    기입 명령에 응답하여 기입 데이터를 저장하고 판독 명령에 응답하여 판독 데이터를 출력하도록 동작가능한 메모리 셀들의 복수의 뱅크;
    각각이, 메모리 장치의 복수의 입력 단자를 메모리 셀들의 상기 뱅크들 각각에 연결하는 적어도 한 쌍의 내부 기입 데이터 버스들;
    각각이, 메모리 장치의 복수의 출력 단자를 메모리 셀들의 상기 뱅크들 각각에 연결하는 적어도 한 쌍의 내부 판독 데이터 버스들 - 상기 내부 판독 데이터 버스들은 상기 내부 기입 데이터 버스들로부터 분리됨 - ;
    상기 내부 기입 데이터 버스들 및 상기 각 뱅크들에 연결된 기입 데이터 선택 회로로서, 상기 내부 기입 데이터 버스들 각각을 상기 뱅크들 중 임의의 뱅크에 선택적으로 연결하도록 동작가능한 기입 데이터 선택 회로;
    상기 내부 판독 데이터 버스들 및 상기 각 뱅크들에 연결된 판독 데이터 선택 회로로서, 상기 뱅크들 중 임의의 뱅크를 상기 내부 판독 데이터 버스들 각각에 선택적으로 연결하도록 동작가능한 판독 데이터 선택 회로;
    판독 또는 기입 메모리 액세스에 대해 상기 뱅크들 중 하나를 선택하고, 상기 선택된 뱅크의 메모리 셀들의 행 및 열을 선택하도록 동작가능한 어드레싱 회로; 및
    메모리 명령들을 수신 및 디코딩하고 상기 메모리 명령들에 대응하는 제어 신호들을 생성하도록 동작가능한 명령 디코더 - 상기 제어 신호들 중 적어도 일부는 기입 데이터 선택 회로를 제어하여, 상기 메모리 장치의 상기 입력 단자들로부 터, 선택된 뱅크로 상기 내부 기입 데이터 버스들 중 어느 하나를 통해 기입 데이터가 연결되도록 하고 상기 제어 신호들 중 적어도 일부는 상기 판독 데이터 선택 회로를 제어하여, 선택된 뱅크로부터 상기 내부 판독 데이터 버스들 중 어느 하나를 통해 상기 메모리 장치의 상기 입력 단자들로 판독 데이터가 연결되도록 함 -
    을 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 메모리 장치는, 상기 메모리 장치의 상기 입력 단자들에 연결된 기입 버퍼를 더 포함하며, 상기 기입 버퍼는 적어도 하나의 기입 요청으로부터 기입 데이터를 저장하고, 상기 뱅크들 중 하나에 저장하기 위해 상기 기입 데이터를 상기 기입 버퍼로부터 상기 내부 기입 데이터 버스들 중 어느 하나에 연결하도록 동작가능한 메모리 장치.
  14. 제13항에 있어서,
    상기 기입 버퍼는, 상기 기입 데이터를 상기 기입 버퍼로부터 상기 내부 기입 데이터 버스들 중 어느 하나를 거쳐서 상기 뱅크들 중 하나에 연결함과 동시에 판독 데이터가 상기 뱅크들 중 또 다른 뱅크로부터 상기 내부 판독 데이터 버스들 중 하나에 연결되도록 동작가능한 메모리 장치.
  15. 제12항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 기입 데이터가 상기 메모리 장치의 상기 입력 단자들로부터, 선택된 뱅크로 상기 내부 기입 데이터 버스들 중 어느 하나를 거쳐서 연결됨과 함께, 선택된 뱅크로부터 판독 데이터가 상기 내부 판독 데이터 버스들 중 어느 하나를 거쳐서 상기 메모리 장치의 상기 입력 단자들에 연결되도록 동작가능한 메모리 장치.
  16. 제12항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 기입 데이터가 상기 내부 기입 데이터 버스들 중 하나로부터, 선택된 뱅크로 연결됨과 동시에, 기입 데이터가 상기 내부 기입 데이터 버스들 중 또 다른 하나로부터, 선택된 상이한 뱅크로 연결되도록 동작가능한 메모리 장치.
  17. 제12항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 판독 데이터가 선택된 뱅크로부터 상기 내부 판독 데이터 버스들 중 하나로 연결됨과 동시에 판독 데이터가 선택된 상이한 뱅크로부터 상기 내부 판독 데이터 버스들 중 또 다른 하나로 연결되도록 동작가능한 메모리 장치.
  18. 제12항에 있어서,
    상기 메모리 장치는, 상기 메모리 장치의 상기 입력 단자들에 연결된 명령/ 어드레스 레지스터를 더 포함하고, 상기 명령/어드레스 레지스터는 상기 메모리 장치의 입력 단자들에 연결된 상기 메모리 명령들 및 상기 행 및 열 어드레스들을 저장하도록 동작가능한 메모리 장치.
  19. 제12항에 있어서,
    메모리 셀들의 상기 뱅크들은 DRAM 셀들의 뱅크들을 포함하는 메모리 장치.
  20. 제19항에 있어서,
    상기 메모리 장치는 SDRAM 장치를 포함하는 메모리 장치
  21. 제12항에 있어서,
    상기 기입 데이터 선택 회로는, 각각의 상기 뱅크들에 대한 기입 멀티플렉서를 포함하며, 상기 기입 멀티플렉서들 각각은 상기 각각의 내부 기입 데이터 버스들에 연결된 복수의 입력 및 상기 각각의 뱅크에 연결된 출력을 가지는 메모리 장치.
  22. 제12항에 있어서,
    상기 판독 데이터 선택 회로는, 상기 내부 판독 데이터 버스들 각각에 대한 판독 멀티플렉서를 포함하고, 상기 각각의 판독 멀티플렉서들은 상기 각각의 뱅크들에 연결된 복수의 입력 및 상기 각각의 내부 판독 데이터 버스에 연결된 출력을 가지는 메모리 장치.
  23. 프로세서 기반 시스템으로서,
    프로세서 버스를 갖는 프로세서;
    데이터가 컴퓨터 시스템 내로 입력되도록 하기 위해 상기 프로세서 버스를 통하여 상기 프로세서에 연결된 입력 장치;
    데이터가 상기 컴퓨터 시스템으로부터 출력되도록 하기 위해 상기 프로세서 버스를 통하여 상기 프로세서에 연결된 출력 장치;
    상기 프로세서 버스를 통하여 상기 프로세서에 연결되어, 데이터가 대용량 저장 장치로부터 판독될 수 있게 하는 대용량 데이터 저장 장치;
    상기 프로세서 버스를 통해 상기 프로세서에 연결되고, 복수의 출력 단자 및 복수의 입력 단자를 가지는 메모리 제어기;
    복수의 출력 단자 및 복수의 입력 단자를 갖는 적어도 하나의 메모리 장치;
    상기 메모리 제어기의 상기 출력 단자들을 상기 메모리 장치의 상기 입력 단자들에 연결하는 하향 버스(downstream bus)로서, 상기 메모리 제어기의 상기 입력 단자들 및 상기 메모리 장치의 상기 출력 단자들로부터 분리되어 있는 하향 버스; 및
    상기 메모리 장치의 상기 출력 단자들을 상기 메모리 제어기의 상기 입력 단자들에 연결하는 상향 버스(upstream bus)로서, 상기 메모리 제어기의 상기 출력 단자들 및 상기 메모리 장치의 상기 입력 단자들로부터 분리되어 있는 상향 버스
    를 포함하고,
    상기 적어도 하나의 메모리 장치는,
    기입 명령에 응답하여 기입 데이터를 저장하고 판독 명령에 응답하여 판독 데이터를 출력하도록 동작가능한 메모리 셀들의 복수의 뱅크;
    각각이, 상기 메모리 장치의 상기 입력 단자들을 메모리 셀들의 상기 뱅크들 각각에 연결하는 적어도 한 쌍의 내부 기입 데이터 버스들;
    각각이, 메모리 셀들의 상기 뱅크들 각각에 상기 메모리 장치의 상기 출력 단자들을 연결하는 적어도 한 쌍의 내부 판독 데이터 버스들 - 상기 내부 판독 데이터 버스들은 상기 내부 기입 데이터 버스들로부터 분리됨 - ;
    상기 내부 기입 데이터 버스들 및 상기 각 뱅크들에 연결된 기입 데이터 선택 회로로서, 상기 내부 기입 데이터 버스들 각각을 상기 뱅크들 중 임의의 뱅크에 선택적으로 연결하도록 동작가능한 기입 데이터 선택 회로;
    상기 내부 판독 데이터 버스들 및 상기 각 뱅크들에 연결된 판독 데이터 선택 회로로서, 상기 뱅크들 중 임의의 뱅크를 상기 내부 판독 데이터 버스들 각각에 선택적으로 연결하도록 동작가능한 판독 데이터 선택 회로;
    판독 또는 기입 메모리 액세스에 대해 상기 뱅크들 중 하나를 선택하고, 상기 선택된 뱅크의 메모리 셀들의 행 및 열을 선택하도록 동작가능한 어드레싱 회로; 및
    메모리 명령들을 수신 및 디코딩하고 상기 메모리 명령들에 대응하는 제어 신호들을 생성하도록 동작가능한 명령 디코더 - 상기 제어 신호들 중 적어도 일부 는 기입 데이터 선택 회로를 제어하여, 상기 메모리 장치의 상기 입력 단자들로부터, 선택된 뱅크로 상기 내부 기입 데이터 버스들 중 어느 하나를 통해 기입 데이터가 연결되도록 하고 상기 제어 신호들 중 적어도 일부는 상기 판독 데이터 선택 회로를 제어하여, 상기 내부 판독 데이터 버스들 중 어느 하나를 통해, 선택된 뱅크로부터 상기 메모리 장치의 상기 입력 단자들로 판독 데이터가 연결되도록 함 -
    을 포함하는 프로세서 기반 시스템.
  24. 제23항에 있어서,
    상기 메모리 장치는, 상기 메모리 장치의 상기 입력 단자들에 연결된 기입 버퍼를 더 포함하며, 상기 기입 버퍼는 적어도 하나의 기입 요청으로부터 기입 데이터를 저장하고, 상기 뱅크들 중 하나에 저장하기 위해 상기 기입 데이터를 상기 기입 버퍼로부터 상기 내부 기입 데이터 버스들 중 어느 하나에 연결하도록 동작가능한 프로세서 기반 시스템.
  25. 제24항에 있어서,
    상기 기입 버퍼는, 상기 기입 데이터를 상기 기입 버퍼로부터 상기 내부 기입 데이터 버스들 중 어느 하나를 거쳐서 상기 뱅크들 중 하나에 연결함과 동시에 판독 데이터가 상기 뱅크들 중 또 다른 뱅크로부터 상기 내부 판독 데이터 버스들 중 하나에 연결되도록 동작가능한 프로세서 기반 시스템.
  26. 제23항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 기입 데이터가 상기 메모리 장치의 상기 입력 단자들로부터, 선택된 뱅크에 상기 내부 기입 데이터 버스들 중 어느 하나를 거쳐서 연결됨과 함께, 판독 데이터가 선택된 뱅크로부터 상기 내부 판독 데이터 버스들 중 어느 하나를 거쳐서 상기 메모리 장치의 상기 입력 단자들에 연결되도록 동작가능한 프로세서 기반 시스템.
  27. 제23항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 기입 데이터가 상기 내부 기입 데이터 버스들 중 하나로부터, 선택된 뱅크로 연결됨과 동시에 기입 데이터가 상기 내부 기입 데이터 버스들 중 또 다른 하나로부터, 선택된 상이한 뱅크로 연결되도록 동작가능한 프로세서 기반 시스템.
  28. 제23항에 있어서,
    상기 명령 디코더에 의해 발생된 상기 제어 신호들에 의해, 판독 데이터가 선택된 뱅크로부터 상기 내부 판독 데이터 버스들 중 하나로 연결됨과 동시에 판독 데이터가 선택된 상이한 뱅크로부터 상기 내부 판독 데이터 버스들 중 또 다른 하나로 연결되도록 동작가능한 프로세서 기반 시스템.
  29. 제23항에 있어서,
    상기 메모리 장치는, 상기 메모리 장치의 상기 입력 단자들에 연결된 명령/어드레스 레지스터를 더 포함하고, 상기 명령/어드레스 레지스터는 상기 메모리 장치에 연결된 상기 메모리 명령들 및 상기 행 및 열 어드레스들을 상기 하향 버스를 통하여 저장하도록 동작가능한 프로세서 기반 시스템.
  30. 제23항에 있어서,
    메모리 셀들의 상기 뱅크들은 DRAM 셀들의 뱅크들을 포함하는 프로세서 기반 시스템.
  31. 제30항에 있어서,
    상기 메모리 제어기는 클럭 신호를 출력하도록 더 동작가능하고, 상기 메모리 장치는 SDRAM 장치를 포함하고 클럭 입력 단자를 포함하며, 상기 메모리 시스템은 상기 클럭 신호를 상기 메모리 제어기로부터 상기 메모리 장치의 상기 클럭 입력에 연결하는 클럭 신호선을 더 포함하는 프로세서 기반 시스템.
  32. 제23항에 있어서,
    상기 기입 데이터 선택 회로는, 각각의 상기 뱅크들에 대한 기입 멀티플렉서를 포함하며, 상기 기입 멀티플렉서들 각각은 상기 각각의 내부 기입 데이터 버스들에 연결된 복수의 입력 및 상기 각각의 뱅크에 연결된 출력을 가지는 프로세서 기반 시스템.
  33. 제23항에 있어서,
    상기 판독 데이터 선택 회로는 상기 내부 판독 데이터 버스들 각각에 대한 판독 멀티플렉서를 포함하고, 상기 각각의 판독 멀티플렉서들은 상기 각각의 뱅크들에 연결된 복수의 입력 및 상기 각각의 내부 판독 데이터 버스에 연결된 출력을 가지는 프로세서 기반 시스템.
  34. 메모리 셀들의 복수의 뱅크를 갖는 메모리 장치에 대해 데이터를 연결하는 방법으로서,
    기입 데이터를 복수의 기입 데이터 버스 단자를 통하여 상기 메모리 장치에 연결하는 단계;
    상기 메모리 장치로부터의 판독 데이터를 복수의 판독 데이터 버스 단자를 통하여 연결하는 단계; 및
    상기 기입 데이터를 상기 기입 데이터 버스 단자들로부터 상기 뱅크들 중 하나에 연결함과 동시에 상기 판독 데이터를 상기 뱅크들 중 또 다른 뱅크로부터 상기 판독 데이터 버스 단자들에 연결하는 단계
    를 포함하는 방법.
  35. 제34항에 있어서,
    상기 기입 데이터를 상기 기입 데이터 버스 단자들로부터 상기 뱅크들 중 하 나에 연결함과 동시에 상기 판독 데이터를 상기 뱅크들 중 또 다른 뱅크로부터 상기 판독 데이터 버스 단자들에 연결하는 단계는, 상기 기입 데이터를 상기 기입 데이터 버스 단자들로부터 내부 기입 데이터 버스를 통하여 상기 뱅크들 중 하나에 연결하는 단계 및 상기 판독 데이터를 상기 뱅크들의 또 다른 뱅크로부터 내부 판독 데이터 버스를 통하여 상기 판독 데이터 버스 단자들에 연결하는 단계를 포함하는 방법.
  36. 제34항에 있어서,
    기입 데이터를 상기 뱅크들 중 또 다른 하나로 연결함과 동시에 상기 기입 데이터를 상기 기입 데이터 버스 단자들로부터 상기 뱅크들 중 하나로 연결하는 단계를 포함하는 방법.
  37. 제36항에 있어서,
    상기 뱅크들 중 또 다른 하나에 기입 데이터를 연결함과 동시에 상기 기입 데이터를 상기 기입 데이터 버스 단자들로부터 상기 뱅크들 중 하나로 연결하는 단계는, 상기 기입 데이터를 상기 기입 데이터 버스 단자들로부터 제1 내부 기입 데이터 버스를 통하여 상기 뱅크들 중 하나로 연결하는 단계, 및 상기 기입 데이터를 제2 내부 기입 데이터 버스를 통하여 상기 뱅크들 중 또 다른 하나로 연결하는 단계를 포함하는 방법.
  38. 제34항에 있어서,
    판독 데이터를 상기 뱅크들 중 또 다른 하나로 연결함과 동시에 상기 판독 데이터를 상기 뱅크들 중 상기 하나로부터 상기 판독 데이터 버스 단자들로 연결하는 단계를 더 포함하는 방법.
  39. 제38항에 있어서,
    판독 데이터를 상기 뱅크들 중 또 다른 하나에 연결함과 동시에 상기 판독 데이터를 상기 뱅크들 중 상기 하나로부터 상기 판독 데이터 버스 단자들 연결하는 단계는, 상기 판독 데이터를 상기 판독 데이터 버스 단자들로부터 제1 내부 판독 데이터 버스를 통하여 상기 뱅크들 중 하나로 연결하는 단계, 및 상기 판독 데이터를 상기 뱅크들 중 또 다른 하나로부터 제2 내부 판독 데이터 버스를 통하여 상기 판독 데이터 버스 단자들에 연결하는 단계를 포함하는 방법.
  40. 제34항에 있어서,
    상기 기입 데이터 수신시, 상기 기입 데이터를 메모리 셀들의 상기 뱅크들 중 하나에 연결하지 않고 복수의 기입 요청에 대해서 상기 메모리 장치의 상기 기입 데이터를 유지하는 단계; 및
    상기 기입 요청들 중 하나에 대해 상기 유지된 기입 데이터를 상기 뱅크들 중 하나에 연결함과 동시에 상기 기입 요청들 중 또 다른 하나에 대해 상기 유지된 기입 데이터를 상기 뱅크들 중 또 다른 하나에 연결하는 단계를 더 포함하는 방법.
  41. 제34항에 있어서,
    상기 메모리 장치는 DRAM 장치를 포함하는 방법.
  42. 기입 데이터를 메모리 셀들의 복수의 뱅크를 갖는 메모리 장치에 연결하는 방법으로서,
    복수의 기입 요청 각각에 대해 상기 기입 데이터를 복수의 기입 데이터 버스 단자를 통하여 상기 메모리 장치에 연결하는 단계; 및
    상기 기입 요청들 중 하나에 대해 상기 기입 데이터를 상기 뱅크들 중 하나에 연결함과 동시에 상기 기입 요청들 중 또 다른 하나에 대해 상기 기입 데이터를 상기 뱅크들 중 또 다른 하나로 연결하는 단계
    를 포함하는 방법.
  43. 제42항에 있어서,
    기입 데이터를 상기 뱅크들 중 하나에 연결함과 동시에 상기 기입 데이터를 상기 뱅크들 중 또 다른 하나에 연결하는 단계는, 상기 기입 데이터를 제1 내부 기입 데이터 버스를 통하여 상기 뱅크들 중 하나에 연결시키는 단계, 및 상기 기입 데이터를 제2 내부 기입 데이터 버스를 통하여 상기 뱅크들 중 또 다른 하나에 연결시키는 단계를 포함하는 방법.
  44. 제43항에 있어서,
    상기 뱅크들 중 또 다른 하나로부터 판독 데이터를 연결함과 동시에 상기 기입 데이터를 상기 뱅크들 중 하나 또는 또 다른 하나로 연결하는 단계를 더 포함하는 방법.
  45. 제44항에 있어서,
    상기 뱅크들 중 또 다른 하나로부터 판독 데이터를 연결함과 동시에 상기 기입 데이터를 상기 뱅크들 중 하나 또는 또 다른 하나로 연결하는 단계는, 상기 판독 데이터를 상기 제1 및 제2 내부 기입 데이터 버스들로부터 분리된 내부 판독 데이터 버스를 통하여 상기 뱅크들 중 또 다른 하나로부터 연결하는 단계를 포함하는 방법.
  46. 제42항에 있어서,
    상기 뱅크들 중 또 다른 하나로부터 판독 데이터를 연결함과 동시에 상기 기입 데이터를 상기 뱅크들 중 하나 또는 또 다른 하나로 연결하는 단계를 더 포함하는 방법.
  47. 제42항에 있어서,
    상기 기입 요청들 중 하나에 대해 상기 기입 데이터를 상기 뱅크들 중 하나에 연결함과 동시에 상기 기입 요청들 중 또 다른 하나에 대해 상기 기입 데이터를 상기 뱅크들 중 또 다른 하나에 연결하는 단계는,
    상기 기입 데이터 수신시, 상기 기입 데이터를 메모리 셀들의 상기 뱅크들에 연결하지 않고, 상기 메모리 장치에서 상기 기입 요청들 중 상기 하나에 대해 상기 기입 데이터를 유지하고 상기 기입 요청들 중 상기 또 다른 하나에 대해 상기 기입 데이터를 유지하는 단계; 및
    상기 기입 요청들 중 상기 하나에 대해 상기 유지된 기입 데이터를 상기 뱅크들 중 상기 하나에 연결함과 동시에 상기 기입 요청들 중 상기 또 다른 하나에 대해 상기 유지된 기입 데이터를 상기 뱅크들 중 상기 또 다른 하나에 연결하는 단계를 포함하는 방법.
  48. 제42항에 있어서,
    상기 메모리 장치는 DRAM 장치를 포함하는 방법.
  49. 메모리 셀들의 복수의 뱅크를 갖는 메모리 장치로부터 판독 데이터를 연결하는 방법으로서,
    복수의 판독 요청 중 하나에 응답하여 상기 뱅크들 중 하나로부터 상기 판독 데이터를 연결함과 동시에, 상기 복수의 판독 요청 중 또 다른 하나에 응답하여 상기 뱅크들 중 또 다른 하나로부터 상기 판독 데이터를 연결하는 단계; 및
    상기 복수의 판독 요청 각각에 응답하여 상기 메모리 장치로부터 상기 판독 데이터를 복수의 판독 데이터 버스 단자를 통해 연결하는 단계
    를 포함하는 방법.
  50. 제49항에 있어서,
    판독 데이터를 상기 뱅크들 중 하나로부터 연결함과 동시에 상기 판독 데이터를 상기 뱅크들 중 또 다른 하나로부터 연결하는 단계는, 상기 판독 데이터를 제1 내부 판독 데이터 버스를 통해 상기 뱅크들 중 하나로부터 연결하는 단계, 및 상기 판독 데이터를 제2 내부 판독 데이터 버스를 통해 상기 뱅크들 중 또 다른 하나로부터 연결하는 단계를 포함하는 방법.
  51. 제50항에 있어서,
    기입 데이터를 상기 뱅크들 중 또 다른 하나에 연결함과 동시에 상기 판독 데이터를 상기 뱅크들 중 하나 또는 또 다른 하나에 연결하는 단계를 더 포함하는 방법.
  52. 제51항에 있어서,
    기입 데이터를 상기 뱅크들 중 또 다른 하나로 연결함과 동시에 상기 판독 데이터를 상기 뱅크들 중 하나 또는 또 다른 하나로부터 연결하는 단계는, 상기 제1 및 제2 내부 판독 데이터 버스들로부터 분리된 내부 기입 데이터 버스를 통하여 상기 기입 데이터를 상기 뱅크들 중 또 다른 하나에 연결하는 단계를 포함하는 방법.
  53. 제49항에 있어서,
    기입 데이터를 상기 뱅크들 중 또 다른 하나에 연결함과 동시에 상기 판독 데이터를 상기 뱅크들 중 하나 또는 다른 하나에 연결하는 단계를 더 포함하는 방법.
  54. 제49항에 있어서,
    상기 메모리 장치는 DRAM 장치를 포함하는 방법.
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