JP2002117679A

JP2002117679A - 半導体記憶装置

Info

Publication number: JP2002117679A
Application number: JP2000304333A
Authority: JP
Inventors: Katsuhisa Hirano; 勝久平野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-10-04
Filing date: 2000-10-04
Publication date: 2002-04-19

Abstract

(57)【要約】【課題】回路規模を増大させることなく、ＣＡＳ系を
高速化する。【解決手段】データの送受を行なう場合、ＳＷ１１と
ＳＷ２１、ＳＷ１２とＳＷ２２、ＳＷ１３とＳＷ２３
は、プリチャージ及びイコライズが終了し、データアン
プ１２０とのデータ送受が可能なメインデータバス１
（１４１−１、１４１−２）またはメインデータバス２
（１４２−１、１４２−２）を選択してサブデータバス
１５１−１と１５２−１、１５１−２と１５２−２、１
５１−３と１５２−３と接続する。選択されたメインデ
ータバス１（１４１−１、１４１−２）またはメインデ
ータバス２（１４２−１、１４２−２）に接続するデー
タバス補償回路１３１または１３２は、データアンプ１
２０とのデータ送受を行なう第２の機能を実行する状態
となっている。ＳＷ３０は、このデータバス補償回路１
３１または１３２とデータアンプ１２０とを接続し、デ
ータの送受を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に複数のメモリエレメントにより構成されるメモ
リアレイと前記メモリアレイに接続するデータバスとを
備える半導体記憶装置に関する。

【０００２】

【従来の技術】近年、ＣＰＵの高速化に伴って、ＤＲＡ
Ｍ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）等の半導体記憶装置では、より高い信号周波
数でデータ信号の入出力を行ない、データ転送速度の高
速化を図ることが要求されている。このため、データの
転送速度を高速化するための手法が数多く提案されてい
る。

【０００３】半導体記憶装置の構成について、ＤＲＡＭ
で説明する。図４は、ＤＲＡＭ全体の構成図である。Ｄ
ＲＡＭは、メモリアレイ１１０、カラムコントロール２
１０、カラムアドレスバッファ２２０、カラムデコーダ
２３０、センスアンプ３１０、ロウコントロール４１
０、ロウアドレスバッファ４２０、ロウデコーダ４３
０、入出力バッファ５１０、及び１／２Ｖｃｃ発生回路
６１０とから構成される。

【０００４】リード動作は、ＲＡＳＢ端子からの外部入
力信号によりロウコントロール４１０で発生する内部信
号が、ロウアドレスバッファ４２０で入力するアドレス
を保持し、ロウデコーダ４３０がアドレスに基づき、メ
モリアレイ１１０上の１本のワード線を選択する。選択
されたワード線に接続する全てのメモリセルは、センス
アンプ３１０によってＶｃｃ、もしくはＧＮＤレベルま
で増幅される。それとほぼ同時に、ＣＡＳＢ端子からの
外部入力信号に応じてカラムコントロール２１０で発生
される内部信号がカラムアドレスバッファ２２０でアド
レスを保持する。カラムデコーダ２３０は、複数のセン
スアンプ３１０から、該当するアドレスのデータを入出
力バッファ５１０へ送る。入出力バッファ５１０では、
ＯＥＢ信号により、読み出しデータを出力する。

【０００５】ライト動作は、ＲＡＳＢ端子からの外部入
力信号によりリード動作と同様にして、メモリアレイ１
１０上の１本のワード線が選択され、選択されたワード
線に接続する全てのメモリセルがＶｃｃ、もしくはＧＮ
Ｄレベルまで増幅される。それとほぼ同時に、カラムコ
ントロール２１０に接続するＷＥＢ端子から外部信号が
入力する。ＷＥＢ端子からの外部入力信号に応じてカラ
ムコントロール２１０で発生される内部信号によって、
入出力バッファ５１０は書き込みデータを保持する。ま
た、カラムデコーダ２３０によって複数のセンスアンプ
３１０から該当するアドレスのセンスアンプ３１０へ書
き込みデータを強制的に転送することで書き込みを行な
う。

【０００６】このうち、カラムゲートを制御するＣＡＳ
系の高速化を図ることによりデータの読み出し及び書き
込みを高速化する手法がある。ＣＡＳ系は、（１）カラ
ムアドレスを保持し、（２）カラムアドレスのデコード
を行ない、（３）ビット線を選択し、（４）データ増幅
（リードもしくはライト）を行ない、（５）センスアン
プへ出力し、（６）データバスのイコライズとプリチャ
ージを行なう、という一連の動作を制御している。

【０００７】ＣＡＳ系の高速アクセスを実現する手法と
して、第１に、ＵｐｐｅｒＣＡＳとＬｏｗｅｒＣＡＳと
を設け、これら２つのＣＡＳにより制御する２−ＣＡＳ
方式がある。第２にキャッシュＳＲＡＭを内蔵して高速
化を図る手法がある。第３に、シンクロナスＤＲＡＭ等
に見られるように、マルチバンク動作を行なう手法があ
る。これらの手法は、上記説明のＣＡＳ系の一連の動作
を全て高速化の対象としている。

【０００８】

【発明が解決しようとする課題】しかし、従来の高速化
手法には、高速化のための回路規模やレイアウト面積が
大きくなるという問題がある。

【０００９】第１の２−ＣＡＳ方式、及び第３のマルチ
バンク手法では、ＣＡＳ系の制御回路をほぼ全て重複さ
せることで高速化を図っているため、回路規模、レイア
ウト面積がほぼ２倍になるという欠点がある。

【００１０】また、第２のキャッシュＳＲＡＭを内蔵す
る手法では、レイアウト面積の増大は、内蔵するメモリ
ーサイズに依存する。メモリーサイズが小さい場合は、
それによるレイアウト面積増大も小さくなるが、ランダ
ムアクセスの場合、ＳＲＡＭの保持していないアドレス
にアクセスされた場合に、読み出し時間が遅くなる、い
わゆるミスヒットの危険性が大きくなる。内蔵するＳＲ
ＡＭのサイズを大きくすると、ミスヒットの確率も小さ
くなるが、その分レイアウト面積が増大するという関係
にある。

【００１１】以上のように、従来の高速化手法では、回
路規模やレイアウト面積が大きくなってしまっていた。
また、高速化時に生じる問題として、大きな容量の場
合、（４）のデータ増幅時、及び（６）のデータバスの
イコライズとプリチャージ時に、データバスの寄生容量
が高速動作に影響を与えるという問題がある。データバ
ス回路について説明する。図５は、従来の半導体記憶装
置におけるデータバスの回路図である。データを記憶す
るメモリアレイ１１０−１、１１０−２、…、１１０−
ｎ（ｎは任意の整数とする）がメインデータバス１４１
−１、１４１−２を介してデータアンプ１２０に接続す
る。各メモリアレイは、サブデータバス経由でメインデ
ータバスと接続している。例えばメモリアレイ１１０−
１は、サブデータバス１５１−１を介してメインデータ
バス１４１−１と、サブデータバス１５２−１を介して
メインデータバス１４１−２と接続する。メモリアレイ
１１０−２、１１０−ｎも同様である。このように、複
数のサブデータバスが共通のデータバスに物理的に接続
される形であったため、大きな容量の場合、データバス
の寄生容量が高速動作に影響していた。図６は、従来の
半導体記憶装置においてデータバスをイコライズプリチ
ャージした場合のタイミングチャートである。データバ
スがイコライズ（同電位にする）及びプリチャージ（Ｖ
ｃｃレベルにする）に要する時間が、寄生抵抗及び寄生
容量によって発生する。この時間は、外部から見ると、
いわゆる「待ち時間」として扱うことができる。図から
わかるように、この「待ち時間」が経過するまで次の周
期の動作は開始することができず、半導体回路の動作に
使用するクロック（ＣＬＫ）の周期を高速化する際の障
害となる。

【００１２】本発明はこのような点に鑑みてなされたも
のであり、回路規模を増大させることなく、ＣＡＳ系の
高速化を可能にする半導体記憶装置を提供することを目
的とする。

【００１３】

【課題を解決するための手段】本発明では上記課題を解
決するために、複数のメモリエレメントにより構成され
るメモリアレイと前記メモリアレイに接続するデータバ
スとを備える半導体記憶装置において、前記メモリアレ
イを構成するメモリエレメントに対応するビット線に接
続するサブデータバスと、前記サブデータバスと接続し
て前記メモリアレイとのデータ送受を行なう複数のメイ
ンデータバスと、前記複数のメインデータバスを構成す
るそれぞれのメインデータバスと前記サブデータバスと
の接続を開閉する第１の切換え手段と、前記それぞれの
メインデータバスに対応して設けられ、前記メインデー
タバスに接続してプリチャージを行ない、かつ電位平衡
をとるとともに、前記プリチャージ及び電位平衡のとれ
た前記メインデータバスとデータの送受を行なうデータ
バス補償回路と、前記それぞれのメインデータバスに対
応して設けられたデータバス補償回路の１つに接続して
データの送受を行なうデータアンプと、前記それぞれの
メインデータバスに対応して設けられたデータバス補償
回路と前記データアンプとの接続を開閉する第２の切換
え手段と、を有することを特徴とする半導体記憶装置、
が提供される。

【００１４】このような構成の半導体記憶装置では、デ
ータを保持するメモリアレイは、複数のメモリエレメン
トにより構成されており、各メモリエレメントに対応す
るビット線には、サブデータバスが接続される。サブデ
ータバスは、第１の切換え手段を介して、データの送受
が行なわれる複数のメインデータバスに接続している。
サブデータバスは、複数のメインデータバスを構成する
それぞれのメインデータバスと、第１の切換え手段を介
して接続しており、第１の切換え手段の開閉により接続
するメインデータバスが選択される。各メインデータバ
スは、各メインデータバスに対応して設けられたデータ
バス補償回路と接続している。さらに、データバス補償
回路は、第２の切換え手段を介してデータアンプと接続
する。データバス補償回路は、メインデータバスに接続
してプリチャージを行ない、かつ電位平衡をとるととも
に、プリチャージ及び電位平衡のとれたメインデータバ
スとデータアンプ間のデータの送受を行なう。第２の切
換え手段は、各データバス補償回路とデータアンプとの
接続の開閉を行ない、データアンプと接続するデータバ
ス補償回路を選択する。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。最初に、半導体記憶装置のＣＡＳ
系の構成について説明する。図１は、本発明の一実施の
形態である半導体記憶装置のＣＡＳ系の構成図である。

【００１６】本発明に係る半導体記憶装置のＣＡＳ系回
路は、メモリアレイ１１０−１、１１０−２、…１１０
−ｎ、カラムコントロール２１０、カラムアドレスバッ
ファ２２０、カラムデコーダ２３０、センスアンプアレ
イ３１０−１、３１０−２、…、３１０−ｍ（ｍは任意
の整数）、ライトアンプとリードアンプとから構成され
るデータアンプ１２０、及び入出力バッファ５１０とか
ら構成される。また、各部はサブデータバス１５１−
１、…、１５１−ｍ、１５２−１、…、１５２−ｍ、及
びメインデータバス１４１により接続されている。

【００１７】メモリアレイ１１０−１、１１０−２、
…、１１０−ｎは、複数のメモリエレメントより構成さ
れる記憶素子であり、データを保持する。カラムコント
ロール２１０は、ＣＡＳ系全体の制御を行なう。カラム
アドレスバッファ２２０は、カラムコントロール２１０
の制御により、所定のアドレスを保持する。カラムデコ
ーダ２３０は、カラムアドレスバッファに２２０に保持
されたアドレスをデコードし、センスアンプアレイ３１
０−１、３１０−２、…、３１０−ｍの選択信号を出力
する。センスアンプアレイ３１０−１、３１０−２、
…、３１０−ｍは、選択されたメモリアレイ１１０−
１、１１０−２、…、１１０−ｎのワード線をＶｃｃも
しくはＧＮＤレベルまで増幅する。データアンプ１２０
は、入出力データの増幅等の処理を行なう。入出力バッ
ファ５１０は、Ｉ／Ｏブロックを介して外部とのインタ
フェースを行なう。

【００１８】読み出し動作について説明する。ここで、
ＲＡＳ系回路の動作により、すでにセンスアンプアレイ
３１０−１、３１０−２、…、３１０−ｍは活性化され
ており、いずれかのメモリアレイ１１０−１、１１０−
２、…、１１０−ｎ中の複数のビット線は、ＶＣＣもし
くはＧＮＤレベルに増幅されているものとする。

【００１９】カラムコントロール２１０からの信号によ
り、カラムアドレスバッファ２２０に保持されたアドレ
ス入力は、カラムデコーダ２３０により複数のビット線
から該当するアドレスを選択する信号であるカラムスイ
ッチ信号（図中のＹＣＬ０〜ＹＣＬｎ）を出力する。各
々のセンスアンプアレイ３１０−１、３１０−２、…、
３１０−ｍの隣には、サブデータバス１５１−１、…、
１５１−ｍ、１５２−１、…、１５２−ｍがあり、カラ
ムスイッチ信号によってビット線と接続される。サブデ
ータバス１５１−１、…、１５１−ｍ、１５２−１、
…、１５２−ｍは、さらにメインデータバス１４１に接
続されており、それぞれリード用とライト用（もしくは
共通の場合もある）のデータアンプ１２０によって出力
データの増幅が行なわれる。次に、ＯＥＢ制御の入出力
バッファ５１０のＩ／Ｏブロックを通して外部にデータ
が出力される。

【００２０】次に、書き込み動作について説明する。読
み出し動作の場合と同様、センスアンプアレイ３１０−
１、３１０−２、…、３１０−ｍにより、ビット線は、
ＶＣＣもしくはＧＮＤレベルに増幅されているものとす
る。

【００２１】カラムコントロール２１０からの信号によ
り、カラムアドレスバッファ２２０に保持されたアドレ
ス入力は、カラムデコーダ２３０により複数のビット線
から該当するアドレスを選択する信号であるカラムスイ
ッチ信号（ＹＣＬ０〜ＹＣＬｎ）を出力する。各々のセ
ンスアンプアレイ３１０−１、３１０−２、…、３１０
−ｍの隣には、サブデータバス１５１−１、…、１５１
−ｍ、１５２−１、…、１５２−ｍがあり、カラムスイ
ッチ信号によってビット線と接続される。サブデータバ
ス１５１−１、…、１５１−ｍ、１５２−１、…、１５
２−ｍは、さらにメインデータバス１４１に接続されて
おり、それぞれにライト用（もしくは共通の場合もあ
る）のデータアンプ１２０によって入力データが強制的
にビット線に転送される。ＯＥＢ制御の入出力バッファ
５１０のＩ／Ｏブロックでは、予め書き込むデータを入
力し、ＷＥ制御によってライト用のデータアンプに保持
している。

【００２２】次に、本発明に係るＣＡＳ系のデータバス
回路について説明する。図２は、本発明の一実施の形態
である半導体記憶装置のデータバス回路図である。図１
と同じものには同じ番号を付し、説明は省略する。ま
た、ここでは、便宜上メモリアレイは３個として説明す
る。

【００２３】本発明に係るＣＡＳ系のデータバス回路
は、記憶素子であるメモリアレイ１１０−１、１１０−
２、１１０−３、メモリアレイ１１０−１、１１０−
２、１１０−３のビット線に接続するサブデータバス１
５１−１、１５１−２、１５１−３と１５２−１、１５
２−２、１５２−３、共通のバスであるメインデータバ
ス１（１４１−１、１４１−２）とメインデータバス２
（１４２−１、１４２−２）、サブデータバス１５１−
１、１５１−２、１５１−３と１５２−１、１５２−
２、１５２−３とメインデータバス１（１４１−１、１
４１−２）とメインデータバス２（１４２−１、１４２
−２）間の接続を制御する第１の切換え手段であるＳＷ
１１、ＳＷ１２、ＳＷ１３、ＳＷ２１、ＳＷ２２、ＳＷ
２３、イコライズ及びプリチャージを行なうデータバス
補償回路１３１、１３２、入出力データを処理するデー
タアンプ１２０、及びデータバス補償回路１３１、１３
２とデータアンプ１２０間の接続を制御する第２の切換
え手段であるＳＷ３０とから構成される。

【００２４】データアンプ１２０は、読み出し動作時に
は、ＳＷ３０により接続されたデータバス補償回路１３
１または１３２経由で入力するデータを増幅し、外部の
入出力バッファ５１０へ出力する。書き込み動作時に
は、保持している書き込みデータをＳＷ３０により接続
されたデータバス補償回路１３１または１３２、メイン
データバス１（１４１−１、１４１−２）またはメイン
データバス２（１４２−１、１４２−２）経由で、該当
するメモリアレイ１１０−１、１１０−２、または１１
０−３に強制的に書き込む。

【００２５】データバス補償回路１３１、１３２は、デ
ータアンプ１２０と接続してデータの送受を行なうため
に設けられた複数のメインデータバス１（１４１−１、
１４１−２）とメインデータバス２（１４２−１、１４
２−２）に対応して設けられている。データバス補償回
路１３１は、メインデータバス１（１４１−１、１４１
−２）のデータバスのプリチャージを行ない電位平衡を
とる（以下、電位平衡をとることをイコライズとす
る）。また、プリチャージ及びイコライズされたメイン
データバス１（１４１−１、１４１−２）とデータアン
プ１２０がＳＷ３０により接続された場合に、メインデ
ータバス１（１４１−１、１４１−２）とデータアンプ
１２０間のデータ送受を行なう。以下、メインデータバ
ス１（１４１−１、１４１−２）のプリチャージ及びイ
コライズを行なう機能を第１の機能、メインデータバス
１（１４１−１、１４１−２）とデータアンプ１２０間
のデータ送受を行なう機能を第２の機能と呼ぶ。第１の
機能と第２の機能の切換えは、データアンプ１２０によ
り制御される。データバス補償回路１３２は、メインデ
ータバス２（１４２−１、１４２−２）に対して同様の
処理を行なう。

【００２６】メインデータバス１（１４１−１、１４１
−２）及びメインデータバス２（１４２−１、１４２−
２）は、第１の切換え手段であるＳＷ１１、ＳＷ１２、
ＳＷ２１、ＳＷ２２、ＳＷ２３を介してサブデータバス
１５１−１、１５１−２、１５１−３と１５２−１、１
５２−２、１５２−３と接続する。メインデータバス１
（１４１−１、１４１−２）とメインデータバス２（１
４２−１、１４２−２）は、同等の機能を有しており、
それぞれのサブデータバスに対して、いずれかが選択さ
れて接続する。例えば、メモリアレイ１１０−１のビッ
ト線に接続するサブデータバス１５１−１、１５２−１
に対しては、ＳＷ１１及びＳＷ２１の開閉制御により、
メインデータバス１（１４１−１、１４１−２）または
メインデータバス２（１４２−１、１４２−２）のいず
れかが選択されて、接続する。

【００２７】サブデータバス１５１−１、１５１−２、
１５１−３と１５２−１、１５２−２、１５２−３は、
メモリアレイ１１０−１、１１０−２、１１０−３のカ
ラムデコーダ２３０のカラムスイッチ信号により選択さ
れたビット線に接続し、ＳＷ１１、ＳＷ１２、ＳＷ１
３、ＳＷ２１、ＳＷ２２、ＳＷ２３を介してメインデー
タバス１（１４１−１、１４１−２）またはメインデー
タバス２（１４２−１、１４２−２）に接続する。

【００２８】第１の切換え手段であるＳＷ１１、ＳＷ１
２、ＳＷ１３、ＳＷ２１、ＳＷ２２、ＳＷ２３は、サブ
データバス１５１−１、１５１−２、１５１−３と１５
２−１、１５２−２、１５２−３とメインデータバス１
（１４１−１、１４１−２）とメインデータバス２（１
４２−１、１４２−２）とを電気的に接続、あるいは切
り離しを行なう。ＳＷ１１は、サブデータバス１５１−
１と１５２−１と、メインデータバス１（１４１−１、
１４１−２）との間の接続の開閉を制御する。また、Ｓ
Ｗ２１は、サブデータバス１５１−１と１５１−２と、
メインデータバス２（１４２−１、１４２−２）との間
の接続の開閉を制御する。同様に、ＳＷ１２はサブデー
タバス１５１−２と１５２−２とメインデータバス１
（１４１−１、１４１−２）、ＳＷ１３はサブデータバ
ス１５１−３と１５２−３とメインデータバス１（１４
１−１、１４１−２）、ＳＷ２２はサブデータバス１５
１−２と１５２−２とメインデータバス２（１４２−
１、１４２−２）、ＳＷ２３はサブデータバス１５１−
３と１５２−３とメインデータバス２（１４２−１、１
４２−２）、の間の接続の開閉を制御する。開閉制御
は、データのアドレスで指定されるメモリアレイ１１０
−１、１１０−２または１１０−３に対応するサブデー
タバス１５１−１と１５２−１、１５１−２と１５２−
２、または１５１−３と１５２−３を、データバス補償
回路１３１または１３２によりプリチャージ及びイコラ
イズが終了したメインデータバス１（１４１−１、１４
１−２）またはメインデータバス２（１４２−１、１４
２−２）のいずれか一方と接続する。そして、プリチャ
ージ及びイコライズが行なわれている途中のメインデー
タバスとの接続を遮断する。これと同時に、データアド
レスで指定されていないメモリアレイ１１０−１、１１
０−２または１１０−３に対応するサブデータバス１５
１−１と１５２−１、１５１−２と１５２−２、または
１５１−３と１５２−３を、データバス補償回路１３１
または１３２によりプリチャージ及びイコライズが行な
われているメインデータバス１（１４１−１、１４１−
２）またはメインデータバス２（１４２−１、１４２−
２）のいずれか一方と接続する。そして、プリチャージ
及びイコライズが終了したもう一方のメインデータバス
との接続を遮断する。スイッチには、例えば、ＮＭＯＳ
Ｔｒを用い、動作するメモリアレイを選択する信号で制
御する。

【００２９】ＳＷ３０は、データバス補償回路１３１、
１３２とデータアンプ１２０との間を電気的に接続、あ
るいは切り離す。データバス補償回路１３１、１３２に
接続するメインデータバス１（１４１−１、１４１−
２）またはメインデータバス２（１４２−１、１４２−
２）のプリチャージ及びイコライズが終了し、かつデー
タバス補償回路１３１、１３２とデータアンプ１２０と
の間でデータ送受が行なわれる場合、接続するメインデ
ータバスのプリチャージ及びイコライズが終了したデー
タバス補償回路１３１または１３２のいずれか一方とデ
ータアンプ１２０を接続する。また、データバス補償回
路１３１、１３２とデータアンプ１２０との間でデータ
送受が行なわれない場合、データバス補償回路１３１ま
たは１３２とデータアンプ１２０との接続を遮断する。

【００３０】このような構成のデータバス回路の動作に
ついて説明する。データアンプ１２０との間でデータの
送受を行なう場合、データのアドレスで指定されるメモ
リエレメントに対応するサブデータバス１５１−１と１
５２−１、１５１−２と１５２−２、１５１−３と１５
２−３と、メインデータバス１（１４１−１、１４１−
２）またはメインデータバス２（１４２−１、１４２−
２）のいずれか一方とが、ＳＷ１１とＳＷ２１、ＳＷ１
２とＳＷ２２、ＳＷ１３とＳＷ２３とによって接続され
る。ＳＷ１１とＳＷ２１、ＳＷ１２とＳＷ２２、ＳＷ１
３とＳＷ２３は、データバス補償回路１３１、１３２に
よりプリチャージ及びイコライズが終了し、データアン
プ１２０とのデータ送受が可能なメインデータバス１
（１４１−１、１４１−２）またはメインデータバス２
（１４２−１、１４２−２）を選択して接続する。もう
一方との接続は遮断する。接続された側のメインデータ
バス１（１４１−１、１４１−２）またはメインデータ
バス２（１４２−１、１４２−２）は、プリチャージ及
びイコライズが終了しており、これに接続するデータバ
ス補償回路１３１または１３２は、データアンプ１２０
とのデータ送受を行なう第２の機能を実行する状態とな
っている。ＳＷ３０は、選択されたメインデータバス１
（１４１−１、１４１−２）またはメインデータバス２
（１４２−１、１４２−２）に接続するデータバス補償
回路１３１または１３２とデータアンプ１２０とを接続
し、もう一方のデータバス補償回路１３１または１３２
との接続を遮断する。このようにして、メモリアレイ１
１０−１、１１０−２、１１０−３、サブデータバス１
５１−１と１５２−１、１５１−２と１５２−２、１５
１−３と１５２−３と、メインデータバス１（１４１−
１、１４１−２）またはメインデータバス２（１４２−
１、１４２−２）、データバス補償回路１３１または１
３２、及びデータアンプ１２０間が接続し、データの送
受が行なわれる。

【００３１】また、選択されなかったメインデータバス
１（１４１−１、１４１−２）またはメインデータバス
２（１４２−１、１４２−２）に接続するデータ補償回
路１３１または１３２は、第１の機能を実行する状態に
あり、メインデータバス１（１４１−１、１４１−２）
またはメインデータバス２（１４２−１、１４２−２）
のプリチャージ及びイコライズを行なう。データのアド
レスで選択されなかったサブデータバス１５１−１と１
５２−１、１５１−２と１５２−２、１５１−３と１５
２−３も、このメインデータバス１（１４１−１、１４
１−２）またはメインデータバス２（１４２−１、１４
２−２）と接続する。

【００３２】このように、本発明では、第１にサブデー
タバスとメインデータバスを電気的に接続、及び切り離
しが可能になっていることで、メインデータバスの寄生
抵抗を及び寄生容量が削減できる。第２に、メインデー
タバスが１つのデータアンプに対して複数（ここでは、
メインデータバス１（１４１−１、１４１−２）とメイ
ンデータバス２（１４２−１、１４２−２））用意され
ていることで、メインデータバス１（１４１−１、１４
１−２）と、メインデータバス２（１４２−１、１４２
−２）とを交互に使用することができる。図３は、メイ
ンデータバスを交互に使用した場合のタイミングチャー
トである。波形８１０はメインデータバス１を、波形８
２０はメインデータバス２をそれぞれ示している。上記
説明のように、メインデータバス１が第２の機能を実行
している状態では、メインデータバス２は第１の機能を
実行している。また、メインデータバス２が第２の機能
を実行している状態では、メインデータバス１は第１の
機能を実行している。このように、プリチャージ及びイ
コライズの実行は、交互に行なわれることになる。第１
の切換え手段及び第２の切換え手段により、プリチャー
ジ及びイコライズが終了したバスを交互に選択すること
によって、寄生容量により生じる待ち時間を削減するこ
とができる。例えば、メインデータバス１、メインデー
タバス２、・・・・と、交互に選択することにより、外
部から見ると、待ち時間を見かけ上バックグラウンドで
動作させることができる。これにより、単一のバスを用
いた場合に比べて、同じ回路の性能で２倍早い周期の動
作クロックとすることができる。すなわち、同じ回路の
性能で２倍早く動作させることが可能になる。

【００３３】また、データ増幅とイコライズ、プリチャ
ージ時間を対象としているので、２−ＣＡＳ方式やマル
チバンク方式、あるいはキャッシュＳＲＡＭ内蔵の場合
と異なり、回路規模の増大はほとんどない。

【００３４】他に具体的な適用例としては、シンクロナ
スＤＲＡＭのバースト転送等の決まった順番にアドレス
をインクリメントする場合がある。バースト転送はイン
クリメントされるアドレスが決まっているので、そのア
ドレスでバスを制御すればよいので容易に適用できる。

【００３５】

【発明の効果】以上説明したように本発明では、メモリ
アレイの各メモリエレメントに対応するビット線には、
サブデータバスが接続し、サブデータバスは、第１の切
換え手段を介して、複数のメインデータバスに接続して
いる。第１の切換え手段の開閉によりサブデータバスに
接続するメインデータバスが選択される。各メインデー
タバスは、データバス補償回路と接続し、データバス補
償回路は、第２の切換え手段を介してデータアンプと接
続する。データバス補償回路は、メインデータバスに接
続してプリチャージを行ない、かつ電位平衡をとるとと
もに、第２の切換え手段によりデータアンプと接続され
るとプリチャージ及び電位平衡のとれたメインデータバ
スとデータアンプ間のデータの送受を行なう。

【００３６】このように、サブデータバス経由で接続す
るメインデータバスとそのデータバス補償回路を複数設
け、第１の切換え手段と第２の切換え手段とを適宜切換
えることにより、寄生容量の大きなデータバスのイコラ
イズ、プリチャージ時間をバックグラウンドで処理する
ことができる。これにより、半導体記憶装置の高速動作
が可能になる。また、データ増幅とイコライズ、プリチ
ャージ時間を対象としているので回路規模の増大は、ほ
とんどない。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置の
ＣＡＳ系の構成図である。

【図２】本発明の一実施の形態である半導体記憶装置の
データバス回路図である。

【図３】メインデータバスを交互に使用した場合のタイ
ミングチャートである。

【図４】ＤＲＡＭ全体の構成図である。

【図５】従来の半導体記憶装置におけるデータバスの回
路図である。

【図６】従来の半導体記憶装置においてデータバスをイ
コライズプリチャージした場合のタイミングチャートで
ある。

【符号の説明】

１１０−１、１１０−２、…、１１０−ｎ…メモリアレ
イ、１２０…データアンプ、１３１、１３２…データバ
ス補償回路、１４１−１、１４１−２…メインデータバ
ス１、１４２−１、１４２−２…メインデータバス２、
１５１−１、１５１−２、１５１−３、１５２−１、１
５２−２、１５２−３…サブデータバス、３１０−１、
３１０−２、…、３１０−ｍ…センスアンプ、２１０…
カラムコントロール、２２０…カラムアドレスバッフ
ァ、２３０…カラムデコーダ、５１０…入出力バッフ
ァ、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ２１、ＳＷ２
２、ＳＷ２３…第１の切換え手段、ＳＷ３０…第２の切
換え手段

Claims

【特許請求の範囲】

【請求項１】複数のメモリエレメントにより構成され
るメモリアレイと前記メモリアレイに接続するデータバ
スとを備える半導体記憶装置において、前記メモリアレイを構成するメモリエレメントに対応す
るビット線に接続するサブデータバスと、前記サブデータバスと接続して前記メモリアレイとのデ
ータ送受を行なう複数のメインデータバスと、前記複数のメインデータバスを構成するそれぞれのメイ
ンデータバスと前記サブデータバスとの接続を開閉する
第１の切換え手段と、前記それぞれのメインデータバスに対応して設けられ、
前記メインデータバスに接続してプリチャージを行な
い、かつ電位平衡をとるとともに、前記プリチャージ及
び電位平衡のとれた前記メインデータバスとデータの送
受を行なうデータバス補償回路と、前記それぞれのメインデータバスに対応して設けられた
データバス補償回路の１つに接続してデータの送受を行
なうデータアンプと、前記それぞれのメインデータバスに対応して設けられた
データバス補償回路と前記データアンプとの接続を開閉
する第２の切換え手段と、を有することを特徴とする半導体記憶装置。
【請求項２】前記データバス補償回路は、前記データアンプと切り離されている場合に前記メイン
データバスのプリチャージを行ない、かつ電位平衡をと
り、前記データアンプと接続されている場合に前記メインデ
ータバスと前記データアンプ間のデータ送受を行なうこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記第２の切換え手段は、前記データバス補償回路に接続する前記メインデータバ
スのプリチャージ及び電位平衡がとれ、かつ前記データ
バス補償回路と前記データアンプとの間でデータ送受が
行なわれる場合に前記データバス補償回路と前記データ
アンプを接続し、前記データバス補償回路と前記データアンプとの間でデ
ータ送受が行なわれない場合に前記データバス補償回路
と前記データアンプとの接続を遮断することを特徴とす
る請求項１記載の半導体記憶装置。
【請求項４】前記第１の切換え手段は、データのアドレスで指定される前記メモリアレイの中の
１つに対応する前記サブデータバスと、プリチャージが
行なわれ電位平衡がとれた前記データバス補償回路と接
続する前記メインデータバスとを接続し、それ以外のメ
インデータバスとの接続を遮断し、同時に、前記データのアドレスで指定される前記メモリ
アレイの中の１つに対応する前記サブデータバスを除く
サブデータバスと、前記プリチャージを行ない電位平衡
をとろうとしている前記データバス補償回路と接続する
前記メインデータバスとを接続し、それ以外のメインデ
ータバスとの接続を遮断することを特徴とする請求項１
記載の半導体記憶装置。