JP2008532140A

JP2008532140A - 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法

Info

Publication number: JP2008532140A
Application number: JP2007557019A
Authority: JP
Inventors: ジェデロー，ジョセフ，エム．
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2005-02-23
Filing date: 2006-01-11
Publication date: 2008-08-14
Anticipated expiration: 2026-01-11
Also published as: US20060190671A1; WO2006091283A2; US7260015B2; WO2006091283A3; US7209405B2; TW200639635A; EP1866769A4; EP1866769A2; KR20070107163A; JP4843821B2; US20060250879A1; CN101310339A; KR100908760B1

Abstract

メモリデバイス及び方法は、一方向の下流バスを介して書き込みデータを受け取り、一方向の上流バスを介して読み出しデータを出力する。下流バスは、一対の内部書き込みデータバスに接続され、上流バスは、一対の内部読み出しデータバスに接続される。マルチプレクサの第一の組は、それぞれの内部書き込みデータバスを複数のメモリセルのバンクのいずれかに選択的に接続する。同様に、マルチプレクサの第二の組は、それぞれのメモリセルのバンクを内部読み出しデータバスのいずれかに選択的に接続する。書き込みデータは、他のバンクからの読み出しデータの接続と同時に、一つのバンクへの接続がされうる。更に、書き込みデータは、それぞれの書き込みデータバスから二つの異なるバンクへと同時に接続されてもよく、読み出しデータは二つの異なるバンクからそれぞれの読み出しデータバスへと同時に接続されてもよい。
【選択図】図１

Description

〔関連する出願への相互参照〕
本出願は、ここで参照されている２００５年２月２３日に提出された「MEMORY DEVICE AND METHOD HAVING MULTIPLE INTERNAL DATA BUSES AND MEMORY BANK INTERLEAVING」という表題のU.S. Patent Application No. 11/064543の提出日の利益を主張する。

〔技術分野〕
本発明は、メモリシステムに関し、より詳細には、メモリコントローラ及び一つ以上のメモリデバイスとの間のコマンド、アドレス、データ信号を接続するためのシステム及び方法に関する。

コンピュータシステムは、プロセッサによってアクセスされるデータを格納するため、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスのようなメモリデバイスを使用する。このＤＲＡＭデバイスは、通常コンピュータシステムの中でシステムメモリとして使用される。典型的なコンピュータシステムでは、プロセッサバス及びメモリコントローラを介して、プロセッサはシステムメモリと通信する。システムメモリは典型的に、それぞれが複数のメモリデバイスを有するメモリモジュールとして備えられ、メモリモジュールはメモリバスを介してメモリコントローラへ接続される。プロセッサは、読み出しコマンドのようなメモリコマンドを含むメモリ要求を発し、また、データまたは指示が読み出されるべき、或いはデータまたは指示が書き込まれるべき位置を示すアドレスを発する。メモリコントローラは、ロウ及びカラムアドレスと同様に適切なコマンド信号を発生するために、コマンド及びアドレスを使用し、それらはメモリバスを介してシステムメモリへと適用される。コマンド及びアドレスに応じて、データはシステムメモリ及びプロセッサの間を伝送される。メモリコントローラは、たいていシステムコントローラの一部であり、プロセッサバスを、ＰＣＩバスのような拡張バスに接続するためのバスブリッジ回路を含んでいる。

データのバンド幅が高いことは、メモリシステムの望ましい特性である。一般的には、バンド幅の限界はメモリコントローラには関係がない。なぜなら、メモリコントローラはメモリデバイスの許す限りできるだけ早く、システムメモリから、及びシステムメモリへ一連のデータを制御するからである。バンド幅を増加させる一つの方法は、メモリコントローラをメモリデバイスへ接続するメモリデータバスの速度を増加させることである。しかしながら、メモリデバイスはメモリコントローラ及びメモリデータバスのデータバンド幅の増加についていくことができない。特に、メモリコントローラはメモリデバイスがコマンドに対応できるような方法で、メモリデバイスへの全てのメモリコマンドを計画しなければならない。このハードウェアの限界がメモリデバイスの設計を通してある程度低減できても、ハードウェアの限界を低減することは一般的にはコスト、労力、及び／またはメモリデバイスのサイズを増加させることになるため、これらは全て望ましくない選択肢であり、妥協がされなければならない。メモリデバイスは、いかに増加した速度においても、たとえばメモリデバイスの同一ページに対する連続した通信のような、規則正しいアクセスをすばやく処理することができる一方、メモリデバイスにとって、メモリデバイスの異なるページに対するアクセスのような規則正しくない通信を解決するのは大変困難である。結果として、メモリデータバスのバンド幅の増加は対応するメモリシステムのバンド幅の増加という結果にならない。

メモリシステムのバンド幅を増加する一つの方法は、バンクインターリービングを使用することである。バンクインターリービングでは、他のバンクからデータが書き込まれる、或いは他のバンクから読み込まれるとき、一つのメモリバンクのデータにアクセスするための準備がなされるように、二つ以上のメモリバンクが同時にアクセスされる。メモリシステムのバンド幅は、この方法を使用することで増加しうる。なぜなら、データがメモリデバイスへ、またはメモリデバイスから接続される前に、プレチャージが完了するようなメモリアクセスの準備を待つ必要がないためである。しかしながら、メモリの複数のバンクから同時に読み出す、或いは複数のバンクへ同時に書き込むことができないために、バンクインターリービングによってなされるメモリのバンド幅の改良は制限される。他のバンクからデータを読み出す或いは他のバンクへデータを書き込む際に、バンクからデータを読み出す或いはバンクへデータを書き込むため準備がなされるとき、他のバンクへのアクセスが完了するまでは、バンクからの読み出しデータ或いはバンクへの書き込みデータを接続することは実際には不可能である。

バンクインターリービングと類似点のあるメモリのバンド幅を増加させる方法は、メモリデバイスのインターリービングである。メモリデバイスのインターリービングでは、異なるメモリデバイスが同時にアクセスされる。結果として、データが他のメモリデバイスから読み出される、或いは他のメモリデバイスに書き込まれるときに、あるメモリデバイスにアクセスするための準備をすることができる。バンクインターリービングがメモリのバンド幅を増加させるのと類似した方法で、メモリデバイスのインターリービングがメモリのバンド幅を増加させると、本質的には同じ制限を受ける。特に、他のメモリデバイスから、或いは他のメモリデバイスへのデータの伝送が完了するまで、実際にはメモリデバイスへの書き込みデータ、及びメモリデバイスからの読み出しデータを接続することができない。

メモリデバイスのバンド幅の制限に加えて、コンピュータシステムの性能は、メモリデバイスからデータを読み出すために必要な時間を増加させるレイテンシー問題によっても制限される。具体的には、メモリデバイスの読み出しコマンドが、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のようなシステムメモリデバイスに接続されるとき、読み出しデータは数クロックの遅延が生じるまでＳＤＲＡＭデバイスから出力されることができない。ＳＤＲＡＭデバイスは高いデータレートでバーストデータを同時に出力することができるが、初めにデータを供給する際の遅延は、ＳＤＲＡＭのようなデバイスを使用するコンピュータシステムの動作速度を著しく遅らせる。これらのレイテンシー問題は一般的には、単にメモリのデータバス幅を増加させることによってでは、意味のある程度に緩和することはできない。

メモリのレイテンシー問題は、読み出し／書き込みターンアラウンドとして知られている、読み出しアクセスと書き込みアクセスとが交互に起こることによって非常に悪化する。メモリコントローラがメモリデバイスへの読み出しコマンドを発するとき、メモリデバイスは、メモリアレイからの読み出しデータをメモリデバイスの外部データバス端子へと接続させなければならない。そのとき、読み出しデータはメモリバスのデータバス部分を介して、メモリデバイスからメモリコントローラへ接続されなければならない。メモリコントローラが、書き込みメモリアクセスを始めるために、データバスを介して書き込みデータをメモリデバイスに接続できるのはこのときだけである。

ページを開くことは、メモリコントローラからメモリデバイスへ、メモリコマンド、ロウアドレス及びカラムアドレスを接続する必要がある。読み出しアドレスに応じて、メモリデバイスは、そのロウのアクセストランジスタをオンにして、対応するロウを均衡に保たなければならず、また、それぞれのメモリセルがセンスアンプへ接続する電圧を、それぞれのカラムのセンスアンプがセンスすることを許容する。この全ては、かなりの時間を必要としうる。この理由のため、閉じられたページからの読み出し動作や読み出し／書き込みターンアラウンドは、メモリデバイスが、高速メモリコントローラ及びメモリバスによって可能となるデータバンド幅を達成しようとすることを妨げうる。

ゆえに、より高いデータバンド幅を達成することを許容するメモリデバイス及びメモリシステムが必要となる。

メモリシステムは、メモリコントローラを一つ以上のメモリデバイスへ接続する二つの個別のデータバスの使用を介して、高いバンド幅及び低いレイテンシーを達成することができる。下流バスは、書き込みデータをメモリコントローラからそれぞれのメモリデバイスへと接続し、上流バスは読み出しデータをそれぞれのメモリデバイスからメモリコントローラへ接続する。結果として、書き込みデータがメモリコントローラからそれぞれのメモリデバイスへ接続されうるのと同時に、読み出しデータは、それぞれのメモリデバイスからメモリコントローラへ接続されうる。下流メモリバスは、書き込みデータとともに、メモリコマンド及びメモリアドレスをそれぞれのメモリデバイスへ接続するために使用される。それぞれのメモリデバイスは、書き込みデータを異なるメモリバンクへ併発して移動させる二つの内部書き込みデータバスを含んでいる。それぞれのメモリデバイスは、読み出しデータを異なるメモリバンクへ併発して移動させる二つの内部読み出しデータバスもまた、あるいはどちらか一方を含んでいる。更に、読み出しデータが異なるバンクから読み出しデータバスへ移動させられるのと同時に、書き込みデータバスは書き込みデータを異なるバンクへと移動させてもよい。

本発明の一例に係るメモリシステム１０は、図１に示されている。メモリシステム１０は、４つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス２０、２２、２４、２６に接続されているメモリコントローラ１４を含んでいる。メモリコントローラ１４は、それぞれのＤＲＡＭデバイス２０−２６に、８ビット書き込みデータバス３０、及び８ビット読み出しデータバス３２によって接続されている。メモリコントローラ１４は、メモリコマンド及びメモリアドレスを、書き込みデータバス３０か、個別のコマンド／アドレスバス（示されていない）か、或いは個別のコマンド及びアドレスバス（示されていない）のいずれかを介して、下流のＤＲＡＭデバイス２０−２６へと接続する。メモリコマンド及びメモリアドレスが下流バスを介して接続されるならば、コマンド及びアドレスは、書き込みコマンドのためならば書き込みデータをも含むようなパケットの形でもよい。

動作の際、メモリコントローラ１４は、書き込みデータバス３０を介して、書き込みデータを下流のＤＲＡＭデバイス２０−２６へと接続し、ＤＲＡＭデバイス２０−２６は、読み出しデータバス３２を介して、読み出しデータを上流のメモリコントローラ１４へと接続する。書き込みデータバス３０のバンド幅は読み出しデータバス３２のバンド幅と同じでもよい。或いは、書き込みデータバス３０及び読み出しデータバス３２は、バス３０、３２を介して異なるデータレートを収めるために、異なるバンド幅を有してもよい。個別の書き込み及び読み出しデータバス３０、３２をそれぞれ使用することによって、メモリコントローラ１４は、メモリデバイス２０−２６が、メモリコントローラ１４へ読み出しデータを接続するのと同時に、ＤＲＡＭデバイス２０−２６へ書き込みデータを接続することが可能である。

本発明の別の例に係るメモリシステム４０は、図２に示されている。図２のメモリシステム４０は、実質的には図１のメモリシステム１０と同一である。ゆえに、簡潔のため、両方のメモリシステム１０、４０に共通の構成要素には、同一の参照番号が与えられ、それらの構造及び動作の説明は繰り返さない。メモリシステム４０は、クロック信号に同期して動作する、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）デバイス２０’−２６’を使用することが、図１のメモリシステム１０とは異なっている。図２のメモリシステム４０では、メモリコントローラ１４はそれぞれの書き込みデータとともに、ＳＤＲＡＭデバイス２０’−２６’のそれぞれに書き込みクロック（ＷＣＬＫ）信号を接続する。ＷＣＬＫ信号は、書き込みメモリアクセスが向けられているＳＤＲＡＭデバイス２０’−２６’において、書き込みデータを収集するために使用される。図２のメモリシステム４０では、ＷＣＬＫ信号は、対応する書き込みデータが妥当であるときのほぼ中間で起こる遷移を有する。ＳＤＲＡＭデバイス２０’−２６’は、書き込みデータがＷＣＬＫ信号の立ち上がり端、及び立ち下がり端の両方に反応してラッチされる、ダブルデータレート（ＤＤＲ）デバイスでもよい。しかしながら、ＷＣＬＫ信号の位相及び遷移回数と書き込みデータの間の他の関係も使用されてもよい。

同様の方法で、それぞれのＳＤＲＡＭデバイス２０’−２６’は、読み出しデータがＳＤＲＡＭデバイス２０’−２６’からメモリコントローラ１４へ接続されるとき、読み出しクロック（ＲＣＬＫ）信号をメモリコントローラ１４へ接続する。ＲＣＬＫ信号はメモリコントローラ１４によって読み出しデータを収集するために使用される。図２のメモリシステム４０では、ＲＣＬＫ信号は、対応する読み出しデータが妥当であるとき開始及び期間の端とほぼ同時に起こる遷移を有する。ＳＤＲＡＭデバイス２０’−２６’は、ダブルデータレート（ＤＤＲ）デバイスであるため、読み出しデータは、ＲＣＬＫ信号の立ち上がり端及び立下り端の両方に反応してメモリコントローラ１４にラッチされる。更に、ＲＣＬＫ信号は読み出しデータの遷移回数及び位相と他の関係を有してもよい。

ＳＤＲＡＭデバイス２０’−２６’の一部分が図３により詳細に示されている。それぞれのＤＲＡＭデバイス２０’−２６’は、それぞれが一対の内部書き込みデータバス４６ａ、ｂ及び内部読み出しデータバス４８ａ、ｂに接続されている８つのメモリバンク４４ａ−ｈを含んでいる。書き込みデータバス４６ａ、ｂは書き込みバッファ５０から書き込みデータを受け取り、読み出しデータバス４８ａ、ｂは読み出しラッチ５２へと読み出しデータを接続する。書き込みデータは書き込みデータバス５４を介して書き込みバッファ５０へ接続され、ライン５６を介して接続されるクロック信号によってバッファ５０へラッチされる。メモリコマンド及びアドレスもまた、書き込みデータバス５４を介して接続され、それらはコマンド／アドレスレジスタ５８に格納される。

読み出しラッチ５２は、ライン６２に読み出しラッチ５２からもまた接続されているクロック信号に同期して、８ビット読み出しデータバス６０へと読み出しデータを出力する。メモリデバイス２０’−２６’は、多くの他の従来のメモリデバイスの構成要素を含んでいるが、これらは簡潔性及び明快性のために図３では省略されている。

動作の際、メモリアドレスと同様に、書き込みコマンド及び読み出しコマンドのようなメモリコマンドは、書き込みデータバス５４を介して接続される。メモリコマンド及びアドレスは、コマンド／アドレスレジスタ５８に格納される。書き込みデータもまた、書き込みデータバス５４を介して接続されて書き込みバッファ５０に格納される。コマンド／アドレスレジスタ５８に接続された読み出しコマンドに応じて、メモリデバイス２０’−２６’は、読み出しラッチ５２に接続されている読み出しデータを出力する。読み出しラッチ５２は、読み出しデータバス６０及びメモリコントローラ１４（図１）が読み出しデータを受け取ることが可能になるまで、読み出しデータを格納する。続いて読み出しデータは、読み出しデータバス６０を介して、読み出しラッチ５２から一定間隔で出力される。書き込みデータが書き込みバッファ４８に収められている間に多くの書き込みコマンド及び関連するアドレスがコマンド／アドレスレジスタ５８に格納されるように、読み出しメモリアクセスは望ましくは書き込みメモリアクセスよりも優先的である。十分な数の書き込みアクセスが蓄積したとき、それらは読み出しアクセスを妨げることなく連続して処理されうる。結果として、読み出し／書き込みターンアラウンドに固有のレイテンシーペナルティは避けられる。

二つの書き込みデータバス４６ａ、ｂの使用によって、書き込みデータをバンク４４ａ−ｈのうちの一つに接続させるのと同時に、書き込みデータをバンク４４ａ−ｈのうちの他の一つに接続することが可能となる。同様に、二つの読み出しデータバス４８ａ、ｂの使用によって、読み出しデータをバンク４４ａ−ｈのうちの一つから接続させるのと同時に、読み出しデータをバンク４４ａ−ｈのうちの他の一つから接続することが可能となる。更に、読み出しデータをバンク４４ａ−ｈのうちの一つから接続するのと同時に、書き込みデータをバンク４４ａ−ｈのうちの他の一つに接続することが可能となる。更に、読み出しデータが４４ａ−ｈのうちの二つの異なるバンクから同時に接続されるのと同時に、書き込みデータを４４ａ−ｈのうちの二つのバンクに同時に接続することが可能となる。データ接続の他の組み合わせも、この技術に熟練した者にとって明白であろう。結果として、下記に詳細に説明したように、バンクインターリービングはメモリデバイス２０−２６において同時に実現されてもよい。読み出しコマンドが書き込みバス５４を介して接続され、コマンド／アドレスレジスタ５８に格納されることを許容することによって、読み出しコマンドは、書き込み或いは読み出し動作の間、メモリデバイス２０−２６へ接続されうる。結果として、読み出し動作のレイテンシーは最小化される。もしそうでなければ、読み出しコマンドが送られる前に書き込み動作が完了するのを待つ必要が生じるであろう。

ＷＣＬＫ信号がライン５６を介して書き込みバッファ５０へ接続されず、ＲＣＬＫ信号がライン６２を介して読み出しラッチ５２から接続されないことを除いて、ＤＲＡＭデバイス２０−２６のそれぞれは、図３に示されたＳＤＲＡＭデバイス２０’−２６’と実質的には同一である。

本発明の一つの具体例においては、メモリコントローラ１４（図１）は、メモリデバイス２０−２６及び２０’−２６’へと読み出し及び書き込みメモリコマンド及びアドレスを単に発する。メモリデバイス２０−２６及び２０’−２６’がそれらを処理できるまで、メモリコマンドは、コマンド／アドレスレジスタ５８に格納される。コマンドは続いてメモリデバイス２０−２６及び２０’−２６’のそれぞれによって処理される。メモリデバイス２０−２６及び２０’−２６’は、読み出しデータバス６０を介してメモリコントローラ１４へと読み出し応答或いは書き込み応答をもまた、接続する。読み出し応答及び書き込み応答は、対応するメモリ要求の処理が完了したことをメモリコントローラ１４に示す。メモリコントローラ１４がメモリ要求との接触を保つ必要がないように、また、メモリ要求は順序が狂って処理されてもいいように、その応答は、対応する応答へのメモリ要求を独自に確認する。読み出し応答の場合には、読み出し応答もまた、対応する読み出し要求の結果となる読み出しデータを含んでも良い。

バンク４４ａ−ｈを内部書き込みデータバス４６ａ、ｂ及び内部読み出しデータバス４８ａ、ｂへと接続するための回路の一例が図４に示されている。内部書き込みデータバス４６ａ、ｂはマルチプレクサ７０ａのそれぞれの入力に接続される。図４には示されていないが、７０ａ−ｈのうちのそれぞれのマルチプレクサは、バンク４４ａ−ｈのそれぞれに与えられて、７０ａ−ｈの全てのマルチプレクサは、内部書き込みデータバス４６ａ、ｂの両方に接続される入力を有する。７０ａ−ｈのマルチプレクサのそれぞれは、単一のそれぞれのバンク書き込みバス７２ａ−ｈを介して、それぞれのバンク４４ａ−ｈへと接続された出力を有する。内部書き込みデータバス４６ａ、ｂのどちらかがバンク４４ａ−ｈのいずれかに接続されうるように、７０ａ−ｈのマルチプレクサは、制御信号（図４には示されていない）によって操作される。

書き込みデータバス４６ａ、ｂがバンク４４ａ−ｈへと接続されるのとは多少異なる方法で、内部読み出しデータバス４８ａ、ｂはバンク４４ａ−ｈへと接続される。二つのマルチプレクサ７４ａ、ｂのそれぞれは、内部読み出しデータバス４８ａ、ｂのうちの一つにそれぞれ接続された出力を有する。マルチプレクサ７４ａ、ｂの対応する入力は、お互いに、及び、単一のバンク読み出しバス７８ａ−ｈによってバンク４４ａ−ｈの一つにそれぞれ接続される。このように、マルチプレクサ７４ａ−ｂのそれぞれへの入力は、バンク４４ａ−ｈのそれぞれに供給される。どのバンク４４ａ−ｈが内部読み出しデータバス４８ａ、ｂのいずれに接続されてもよいように、マルチプレクサ７４ａ−ｂは制御信号（図４には示されていない）によって操作される。

図３に示されたＳＤＲＡＭデバイス２０’−２６’の回路の一部分は図５に詳細に示される。書き込みデータバス５４及びクロックライン５６は、書き込みデータを書き込みバッファ８４へと伝送するデマルチプレクサ８０のそれぞれの入力に、メモリコマンドはコマンドレジスタ８６に、メモリアドレスはアドレスレジスタ８８に接続される。コマンドレジスタ８６は、メモリコマンドをデコードし、及び制御信号に応じて出力する制御ロジックを含み、その制御信号のいくつかは図５に示されている。書き込みバッファ８４は、一回以上の書き込みメモリアクセスのために書き込みデータを格納し、続いてコマンドレジスタ８６の制御ロジックから出力される制御信号によって決定される適切な時間に、書き込みデータをＤＲＡＭアレイ９０へと接続する。ＤＲＡＭアレイ９０は、図３に示されている、二つの内部書き込みデータバス４６ａ、ｂ、二つの内部読み出しデータバス４８ａ、ｂ及びバンク４４ａ−ｈを含んでいる。ＤＲＡＭアレイ９０は、図４に示されているマルチプレクサ７０ａ−ｈ及び７４ａ、ｂもまた含んでいる。このように、書き込みバッファ８４からの書き込みデータは、バンク４４ａ−ｈへと接続される。両方の書き込みアクセスからの書き込みデータが同時に格納されうるように、連続して起こる書き込みアクセスのための書き込みデータは、望ましくは異なるバンク４４ａ−ｈへと接続される。

アドレスレジスタ８８は、メモリコマンド及び、書き込み要求の場合には書き込みデータに加えて、書き込みデータバス５６を介して接続されるメモリアドレスを格納する。アドレスレジスタ８８は、バンクアドレスに対応するアドレスビットをバンク制御回路９２へ、ロウアドレスに対応するアドレスビットをロウアドレスラッチ９４へ、カラムアドレスに対応するアドレスビットをカラムアドレスカウンタ９６へと接続する。バンク制御回路９２は、書き込みデータ或いは読み出しデータがバンク４４ａ−ｈのうちで選択された一つへ、或いはそのうちの一つから接続されるようにし、ラッチ９４に格納されたロウアドレスは、４４ａ−ｈのうちの選択されたバンクのうちで対応するロウを開放する。カウンタ９６に適用されたカラムアドレスは、内部カウンタの最初のカウントを設定し、続いて内部カウンタは選択されたバンク４４ａ−ｈへと出力される。

図１のメモリシステム１０、図２のメモリシステム４０、或いは本発明の他の例に係るメモリシステムを使用したコンピュータシステム１００は図６に示されている。コンピュータシステム１００は、特定の計算或いはタスクを行うための特定のソフトウェアを実行するような、様々なコンピュータ機能を実行するためのプロセッサ１０２を含んでいる。プロセッサ１０２は、通常アドレスバス、制御バス、及びデータバスを含んでいるプロセッサバス１０４を含んでいる。プロセッサバスは、システムコントローラ１１０を介して、周辺装置要素相互連結（ＰＣＩ）バスのような拡張バス１０８に接続される。コンピュータシステム１００は、オペレータがコンピュータシステム１００とインターフェイスで接続できるように、拡張バス１０８を介してプロセッサ１０２に接続されているキーボード或いはマウスのような一つ以上の入力デバイス１１４、システムコントローラ１１０、プロセッサバス１０４を含んでいる。典型的には、コンピュータシステム１００は、拡張バス１０８に接続されている一つ以上の出力デバイス１１６も含み、典型的には出力デバイスはプリンタやビデオ端子である。データを格納する或いは、外部記憶媒体（示されていない）からデータを検索するために、一つ以上の大規模データ格納デバイス１１８もまた典型的には拡張バス１０８に接続される。典型的な大規模データ格納デバイス１１８の例は、ハード及びフロッピーディスク、テープカセット、及びコンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）を含む。典型的には、プロセッサ１０２は、通常スタティックランダムアクセスメモリ（ＳＲＡＭ）であるキャッシュメモリ１２６にもまた、接続されている。上述したように、コンピュータシステム１００は、メモリシステム１０或いは４０のようなメモリシステムもまた含んでいる。より具体的には、システムコントローラ１１０はメモリコントローラ１４を含んでいる。メモリコントローラ１４は、図１及び図２を参照して上記で説明したように、いくつかのＤＲＡＭデバイス２０−２６或いは２０’−２６’に接続されている。メモリコントローラ１４は、コマンドバス１３０及びアドレスバス１３４と同様に書き込みデータバス３０及び読み出しデータバス３２を介して、それぞれのＤＲＡＭデバイス２０−２６或いは２０’−２６’に接続されている。

本発明は、開示された具体例を参照して説明されたが、この技術分野に熟練した人物は、本発明の意図及び目的から外れることなく、形状や細部において変形がなされてもよいことを認めるであろう。このような変更は、この分野に熟練した一般的な人の技術内に十分に含まれる。更に、本発明は付加された請求項以外では制限されることはない。

図１は、本発明の一例に係るメモリシステムのブロック図である。図２は、本発明の別の例に係るメモリシステムのブロック図である。図３は、図１及び図２のメモリシステムで使用されるダイナミックランダムアクセスメモリデバイスの一部のブロック図である。図４は、図３のメモリデバイスのメモリバンクと二つの書き込み及び読み出しデータバスの間の接続の一例を示す概要図である。図５は、図３のメモリデバイスに接続された書き込みデータバスからのコマンド及びアドレス信号を獲得するための一例を示すブロック図である。図６は、図１或いは図２或いは本発明の他の例のメモリシステムを使用するコンピュータシステムのブロック図である。

Claims

複数の出力端子及び複数の入力端子を有するメモリコントローラと、
複数の出力端子及び複数の入力端子を有する少なくとも一つのメモリデバイスと、を有するメモリシステムであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが前記メモリデバイスの前記入力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが前記メモリデバイスの前記出力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から、選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記入力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリコントローラの前記出力端子を前記メモリデバイスの前記入力端子へと接続する下流バスであって、前記メモリコントローラの前記入力端子及び前記メモリデバイスの前記出力端子から絶縁されている下流バスと、
前記メモリデバイスの前記出力端子を前記メモリコントローラの前記入力端子へと接続する上流バスであって、前記メモリコントローラの前記出力端子及び前記メモリデバイスの前記入力端子から絶縁されている上流バスと、
を備えていることを特徴とするメモリシステム。
前記メモリデバイスは更に、前記メモリデバイスの前記入力端子に接続された書き込みバッファを有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項２に記載のメモリシステム。
前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを、選択されたバンクから前記メモリデバイスの前記入力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記下流バスを介して前記メモリデバイスへと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項１に記載のメモリシステム。
メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを含む、ことを特徴とする請求項１に記載のメモリシステム。
前記メモリコントローラが、更にクロック信号を出力するように動作可能であり、前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有し、クロック入力端子を含み、前記メモリシステムは、前記クロック信号を前記メモリコントローラから前記メモリデバイスの前記クロック入力へと接続するクロック信号ラインを更に有する、ことを特徴とする請求項７に記載のメモリシステム。
前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする請求項１に記載のメモリシステム。
前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項１に記載のメモリシステム。
複数の出力端子及び複数の入力端子を有するメモリデバイスであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが複数のメモリデバイス入力端子をメモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが複数のメモリデバイス出力端子をメモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記入力端子へと読み出しデータを接続する、コマンドデコーダと、
を備えることを特徴とするメモリデバイス。
前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続された書き込みバッファを更に有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項１３に記載のメモリデバイス。
前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを選択されたバンクから前記メモリデバイスの前記入力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
前記メモリデバイスは、前記メモリデバイス入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記メモリデバイス入力端子へと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項１２に記載のメモリデバイス。
メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを有する、ことを特徴とする請求項１２に記載のメモリデバイス。
前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有する、ことを特徴とする請求項１９に記載のメモリデバイス。
前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする、請求項１２に記載のメモリデバイス。
前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項１２に記載のメモリデバイス。
プロセッサバスを有するプロセッサと、
前記プロセッサバスを介して前記プロセッサに接続され、データを前記コンピュータシステムへ入力することを可能にする入力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続され、データを前記コンピュータシステムから出力することを可能にする出力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続された大規模データ格納デバイスであって、前記大規模格納デバイスからデータが読み出されることを可能にする大規模データ格納デバイスと、
前記プロセッサバスを介して前記プロセッサに接続されるメモリコントローラであって、複数の出力端子及び複数の入力端子を有しているメモリコントローラと、
複数の出力端子及び複数の入力端子を有する少なくとも一つのメモリデバイスと、を備える、プロセッサに基づくシステムであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが前記メモリデバイスの前記入力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが前記メモリデバイスの前記出力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記入力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリコントローラの前記出力端子を前記メモリデバイスの前記入力端子へと接続する下流バスであって、前記メモリコントローラの前記入力端子及び前記メモリデバイスの前記出力端子から絶縁されている下流バスと、
前記メモリデバイスの前記出力端子を前記メモリコントローラの前記入力端子へと接続する上流バスであって、前記メモリコントローラの前記出力端子及び前記メモリデバイスの前記入力端子から絶縁されている上流バスと、
を備えることを特徴とするプロセッサに基づくシステム。
前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続された書き込みバッファを更に有し、前記書き込みバッファは少なくとも一つの書き込み要求から書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記書き込みバッファは、読み出しデータが、他の前記バンクから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの一つへ接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを選択されたバンクから前記メモリデバイスの前記入力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの他の一つから異なる選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの一つから選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへ接続するのと同時に、読み出しデータを選択されたバンクから前記内部読み出しデータバスのうちの一つへと接続するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続されたコマンド／アドレスレジスタを更に有し、前記コマンド／アドレスレジスタは、前記下流バスを介して前記メモリデバイスへと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記メモリコントローラが、更にクロック信号を出力するように動作可能であり、前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有し、クロック入力端子を含み、前記メモリシステムは、前記クロック信号を前記メモリコントローラから前記メモリデバイスの前記クロック入力へと接続するクロック信号ラインを更に有する、ことを特徴とする請求項３０に記載のプロセッサに基づくシステム。
前記書き込みデータ選択回路は書き込みマルチプレクサをそれぞれの前記バンクのために有し、それぞれの前記書き込みマルチプレクサは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
前記読み出しデータ選択回路は読み出しマルチプレクサをそれぞれの前記内部読み出しデータバスのために有し、それぞれの前記読み出しマルチプレクサは、それぞれの前記バンクへ接続されている複数の入力及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項２３に記載のプロセッサに基づくシステム。
複数のメモリセルのバンクを有するメモリデバイスへ、及び該メモリデバイスからデータを接続する方法であって、
複数の書き込みデータバス端子を介して書き込みデータを前記メモリデバイスへと接続し、
複数の読み出しデータバス端子を介して読み出しデータを前記メモリデバイスから接続し、
前記読み出しデータを他の前記バンクから前記読み出しデータバス端子へと接続するのと同時に、前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの一つへ接続する、
ことを特徴とする方法。
前記読み出しデータを他の前記バンクから前記読み出しデータバス端子へと接続するのと同時に、前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの一つへ接続する動作が、内部書き込みデータバスを介した前記書き込みデータバス端子から前記バンクのうちの一つへの前記書き込みデータの接続と、内部読み出しデータバスを介した他の前記バンクから前記読み出しデータバス端子への前記読み出しデータの接続とを含む、ことを特徴とする請求項３４に記載の方法。
前記書き込みデータの前記書き込みデータバス端子から前記バンクのうちの一つへの接続と同時に起こる、書き込みデータの前記バンクのうちの他の一つへの接続を更に含む、ことを特徴とする請求項３４に記載の方法。
前記書き込みデータの前記書き込みデータバス端子から前記バンクのうちの一つへの接続と同時に起こる、書き込みデータの前記バンクのうちの他の一つへの接続動作は、第一の内部書き込みデータバスを介した前記書き込みデータバス端子から前記バンクのうちの一つへの前記書き込みデータの接続と、第二の内部書き込みデータバスを介した前記バンクの他の一つへの前記書き込みデータの接続とを含む、ことを特徴とする請求項３６に記載の方法。
前記バンクのうちの一つから前記読み出しデータバス端子への前記読み出しデータの前記接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続を更に含む、
ことを特徴とする請求項３４に記載の方法。
前記バンクのうちの一つから前記読み出しデータバス端子への前記読み出しデータの前記接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続の前記動作は、第一の内部読み出しデータバスを介した前記読み出しデータバス端子から前記バンクのうちの一つへの前記読み出しデータの接続と、第二の内部読み出しデータバスを介した前記バンクのうちの他の一つから前記読み出しデータバス端子への前記読み出しデータの接続と、を含む、ことを特徴とする請求項３８に記載の方法。
前記書き込みデータの受け取りによるメモリセルの前記バンクのうちの一つへの前記書き込みデータの接続なしでの、複数の書き込み要求のための、前記メモリデバイス内での前記書き込みデータの保持と、
前記バンクの他への前記書き込み要求の他の一つのための、前記保持された書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求の一つのための前記保持された書き込みデータの接続と、
を更に有することを特徴とする請求項３４に記載の方法。
前記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項３４に記載の方法。
複数のメモリセルのバンクを有するメモリデバイスへの書き込みデータを接続する方法であって、
複数のそれぞれの書き込み要求のための、複数の書き込みデータバス端子を介した、前記メモリデバイスへの前記書き込みデータの接続と、
前記バンクの他への前記書き込み要求の他の一つのための、前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求のうちの一つのための、前記書き込みデータの接続と、
を含むことを特徴とする方法。
前記バンクの他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの書き込みデータの接続の前記動作は、第一の内部書き込みデータバスを介した前記バンクのうちの一つへの前記書き込みデータの接続と、第二の内部書き込みデータバスを介した前記バンクの他の一つへの前記書き込みデータの接続と、を含む、ことを特徴とする請求項４２に記載の方法。
前記書き込みデータの前記バンクの一つ或いは別の一つへの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続を更に含む、ことを特徴とする請求項４３に記載の方法。
前記バンクのうちの一つ或いは他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続の前記動作は、前記第一及び第二の内部書き込みデータバスから絶縁されている内部読み出しデータバスを介した前記バンクの他の一つからの前記読み出しデータの接続を含む、ことを特徴とする請求項４４に記載の方法。
前記バンクのうちの一つ或いは他の一つへの前記書き込みデータの接続と同時に起こる、前記バンクの他の一つからの読み出しデータの接続を更に含む、ことを特徴とする請求項４２に記載の方法。
前記バンクの他への前記書き込み要求のうちの他の一つのための、前記書き込みデータの接続と同時に起こる、前記バンクのうちの一つへの前記書き込み要求のうちの一つのための、前記書き込みデータの接続の前記動作は、
前記書き込み要求のうちの一つのための前記書き込みデータ及び、前記書き込みデータの受け取りによるメモリセルの前記バンクへの前記書き込みデータの接続なしでの、前記メモリデバイスの前記書き込み要求の他の一つのための前記書き込みデータの保持と、
前記バンクの他への前記書き込み要求の他の一つための前記保持された書き込みデータの接続と同時に起こる、前記バンクの一つへの前記書き込み要求の一つのための前記保持された書き込みデータの接続と、
を含むことを特徴とする請求項４２に記載の方法。
前記メモリデバイスはダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項４２に記載の方法。
複数のメモリセルのバンクを有するメモリデバイスからの読み出しデータを接続する方法であって、
前記複数の読み出し要求のうちの他の一つに応じて、前記バンクの他の一つからの前記読み出しデータの接続と同時に起こる、複数の読み出し要求のうちの一つに応じた前記バンクのうちの一つからの前記読み出しデータの接続と、
前記複数のそれぞれの読み出し要求に応じた、複数の読み出しデータバス端子を介した前記メモリデバイスからの前記読み出しデータの接続と、
を含むことを特徴とする方法。
前記バンクの他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクのうちの一つからの読み出しデータの接続の前記動作は、第一の内部読み出しデータバスを介した前記バンクのうちの一つからの前記読み出しデータの接続と、第二の内部読み出しデータバスを介した前記バンクの他の一つからの前記読み出しデータの接続と、を含むことを特徴とする請求項４９に記載の方法。
前記読み出しデータの前記バンクの一つ或いは別の一つからの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続を更に含む、ことを特徴とする請求項５０に記載の方法。
前記バンクのうちの一つ或いは他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続の前記動作は、前記第一及び第二の内部読み出しデータバスから絶縁されている内部書き込みデータバスを介した、前記バンクの他の一つへの前記書き込みデータの接続を含む、ことを特徴とする請求項５１に記載の方法。
前記バンクのうちの一つ或いは他の一つからの前記読み出しデータの接続と同時に起こる、前記バンクの他の一つへの書き込みデータの接続を更に含む、ことを特徴とする請求項４９に記載の方法。
前記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項４９に記載の方法。