JP4843821B2 - 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 - Google Patents
複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 Download PDFInfo
- Publication number
- JP4843821B2 JP4843821B2 JP2007557019A JP2007557019A JP4843821B2 JP 4843821 B2 JP4843821 B2 JP 4843821B2 JP 2007557019 A JP2007557019 A JP 2007557019A JP 2007557019 A JP2007557019 A JP 2007557019A JP 4843821 B2 JP4843821 B2 JP 4843821B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- memory
- write data
- memory device
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
Description
本出願は、ここで参照されている2005年2月23日に提出された「MEMORY DEVICE AND METHOD HAVING MULTIPLE INTERNAL DATA BUSES AND MEMORY BANK INTERLEAVING」という表題のU.S. Patent Application No. 11/064543の提出日の利益を主張する。
本発明は、メモリシステムに関し、より詳細には、メモリコントローラ及び一つ以上のメモリデバイスとの間のコマンド、アドレス、データ信号を接続するためのシステム及び方法に関する。
Claims (42)
- 複数の出力端子及び複数の入力端子を有するメモリコントローラと、
複数の出力端子及び複数の入力端子を有する少なくとも一つのメモリデバイスと、
前記メモリコントローラの前記出力端子を前記メモリデバイスの前記入力端子へと接続する下流バスであって、前記メモリコントローラの前記入力端子及び前記メモリデバイスの前記出力端子から絶縁されている下流バスと、
前記メモリデバイスの前記出力端子を前記メモリコントローラの前記入力端子へと接続する上流バスであって、前記メモリコントローラの前記出力端子及び前記メモリデバイスの前記入力端子から絶縁されている上流バスと、
を有するメモリシステムであって、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが前記メモリデバイスの前記入力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが前記メモリデバイスの前記出力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、前記書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から、選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリデバイスの前記入力端子に接続された書き込みバッファであって、前記書き込みバッファは、少なくとも一つの書き込み要求からの書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、書き込みバッファと、
を備えていることを特徴とするメモリシステム。 - 前記書き込みバッファは、読み出しデータが前記バンクのうちの一つから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの他の一つへ接続するよう動作可能である、ことを特徴とする請求項1に記載のメモリシステム。
- 前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを、選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から、選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項1に記載のメモリシステム。
- 前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの一つから、選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの他の一つから、異なる選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項1に記載のメモリシステム。
- 前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを、選択されたバンクから前記内部読み出しデータバスのうちの一つへ接続するのと同時に、読み出しデータを、異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへと接続するよう動作可能である、ことを特徴とする請求項1に記載のメモリシステム。
- 前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続されたコマンド/アドレスレジスタを更に有し、前記コマンド/アドレスレジスタは、前記下流バスを介して前記メモリデバイスへと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項1に記載のメモリシステム。
- メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを含む、ことを特徴とする請求項1に記載のメモリシステム。
- 前記メモリコントローラが、更にクロック信号を出力するように動作可能であり、前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有し、かつ、クロック入力端子を含み、前記メモリシステムは、前記クロック信号を前記メモリコントローラから前記メモリデバイスの前記クロック入力端子へと接続するクロック信号ラインを更に有する、ことを特徴とする請求項6に記載のメモリシステム。
- 前記書き込みデータ選択回路は、前記バンクのそれぞれのための書き込みマルチプレクサを有し、前記書き込みマルチプレクサのそれぞれは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力、及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする請求項1に記載のメモリシステム。
- 前記読み出しデータ選択回路は、前記内部読み出しデータバスのそれぞれのための読み出しマルチプレクサを有し、前記読み出しマルチプレクサのそれぞれは、それぞれの前記バンクへ接続されている複数の入力、及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項1に記載のメモリシステム。
- 複数の出力端子及び複数の入力端子を有するメモリデバイスであって、前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが複数のメモリデバイス入力端子をメモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが複数のメモリデバイス出力端子をメモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、前記書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から、選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリデバイスの前記入力端子に接続された書き込みバッファであって、前記書き込みバッファは、少なくとも一つの書き込み要求からの書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、書き込みバッファと、
を備えることを特徴とするメモリデバイス。 - 前記書き込みバッファは、読み出しデータが前記バンクのうちの一つから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの他の一つへ接続するよう動作可能である、ことを特徴とする請求項11に記載のメモリデバイス。
- 前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から、選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項11に記載のメモリデバイス。
- 前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの一つから、選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの他の一つから、異なる選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項11に記載のメモリデバイス。
- 前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを異なる選択されたバンクから前記内部読み出しデータバスのうちの一つへ接続するのと同時に、読み出しデータを、異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへと接続するよう動作可能である、ことを特徴とする請求項11に記載のメモリデバイス。
- 前記メモリデバイスは、前記メモリデバイス入力端子に接続されたコマンド/アドレスレジスタを更に有し、前記コマンド/アドレスレジスタは、前記メモリデバイス入力端子へと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項11に記載のメモリデバイス。
- メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを有する、ことを特徴とする請求項11に記載のメモリデバイス。
- 前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有する、ことを特徴とする請求項17に記載のメモリデバイス。
- 前記書き込みデータ選択回路は、前記バンクのそれぞれのための書き込みマルチプレクサを有し、前記書き込みマルチプレクサのそれぞれは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力、及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする、請求項11に記載のメモリデバイス。
- 前記読み出しデータ選択回路は、前記内部読み出しデータバスのそれぞれのための読み出しマルチプレクサを有し、前記読み出しマルチプレクサのそれぞれは、それぞれの前記バンクへ接続されている複数の入力、及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項11に記載のメモリデバイス。
- プロセッサベースのコンピュータシステムであって、
プロセッサバスを有するプロセッサと、
前記プロセッサバスを介して前記プロセッサに接続され、データを前記コンピュータシステムへ入力することを可能にする入力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続され、データを前記コンピュータシステムから出力することを可能にする出力デバイスと、
前記プロセッサバスを介して前記プロセッサに接続された大規模データ格納デバイスであって、前記大規模格納デバイスからデータが読み出されることを可能にする大規模データ格納デバイスと、
前記プロセッサバスを介して前記プロセッサに接続されるメモリコントローラであって、複数の出力端子及び複数の入力端子を有しているメモリコントローラと、
複数の出力端子及び複数の入力端子を有する少なくとも一つのメモリデバイスと、
前記メモリコントローラの前記出力端子を前記メモリデバイスの前記入力端子へと接続する下流バスであって、前記メモリコントローラの前記入力端子及び前記メモリデバイスの前記出力端子から絶縁されている下流バスと、
前記メモリデバイスの前記出力端子を前記メモリコントローラの前記入力端子へと接続する上流バスであって、前記メモリコントローラの前記出力端子及び前記メモリデバイスの前記入力端子から絶縁されている上流バスと、
を備え、
少なくとも一つの前記メモリデバイスは、
書き込みコマンドに応じて書き込みデータを格納し、読み出しコマンドに応じて読み出しデータを出力するよう動作可能な複数のメモリセルのバンクと、
それぞれが前記メモリデバイスの前記入力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部書き込みデータバスと、
それぞれが前記メモリデバイスの前記出力端子を、メモリセルの前記バンクのそれぞれへと接続する少なくとも一対の内部読み出しデータバスであって、前記内部書き込みデータバスから絶縁されている内部読み出しデータバスと、
前記内部書き込みデータバス及びそれぞれの前記バンクに接続されている書き込みデータ選択回路であって、それぞれの前記内部書き込みデータバスを前記バンクのいずれかに選択的に接続するよう動作可能である書き込みデータ選択回路と、
前記内部読み出しデータバス及びそれぞれの前記バンクに接続されている読み出しデータ選択回路であって、前記バンクのいずれかをそれぞれの前記内部読み出しデータバスに選択的に接続するよう動作可能である読み出しデータ選択回路と、
前記バンクのうちの一つを読みだし或いは書き込みメモリアクセスのために選択し、前記選択されたバンクのメモリセルのロウ及びカラムを選択するように動作可能であるアドレシング回路と、
メモリコマンドを受け取ってデコードし、前記メモリコマンドに対応する制御信号を発生するよう動作可能なコマンドデコーダであって、少なくとも幾つかの前記制御信号は、書き込みデータ選択回路を制御して、前記内部書き込みデータバスのどちらかを介して、前記メモリデバイスの前記入力端子から選択されたバンクへと書き込みデータを接続し、少なくとも幾つかの前記制御信号は、前記読み出しデータ選択回路を制御して、前記内部読み出しデータバスのどちらかを介して、選択されたバンクから前記メモリデバイスの前記出力端子へと読み出しデータを接続する、コマンドデコーダと、
前記メモリデバイスの前記入力端子に接続された書き込みバッファであって、前記書き込みバッファは、少なくとも一つの書き込み要求からの書き込みデータを格納し、前記書き込みデータを前記書き込みバッファから、前記バンクのうちの一つへ格納するための前記内部書き込みデータバスのどちらかへと接続するように動作可能である、書き込みバッファと、
を備えることを特徴とするプロセッサベースのコンピュータシステム。 - 前記書き込みバッファは、読み出しデータが前記バンクのうちの一つから前記内部読み出しデータバスのうちの一つへ接続されるのと同時に、前記内部書き込みデータバスのどちらかを介して、前記書き込みデータを前記書き込みバッファから前記バンクのうちの他の一つへ接続するよう動作可能である、ことを特徴とする請求項21に記載のプロセッサベースのコンピュータシステム。
- 前記コマンドデコーダによって生成された前記制御信号は、前記内部読み出しデータバスのどちらかを介して、読み出しデータを、選択されたバンクから前記メモリデバイスの前記出力端子へ接続するのと同時に、前記内部書き込みデータバスのどちらかを介して、書き込みデータを、前記メモリデバイスの前記入力端子から、選択されたバンクへ接続するよう動作可能である、ことを特徴とする請求項21に記載のプロセッサベースのコンピュータシステム。
- 前記コマンドデコーダによって生成された前記制御信号は、書き込みデータを前記内部書き込みデータバスのうちの一つから、選択されたバンクへと接続するのと同時に、書き込みデータを前記内部書き込みデータバスのうちの他の一つから、異なる選択されたバンクに接続するよう動作可能である、ことを特徴とする請求項21に記載のプロセッサベースのコンピュータシステム。
- 前記コマンドデコーダによって生成された前記制御信号は、読み出しデータを、選択されたバンクから前記内部読み出しデータバスのうちの一つへ接続するのと同時に、読み出しデータを、異なる選択されたバンクから前記内部読み出しデータバスのうちの他の一つへと接続するよう動作可能である、ことを特徴とする請求項21に記載のプロセッサベースのコンピュータシステム。
- 前記メモリデバイスは、前記メモリデバイスの前記入力端子に接続されたコマンド/アドレスレジスタを更に有し、前記コマンド/アドレスレジスタは、前記下流バスを介して前記メモリデバイスへと接続された前記メモリコマンド及び前記ロウ及びカラムアドレスを格納するよう動作可能である、ことを特徴とする請求項21に記載のプロセッサベースのコンピュータシステム。
- メモリセルの前記バンクはダイナミックランダムアクセスメモリセルのバンクを有する、ことを特徴とする請求項21に記載のプロセッサベースのコンピュータシステム。
- 前記メモリコントローラが、更にクロック信号を出力するように動作可能であり、前記メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイスを有し、クロック入力端子を含み、前記メモリシステムは、前記クロック信号を前記メモリコントローラから前記メモリデバイスの前記クロック入力端子へと接続するクロック信号ラインを更に有する、ことを特徴とする請求項27に記載のプロセッサベースのコンピュータシステム。
- 前記書き込みデータ選択回路は、前記バンクのそれぞれのための書き込みマルチプレクサを有し、前記書き込みマルチプレクサのそれぞれは、それぞれの前記内部書き込みデータバスへ接続されている複数の入力、及び、それぞれの前記バンクへ接続されている出力を有する、ことを特徴とする請求項21に記載のプロセッサベースのコンピュータシステム。
- 前記読み出しデータ選択回路は、前記内部読み出しデータバスのそれぞれのための読み出しマルチプレクサを有し、前記読み出しマルチプレクサのそれぞれは、それぞれの前記バンクへ接続されている複数の入力、及び、それぞれの前記内部読み出しデータバスへ接続されている出力を有する、ことを特徴とする請求項21に記載のプロセッサベースのコンピュータシステム。
- 複数のメモリセルのバンクを有するメモリデバイスへ、及び該メモリデバイスから、データを接続する方法であって、
複数の書き込みデータバス端子を介して書き込みデータを前記メモリデバイスへと接続することと、
複数の読み出しデータバス端子を介して読み出しデータを前記メモリデバイスから接続することと、
前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第一のバンクへと接続し、同時に、前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第二のバンクへ接続することと、
前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第一のバンクへ接続し、同時に、前記読み出しデータを前記バンクのうちの第三のバンクから前記読み出しデータバス端子へ接続することと、
複数の書き込み要求のための前記書き込みデータを、該書き込みデータの受け取り時に該書き込みデータをメモリセルの前記バンクのうちの一つへ接続せずに、前記メモリデバイス内の書き込みバッファに保持することと、
前記書き込み要求のうちの一つのための前記保持された書き込みデータを前記バンクのうちの一つへ接続し、同時に、前記書き込み要求のうちの他の一つのための前記保持された書き込みデータを前記バンクのうちの他の一つへ接続することと、
を含むことを特徴とする方法。 - 前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第一のバンクへ接続し、同時に、前記読み出しデータを前記バンクのうちの第三のバンクから前記読み出しデータバス端子へ接続する前記動作が、内部書き込みデータバスを介して前記書き込みデータバス端子から前記バンクのうちの前記第一のバンクへ前記書き込みデータを接続することと、内部読み出しデータバスを介して前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続することとを含む、ことを特徴とする請求項31に記載の方法。
- 前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第一のバンクへと接続し、同時に、前記書き込みデータを前記書き込みデータバス端子から前記バンクのうちの第二のバンクへ接続する前記動作は、第一の内部書き込みデータバスを介して前記書き込みデータバス端子から前記バンクのうちの前記第一のバンクへ前記書き込みデータを接続することと、第二の内部書き込みデータバスを介して前記書き込みデータバス端子から前記バンクのうちの前記第二のバンクへ前記書き込みデータを接続することとを含む、ことを特徴とする請求項31に記載の方法。
- 前記バンクのうちの第四のバンクから前記読み出しデータバス端子へ読み出しデータを接続し、同時に、前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ読み出しデータを接続することを更に含む、ことを特徴とする請求項31に記載の方法。
- 前記バンクのうちの第四のバンクから前記読み出しデータバス端子へ読み出しデータを接続し、同時に、前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ読み出しデータを接続する前記動作は、第一の内部読み出しデータバスを介して前記バンクのうちの前記第三のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続することと、第二の内部読み出しデータバスを介して前記バンクのうちの前記第四のバンクから前記読み出しデータバス端子へ前記読み出しデータを接続することと、を含む、ことを特徴とする請求項34に記載の方法。
- 前記メモリデバイスは、ダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項31に記載の方法。
- 複数のメモリセルのバンクを有するメモリデバイスへ書き込みデータを接続する方法であって、
複数のそれぞれの書き込み要求のための前記書き込みデータを、複数の書き込みデータバス端子を介して前記メモリデバイスへ接続することと、
前記書き込み要求のうちの一つのための前記書き込みデータを前記バンクのうちの一つへ接続し、同時に、前記書き込み要求のうちの他の一つのための前記書き込みデータを前記バンクのうちの他の一つへ接続することと、
を含み、
前記書き込み要求のうちの一つのための前記書き込みデータを前記バンクのうちの一つへ接続し、同時に、前記書き込み要求のうちの他の一つのための前記書き込みデータを前記バンクのうちの他の一つへ接続する前記動作は、
前記書き込み要求のうちの一つのための前記書き込みデータ、及び、前記書き込み要求のうちの他の一つのための前記書き込みデータを、該書き込みデータの受け取り時に該書き込みデータをメモリセルの前記バンクへ接続せずに、前記メモリデバイス内の書き込みバッファに保持することと、
前記書き込み要求のうちの一つのための前記保持された書き込みデータを前記バンクのうちの一つへ接続し、同時に、前記書き込み要求のうちの他の一つのための前記保持された書き込みデータを前記バンクのうちの他の一つへ接続することと、
を含むことを特徴とする方法。 - 前記バンクのうちの一つへ前記書き込みデータを接続し、同時に、前記バンクのうちの他の一つへ書き込みデータを接続する前記動作は、第一の内部書き込みデータバスを介して前記バンクのうちの一つへ前記書き込みデータを接続することと、第二の内部書き込みデータバスを介して前記バンクのうちの他の一つへ前記書き込みデータを接続することと、を含む、ことを特徴とする請求項37に記載の方法。
- 読み出しデータを前記バンクのうちの他の一つから接続し、同時に、前記バンクのうちの一つ又は他の一つへ前記書き込みデータを接続することを更に含む、ことを特徴とする請求項38に記載の方法。
- 読み出しデータを前記バンクのうちの他の一つから接続し、同時に、前記バンクのうちの一つ又は他の一つへ前記書き込みデータを接続する前記動作は、前記第一及び第二の内部書き込みデータバスから絶縁されている内部読み出しデータバスを介して前記バンクのうちの前記他の一つから前記読み出しデータを接続することを含む、ことを特徴とする請求項39に記載の方法。
- 前記バンクのうちの他の一つから読み出しデータを接続し、同時に、前記バンクのうちの一つ又は他の一つへ書き込みデータを接続することを更に含む、ことを特徴とする請求項37に記載の方法。
- 前記メモリデバイスはダイナミックランダムアクセスメモリデバイスを含む、ことを特徴とする請求項37に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/064,543 | 2005-02-23 | ||
US11/064,543 US7209405B2 (en) | 2005-02-23 | 2005-02-23 | Memory device and method having multiple internal data buses and memory bank interleaving |
PCT/US2006/001153 WO2006091283A2 (en) | 2005-02-23 | 2006-01-11 | Memory device and method having multiple internal data buses and memory bank interleaving |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008532140A JP2008532140A (ja) | 2008-08-14 |
JP2008532140A5 JP2008532140A5 (ja) | 2010-05-27 |
JP4843821B2 true JP4843821B2 (ja) | 2011-12-21 |
Family
ID=36914190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007557019A Expired - Fee Related JP4843821B2 (ja) | 2005-02-23 | 2006-01-11 | 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7209405B2 (ja) |
EP (1) | EP1866769A4 (ja) |
JP (1) | JP4843821B2 (ja) |
KR (1) | KR100908760B1 (ja) |
CN (1) | CN101310339A (ja) |
TW (1) | TW200639635A (ja) |
WO (1) | WO2006091283A2 (ja) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7200693B2 (en) | 2004-08-27 | 2007-04-03 | Micron Technology, Inc. | Memory system and method having unidirectional data buses |
DE102005032059B3 (de) * | 2005-07-08 | 2007-01-18 | Infineon Technologies Ag | Halbleiterspeichermodul mit Busarchitektur |
US20070079057A1 (en) * | 2005-09-30 | 2007-04-05 | Hermann Ruckerbauer | Semiconductor memory system and memory module |
US7818464B2 (en) * | 2006-12-06 | 2010-10-19 | Mosaid Technologies Incorporated | Apparatus and method for capturing serial input data |
US8291174B2 (en) | 2007-08-15 | 2012-10-16 | Micron Technology, Inc. | Memory device and method having on-board address protection system for facilitating interface with multiple processors, and computer system using same |
US8055852B2 (en) | 2007-08-15 | 2011-11-08 | Micron Technology, Inc. | Memory device and method having on-board processing logic for facilitating interface with multiple processors, and computer system using same |
US7822911B2 (en) * | 2007-08-15 | 2010-10-26 | Micron Technology, Inc. | Memory device and method with on-board cache system for facilitating interface with multiple processors, and computer system using same |
US7870351B2 (en) * | 2007-11-15 | 2011-01-11 | Micron Technology, Inc. | System, apparatus, and method for modifying the order of memory accesses |
WO2009081551A1 (ja) * | 2007-12-21 | 2009-07-02 | Panasonic Corporation | メモリ装置及びその制御方法 |
US8244987B2 (en) | 2008-12-04 | 2012-08-14 | Electronics And Telecommunications Research Institute | Memory access device including multiple processors |
TWI421517B (zh) * | 2010-08-02 | 2014-01-01 | Macronix Int Co Ltd | 積體電路測試系統和方法 |
US10026458B2 (en) | 2010-10-21 | 2018-07-17 | Micron Technology, Inc. | Memories and methods for performing vector atomic memory operations with mask control and variable data length and data unit size |
US8706955B2 (en) * | 2011-07-01 | 2014-04-22 | Apple Inc. | Booting a memory device from a host |
US8832720B2 (en) * | 2012-01-05 | 2014-09-09 | Intel Corporation | Multimedia driver architecture for reusability across operating systems and hardware platforms |
US10146545B2 (en) | 2012-03-13 | 2018-12-04 | Nvidia Corporation | Translation address cache for a microprocessor |
US9880846B2 (en) * | 2012-04-11 | 2018-01-30 | Nvidia Corporation | Improving hit rate of code translation redirection table with replacement strategy based on usage history table of evicted entries |
US10241810B2 (en) | 2012-05-18 | 2019-03-26 | Nvidia Corporation | Instruction-optimizing processor with branch-count table in hardware |
WO2014071497A1 (en) * | 2012-11-09 | 2014-05-15 | Mosaid Technologies Incorporated | Method and apparatus for pll locking control in daisy chained memory system |
US20140189310A1 (en) | 2012-12-27 | 2014-07-03 | Nvidia Corporation | Fault detection in instruction translations |
US10108424B2 (en) | 2013-03-14 | 2018-10-23 | Nvidia Corporation | Profiling code portions to generate translations |
US9792121B2 (en) * | 2013-05-21 | 2017-10-17 | Via Technologies, Inc. | Microprocessor that fuses if-then instructions |
US9183155B2 (en) * | 2013-09-26 | 2015-11-10 | Andes Technology Corporation | Microprocessor and method for using an instruction loop cache thereof |
TWI489393B (zh) * | 2013-11-15 | 2015-06-21 | Univ Nat Yunlin Sci & Tech | Applied Assignment Method for Multi - core System |
WO2016126474A1 (en) | 2015-02-06 | 2016-08-11 | Micron Technology, Inc. | Apparatuses and methods for parallel writing to multiple memory device locations |
KR102464801B1 (ko) * | 2015-04-14 | 2022-11-07 | 삼성전자주식회사 | 반도체 장치의 동작 방법 및 반도체 시스템 |
US10387046B2 (en) | 2016-06-22 | 2019-08-20 | Micron Technology, Inc. | Bank to bank data transfer |
US10579516B2 (en) * | 2017-03-13 | 2020-03-03 | Qualcomm Incorporated | Systems and methods for providing power-efficient file system operation to a non-volatile block memory |
US10236038B2 (en) | 2017-05-15 | 2019-03-19 | Micron Technology, Inc. | Bank to bank data transfer |
CN109308928B (zh) * | 2017-07-28 | 2020-10-27 | 华邦电子股份有限公司 | 存储器装置的行解码器 |
US11443185B2 (en) | 2018-10-11 | 2022-09-13 | Powerchip Semiconductor Manufacturing Corporation | Memory chip capable of performing artificial intelligence operation and method thereof |
TWI714003B (zh) * | 2018-10-11 | 2020-12-21 | 力晶積成電子製造股份有限公司 | 可執行人工智慧運算的記憶體晶片及其操作方法 |
US11030128B2 (en) * | 2019-08-05 | 2021-06-08 | Cypress Semiconductor Corporation | Multi-ported nonvolatile memory device with bank allocation and related systems and methods |
US11379157B2 (en) | 2020-07-10 | 2022-07-05 | Samsung Electronics Co., Ltd. | Dynamic random access memory (DRAM) bandwidth increase without per pin bandwidth increase |
Family Cites Families (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53121441A (en) | 1977-03-31 | 1978-10-23 | Toshiba Corp | Duplicated information processor |
US4503497A (en) | 1982-05-27 | 1985-03-05 | International Business Machines Corporation | System for independent cache-to-cache transfer |
JPS61260349A (ja) * | 1985-05-14 | 1986-11-18 | Fujitsu Ltd | メモリ選択方式 |
US4831522A (en) | 1987-02-17 | 1989-05-16 | Microlytics, Inc. | Circuit and method for page addressing read only memory |
US4954992A (en) | 1987-12-24 | 1990-09-04 | Mitsubishi Denki Kabushiki Kaisha | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor |
JPH0225958A (ja) * | 1988-07-15 | 1990-01-29 | Fuji Electric Co Ltd | 高速データ転送システム |
US5003485A (en) | 1988-12-30 | 1991-03-26 | Pitney Bowes Inc. | Asynchronous, peer to peer, multiple module control and communication protocol |
US5202856A (en) * | 1990-04-05 | 1993-04-13 | Micro Technology, Inc. | Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports |
JP2519593B2 (ja) | 1990-10-24 | 1996-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
US5278957A (en) | 1991-04-16 | 1994-01-11 | Zilog, Inc. | Data transfer circuit for interfacing two bus systems that operate asynchronously with respect to each other |
US5440752A (en) | 1991-07-08 | 1995-08-08 | Seiko Epson Corporation | Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU |
JP2729423B2 (ja) | 1991-10-29 | 1998-03-18 | 三菱電機株式会社 | 半導体記憶装置 |
JPH05217365A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5384745A (en) | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
JPH0660650A (ja) * | 1992-08-11 | 1994-03-04 | Fujitsu Ltd | 半導体記憶装置 |
DE69322237T2 (de) | 1992-11-12 | 1999-07-08 | United Memories Inc | Leseverstärker für einen integrierten Speicher |
JP3476231B2 (ja) | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
US5848432A (en) | 1993-08-05 | 1998-12-08 | Hitachi, Ltd. | Data processor with variable types of cache memories |
US5375089A (en) | 1993-10-05 | 1994-12-20 | Advanced Micro Devices, Inc. | Plural port memory system utilizing a memory having a read port and a write port |
JP3319637B2 (ja) * | 1993-11-10 | 2002-09-03 | 松下電器産業株式会社 | 半導体記憶装置及びその制御方法 |
US5446691A (en) * | 1994-03-15 | 1995-08-29 | Shablamm! Computer Inc. | Interleave technique for accessing digital memory |
JPH087573A (ja) | 1994-06-14 | 1996-01-12 | Mitsubishi Electric Corp | 半導体記憶装置と、そのデータの読出および書込方法 |
US5680573A (en) | 1994-07-12 | 1997-10-21 | Sybase, Inc. | Method of buffering data objects in a database |
US5745732A (en) | 1994-11-15 | 1998-04-28 | Cherukuri; Ravikrishna V. | Computer system including system controller with a write buffer and plural read buffers for decoupled busses |
US5597084A (en) | 1995-02-17 | 1997-01-28 | Canadian Plywood Association | Collapsible pallet bin |
US5619471A (en) * | 1995-06-06 | 1997-04-08 | Apple Computer, Inc. | Memory controller for both interleaved and non-interleaved memory |
US6031842A (en) | 1996-09-11 | 2000-02-29 | Mcdata Corporation | Low latency shared memory switch architecture |
US5925118A (en) | 1996-10-11 | 1999-07-20 | International Business Machines Corporation | Methods and architectures for overlapped read and write operations |
US5847998A (en) | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
EP0869430B1 (en) | 1997-04-02 | 2005-11-30 | Matsushita Electric Industrial Co., Ltd. | Fifo memory device |
JP3602293B2 (ja) | 1997-04-22 | 2004-12-15 | 株式会社ソニー・コンピュータエンタテインメント | データ転送方法及び装置 |
JPH113588A (ja) | 1997-06-12 | 1999-01-06 | Nec Corp | 半導体記憶装置 |
US6618775B1 (en) | 1997-08-15 | 2003-09-09 | Micron Technology, Inc. | DSP bus monitoring apparatus and method |
US5856947A (en) * | 1997-08-27 | 1999-01-05 | S3 Incorporated | Integrated DRAM with high speed interleaving |
JPH11162174A (ja) | 1997-11-25 | 1999-06-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
US6038630A (en) | 1998-03-24 | 2000-03-14 | International Business Machines Corporation | Shared access control device for integrated system with multiple functional units accessing external structures over multiple data buses |
TW430815B (en) | 1998-06-03 | 2001-04-21 | Fujitsu Ltd | Semiconductor integrated circuit memory and, bus control method |
US6167475A (en) | 1998-07-06 | 2000-12-26 | International Business Machines Corporation | Data transfer method/engine for pipelining shared memory bus accesses |
US6215497B1 (en) | 1998-08-12 | 2001-04-10 | Monolithic System Technology, Inc. | Method and apparatus for maximizing the random access bandwidth of a multi-bank DRAM in a computer graphics system |
US6081458A (en) | 1998-08-26 | 2000-06-27 | International Business Machines Corp. | Memory system having a unidirectional bus and method for communicating therewith |
US6269413B1 (en) | 1998-10-30 | 2001-07-31 | Hewlett Packard Company | System with multiple dynamically-sized logical FIFOs sharing single memory and with read/write pointers independently selectable and simultaneously responsive to respective read/write FIFO selections |
US6405273B1 (en) * | 1998-11-13 | 2002-06-11 | Infineon Technologies North America Corp. | Data processing device with memory coupling unit |
JP4424770B2 (ja) | 1998-12-25 | 2010-03-03 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2000215659A (ja) * | 1999-01-27 | 2000-08-04 | Fujitsu Ltd | 半導体メモリ及び情報処理装置 |
JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
US6144604A (en) * | 1999-11-12 | 2000-11-07 | Haller; Haggai Haim | Simultaneous addressing using single-port RAMs |
JP4090165B2 (ja) | 1999-11-22 | 2008-05-28 | 富士通株式会社 | 半導体記憶装置 |
US6452864B1 (en) * | 2000-01-31 | 2002-09-17 | Stmicroelectonics S.R.L. | Interleaved memory device for sequential access synchronous reading with simplified address counters |
US6396749B2 (en) | 2000-05-31 | 2002-05-28 | Advanced Micro Devices, Inc. | Dual-ported CAMs for a simultaneous operation flash memory |
US6587905B1 (en) | 2000-06-29 | 2003-07-01 | International Business Machines Corporation | Dynamic data bus allocation |
JP2002063791A (ja) * | 2000-08-21 | 2002-02-28 | Mitsubishi Electric Corp | 半導体記憶装置およびメモリシステム |
US6518787B1 (en) | 2000-09-21 | 2003-02-11 | Triscend Corporation | Input/output architecture for efficient configuration of programmable input/output cells |
JP2002101376A (ja) | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | ラインメモリ |
JP2002117679A (ja) * | 2000-10-04 | 2002-04-19 | Sony Corp | 半導体記憶装置 |
US6662285B1 (en) | 2001-01-09 | 2003-12-09 | Xilinx, Inc. | User configurable memory system having local and global memory blocks |
US6603683B2 (en) * | 2001-06-25 | 2003-08-05 | International Business Machines Corporation | Decoding scheme for a stacked bank architecture |
JP4540889B2 (ja) | 2001-07-09 | 2010-09-08 | 富士通セミコンダクター株式会社 | 半導体メモリ |
US6452865B1 (en) * | 2001-08-09 | 2002-09-17 | International Business Machines Corporation | Method and apparatus for supporting N-bit width DDR memory interface using a common symmetrical read data path with 2N-bit internal bus width |
JP2003249097A (ja) | 2002-02-21 | 2003-09-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6963962B2 (en) * | 2002-04-11 | 2005-11-08 | Analog Devices, Inc. | Memory system for supporting multiple parallel accesses at very high frequencies |
JP4041358B2 (ja) | 2002-07-04 | 2008-01-30 | 富士通株式会社 | 半導体メモリ |
JP3869377B2 (ja) * | 2003-03-07 | 2007-01-17 | 株式会社東芝 | 半導体装置 |
JP4439838B2 (ja) * | 2003-05-26 | 2010-03-24 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
KR100546331B1 (ko) * | 2003-06-03 | 2006-01-26 | 삼성전자주식회사 | 스택 뱅크들 마다 독립적으로 동작하는 멀티 포트 메모리장치 |
US7200693B2 (en) * | 2004-08-27 | 2007-04-03 | Micron Technology, Inc. | Memory system and method having unidirectional data buses |
-
2005
- 2005-02-23 US US11/064,543 patent/US7209405B2/en not_active Expired - Fee Related
-
2006
- 2006-01-11 JP JP2007557019A patent/JP4843821B2/ja not_active Expired - Fee Related
- 2006-01-11 WO PCT/US2006/001153 patent/WO2006091283A2/en active Application Filing
- 2006-01-11 EP EP06718248A patent/EP1866769A4/en not_active Withdrawn
- 2006-01-11 KR KR1020077021995A patent/KR100908760B1/ko not_active IP Right Cessation
- 2006-01-11 CN CNA2006800057662A patent/CN101310339A/zh active Pending
- 2006-01-25 TW TW095102852A patent/TW200639635A/zh unknown
- 2006-07-07 US US11/482,213 patent/US7260015B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW200639635A (en) | 2006-11-16 |
KR20070107163A (ko) | 2007-11-06 |
US20060250879A1 (en) | 2006-11-09 |
US20060190671A1 (en) | 2006-08-24 |
US7260015B2 (en) | 2007-08-21 |
EP1866769A2 (en) | 2007-12-19 |
KR100908760B1 (ko) | 2009-07-22 |
EP1866769A4 (en) | 2011-11-02 |
US7209405B2 (en) | 2007-04-24 |
JP2008532140A (ja) | 2008-08-14 |
CN101310339A (zh) | 2008-11-19 |
WO2006091283A3 (en) | 2009-04-23 |
WO2006091283A2 (en) | 2006-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4843821B2 (ja) | 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 | |
KR100873829B1 (ko) | 단방향 데이터 버스를 가진 메모리 시스템 및 방법 | |
JP4852692B2 (ja) | 複数アドレス、データ及びコマンドバスを有するメモリデバイス及び方法 | |
US7225312B2 (en) | Multi-bank memory accesses using posted writes | |
US20060168407A1 (en) | Memory hub system and method having large virtual page size | |
US20120239874A1 (en) | Method and system for resolving interoperability of multiple types of dual in-line memory modules | |
KR20010013743A (ko) | 다중 메모리 어드레스를 저장 및 처리하기 위한 시스템 및방법 | |
JP4199658B2 (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
TW200928751A (en) | An optimal solution to control data channels | |
JP4667708B2 (ja) | 半導体メモリ装置及びコンピュータシステム | |
JP4827399B2 (ja) | 半導体記憶装置 | |
JP2001176272A (ja) | 複数ラインバッファ型メモリlsi | |
US11854602B2 (en) | Read clock start and stop for synchronous memories |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080702 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100405 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100405 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110422 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110422 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110509 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110721 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110721 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110823 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110921 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110921 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110921 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110921 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |