JP2002101376A - ラインメモリ - Google Patents

ラインメモリ

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JP2002101376A
JP2002101376A JP2000289295A JP2000289295A JP2002101376A JP 2002101376 A JP2002101376 A JP 2002101376A JP 2000289295 A JP2000289295 A JP 2000289295A JP 2000289295 A JP2000289295 A JP 2000289295A JP 2002101376 A JP2002101376 A JP 2002101376A
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Yoshio Kasai
善夫 河西
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Renesas Design Corp
Mitsubishi Electric Corp
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Renesas Design Corp
Mitsubishi Electric Corp
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    • H04N9/00—Details of colour television systems
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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Abstract

(57)【要約】 【課題】 安価で低速なＲＡＭを使用したラインメモリ
を得る。 【解決手段】 １ライン分のドットデータに必要な記憶
容量の半分の記憶容量をそれぞれ有するメモリ１０，１
１と、リードアドレス信号２０を生成するリードアドレ
スカウンタ１２とライトアドレス信号２１を生成するラ
イトアドレスカウンタ１３と、メモリ１０，１１にアク
セスするアドレス信号２２，２３とリードおよびライト
イネーブル信号２４〜２７を生成するメモリアクセス信
号生成部１４とを備え、同一周期内でメモリ１１または
１０から前ラインのドットデータを読み出し、メモリ１
０または１１に現ラインのドットデータを書き込む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ラインメモリに
関し、たとえば、ＴＶやＶＴＲにおいて前ラインとの相
関を利用して信号処理を行う際に使用するラインメモリ
に関するものである。
【０００２】
【従来の技術】ラインメモリは、ＴＶやＶＴＲにおいて
デジタル化されたコンポジットビデオ信号から輝度信号
と色信号を分離（これを、ＹＣ分離という）することを
始めとして、前ラインとの相関を利用した信号処理を行
う際に使用される。ＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅ
ｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅ
ｅ）方式で信号処理周波数が４ｆｓｃ（約１４．３ＭＨ
ｚ，以下クロックＣＬＫと呼ぶ、ｆｓｃ：色副搬送波周
波数、１ｆｓｃ＝３．５７９５４５ＭＨｚ）の場合、た
とえば、１ドットの分解能を８ビット、１ラインのドッ
ト数を９１０ドットとすると、ラインメモリで使用され
るメモリの容量は９１０ワード分（１ワード＝８ビッ
ト）必要となる。
【０００３】図８は、従来のラインメモリの構成を示す
ブロック図である。図において、５０は１ライン分のド
ットデータＬＤＴを格納する９１０ワード分（１ワード
＝８ビット）の容量を持つメモリ、５１はクロックＣＬ
Ｋ（４ｆｓｃ）の２倍の周波数を持つクロック（８ｆｓ
ｃ，以下、２倍のクロック２ＣＬＫと呼ぶ）により動作
するリードライトアドレスカウンタ、５２は、リードラ
イトアドレスカウンタ５１からのリードライトアドレス
信号６１により、アドレス信号６３，リードイネーブル
信号６２およびライトイネーブル信号６４を生成し、メ
モリ５０からの読み出しおよび書き込みを制御するリー
ドライト制御部である。
【０００４】５３は現ラインのドットデータＬＤＴを２
倍のクロック２ＣＬＫ１周期分遅らせたライトレジスタ
データ６５として出力するライトレジスタ、５４はメモ
リ５０から読み出した前ラインのドットデータを２倍の
クロック２ＣＬＫ１周期分遅らせたリードレジスタデー
タ６６として出力するリードレジスタ、５５は現ライン
のドットデータＬＤＴをクロックＣＬＫ１周期分遅らせ
たドットデータ６７を出力するためのフリップフロップ
である。５６は現ラインのドットデータ６７と前ライン
のリードレジスタデータ６６とを入力して所定の画像処
理を行う演算処理部である。
【０００５】次に動作について説明する。図９は、従来
のラインメモリの各部の動作を示すタイムチャートであ
る。最初の２倍のクロック２ＣＬＫの周期Ｔ１では、リ
ードライトアドレスカウンタ５１は図示しないリセット
信号を入力して初期化された後、初期値３８ＤＨ（Ｈは
１６進数であることを示し１０進数で９０９）が設定さ
れ、リードライトアドレス信号６１として出力する。リ
ードライト制御部５２はこの初期値３８ＤＨ（９０９）
のリードライトアドレス信号６１からリードイネーブル
信号６２を生成し、３８ＤＨ（９０９）のアドレス信号
６３とともにメモリ５０に出力して１ライン目のドット
データＡ１を読み出す。そして、２倍のクロック２ＣＬ
Ｋの周期Ｔ２では、ドットデータＡ１がリードレジスタ
５４を介してリードレジスタデータ６６として出力され
る。また、このリードレジスタデータ６６とドットデー
タＬＤＴをフリップフロップ５５によりクロックＣＬＫ
１周期分遅らせたドットデータ６７とが演算処理部５６
に入力され、所望の画像処理が行われる。
【０００６】次の２倍のクロック２ＣＬＫ周期Ｔ２で
は、リードライトアドレス信号６１からライトイネーブ
ル信号６４を生成し、３８ＤＨ（９０９）のアドレス信
号６３とともにメモリ５０へ出力して、ライトレジスタ
５３により２倍のクロック２ＣＬＫ１周期分遅らせたラ
イトレジスタデータ６５，すなわち、２ライン目のドッ
トデータＢ１がメモリ５０に書き込まれる。そして、２
倍のクロック２ＣＬＫ周期Ｔ３において、リードライト
アドレスカウンタ５１はカウントダウンし、３８ＣＨ
（９０８）のリードライトアドレス信号６１を出力し
て、上記と同様にメモリ５０からの読み出しと書き込み
動作が行われる。これ以降の動作は、リードライトアド
レスカウンタ５１が計数値を１つずつ減少させながら、
クロックＣＬＫ（４ｆｓｃ）の周期内でデータの読み出
しと書き込みとが交互に行われる。
【０００７】また、リードライトアドレスカウンタ５１
が０Ｈ（０）までカウントダウンすると１ライン目のド
ットデータの読み出しと２ライン目のドットデータの書
き込みの処理は終了し、引き続いて、２ライン目のドッ
トデータの読み出しと３ライン目のドットデータの書き
込みが行われる。以降、同様にして、前ラインのドット
データの読み出しと現ラインのドットデータの書き込み
が順次行われる。
【０００８】
【発明が解決しようとする課題】従来のラインメモリは
以上のように構成されているので、ラインメモリを使っ
た信号処理では、メモリ５０に記憶されている前ライン
のドットデータの読み出しとメモリ５０への現ラインの
ドットデータの書き込みとを一処理周期（１／（４ｆｓ
ｃ）＝約７０ｎｓ）内で実施する必要がある。これによ
り、メモリ５０に使用するＲＡＭの動作速度は信号処理
周波数の２倍（８ｆｓｃ）、すなわち、信号処理時間は
一処理周期の１／２（１／（８ｆｓｃ）＝約３５ｎｓ）
で処理する必要があり、高速で動作するＲＡＭを使用し
なければならないという課題があった。また、この高速
なＲＡＭであるメモリ５０はコスト的に高価であり、こ
の高速なＲＡＭを使用した画像処理装置等も高価になる
という課題があった。
【０００９】この発明は、上記のような課題を解決する
ためになされたもので、コスト的に安価で低速なＲＡＭ
を使用したラインメモリを得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るラインメ
モリは、１ライン分のドットデータを格納するために必
要な記憶容量の半分の記憶容量をそれぞれ有する第１お
よび第２のメモリと、ドット単位で上記ドットデータを
読み出すためのリードアドレス信号を生成するリードア
ドレス生成手段と、ドット単位で上記ドットデータを書
き込むためのライトアドレス信号を生成するライトアド
レス生成手段と、読み出しまたは書き込みの周期毎に、
上記リードアドレス信号により上記第１または上記第２
のメモリのアドレスを指定するアドレス信号と該第１ま
たは該第２のメモリに格納されている前ラインのドット
データを交互に読み出すためのリードイネーブル信号を
生成し、上記ライトアドレス信号により該第２または該
第１のメモリのアドレスを指定するアドレス信号と該第
２または該第１のメモリに現ラインのドットデータを交
互に書き込むためのライトイネーブル信号を生成するメ
モリアクセス信号生成部を備え、同一周期内において、
上記第１または上記第２のメモリに格納されている前ラ
インのドットデータを読み出し、該第２または該第１の
メモリに現ラインのドットデータを書き込むようにした
ものである。
【００１１】この発明に係るラインメモリは、読み出し
または書き込みの第１の周期において、第１のメモリま
たは第２のメモリにおける指定されたアドレスの格納領
域から前ラインのドットデータを読み出し、次の第２の
周期において、該第１のメモリまたは該第２のメモリに
おける該第１の周期で読み出した同一のアドレスの格納
領域に現ラインのドットデータを書き込むようにしたも
のである。
【００１２】この発明に係るラインメモリは、１ライン
分のドットデータを格納するために必要な記憶容量の半
分の記憶容量と少なくとも１ドットデータ分の冗長な記
憶容量をそれぞれ有する第１および第２のメモリと、ド
ット単位で上記ドットデータを読み出すためのリードア
ドレス信号を生成するリードアドレス生成手段と、ドッ
ト単位で上記ドットデータを書き込むためのライトアド
レス信号を生成するライトアドレス生成手段と、読み出
しまたは書き込みの周期毎に、上記リードアドレス信号
により上記第１または上記第２のメモリのアドレスを指
定するアドレス信号と該第１または該第２のメモリに格
納されている前ラインのドットデータを交互に読み出す
ためのリードイネーブル信号を生成し、上記ライトアド
レス信号により該第２または該第１のメモリのアドレス
を指定するアドレス信号と該第２または該第１のメモリ
に現ラインのドットデータを交互に書き込むためのライ
トイネーブル信号を生成するメモリアクセス信号生成部
を備え、上記メモリアクセス信号生成部で、上記ライト
アドレス信号により生成されるアドレス信号は、上記第
２または上記第１のメモリにおける前ラインのドットデ
ータの未格納領域のアドレス、または前ラインのドット
データを読み出した後の未格納状態にある該第２または
該第１のメモリのアドレスを指定し、同一周期内におい
て、上記第１または上記第２のメモリに格納されている
前ラインのドットデータを読み出し、該第２または該第
１のメモリに現ラインのドットデータを書き込むように
したものである。
【００１３】この発明に係るラインメモリは、同一周期
において、リードアドレス生成手段が生成するリードア
ドレス信号と、ライトアドレス生成手段が生成するライ
トアドレス信号との差が奇数であるようにしたものであ
る。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この発明の実施の形態１による
ラインメモリの構成を示すブロック図である。ＮＴＳＣ
方式で信号処理周波数が４ｆｓｃ（約１４．３ＭＨｚ，
以下クロックＣＬＫと呼ぶ、ｆｓｃ：色副搬送波周波数
３．５７９５４５ＭＨｚ）の場合、たとえば、１ドッ
トの分解能を８ビット、１ラインのドット数を９１０ド
ットとすると、ラインメモリで使用されるメモリの記憶
容量は９１０ワード分（１ワード＝８ビット）必要とな
る。
【００１５】図１において、１０，１１は同一の記憶容
量をもつ２個のメモリ（第１および第２のメモリ）であ
り、１ラインで必要なワード数の半分、すなわち、４５
５ワードの記憶容量を有するメモリである。なお、メモ
リ１０，１１は内部に図示しないセンスアンプおよびア
ドレスデコード部をそれぞれ有したメモリである。１２
はリセット信号ＲＳＴが入力されると初期化され、また
水平同期信号Ｈｓｙｎｃの立ち下がりを検出する立ち下
がり検出信号ＨＳＥＰにより初期値が設定されて、クロ
ックＣＬＫにより設定されている初期値を更新し、ドッ
ト単位でドットデータを読み出すためのリードアドレス
信号２０を生成するリードアドレスカウンタ（リードア
ドレス生成手段）である。
【００１６】１３はリセット信号ＲＳＴが入力されると
初期化され、また水平同期信号Ｈｓｙｎｃの立ち下がり
を検出する立ち下がり検出信号ＨＳＥＰにより初期値が
設定されて、クロックＣＬＫにより設定されている初期
値を更新するとともにリードアドレス信号２０を入力し
てリードアドレス信号２０よりクロックＣＬＫ１周期分
遅らせたドットデータを書き込むためのライトアドレス
信号２１を生成するライトアドレスカウンタ（ライトア
ドレス生成手段）である。１４はリードアドレス信号２
０によりアドレス信号２２，２３（第１または第２のメ
モリのアドレスを指定するアドレス信号）とリードイネ
ーブル信号２４，２５を生成し、ライトアドレス信号２
１によりアドレス信号２２，２３とライトイネーブル信
号２６，２７を生成するメモリアクセス信号生成部であ
る。
【００１７】なお、リードアドレスカウンタ１２および
ライトアドレスカウンタ１３は、初期値３８ＤＨ（Ｈは
１６進数を示し１０進数で９０９）から１ずつ減少させ
て０Ｈ（０）まで１ラインのドット数分９１０を計数す
る。
【００１８】２は、メモリ１０，１１から読み出された
リードデータバス２８上の前ラインのドットデータをク
ロックＣＬＫ１周期分遅らせてリードレジスタデータ３
０として出力するためのリードレジスタ、３は、図示し
ない外部装置から入力した現ラインのドットデータＬＤ
ＴをクロックＣＬＫ１周期分遅らせてライトデータバス
２９に転送するためのライトレジスタである。４は、図
示しない外部装置から入力した現ラインのドットデータ
ＬＤＴをクロックＣＬＫ１周期分遅らせるためのフリッ
プフロップ、５は、クロックＣＬＫ１周期分遅らせた現
ラインのドットデータ３１と読み出されたリードレジス
タデータ３０とにより所望の処理、たとえば、図示しな
い画像表示部に表示するための処理等を行う演算処理部
である。
【００１９】次に動作について説明する。図２は、この
発明の実施の形態１におけるラインメモリの各部の動作
を示すタイムチャートである。図１において、リードア
ドレスカウンタ１２，ライトアドレスカウンタ１３はリ
セット信号ＲＳＴが入力されるとそれぞれφに初期化さ
れる。そして、図２において、水平同期信号Ｈｓｙｎｃ
が立ち下がると、水平同期信号Ｈｓｙｎｃの立ち下がり
検出信号ＨＳＥＰはクロックＣＬＫに同期して発生す
る。この立ち下がり検出信号ＨＳＥＰによりリードアド
レスカウンタ１２には３８ＤＨ（９０９）の初期値が設
定され、リードアドレス信号２０として出力する。リー
ドアドレスカウンタ１２は、クロックＣＬＫにより、３
８ＣＨ（９０８），３８ＢＨ（９０７），・・・・・，
０Ｈ（０）とカウントダウンする。
【００２０】また、ライトアドレスカウンタ１３は、リ
ードアドレス信号２０を入力してリードアドレス信号２
０よりクロックＣＬＫ１周期分遅らせたライトアドレス
信号２１を出力する。
【００２１】読み出しまたは書き込みの対象となるメモ
リ１０，メモリ１１の選択は、メモリアクセス信号生成
部１４に入力されるリードアドレス信号２０またはライ
トアドレス信号２１のそれぞれの最下位ビットＬＳＢの
値により決定され、リードアドレス信号２０またはライ
トアドレス信号２１が奇数値のときはメモリ１１を選択
し、偶数値のときはメモリ１０を選択する。
【００２２】最初にラインメモリの読み出し動作につい
て説明する。ここでは、メモリ１１から読み出しを開始
しメモリ１０とは交互に読み出しを行い、リードアドレ
ス信号２０が奇数値のときはメモリ１１，偶数値のとき
はメモリ１０から読み出すものとする。図２の１ライン
目の読み出しにおけるクロックＣＬＫの周期Ｔ１では、
リードアドレスカウンタ１２から出力されたリードアド
レス信号２０（初期値３８ＤＨ）はメモリアクセス信号
生成部１４に入力され、アドレスが１Ｃ６Ｈ（４５４）
のアドレス信号２３とともにリードイネーブル信号２５
が出力される。そして、メモリ１１のアドレス１Ｃ６Ｈ
（４５４）からリードデータバス２８に１ライン目のド
ットデータＡ１が読み出され、リードレジスタ２を介し
て、リードレジスタデータ３０として出力される。そし
て、リードレジスタデータ３０である１ライン目のドッ
トデータＡ１と、２ライン目のドットデータＬＤＴをフ
リップフロップ４によりクロックＣＬＫ１周期分遅らせ
たドットデータ３１（ドットデータＡ２）とが、演算処
理部５に入力され所定の処理が行われる。なお、このク
ロックＣＬＫ周期Ｔ１においては、リードイネーブル信
号２４は出力されないのでメモリ１０からはドットデー
タは読み出されない。
【００２３】１ライン目の読み出しにおける次のクロッ
クＣＬＫ周期Ｔ２では、リードアドレスカウンタ１２は
カウントダウンしてリードアドレス信号２０が３８ＣＨ
（９０８）となる。メモリアクセス信号生成部１４から
メモリ１０にアクセスするために、アドレスが１Ｃ６Ｈ
（４５４）のアドレス信号２２とともにリードイネーブ
ル信号２４が出力される。そして、メモリ１０のアドレ
ス１Ｃ６Ｈ（４５４）からリードデータバス２８に１ラ
イン目のドットデータＢ１が読み出され、リードレジス
タ２からリードレジスタデータ３０として出力される。
このクロックＣＬＫ周期Ｔ２においては、リードイネー
ブル信号２５は出力されないので、メモリ１１からはド
ットデータは読み出されない。
【００２４】以下同様にして、クロックＣＬＫ周期Ｔ
３，Ｔ４，・・・・・，Ｔ９１０において、リードアド
レス信号２０の最下位ビットＬＳＢの値によりメモリ１
０とメモリ１１から１ライン分のドットデータが交互に
読み出される。２ライン目以降の読み出し動作について
も上記と同様である。
【００２５】次にラインメモリの書き込み動作について
説明する。ライトアドレスカウンタ１３にはクロック周
期Ｔ１でリードアドレス信号２φ（３８ＤＨ）が入力さ
れ、２ライン目の書き込みにおけるクロックＣＬＫ周期
Ｔ２では、ライトアドレスカウンタ１３は３８ＤＨ（９
０９）を、リードアドレス信号２０よりクロックＣＬＫ
１周期分遅れて、ライトアドレス信号２１として出力す
る。そして、ライトアドレス信号２１（３８ＤＨ）はメ
モリアクセス信号生成部１４に入力され、アドレスが１
Ｃ６Ｈ（４５４）のアドレス信号２３とともにライトイ
ネーブル信号２７が出力される。そして、２ライン目の
ドットデータＬＤＴがライトレジスタ３を経由してライ
トデータバス２９に転送され、ドットデータＡ２として
メモリ１１のアドレス１Ｃ６Ｈ（４５４）に書き込まれ
る。なお、このクロックＣＬＫ周期Ｔ２においては、ラ
イトイネーブル信号２６は出力されないので、メモリ１
０にドットデータは書き込まれない。
【００２６】２ライン目の書き込みにおける次のクロッ
クＣＬＫ周期Ｔ３では、ライトアドレスカウンタ１３で
はクロック周期Ｔ２で入力されたリードアドレス信号２
０（３８ＣＨ）を１クロックＣＬＫ周期分遅延させ、ラ
イトアドレス信号２１として３８ＣＨ（９０８）が出力
される。メモリアクセス信号生成部１４は、このライト
アドレス信号２１を入力してメモリ１０にアクセスする
ため、アドレスが１Ｃ６Ｈ（４５４）のアドレス信号２
２とともにライトイネーブル信号２６を出力する。そし
て、ライトレジスタ３を介して２ライン目のドットデー
タＬＤＴがライトデータバス２９に転送され、ドットデ
ータＢ２としてメモリ１０のアドレス１Ｃ６Ｈ（４５
４）に書き込まれる。なお、この周期Ｔ３においては、
ライトイネーブル信号２７は出力されないので、メモリ
１１にドットデータは書き込まれない。
【００２７】以下同様にして、クロックＣＬＫの周期Ｔ
４，Ｔ５，Ｔ６，・・・・・，Ｔ９１０そして次のクロ
ックＣＬＫ周期Ｔ１において、ライトアドレス信号２１
の最下位ビットＬＳＢの値によりメモリ１０とメモリ１
１に交互に２ライン目のドットデータが書き込まれる。
３ライン目以降の書き込み動作についても上記と同様で
ある。
【００２８】以上、この実施の形態１における１ライン
目の読み出しと２ライン目の書き込みを詳細に説明した
が、これをまとめると、クロックＣＬＫ周期Ｔ１ではメ
モリ１１のアドレス１Ｃ６Ｈ（４５４）からドットデー
タＡ１を読み出し、次のクロックＣＬＫ周期Ｔ２ではメ
モリ１１のアドレス１Ｃ６Ｈ（４５４）へドットデータ
Ａ２の書き込み、またメモリ１０のアドレス１Ｃ６Ｈ
（４５４）からドットデータＢ１を読み出し、クロック
ＣＬＫ周期Ｔ３ではメモリ１０のアドレス１Ｃ６Ｈ（４
５４）へドットデータＢ２の書き込み、またメモリ１１
のアドレス１Ｃ５Ｈ（４５３）からドットデータＣ１の
読み出しが行われ、以下同様に周期Ｔ９１０まで読み出
し・書き込みを行なうことになる。
【００２９】以上、この実施の形態１では、リードアド
レスカウンタ１２またはライトアドレスカウンタ１３は
ダウンカウンタとして動作させて説明したが、アップカ
ウンタとして動作させても良い。
【００３０】また、この実施の形態１では、水平同期信
号Ｈｓｙｎｃの立ち下がり検出信号ＨＳＥＰによりリー
ドアドレスカウンタ１２またはライトアドレスカウンタ
１３の初期値を設定するようにしたが、リセット信号Ｒ
ＳＴの立ち上がり検出信号で設定しても良い。
【００３１】以上のように、この実施の形態１によれ
ば、１ラインで必要なワード数の半分、すなわち、４５
５ワードの記憶容量をそれぞれ有するメモリ１０，１１
と、ドットデータを読み出すためのリードアドレス信号
２０を生成するリードアドレスカウンタ１２と、リード
アドレス信号２０よりクロックＣＬＫ１周期分遅らせ
た、ドットデータを書き込むためのライトアドレス信号
２１を生成するライトアドレスカウンタ１３と、リード
アドレス信号２０によりアドレス信号２２，２３とリー
ドイネーブル信号２４，２５を生成し、ライトアドレス
信号２１によりアドレス信号２２，２３とライトイネー
ブル信号２６，２７を生成するメモリアクセス信号生成
部１４とを備え、同一周期内において、メモリ１１（ま
たはメモリ１０）に格納されている前ラインのドットデ
ータを読み出し、メモリ１０（またはメモリ１１）に現
ラインのドットデータを書き込み、あるクロックＣＬＫ
の周期において、メモリ１１（またはメモリ１０）にお
ける指定されたアドレスの格納領域から前ラインのドッ
トデータを読み出した後、次のクロックＣＬＫの周期
で、メモリ１１（またはメモリ１０）における前のクロ
ックＣＬＫの周期で読み出した同一のアドレスの格納領
域に現ラインのドットデータを書き込むことにより、２
倍のクロック２ＣＬＫを不要とし、クロックＣＬＫの周
波数と同一の速度で動作する低速なメモリを使用してラ
インメモリを構成することができるという効果が得られ
る。
【００３２】実施の形態２．図３は、この発明の実施の
形態２によるラインメモリの構成を示すブロック図であ
る。図において、図１に示した実施の形態１の各部と同
一の構成要素には同一符号を付しており、この同一構成
要素の機能についての説明は省略し、図１と異なる構成
部分について説明する。１６，１７は同一の記憶容量を
もつ２個のメモリ（第１または第２のメモリ）であり、
たとえば、この実施の形態２では１ラインが必要とする
記憶容量の半分の４５５ワードに１ワード追加し、合計
４５６ワード（１ワード＝８ビット）の記憶容量を有す
るメモリである。なお、メモリ１６，１７は内部に図示
しないセンスアンプおよびアドレスデコード部をそれぞ
れ有したメモリであることは実施の形態１と同様であ
る。
【００３３】１２は外部からのリセット信号ＲＳＴによ
り初期化され、立ち上がり検出信号ＲＳＴ−ＤＥＴによ
り初期値が設定され、クロックＣＬＫにより設定されて
いる初期値を更新して、ドット単位でドットデータを読
み出すためのリードアドレス信号３５を生成するリード
アドレスカウンタ（リードアドレス生成手段）である。
【００３４】１８は外部からのリセット信号ＲＳＴによ
り初期化され、立ち上がり検出信号ＲＳＴ−ＤＥＴによ
り初期値が設定されて、クロックＣＬＫにより設定され
ている初期値を更新して、ドット単位でドットデータを
書き込むためのライトアドレス信号３６を生成するライ
トアドレスカウンタ（ライトアドレス生成手段）であ
る。但し、同一周期内でメモリ１７（またはメモリ１
６）から前ラインのドットデータを読み出すとともに、
メモリ１６（またはメモリ１７）に現ラインのドットデ
ータを書き込むために、ライトアドレス信号３６の初期
値は、リードアドレス信号３５の初期値より１アドレス
分加算される。
【００３５】上記実施の形態１では、ライトアドレスカ
ウンタ１３はリードアドレスカウンタ１２の出力である
リードアドレス信号２０を入力するという従属した構成
を採用していたが、この実施の形態２においては独立し
た構成としている。また、ライトレジスタ３はこの実施
の形態２においては削除されている。
【００３６】なお、リードアドレスカウンタ１２および
ライトアドレスカウンタ１８の初期値の設定は、立ち上
がり検出信号ＲＳＴ−ＤＥＴにより行っているが、実施
の形態１のように水平同期信号の立ち下がり検出信号Ｈ
ＳＥＰにより行っても良い。
【００３７】図４は、この実施の形態２において、リー
ドアドレスカウンタ１２またはライトアドレスカウンタ
１８のアドレスと９１０のドットデータとの対応を示す
図である。図において、「斜線部」はメモり１６，１７
の使用領域（格納領域）、「Ｅ」はメモリ１６，１７の
未使用領域（未格納領域）を表すものである。そして、
アドレスが偶数値のときはメモリ１６に、アドレスが奇
数値のときはメモリ１７にアクセスする。
【００３８】この実施の形態２は、クロックＣＬＫの同
一周期内で前ラインのドットデータを読み出すと同時
に、現ラインのドットデータを書き込むというものであ
る。しかし、実施の形態１と同様にリードアドレス信号
３５，ライトアドレス信号３６の各初期値が同一の３８
ＤＨからカウントダウンすると、後述するように、これ
らの初期値の最下位ビットＬＳＢの値によりメモリ１
６，１７が選択されるため、同一の周期で同一のメモリ
に対し読み出しと書き込みが同時に行われることにな
る。
【００３９】これを避けるために、メモリ１６，１７に
必要な記憶容量４５５ワード以外にそれぞれ１ワードず
つ保有させ、ライトアドレス信号３６の初期値を１アド
レス分上位にずらし、図４に示すように、メモリ１６，
１７におのおの１ワード分、合計２ワード分の未使用領
域「Ｅ」として確保する。たとえば、１ライン目の９１
０ドットのドットデータが、アドレス３８ＤＨ（９０
９）から０Ｈ（０）に該当するメモリ１６，１７の各領
域に格納されたとする。この場合、メモリ１６，１７に
は１ライン目の書き込みが終了した時点で、アドレスが
３８ＥＨ（９１０）と３８ＦＨ（９１１）に未使用領域
（１ラインの「Ｅ」で示した領域）が確保される。
【００４０】したがって、まず最初の周期において、１
ライン目の最初のドットデータが格納されている３８Ｄ
Ｈ（９０９）に該当するアドレスから読み出し、同一の
周期内で２ライン目の最初のドットデータの書き込みを
するために、ライトアドレスカウンタ１８は、リードア
ドレス信号３５の初期値の３８ＤＨ（９０９）より１ア
ドレス分加算したアドレス３８ＥＨ（９１０，２ライン
目の「○」で示すアドレス）のライトアドレス信号３６
を出力する。このようにすることにより、前述したよう
な同一の周期で同一のメモリに対する読み出しと書き込
みが行なわれるのを防止することができる。すなわち、
上述した関係を持ってそれぞれの周期内で、メモリ１
６，メモリ１７のいずれか一方のメモリから読み出すと
同時に他方のメモリに書き込みが行なわれる。そして、
この結果、２ライン目の書き込みが終了した時点では、
アドレスが３８ＦＨ（９１１）と０Ｈ（０）に未使用領
域（２ラインの「Ｅ」で示したアドレス）が確保され
る。
【００４１】図４から明らかなように、あるラインの読
み出し時のリードアドレス信号３５の初期値より上位に
は必ずメモリ１６，１７に１ワードずつ未使用領域
「Ｅ」が確保される。したがって、次のラインの書き込
み時のライトアドレス信号３６の初期値は、そのリード
アドレス信号３５の初期値より上位に１アドレス加算し
た値とすれば良いことが分かる。すなわち、これ以降の
ラインの読み出し時のリードアドレス信号３５の初期値
は、前ラインのライトアドレス信号３６の初期値と同じ
であり、書き込み時のライトアドレス信号３６の初期値
は、前ラインの読み出し時のリードアドレス信号３５の
初期値より１アドレスだけ加算した値である。
【００４２】４ライン目を書き込むときのライトアドレ
ス信号３６、読み出すときのリードアドレス信号３５の
初期値は、図４に示すように０Ｈ（０）であり、０Ｈ
（０）から３８ＦＨ，３８ＥＨ，・・・・・，３Ｈ
（３）までカウントダウンする。これは、メモリ１６，
１７が必要とする記憶容量は合わせて９１０ワード＋２
ワード＝９１２ワードであるので、リードアドレス信号
３５，ライトアドレス信号３６が取りうるアドレスは０
Ｈから３８ＦＨ（９１１）であり、これらの数値間で循
環させながらカウントダウンまたはカウントアップされ
る。５ライン目以降は上述したように、リードアドレス
信号３５，ライトアドレス信号３６のそれぞれの初期値
は１Ｈ（１），２Ｈ（２）・・・・・と１アドレスずつ
加算されていく。
【００４３】また、この実施の形態２では、クロックＣ
ＬＫの同一周期内で、前ラインのドットデータを読み出
すと同時に現ラインのドットデータを書き込むので、実
施の形態１で使用したクロックＣＬＫ１周期分遅らせる
ライトレジスタ３は不要である。なお、実施の形態１で
はドットデータの書き込みのタイミングは読み出し時よ
りクロックＣＬＫ１周期分遅らせる必要があるので、ラ
イトレジスタ３は必要となる。
【００４４】次に動作について説明する。図５は、この
発明の実施の形態２によるラインメモリの各部の動作を
示すタイムチャートである。リセット信号ＲＳＴが入力
されるとリードアドレスカウンタ１２，ライトアドレス
カウンタ１８はそれぞれ初期化され、そのリセット信号
ＲＳＴの立ち上がり検出信号ＲＳＴ−ＤＥＴはクロック
ＣＬＫに同期して発生する。この立ち上がり検出信号Ｒ
ＳＴ−ＤＥＴによりリードアドレスカウンタ１２は初期
値３８ＤＨ（９０９）が設定され、クロックＣＬＫによ
り更新されて、リードアドレス信号３５として出力され
る。ライトアドレスカウンタ１８には、リードアドレス
カウンタ１２と同時に初期値３８ＥＨ（９１０）が設定
され、ライトアドレス信号３６として出力される。
【００４５】読み出しまたは書き込み対象となるメモリ
１６，メモリ１７の選択は、メモリアクセス信号生成部
１４に入力されるリードアドレス信号３５またはライト
アドレス信号３６のそれぞれの最下位ビットＬＳＢの値
により決定され、リードアドレス信号３５またはライト
アドレス信号３６が奇数値のときはメモリ１７を選択
し、偶数値のときはメモリ１６を選択する。図６は、こ
の発明の実施の形態２によるラインメモリにおいて、ク
ロックＣＬＫの各周期における読み出し・書き込み時の
リードアドレス信号３５，ライトアドレス信号３６とメ
モリ１６，１７にアクセスするときのアドレス信号３
８，３９の各アドレスとの対応を示す図である。横方向
はクロックＣＬＫの周期Ｔ１からＴ９１０までを表わ
し、最上段は１ライン目のドットデータの読み出し、２
段目は２ライン目のドットデータの書き込み、３段目は
２ライン目のドットデータの読み出し、４段目は３ライ
ン目の書き込み時の各周期のアドレスを表わしている。
【００４６】最初に、ラインメモリの読み出し動作につ
いて説明する。ここでは、メモリ１７から読み出しを開
始しメモリ１６とは交互に読み出しを行い、リードアド
レス信号３５が奇数値のときはメモリ１７、偶数値のと
きはメモリ１６から読み出すものとする。図５におい
て、１ライン目の読み出し動作はリードアドレス信号３
５の初期値３８ＤＨ（９０９）から開始され、３８ＣＨ
（９０８），３８ＢＨ（９０７），・・・とカウントダ
ウンして０Ｈ（０）まで行われる。
【００４７】１ライン目の読み出しにおけるクロックＣ
ＬＫの周期Ｔ１では、最初の計数値３８ＤＨ（９０９）
が奇数であるのでリードイネーブル信号４１が出力さ
れ、メモリ１７（アドレス信号３９のアドレス＝１Ｃ６
Ｈ，４５４，図６参照）から１ライン目のドットデータ
Ａ１がリードデータバス４４に読み出され、リードレジ
スタ２からリードレジスタデータ４６として出力され
る。
【００４８】１ライン目の読み出しにおける次のクロッ
クＣＬＫの周期Ｔ２では、リードアドレス信号３５が３
８ＣＨ（９０８）にカウントダウンし、この３８ＣＨ
（９０８）が偶数であるのでリードイネーブル信号４０
が出力され、メモリ１６（アドレス信号３８のアドレス
＝１Ｃ６Ｈ，４５４）から１ライン目のドットデータＢ
１がリードデータバス４４に読み出され、リードレジス
タ２からリードレジスタデータ４６として出力される。
そして、１ライン目の読み出しの最後の周期Ｔ９１０に
おいては、リードアドレス信号３５が０Ｈ（０）までカ
ウントダウンし、この０Ｈ（０）が偶数であるのでリー
ドイネーブル信号４０が出力され、メモリ１６（アドレ
ス信号３８のアドレス＝０Ｈ，０）から１ライン目のド
ットデータＺ１が読み出され、１ライン目の読み出しが
終了する。
【００４９】２ライン目の読み出しにおいては、リード
アドレスカウンタ１２には３８ＥＨ（９１０）が初期値
として設定される。最初のクロックＣＬＫの周期Ｔ１で
は、その３８ＥＨ（９１０）が偶数であるのでリードイ
ネーブル信号４０が出力され、メモリ１６（アドレス信
号３８のアドレス＝１Ｃ７Ｈ，４５５）から２ライン目
のドットデータＡ２がリードデータバス４４に読み出さ
れ、リードレジスタ２からリードレジスタデータ４６と
して出力される。
【００５０】２ライン目の読み出しの次のクロックＣＬ
Ｋの周期Ｔ２では、リードアドレス信号３５が３８ＤＨ
（９０９）にカウントダウンし、この３８ＤＨ（９０
９）が奇数であるのでリードイネーブル信号４１が出力
され、メモリ１７（アドレス信号３９のアドレス＝１Ｃ
６Ｈ，４５４）から２ライン目のドットデータＢ２が読
み出される。そして、２ライン目の読み出しの最後の周
期Ｔ９１０ではリードアドレス信号３５が１Ｈ（１）ま
でカウントダウンし、この１Ｈ（１）が奇数であるので
リードイネーブル信号４１が出力され、メモリ１７（ア
ドレス信号３９のアドレス＝０Ｈ，０）から２ライン目
のドットデータＺ２が読み出されて、２ライン目の読み
出しが終了する。３ライン目以降の動作については、前
ラインのライトアドレス信号３６の初期値をリードアド
レス信号３５の初期値として、以上説明した動作が繰り
返して行われる。
【００５１】次に、ラインメモリへの書き込み動作につ
いて説明する。図５において、１ライン目の読み出しを
行うリードアドレスカウンタ１２の初期値が３８ＤＨ
（９０９）であるから、２ライン目のドットデータを同
一周期内で書き込みを行うには＋１だけ大きい値３８Ｅ
Ｈ（９１０）がライトアドレスカウンタ１８に設定され
る。この初期値３８ＥＨ（９１０）に該当するメモリ１
６の１ワードは、１ライン目の書き込みにおいては書き
込みされておらず空状態にあるので、これに２ライン目
の最初のドットデータを書き込むことで、まだ読み出さ
れていない１ライン目のドットデータが格納されている
アドレスに、２ライン目のドットデータを書き込んでし
まうのを防止する。そして、ライトアドレスカウンタ１
８は初期値３８ＥＨ（９１０）から、３８ＤＨ（９０
９），３８ＣＨ（９０８），・・・とカウントダウンし
て１Ｈ（１）まで計数される。
【００５２】２ライン目の書き込みにおけるクロックＣ
ＬＫの周期Ｔ１において、ライトアドレス信号３６の初
期値３８ＥＨ（９１０）が偶数であるのでライトイネー
ブル信号４２が出力され、メモリ１６（アドレス信号３
８のアドレス＝１Ｃ７Ｈ，４５５，図６参照）へ２ライ
ン目のドットデータＡ２がライトデータバス４５を介し
て書き込まれる。
【００５３】２ライン目の書き込みにおける次のクロッ
クＣＬＫの周期Ｔ２において、ライトアドレス信号３６
が３８ＤＨ（９０９）にカウントダウンして、この３８
ＤＨ（９０９）が奇数であるのでライトイネーブル信号
４３が出力され、メモリ１７（アドレス信号３９のアド
レス＝１Ｃ６Ｈ，４５４）へは２ライン目のドットデー
タＢ２がライトデータバス４５を介して書き込まれる。
以上の動作が繰り返されて、２ライン目における書き込
みの最後の周期Ｔ９１０では、ライトアドレス信号３６
が１Ｈ（１）までカウントダウンし、この１Ｈ（１）が
奇数であるのでライトイネーブル信号４３が出力され、
メモリ１７（アドレス信号３９のアドレス＝０Ｈ，０）
へ２ライン目のドットデータＺ２が書き込まれ、２ライ
ン目の書き込みを終了する。
【００５４】３ライン目の書き込みにおいて、ライトア
ドレスカウンタ１８に設定する初期値は、２ライン目の
読み出しを行なうリードアドレスカウンタ１２の初期値
の３８ＥＨ（９１０）より＋１だけ大きい値３８ＦＨ
（９１１）が設定される。この初期値３８ＦＨ（９１
１）に該当するメモリ１７の１ワードは、２ライン目の
書き込みにおいては書き込みされておらず空状態にある
ので、これに３ライン目の最初のドットデータを書き込
むことで、まだ読み出されていない２ライン目のドット
データが格納されているアドレスに、３ライン目のドッ
トデータを書き込んでしまうのを防止する。そして、ラ
イトアドレス信号３６は初期値３８ＦＨ（９１１）か
ら、３８ＥＨ（９１０），３８ＤＨ（９０９），・・・
とカウントダウンして２Ｈ（２）まで計数される。
【００５５】３ライン目の書き込みにおけるクロックＣ
ＬＫの周期Ｔ１では、ライトアドレス信号３６の初期値
３８ＦＨ（９１１）は奇数であるのでライトイネーブル
信号４３が出力され、メモリ１７（アドレス信号３９の
アドレス＝１Ｃ７Ｈ，４５５）へ３ライン目のドットデ
ータＡ３がライトデータバス４５を介して書き込まれ
る。３ライン目の書き込みにおける次のクロックＣＬＫ
の周期Ｔ２では、ライトアドレス信号３６が３８ＥＨ
（９１０）にカウントダウンして、この３８ＥＨ（９１
０）が偶数であるのでライトイネーブル信号４２が出力
され、メモリ１６（アドレス信号３８のアドレス＝１Ｃ
７Ｈ，４５５）へ３ライン目のドットデータＢ３がライ
トデータバス４５を介して書き込まれる。
【００５６】以上の動作が繰り返されて、３ライン目に
おける書き込みの最後の周期Ｔ９１０では、ライトアド
レス信号３６が２Ｈ（２）にカウントダウンして、この
２Ｈ（２）が偶数であるのでライトイネーブル信号４２
が出力され、メモリ１６（アドレス信号３８のアドレス
＝１Ｈ，１）へ３ライン目のドットデータＺ３が書込ま
れ、３ライン目の書き込みが終了する。３ライン目以降
の動作については、ライトアドレス信号３６の初期値を
前ラインの読み出し時のリードアドレス信号３５の初期
値より１アドレスだけ加算した値として、以上説明した
動作が繰り返して行なわれる。
【００５７】以上、この実施の形態２における１ライン
目の読み出しと２ライン目の書き込みおよび２ライン目
の読み出しと３ライン目の書き込みを詳細に説明した
が、これをまとめると、１ライン目の読み出しと２ライ
ン目の書き込みにおいて、クロックＣＬＫ周期Ｔ１では
メモリ１７のアドレス１Ｃ６Ｈ（４５４）から１ライン
目のドットデータＡ１を読み出し、メモリ１６のアドレ
ス１Ｃ７Ｈ（４５５）に２ライン目のドットデータＡ２
を書き込み、クロックＣＬＫ周期Ｔ２ではメモリ１６の
アドレス１Ｃ６Ｈ（４５４）からドットデータＢ１を読
み出し、メモリ１７のアドレス１Ｃ６Ｈ（４５４）にド
ットデータＢ２を書き込み、クロックＣＬＫ周期Ｔ３で
はメモリ１７のアドレス１Ｃ５Ｈ（４５３）からドット
データＣ１を読み出し、メモリ１６のアドレス１Ｃ６Ｈ
（４５４）にドットデータＣ２を書き込み、以下同様に
周期Ｔ９１０まで読み出し・書き込みが行なわれる。
【００５８】上記説明では、メモリ１６およびメモリ１
７の冗長の記憶容量は各１ワードであったが、各２ワー
ド以上あっても良い。図７は、この発明の実施の形態２
におけるラインメモリが冗長の記憶容量を２ワード以上
有しているときのリードアドレスカウンタ１２またはラ
イトアドレスカウンタ１８のアドレスと９１０のドット
データとの対応を示す図である。図７（ａ）は、冗長の
記憶容量が２×２ワードの場合である。１ライン目がす
でに３８ＤＨ（９０９）〜０Ｈ（０）まで書き込まれて
いるのでリードアドレス信号３５の開始アドレスは３８
ＤＨ（メモリ１７）である。そして、２ライン目のドッ
トデータの書き込みの場合は、ライトアドレス信号３６
の３８ＥＨ（９１０，メモリ１６）または３９０Ｈ（９
１２，メモリ１６）のいずれかのアドレスから開始され
る。この場合の同一の周期でのリードアドレス信号３５
のアドレスとライトアドレス信号３６のアドレスとのア
ドレスの差は、１または３で奇数となる。
【００５９】図７（ｂ）は、冗長の記憶容量が３×２ワ
ードの場合である。図７（ａ）と同様に、リードアドレ
ス信号３５の開始アドレスを３８ＤＨ（メモリ１７）と
すると、２ライン目のドットデータの書き込みの場合
は、ライトアドレス信号３６の３８ＥＨ（９１０，メモ
リ１６），３９０Ｈ（９１２，メモリ１６），または３
９２Ｈ（９１４，メモリ１６）のいずれかのアドレスか
ら開始される。この場合の同一の周期でのリードアドレ
ス信号３５のアドレスとライトアドレス信号３６のアド
レスとのアドレスの差は１，３，または５で奇数とな
る。以上の説明から、このように冗長の記憶容量を２ワ
ードずつ増加させていった場合には、同一周期でのリー
ドアドレス信号３５とライトアドレス信号３６とのアド
レスの差は奇数となることが明らかである。
【００６０】以上、この実施の形態２では、リードアド
レスカウンタ１２またはライトアドレスカウンタ１８は
ダウンカウンタとして動作させて説明したが、アップカ
ウンタとして動作させても良い。
【００６１】以上のように、この実施の形態２によれ
ば、１ラインが必要とする記憶容量の半分の４５５ワー
ドにさらに冗長の記憶容量をそれぞれ有するメモリ１
６，１７と、ドットデータを読み出すためのリードアド
レス信号３５を生成するリードアドレスカウンタ１２
と、リードアドレス信号３５より１アドレス分加算され
たライトアドレス信号３６を生成するライトアドレスカ
ウンタ１８と、リードアドレス信号３５によりアドレス
信号３８，３９とリードイネーブル信号４０，４１を生
成し、またライトアドレス信号３６によりアドレス信号
３８，３９とライトイネーブル信号４２，４３を生成す
るメモリアクセス信号生成部１４とを備え、ライトアド
レス信号３６により生成されるアドレス信号３９，３８
は、メモリ１７またはメモリ１６における前ラインのド
ットデータの未格納領域のアドレス、または前ラインの
ドットデータを読み出した後の未格納状態にあるメモリ
１７またはメモリ１６のアドレスを指定し、同一の周期
内において、一方のメモリ１７またはメモリ１６に格納
されている前ラインのドットデータを読み出し、他方の
メモリ１６またはメモリ１７に、現ラインのドットデー
タを書き込むことにより、２倍のクロック２ＣＬＫを不
要とし、クロックＣＬＫの周波数と同一の速度で動作す
る低速なメモリを使用してラインメモリを構成すること
ができるという効果が得られる。
【００６２】
【発明の効果】以上のように、この発明によれば、１ラ
イン分のドットデータを格納するために必要な記憶容量
の半分の記憶容量をそれぞれ有する第１および第２のメ
モリと、ドット単位で上記ドットデータを読み出すため
のリードアドレス信号を生成するリードアドレス生成手
段と、ドット単位で上記ドットデータを書き込むための
ライトアドレス信号を生成するライトアドレス生成手段
と、読み出しまたは書き込みの周期毎に、上記リードア
ドレス信号により上記第１または上記第２のメモリのア
ドレスを指定するアドレス信号と該第１または該第２の
メモリに格納されている前ラインのドットデータを交互
に読み出すためのリードイネーブル信号を生成し、上記
ライトアドレス信号により該第２または該第１のメモリ
のアドレスを指定するアドレス信号と該第２または該第
１のメモリに現ラインのドットデータを交互に書き込む
ためのライトイネーブル信号を生成するメモリアクセス
信号生成部を備え、同一周期内において、上記第１また
は上記第２のメモリに格納されている前ラインのドット
データを読み出し、該第２または該第１のメモリに現ラ
インのドットデータを書き込むようにしたので、信号処
理周波数が４ｆｓｃのクロックＣＬＫだけで動作を可能
としこれの２倍のクロック２ＣＬＫを不要とすることが
でき、安価でかつ低速なメモリを用いたラインメモリが
得られる効果がある。
【００６３】この発明によれば、読み出しまたは書き込
みの第１の周期において、第１のメモリまたは第２のメ
モリにおける指定されたアドレスの格納領域から前ライ
ンのドットデータを読み出し、次の第２の周期におい
て、該第１のメモリまたは該第２のメモリにおける該第
１の周期で読み出した同一のアドレスの格納領域に現ラ
インのドットデータを書き込むようにしたので、信号処
理周波数が４ｆｓｃのクロックＣＬＫだけで動作を可能
としこれの２倍のクロック２ＣＬＫを不要とすることが
でき、安価でかつ低速なメモリを用いたラインメモリが
得られる効果がある。
【００６４】この発明によれば、１ライン分のドットデ
ータを格納するために必要な記憶容量の半分の記憶容量
と少なくとも１ドットデータ分の冗長な記憶容量をそれ
ぞれ有する第１および第２のメモリと、ドット単位で上
記ドットデータを読み出すためのリードアドレス信号を
生成するリードアドレス生成手段と、ドット単位で上記
ドットデータを書き込むためのライトアドレス信号を生
成するライトアドレス生成手段と、読み出しまたは書き
込みの周期毎に、上記リードアドレス信号により上記第
１または上記第２のメモリのアドレスを指定するアドレ
ス信号と該第１または該第２のメモリに格納されている
前ラインのドットデータを交互に読み出すためのリード
イネーブル信号を生成し、上記ライトアドレス信号によ
り該第２または該第１のメモリのアドレスを指定するア
ドレス信号と該第２または該第１のメモリに現ラインの
ドットデータを交互に書き込むためのライトイネーブル
信号を生成するメモリアクセス信号生成部を備え、上記
メモリアクセス信号生成部で、上記ライトアドレス信号
により生成されるアドレス信号は、上記第２または上記
第１のメモリにおける前ラインのドットデータの未格納
領域のアドレス、または前ラインのドットデータを読み
出した後の未格納状態にある該第２または該第１のメモ
リのアドレスを指定し、同一周期内において、上記第１
または上記第２のメモリに格納されている前ラインのド
ットデータを読み出し、該第２または該第１のメモリに
現ラインのドットデータを書き込むようにしたので、信
号処理周波数が４ｆｓｃのクロックＣＬＫだけで動作を
可能としこれの２倍のクロック２ＣＬＫを不要とするこ
とができ、安価でかつ低速なメモリを用いたラインメモ
リが得られる効果がある。
【００６５】この発明によれば、同一周期において、リ
ードアドレス生成手段が生成するリードアドレス信号
と、ライトアドレス生成手段が生成するライトアドレス
信号との差が奇数であるようにしたので、信号処理周波
数が４ｆｓｃのクロックＣＬＫだけで動作を可能としこ
れの２倍のクロック２ＣＬＫを不要とすることができ、
安価でかつ低速なメモリを用いたラインメモリが得られ
る効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１におけるラインメモ
リの構成を示すブロック図である。
【図２】 この発明の実施の形態１におけるラインメモ
リの各部の動作を示すタイムチャートである。
【図３】 この発明の実施の形態２におけるラインメモ
リの構成を示すブロック図である。
【図４】 この発明の実施の形態２におけるリードアド
レスカウンタまたはライトアドレスカウンタのアドレス
と９１０のドットデータとの対応を示す図である。
【図５】 この発明の実施の形態２におけるラインメモ
リの各部の動作を示すタイムチャートである。
【図６】 この発明の実施の形態２におけるラインメモ
リのリードアドレス信号、ライトアドレス信号と各メモ
リのアドレスの対応を示す図である。
【図７】 この発明の実施の形態２におけるラインメモ
リが冗長の記憶容量を２ワード以上有しているときのリ
ードアドレスカウンタまたはライトアドレスカウンタの
アドレスと９１０のドットデータとの対応を示す図であ
る。
【図８】 従来のラインメモリの構成を示すブロック図
である。
【図９】 従来のラインメモリの各部の動作を示すタイ
ムチャートである。
【符号の説明】
２ リードレジスタ、３ ライトレジスタ、４ フリッ
プフロップ、５ 演算処理部、１０，１１，１６，１７
メモリ、１２ リードアドレスカウンタ、１３，１８
ライトアドレスカウンタ、１４ メモリアクセス信号
生成部、２０，３５ リードアドレス信号、２１，３６
ライトアドレス信号、２２，２３，３８，３９ アド
レス信号、２４，２５，４０，４１ リードイネーブル
信号、２６，２７，４２，４３ ライトイネーブル信
号、２８，４４ リードデータバス、２９，４５ ライ
トデータバス、３０，４６ リードレジスタデータ、３
１ドットデータ、ＣＬＫ クロック、ＨＳＥＰ 立ち下
がり検出信号、ＬＤＴ ドットデータ、ＲＳＴ リセッ
ト信号、ＲＳＴ−ＤＥＴ 立ち上がり検出信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 7/00 ３１８ Ｇ１１Ｃ 7/00 ３１８Ａ Ｈ０４Ｎ 5/14 Ｈ０４Ｎ 5/14 Ｚ 9/78 9/78 Ｚ Ｆターム(参考） 5B047 EB02 EB07 5C021 PA42 PA62 PA79 PA82 PA83 PA87 SA02 SA08 SA22 YC04 5C052 AA17 AB02 CC02 CC03 CC06 DD10 GA07 GB01 GC02 GD01 GD05 GD06 GD09 GE02 GF02 GF03 GF05 5C066 AA11 BA02 CA01 DC01 GA04 GA13 GA20 GB01 HA01 JA07 KC11 KE09 KE12 KE13 KE16 KE24 KG01 LA02 5C082 AA02 BA41 BB26 DA59 MM07

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 １ライン分のドットデータを格納するた
    めに必要な記憶容量の半分の記憶容量をそれぞれ有する
    第１および第２のメモリと、 ドット単位で上記ドットデータを読み出すためのリード
    アドレス信号を生成するリードアドレス生成手段と、 ドット単位で上記ドットデータを書き込むためのライト
    アドレス信号を生成するライトアドレス生成手段と、 読み出しまたは書き込みの周期毎に、上記リードアドレ
    ス信号により上記第１または上記第２のメモリのアドレ
    スを指定するアドレス信号と該第１または該第２のメモ
    リに格納されている前ラインのドットデータを交互に読
    み出すためのリードイネーブル信号を生成し、上記ライ
    トアドレス信号により該第２または該第１のメモリのア
    ドレスを指定するアドレス信号と該第２または該第１の
    メモリに現ラインのドットデータを交互に書き込むため
    のライトイネーブル信号を生成するメモリアクセス信号
    生成部を備え、 同一周期内において、上記第１または上記第２のメモリ
    に格納されている前ラインのドットデータを読み出し、
    該第２または該第１のメモリに現ラインのドットデータ
    を書き込むことを特徴とするラインメモリ。
  2. 【請求項２】 読み出しまたは書き込みの第１の周期に
    おいて、第１のメモリまたは第２のメモリにおける指定
    されたアドレスの格納領域から前ラインのドットデータ
    を読み出し、次の第２の周期において、該第１のメモリ
    または該第２のメモリにおける該第１の周期で読み出し
    た同一のアドレスの格納領域に現ラインのドットデータ
    を書き込むことを特徴とする請求項１記載のラインメモ
    リ。
  3. 【請求項３】 １ライン分のドットデータを格納するた
    めに必要な記憶容量の半分の記憶容量と少なくとも１ド
    ットデータ分の冗長な記憶容量をそれぞれ有する第１お
    よび第２のメモリと、 ドット単位で上記ドットデータを読み出すためのリード
    アドレス信号を生成するリードアドレス生成手段と、 ドット単位で上記ドットデータを書き込むためのライト
    アドレス信号を生成するライトアドレス生成手段と、 読み出しまたは書き込みの周期毎に、上記リードアドレ
    ス信号により上記第１または上記第２のメモリのアドレ
    スを指定するアドレス信号と該第１または該第２のメモ
    リに格納されている前ラインのドットデータを交互に読
    み出すためのリードイネーブル信号を生成し、上記ライ
    トアドレス信号により該第２または該第１のメモリのア
    ドレスを指定するアドレス信号と該第２または該第１の
    メモリに現ラインのドットデータを交互に書き込むため
    のライトイネーブル信号を生成するメモリアクセス信号
    生成部を備え、 上記メモリアクセス信号生成部で、上記ライトアドレス
    信号により生成されるアドレス信号は、上記第２または
    上記第１のメモリにおける前ラインのドットデータの未
    格納領域のアドレス、または前ラインのドットデータを
    読み出した後の未格納状態にある該第２または該第１の
    メモリのアドレスを指定し、同一周期内において、上記
    第１または上記第２のメモリに格納されている前ライン
    のドットデータを読み出し、該第２または該第１のメモ
    リに現ラインのドットデータを書き込むことを特徴とす
    るラインメモリ。
  4. 【請求項４】 同一周期において、リードアドレス生成
    手段が生成するリードアドレス信号と、ライトアドレス
    生成手段が生成するライトアドレス信号との差が奇数で
    あることを特徴とする請求項３記載のラインメモリ。
JP2000289295A 2000-09-22 2000-09-22 ラインメモリ Pending JP2002101376A (ja)

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