JPS58224382A - Ｃｒｔ表示用イメ−ジメモリのアクセス回路 - Google Patents
Ｃｒｔ表示用イメ−ジメモリのアクセス回路Info
- Publication number
- JPS58224382A JPS58224382A JP57109217A JP10921782A JPS58224382A JP S58224382 A JPS58224382 A JP S58224382A JP 57109217 A JP57109217 A JP 57109217A JP 10921782 A JP10921782 A JP 10921782A JP S58224382 A JPS58224382 A JP S58224382A
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- Japan
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- crt
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＣＲＴ表示用イメージメモリのアクセス回
路に関し、特に、ＣＲＴ表示用イメージメモリに対する
表示動作とデータの書換えをリアルタイムにて実施する
ＣＲＴ表示用イメージメモリのアクセス回路に関する。
路に関し、特に、ＣＲＴ表示用イメージメモリに対する
表示動作とデータの書換えをリアルタイムにて実施する
ＣＲＴ表示用イメージメモリのアクセス回路に関する。
第１図は、従来のＣＲＴ表示用イメージメモリのアクセ
ス回路を示すブロック図である。この回路は、表示用の
ＣＲＴと、ＣＲＴ７への表示用デ−夕を格納するイメー
ジメモリ４と、イメージメモリ４内の表示用データの書
換えを行なう０２０部１と、表示用データをイメージメ
モリ４より読出すとともにＣＲＴ７をコントロールする
ＣＲＴコントローラ２と、イメージメモリ４に対するア
クセスをＣＰＵ部１側にするかＣＲＴコントローラ２側
にするかの切替えを行なうアドレスセレクタ３と、イメ
ージメモリ４よりの表示用データを並列から直列に変換
する並−直列シフトレジスタ５と、イメージメモリ４よ
りの読出データを記憶し、ＣＰＩＪ部１へ供給するため
のデータレジスタ６とを備える。０２０部１は、アドレ
スデータを出力するアドレスデータ出力部ＡＯと、表示
用データを出力する表示用データ出力部Ｄｏと、ロード
信号を出力するロード信号出力部１０と、表示用データ
を入力する表示用データ入力部ＤＩと、選択信号ＳＳを
入力する選択信号入力部Ｓｌとを備える。ＣＲＴコント
ローラ２は、アドレスデータを出力するアドレスデータ
出力部ＡＯと、選択信号ＳＳを出力する選択信号出力部
ＳＯと、ロード−シフト切替信号を出力するロード−シ
フト切替信号出力部ＣＯとを備える。アドレスセレクタ
３は、アドレスデータを入力する入力部Ａ、Ｂと、選択
信号ＳＳを入力する選択信号入力部ＳＩと、アドレスデ
ータを出力するアドレスデータ出力部△０とを備える。
ス回路を示すブロック図である。この回路は、表示用の
ＣＲＴと、ＣＲＴ７への表示用デ−夕を格納するイメー
ジメモリ４と、イメージメモリ４内の表示用データの書
換えを行なう０２０部１と、表示用データをイメージメ
モリ４より読出すとともにＣＲＴ７をコントロールする
ＣＲＴコントローラ２と、イメージメモリ４に対するア
クセスをＣＰＵ部１側にするかＣＲＴコントローラ２側
にするかの切替えを行なうアドレスセレクタ３と、イメ
ージメモリ４よりの表示用データを並列から直列に変換
する並−直列シフトレジスタ５と、イメージメモリ４よ
りの読出データを記憶し、ＣＰＩＪ部１へ供給するため
のデータレジスタ６とを備える。０２０部１は、アドレ
スデータを出力するアドレスデータ出力部ＡＯと、表示
用データを出力する表示用データ出力部Ｄｏと、ロード
信号を出力するロード信号出力部１０と、表示用データ
を入力する表示用データ入力部ＤＩと、選択信号ＳＳを
入力する選択信号入力部Ｓｌとを備える。ＣＲＴコント
ローラ２は、アドレスデータを出力するアドレスデータ
出力部ＡＯと、選択信号ＳＳを出力する選択信号出力部
ＳＯと、ロード−シフト切替信号を出力するロード−シ
フト切替信号出力部ＣＯとを備える。アドレスセレクタ
３は、アドレスデータを入力する入力部Ａ、Ｂと、選択
信号ＳＳを入力する選択信号入力部ＳＩと、アドレスデ
ータを出力するアドレスデータ出力部△０とを備える。
イメージメモリ４は、アドレスデータを入力するアドレ
スデータ入力部ＡＩと、表示用データを入力する表示用
データ入力部ＤＩと、表示用データを出力する表示用デ
ータ出力部Ｄｏとを備える。並−直列シフトレジスタ５
は、表示用データを入力する表示用データ入力部ＤＩと
、ロード−シフト切替信号を入力するロード−シフト切
替信号入力部ＣＩと、表示用データを出力する表示用デ
ータ出力部ＤＯとを備える。データレジスタ６は、表示
用データを入力する表示用データ入力部ＤＩと、ロード
信号を入力するロード信号人力５ＩＩＬＩと、表示用デ
ータを出力する表示用データ出力部ＤＯとを備える。
スデータ入力部ＡＩと、表示用データを入力する表示用
データ入力部ＤＩと、表示用データを出力する表示用デ
ータ出力部Ｄｏとを備える。並−直列シフトレジスタ５
は、表示用データを入力する表示用データ入力部ＤＩと
、ロード−シフト切替信号を入力するロード−シフト切
替信号入力部ＣＩと、表示用データを出力する表示用デ
ータ出力部ＤＯとを備える。データレジスタ６は、表示
用データを入力する表示用データ入力部ＤＩと、ロード
信号を入力するロード信号人力５ＩＩＬＩと、表示用デ
ータを出力する表示用データ出力部ＤＯとを備える。
０２０部１のアドレスデータ出力部ＡＯはアドレスセレ
クタ３の入力部Ａに、表示用データ出力部Ｄｏはイメー
ジメモリ４の表示用データ入力部［）Ｉに、ロード信号
出力部１０はデータレジスタ６のロード信号入力部Ｌｌ
に、選択信号入力部ＳＩはＣＲＴコントローラ２の選択
信号出力部ＳＯに、表示用データ入力部ＤＩはデータレ
ジスタ６の表示用出力部ＤＯに接続されている。ＣＲＴ
コントローラ２のアドレスデータ出力部△Ｏはアドレス
セレクタ３の入力部Ｂに、選択信号出力部ＳＯはさらに
アドレスセレクタ３の選択信号入力部Ｓｔに、ロード−
シフト切替信号出力部ＣＯは並−直列シフトレジスタ５
のロード−シフト切替信号入力部ＣＩに接続されている
。アドレスセレクタ３のアドレスデータ出力部ＡＯはイ
メージメモリ４のアドレスデ〜り入力部ＡＩに接続され
ている。イメージメモリ４の表示用データ出力部り。
クタ３の入力部Ａに、表示用データ出力部Ｄｏはイメー
ジメモリ４の表示用データ入力部［）Ｉに、ロード信号
出力部１０はデータレジスタ６のロード信号入力部Ｌｌ
に、選択信号入力部ＳＩはＣＲＴコントローラ２の選択
信号出力部ＳＯに、表示用データ入力部ＤＩはデータレ
ジスタ６の表示用出力部ＤＯに接続されている。ＣＲＴ
コントローラ２のアドレスデータ出力部△Ｏはアドレス
セレクタ３の入力部Ｂに、選択信号出力部ＳＯはさらに
アドレスセレクタ３の選択信号入力部Ｓｔに、ロード−
シフト切替信号出力部ＣＯは並−直列シフトレジスタ５
のロード−シフト切替信号入力部ＣＩに接続されている
。アドレスセレクタ３のアドレスデータ出力部ＡＯはイ
メージメモリ４のアドレスデ〜り入力部ＡＩに接続され
ている。イメージメモリ４の表示用データ出力部り。
は並−直列シフトレジスタ５の表示用データ入力部ＤＩ
およびデータレジスタ６の表示用データ入力部Ｄｒに接
続されている。並−直列シフトレジスタ５の表示用デー
タ出力部は、ＣＲＴ７に接続されている。なお、ＣＲＴ
コントローラ２からはＣＲＴ７に対して水平・垂直同期
信号などが供給されでいるが、ここでは説明に必要がな
いので省略しである。
およびデータレジスタ６の表示用データ入力部Ｄｒに接
続されている。並−直列シフトレジスタ５の表示用デー
タ出力部は、ＣＲＴ７に接続されている。なお、ＣＲＴ
コントローラ２からはＣＲＴ７に対して水平・垂直同期
信号などが供給されでいるが、ここでは説明に必要がな
いので省略しである。
次に、第１図に示す回路の全体の動作を第２図を参照し
ながら説明づる。第２図は、イメージメモリよりの読出
し動作タイミングの一例を示す図である。ＣＲＴコント
ローラ２の内部ににおいてキャラクタクロックが発生さ
れており、このキャラクタクロックに同期して１／２キ
ャラクタクロック期間ごとにＣＲＴコントローラ２から
出力される選択信号ＳＳが高レベルになったり低レベル
になったりする。０２０部１およびＣＲＴコントローラ
２からイメージメモリ４に対するアドレスデータが出力
されているが（たとえば、ＣＰＬＪＯおよびＣＲＴｏ）
、いずれのアドレスデータがイメージメモリ４に入力さ
れるかは、アドレスセレクタ３によって制御される。ア
ドレスセレクタ３は、選択信号ＳＳが低レベルのときは
ＣＰｔＪ部１からのアドレスデータをイメージメモリ４
に対して出力し、選択信号ＳＳが高レベルのときはＣＲ
Ｔコントローラ２からのアドレスデータをイメージメ七
り４に対して出力する。
ながら説明づる。第２図は、イメージメモリよりの読出
し動作タイミングの一例を示す図である。ＣＲＴコント
ローラ２の内部ににおいてキャラクタクロックが発生さ
れており、このキャラクタクロックに同期して１／２キ
ャラクタクロック期間ごとにＣＲＴコントローラ２から
出力される選択信号ＳＳが高レベルになったり低レベル
になったりする。０２０部１およびＣＲＴコントローラ
２からイメージメモリ４に対するアドレスデータが出力
されているが（たとえば、ＣＰＬＪＯおよびＣＲＴｏ）
、いずれのアドレスデータがイメージメモリ４に入力さ
れるかは、アドレスセレクタ３によって制御される。ア
ドレスセレクタ３は、選択信号ＳＳが低レベルのときは
ＣＰｔＪ部１からのアドレスデータをイメージメモリ４
に対して出力し、選択信号ＳＳが高レベルのときはＣＲ
Ｔコントローラ２からのアドレスデータをイメージメ七
り４に対して出力する。
今、選択ＩＭ Ｍ Ｓ Ｓが低レベルのとき、０１０部
１からのアト１ノスデータ（たとえば、ＣＰＬＪＯ）は
イメージメモリ４に入力され、イメージメモリ４におい
て対応するアドレスが選択される。このとき、仮に、０
１０部１の指定が読出１ノ動作ならば、イメージメモリ
４から表示用データ（たとえば、ＣＰＵｏのデータ）が
読出され、このデータはデータレジスタ６に対して出力
される。データレジスタ６は、０１０部１からのロード
信号に応答してこのデータの書込み、読出しを行ない、
データレジスタ６からの表示用データはＣＰ Ｕ部１に
取込まれる。逆に、ＣＰＵ部の指定が書込み動作ならば
、０１０部１よりの表示用データはイメージメモリ４に
書込まれる。
１からのアト１ノスデータ（たとえば、ＣＰＬＪＯ）は
イメージメモリ４に入力され、イメージメモリ４におい
て対応するアドレスが選択される。このとき、仮に、０
１０部１の指定が読出１ノ動作ならば、イメージメモリ
４から表示用データ（たとえば、ＣＰＵｏのデータ）が
読出され、このデータはデータレジスタ６に対して出力
される。データレジスタ６は、０１０部１からのロード
信号に応答してこのデータの書込み、読出しを行ない、
データレジスタ６からの表示用データはＣＰ Ｕ部１に
取込まれる。逆に、ＣＰＵ部の指定が書込み動作ならば
、０１０部１よりの表示用データはイメージメモリ４に
書込まれる。
次に、選択信号ＳＳが高しベ”ルのとき、ＣＲＴコント
ローラ２からのアドレスデータ−タ（たとえば、ＣＲＴ
Ｑ ）はイメージメモリ４に入力され、イメージメモリ
４において対応するアドレスが選択される。そしてイメ
ージメモリ４から表示用データ（たとえば、ＣＲＴＯの
データ）が読出され、このデータは並−直列シフトレジ
スタ５に入力される。並−直列シフトレジスタ５は、Ｃ
ＲＴコントローラ２からのロード−ジット切替信号に応
答しで、このデ・−夕を並列に書込み、その後直列に変
換し、ＣＲＴ’ ７へ表示用データとしく出ツノする。
ローラ２からのアドレスデータ−タ（たとえば、ＣＲＴ
Ｑ ）はイメージメモリ４に入力され、イメージメモリ
４において対応するアドレスが選択される。そしてイメ
ージメモリ４から表示用データ（たとえば、ＣＲＴＯの
データ）が読出され、このデータは並−直列シフトレジ
スタ５に入力される。並−直列シフトレジスタ５は、Ｃ
ＲＴコントローラ２からのロード−ジット切替信号に応
答しで、このデ・−夕を並列に書込み、その後直列に変
換し、ＣＲＴ’ ７へ表示用データとしく出ツノする。
ＣＲＴ７はそのデータをＣＲＴコントローラ２の制御の
下に表示する。
下に表示する。
第２図かられかるように、従来のＣＲＴ表示用イメージ
メモリのアクセス回路においては、１キャラクタクロッ
ク期間（これは、並−直列シフトレジスタへの並列ロー
ド周期のことである。）で、イメージメモリ４に対する
アクセスが２回行なわれている。すなわち、前半で０１
０部１よりのアクセスを実行し、後半でＣＲＴコントロ
ーラ２よりのアクセスを実行している。したがって、イ
メージメモリ４には高速のイメージ用メモリ素子を使用
しなければならず、また同様に、ＣＲＴコントローラ２
の高速化をも図らなければならない等欠点があった。
メモリのアクセス回路においては、１キャラクタクロッ
ク期間（これは、並−直列シフトレジスタへの並列ロー
ド周期のことである。）で、イメージメモリ４に対する
アクセスが２回行なわれている。すなわち、前半で０１
０部１よりのアクセスを実行し、後半でＣＲＴコントロ
ーラ２よりのアクセスを実行している。したがって、イ
メージメモリ４には高速のイメージ用メモリ素子を使用
しなければならず、また同様に、ＣＲＴコントローラ２
の高速化をも図らなければならない等欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたものであり、イメージメモリに対するア
クセスを１キャラクタクロック期間で１回だけ行なうよ
うにし、これにより、安価な低速用のイメージ用メモリ
素子を使用することができ、さらに、ＣＲＴコントロー
ラの低速化も図ることができるＣＲＴ表示用イメージメ
モリのアクセス回路を提供することを目的とする。
ためになされたものであり、イメージメモリに対するア
クセスを１キャラクタクロック期間で１回だけ行なうよ
うにし、これにより、安価な低速用のイメージ用メモリ
素子を使用することができ、さらに、ＣＲＴコントロー
ラの低速化も図ることができるＣＲＴ表示用イメージメ
モリのアクセス回路を提供することを目的とする。
この発明は、要約すれば、競合制御部をさらに設け、イ
メージメモリに対して、常時はＣＲＴコン（・ローラ側
からアクセス可能にしておき、ＣＰＵ部からのアクセス
要求があったときにのみ１キャラクタクロック期間だけ
ＣＰＬＪ部側からアクセスを可能にしたＣ ＲＴ表示用
イメージメモリのアクセス回路である。
メージメモリに対して、常時はＣＲＴコン（・ローラ側
からアクセス可能にしておき、ＣＰＵ部からのアクセス
要求があったときにのみ１キャラクタクロック期間だけ
ＣＰＬＪ部側からアクセスを可能にしたＣ ＲＴ表示用
イメージメモリのアクセス回路である。
以下、この発明の実施例を図面に基づき説明する。
第３図は、この発明の一実施例を示すブロック図である
。第１図の従来回路との相違点を主に説明する。この回
路は。従来の回路に加えて、イメージメモリ４に対する
アクセスを切替える等の制御を行なう競合制御部８を備
える。競合制御部８は、キャラクタクロックを入力する
キャラクタクロック入力部ＧＫと、リクエスト信号Ｒ３
を入力するリクエスト信号入力部Ｒｒと、選択信号ＳＳ
を出力する選択信号出力部ＳＯと、ブランク制御信号Ｂ
Ｓを出力するブランク制御信号出力部ＢＯとを備える。
。第１図の従来回路との相違点を主に説明する。この回
路は。従来の回路に加えて、イメージメモリ４に対する
アクセスを切替える等の制御を行なう競合制御部８を備
える。競合制御部８は、キャラクタクロックを入力する
キャラクタクロック入力部ＧＫと、リクエスト信号Ｒ３
を入力するリクエスト信号入力部Ｒｒと、選択信号ＳＳ
を出力する選択信号出力部ＳＯと、ブランク制御信号Ｂ
Ｓを出力するブランク制御信号出力部ＢＯとを備える。
また、０１０部１は、リクエスト信号Ｒ８を出力するリ
クエスト信号出力部ＲＯをさらに備える。ＣＲＴコント
ローラ２は、キャラクタクロックを出力するキャラクタ
クロック出力部ＣＫをさらに備える。並−直列シフトレ
ジスタ５は、ブランク制御信号８８を入力するブランク
制御信号入力部ＢＩをさらに備える。競合制御部８のリ
クエスト信号入力部Ｒ１はＣＰＬＩ部１のリクエスト信
号出力部ＲＯに、キャラクタクロック入力部ＣＫ ４．
ｔ ＣＲＴコントローラ２のキャラクタクロック出力部
ＧＫに、選択信号出力部ｓｏは０１０部１の選択信号入
力部Ｓｌおよびアドレスセレフタ３の選択信号入力部Ｓ
Ｉに、ブランク制御信号出力部ＢＯは並−直列シフトレ
ジスタ５のブランク制御信号入力部Ｂｌに接続されてい
る。
クエスト信号出力部ＲＯをさらに備える。ＣＲＴコント
ローラ２は、キャラクタクロックを出力するキャラクタ
クロック出力部ＣＫをさらに備える。並−直列シフトレ
ジスタ５は、ブランク制御信号８８を入力するブランク
制御信号入力部ＢＩをさらに備える。競合制御部８のリ
クエスト信号入力部Ｒ１はＣＰＬＩ部１のリクエスト信
号出力部ＲＯに、キャラクタクロック入力部ＣＫ ４．
ｔ ＣＲＴコントローラ２のキャラクタクロック出力部
ＧＫに、選択信号出力部ｓｏは０１０部１の選択信号入
力部Ｓｌおよびアドレスセレフタ３の選択信号入力部Ｓ
Ｉに、ブランク制御信号出力部ＢＯは並−直列シフトレ
ジスタ５のブランク制御信号入力部Ｂｌに接続されてい
る。
次に、第３図に示す回路の全体の動作を、第４図を参照
しながら説明する。第４図は、イメージメモリよりの読
出し動作タイミングの一例を示す図である。ＣＲＴコン
１−ローラ２の内部において発生されたキャラクタクロ
ックは、競合制御部８に入力される。競合制御部８は選
択信号ＳＳを出゛力するが、この選択信号ＳＳはキャラ
クタクロックには同期せず、常時は高レベルである。し
たがって、アドレスセレクタ３はＣＲＴコントローラ２
−からのアドレスデータ（たとえば、ＣＲＴｏ ）をイ
メージメモリ４に対して出力している。それゆえ、イメ
ージメモリ４からは表示用データ（たとえば、ＣＲＴＯ
）が読出され、このデータは並−直列シフトレジスタ５
を経由してＣＲＴ７に入力され、ＣＲＴ７はそのデータ
を表示している。
しながら説明する。第４図は、イメージメモリよりの読
出し動作タイミングの一例を示す図である。ＣＲＴコン
１−ローラ２の内部において発生されたキャラクタクロ
ックは、競合制御部８に入力される。競合制御部８は選
択信号ＳＳを出゛力するが、この選択信号ＳＳはキャラ
クタクロックには同期せず、常時は高レベルである。し
たがって、アドレスセレクタ３はＣＲＴコントローラ２
−からのアドレスデータ（たとえば、ＣＲＴｏ ）をイ
メージメモリ４に対して出力している。それゆえ、イメ
ージメモリ４からは表示用データ（たとえば、ＣＲＴＯ
）が読出され、このデータは並−直列シフトレジスタ５
を経由してＣＲＴ７に入力され、ＣＲＴ７はそのデータ
を表示している。
次に、任意のときに、ＣＰＵＰ２Ｏ３アクセスを要求す
るリクエスト信号Ｒ８が出力されると、競合制御部８は
それに応答して、それに続く１キャラクタクロック期間
だけ選択信号ＳＳを低レベルにする。選択信号ＳＳが低
レベルになると、ＣＰＵＰ２Ｏ３クエスト信号Ｒ８の出
力を停止する。
るリクエスト信号Ｒ８が出力されると、競合制御部８は
それに応答して、それに続く１キャラクタクロック期間
だけ選択信号ＳＳを低レベルにする。選択信号ＳＳが低
レベルになると、ＣＰＵＰ２Ｏ３クエスト信号Ｒ８の出
力を停止する。
さらにＣＰＵＰ２Ｏ３リクエスト信号Ｒ８を出力すると
同時にアドレスデータ（たとえば、ＣＰＵ０）をも出力
する。アドレスセレクタ３は、選択信号ＳＳが低レベル
になると、ＣＰＵＰ２Ｏ３のアドレスデータをイメージ
メモリ４に対して出力する。そしてイメージメモリ４に
おいて対応するアドレスが選択される。このとき、もし
ＣＰＵＰ２Ｏ３作指定が読出し動作ならば、１キャラク
タクロック期間だけイメージメモリ４より表示用データ
（たとえば、ＣＰｔＪｏのデータ）を続出し、これをデ
ータレジスタ６に書込む。あるいは、ＣＰｔＪＰｔ上動
作指定が１込み動作ならば、１キャラクタクロック期間
だけＣＰｔＪＰｔ上りのデータをイメージメモリ４に書
込む。このＣＰｔＪａＩＸｌがアクセスしている１キャ
ラクタクロック期間中は、イメージメモリ４から並−直
列シフトレジスタ５へは表示用データは入力されない。
同時にアドレスデータ（たとえば、ＣＰＵ０）をも出力
する。アドレスセレクタ３は、選択信号ＳＳが低レベル
になると、ＣＰＵＰ２Ｏ３のアドレスデータをイメージ
メモリ４に対して出力する。そしてイメージメモリ４に
おいて対応するアドレスが選択される。このとき、もし
ＣＰＵＰ２Ｏ３作指定が読出し動作ならば、１キャラク
タクロック期間だけイメージメモリ４より表示用データ
（たとえば、ＣＰｔＪｏのデータ）を続出し、これをデ
ータレジスタ６に書込む。あるいは、ＣＰｔＪＰｔ上動
作指定が１込み動作ならば、１キャラクタクロック期間
だけＣＰｔＪＰｔ上りのデータをイメージメモリ４に書
込む。このＣＰｔＪａＩＸｌがアクセスしている１キャ
ラクタクロック期間中は、イメージメモリ４から並−直
列シフトレジスタ５へは表示用データは入力されない。
このとき、ＣＲＴ７の表示上のちらつきを防止するため
、競合制御部８は並−直列シフトレジスタ５に対してブ
ランク制御信号ＢＳを出力する。並−直列シフトレジス
タ５は、ブランク制御信号ＢＳを受けると０であるブラ
ンクデータをロードする。したがって、ＣＲＴ７へはこ
の１キャラクタクロック期間だけブランクデータが入力
されるが、その直前のデータによる表示の残像があるた
め、ＣＲＴ７の表示がちらつくことはない。なお、前記
選択信号ＳＳは、前記１キャラクタクロック期間が経過
すると再び高レベルに戻り、ＣＲＴコントローラ２から
イメージメモリ４に対するアクセスが可能になり、ＣＲ
Ｔ７は再び表示動作を開始する。
、競合制御部８は並−直列シフトレジスタ５に対してブ
ランク制御信号ＢＳを出力する。並−直列シフトレジス
タ５は、ブランク制御信号ＢＳを受けると０であるブラ
ンクデータをロードする。したがって、ＣＲＴ７へはこ
の１キャラクタクロック期間だけブランクデータが入力
されるが、その直前のデータによる表示の残像があるた
め、ＣＲＴ７の表示がちらつくことはない。なお、前記
選択信号ＳＳは、前記１キャラクタクロック期間が経過
すると再び高レベルに戻り、ＣＲＴコントローラ２から
イメージメモリ４に対するアクセスが可能になり、ＣＲ
Ｔ７は再び表示動作を開始する。
以上のように、この発明によれば、ＣＲ７表示用イメー
ジメモリに対するアクセスを１キャラクタクロック期間
で１回としたため、安価な低速用のイメージメモリメモ
リ素子を使用することができ、さらに、ＣＲＴコントロ
ーラの低速化も図ることができ信頼性も向上する。
ジメモリに対するアクセスを１キャラクタクロック期間
で１回としたため、安価な低速用のイメージメモリメモ
リ素子を使用することができ、さらに、ＣＲＴコントロ
ーラの低速化も図ることができ信頼性も向上する。
第１図は、従来のＣＲ７表示用イメージメモリのアクセ
ス回路を示すブロック図である。第２図は、従来の回路
におけるイメージメモリよりの読出し動作タイミングの
一例を示す図である。第３図は、この発明の一実施例を
示すブロック図である。第４図は、この発明に係る回路
におけるイメージメモリよりの読出し動作タイミングの
一例を示す図である。 図においで、１はＣＰＬＪ部、２はＣＲＩ−コントロー
ラ、３はアドレスセレクタ、４はイメージメモリ、５は
並−重列シフトレジスタ、６はデータレジスタ、７はＣ
ＲＴ、８は競合制御部である。 代理人 嶋 野 信 −（外１名）
ス回路を示すブロック図である。第２図は、従来の回路
におけるイメージメモリよりの読出し動作タイミングの
一例を示す図である。第３図は、この発明の一実施例を
示すブロック図である。第４図は、この発明に係る回路
におけるイメージメモリよりの読出し動作タイミングの
一例を示す図である。 図においで、１はＣＰＬＪ部、２はＣＲＩ−コントロー
ラ、３はアドレスセレクタ、４はイメージメモリ、５は
並−重列シフトレジスタ、６はデータレジスタ、７はＣ
ＲＴ、８は競合制御部である。 代理人 嶋 野 信 −（外１名）
Claims (1)
- 【特許請求の範囲】 ＣＲＴへの表示用データを格納するイメージメモリと、 前記イメージメモリに接続されていて、前記イメージメ
モリからの表示用データを並列から直列に変換してＣＲ
Ｔに対して出力する並−直列シフトレジスタと、 前記イメージメモリに対する前記表示用データの書込み
および読出しを行なうＣＰＵ部と、ＣＲＴへ表示するた
め、前記表示用データを前記イメージメモリより読出す
とともにＣＲＴを制御するＣＲＴコントローラと、 前記イメージメモリ、前記ＣＰＵ部および前記ＣＲＴコ
ントローラに接続されていて、前記イメージメモリに対
するアクセスを前記ＣＰＵ部側にするか前記ＣＲＴコン
トローラ側にするかを切替えるアドレスセレクタと、 前記ＣＰＬＪ部、ＣＲＴコントローラ、アドレスセレク
タおよび並−直列シフトレジスタに接続されていて、常
時は前記アドレスセレクタをＣＲＴコントローラに切替
えておき、ＣＰＵ部からのアクセス要求があったときに
１キャラクタクロック期間だけ前記アドレスセレクタを
ＣＰＵ部側に切替え、かつ、ＣＰＵ部がイメージメモリ
にアクセスしている期間中並−直列シフトレジスタから
ブランクデータを出力させるように動作する競合制御部
とを備える、ＣＲＴ表示用イメージメモリのアクセス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109217A JPS58224382A (ja) | 1982-06-23 | 1982-06-23 | Ｃｒｔ表示用イメ−ジメモリのアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109217A JPS58224382A (ja) | 1982-06-23 | 1982-06-23 | Ｃｒｔ表示用イメ−ジメモリのアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58224382A true JPS58224382A (ja) | 1983-12-26 |
Family
ID=14504562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109217A Pending JPS58224382A (ja) | 1982-06-23 | 1982-06-23 | Ｃｒｔ表示用イメ−ジメモリのアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58224382A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175382A (ja) * | 1984-09-20 | 1986-04-17 | シャープ株式会社 | 画像表示装置 |
| JPS62205391A (ja) * | 1986-03-06 | 1987-09-09 | キヤノン株式会社 | 表示装置 |
-
1982
- 1982-06-23 JP JP57109217A patent/JPS58224382A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175382A (ja) * | 1984-09-20 | 1986-04-17 | シャープ株式会社 | 画像表示装置 |
| JPS62205391A (ja) * | 1986-03-06 | 1987-09-09 | キヤノン株式会社 | 表示装置 |
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